KR100292904B1 - 반도체장치 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 36
- 239000000758 substrate Substances 0.000 claims abstract description 66
- 239000012535 impurity Substances 0.000 claims description 6
- 239000010410 layer Substances 0.000 description 96
- 229910052782 aluminium Inorganic materials 0.000 description 26
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 26
- 238000009792 diffusion process Methods 0.000 description 25
- 238000002347 injection Methods 0.000 description 12
- 239000007924 injection Substances 0.000 description 12
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- 230000003071 parasitic effect Effects 0.000 description 10
- 238000009413 insulation Methods 0.000 description 9
- 229910052751 metal Inorganic materials 0.000 description 7
- 239000002184 metal Substances 0.000 description 7
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 5
- 229910004298 SiO 2 Inorganic materials 0.000 description 5
- 241001125929 Trisopterus luscus Species 0.000 description 5
- 230000003321 amplification Effects 0.000 description 5
- 229910052785 arsenic Inorganic materials 0.000 description 5
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 5
- 229910052796 boron Inorganic materials 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 238000003199 nucleic acid amplification method Methods 0.000 description 5
- 229910052698 phosphorus Inorganic materials 0.000 description 5
- 239000011574 phosphorus Substances 0.000 description 5
- 239000000377 silicon dioxide Substances 0.000 description 5
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 4
- 230000010354 integration Effects 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- 244000126211 Hericium coralloides Species 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 241000894007 species Species 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 2
- 210000001520 comb Anatomy 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 230000020169 heat generation Effects 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920000832 Cutin Polymers 0.000 description 1
- 229910018594 Si-Cu Inorganic materials 0.000 description 1
- 229910008465 Si—Cu Inorganic materials 0.000 description 1
- GDFCWFBWQUEQIJ-UHFFFAOYSA-N [B].[P] Chemical compound [B].[P] GDFCWFBWQUEQIJ-UHFFFAOYSA-N 0.000 description 1
- 239000000654 additive Substances 0.000 description 1
- 230000000996 additive effect Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 230000002194 synthesizing effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41758—Source or drain electrodes for field effect devices for lateral devices with structured layout for source or drain region, i.e. the source or drain region having cellular, interdigitated or ring structure or being curved or angular
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
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Abstract
복수의 트랜지스터 유닛이 반도체 기판 (1) 의 주표면상에 병렬로 배치된 반도체 장치에 관한 것이다. 각각의 트랜지스터 유닛은, 반도체 기판의 주표면상에 형성된 게이트 (8), 게이트 양측부의 영역에 형성된 드레인 (1g) 및 소오스 (1e) 를 각각 포함하는, 어레이에 배치된 복수의 단위셀 (20); 어레이에 배치된 단위셀의 하나의 측부를 따라 형성되고, 빗살 형태로 단위셀의 각 드레인과 공통적으로 접속되는 드레인 리드 전극 (12); 어레이에 배치된 단위셀의 다른 하나의 측부를 따라 형성되고, 빗살 형태로 단위셀의 각 게이트와 공통적으로 접속되는 게이트 리드 전극 (8); 드레인 리드 전극의 하나의 단부에 형성된 드레인 패드 (21); 및 드레인 패드에 대향하는 측부에 있는 상기 게이트 리드 전극의 하나의 단부에 형성된 게이트 패드 (22) 로 이루어지고, 인접 트랜지스터 유닛의 게이트 리드 전극과 드레인 리드 전극중 임의의 하나는 서로 근접하여 배치된다.
Description
본 발명은 초고주파 신호를 증폭하는데 이용되는 전력 증폭 반도체 장치에 관한 것으로, 특히, 복수의 드레인 및 게이트가 각각 빗살 형태로 배치된 구조를 갖는 반도체 장치 (이하, "멀티 핑거 구조" 라함) 에 관한 것이다.
지금까지, 수백 MHz (예를 들면, 900 Mhz) 의 신호를 증폭하는 전력 트랜지스터는 포터블 전화기의 전송 단계에 이용되어 왔다.
이 형태의 포터블 전화기는 배터리에 의해서 구동되기 때문에, 포터블 전화기는 한번 충전하면 가능한한 장시간 이용할 수 있는 것이 바람직하다. 또한, 포터블 전화기의 외형 크기를 줄이고 포터블 전화기의 무게를 감소시키기 위해서, 배터리 및 방열판의 크기를 줄일 필요가 있다. 그러나, 그 자체의 크기는 감소시키면서 배터리 용량을 증가시키는 것은 불가능하다. 따라서, 포터블 전화기에 이용되는 전력 트랜지스터는 전력 증폭용 회로에 흐르는 전류를 감소시키고, 증폭 효율을 향상시킬 필요가 있다.
상술한 환경하에서, 상술한 문제를 해결하기 위한 것으로서, 일본국 특개소 제 51-80063 호 공보에는 드레인, 게이트 및 소오스를 각각 가지며, 드레인 및 게이트가 빗살 형태로 교대로 배치되는 방식으로 형성되는 전계 효과 트랜지스터 (FET) 의 복수의 단위셀로 이루어진 멀티 핑거 구조를 갖는 전력 트랜지스터가 제안되어있다.
도 9a 내지 9d 는 멀티 핑거 구조를 갖는 종래 전력 트랜지스터의 레이아웃을 나타낸 도면이다. 도 9a 에 나타낸 바와 같이, 드레인 (61), 소오스 (62) 및 게이트 (63) 를 각각 갖는 복수개의 FET (단위셀) 가 부여된 간격으로 어레이로 배치되어, 하나의 유닛을 구성한다. 각 단위셀의 각 드레인 (61) 은 상기 드레인 (61) 에 공통으로 접속된 드레인 리드 전극 (66) 을 통해 드레인 패드 (64) 에 접속된다. 각 단위셀의 각 게이트 (63) 는 상기 게이트 (63) 에 공통적으로 접속된 게이트 리드 전극 (67) 을 통해 게이트 패드 (65) 에 접속된다. 드레인 패드 (64) 및 게이트 패드 (65) 는 신호 전달 시간을 균일화하기 위해서 유닛의 중앙 부근에 배치된다. 본 설명에서는, 유닛은 어레이로 배치된 단위셀로 이루어지고, 드레인 리드 전극 (66), 드레인 패드 (64), 게이트 리드 전극 (67) 및 게이트 패드 (65) 는 "트랜지스터 유닛" 이라 한다.
상기 멀티 핑거 구조물을 갖는 종래 트랜지스터 유닛은 고출력을 위해 드레인 (61), 소오스 (62) 및 게이트 (63) 의 각 핑거 길이를 연장시키거나 또는 핑거 전극의 수를 증가시키도록 설계된다.
GaAs 기판상에 형성된 MESFET (Metal Semiconductor FET) 의 경우에, 게이트 전극은 전기 저항이 낮은 금속으로 이루어질 수 있고, 핑거 길이가 연장될 수 있다. 그러나, 게이트 전극이 산화막을 통해 Si 기판상에 형성된 경우에, 금속과 산화막의 접착력이 낮기 때문에, 통상적으로 게이트 전극은 금속보다 저항이 큰 폴리실리콘 또는 WSi 와 같은 전기 도전 재료로 이루어진다. 이러한 이유 때문에, 게이트 핑거 길이가 증가함에 따라, 게이트 저항도 증가되어, 결과적으로 고주파 특성이 왜곡된다.
따라서, 게이트 핑거를 옆으로 길게 배치시키기 위해서는, 게이트 핑거 길이를 단축시키고, 핑거 전극의 수를 증가시킨다. 이의 결과로, 칩의 단부에 있는 게이트가 위상 지연을 발생시켜 특성을 열화시킨다.
상술한 환경하에서, 상술한 문제를 해결하기 위해서는, 도 9b 에 나타낸 바와 같이, 트랜지스터 유닛이 그의 중앙에서 두 조각으로 분할되고, 패드 (64및 65) 가 분할된 유닛에 각각 배치되는 레이아웃 구조가 제안되어 있다. 또한, 칩의 집적화를 향상시키기 위해서, 도 9c 에 나타낸 바와 같이, 분할된 유닛이 90°만큼 각각 회전되어 배치되는 구조가 제안되어 있다. 더욱이, 칩의 집적화를 더욱 향상시키기 위해서, 도 9d 에 나타낸 바와 같이, 분할된 유닛이 서로 인접시켜, 공통적으로 이용될 수 있는 패드 (64 및 65) 가 서로 접속되는 구조가 제안되어 있다.
그러나, 상기 레이아웃은 입력측 또는 부하측 임피던스가 장치의 회로 구조의 관점에서 볼때 각 유닛 사이에 균형을 이루지 못하는 문제가 발생하기 때문에, 동작 특성이 열화된다. 즉, 부하 임피던스가 큰 유닛은 전류가 작아지고 부하 임피던스가 작은 유닛은 전류가 커지기 때문에 동작이 분산된다.
도 10 및 도 11 은 도 9c 및 도 9d 에 나타낸 레이아웃 구조를 갖는 유닛의 각 패드에 본딩 배선이 접속된 상태를 나타낸 도면이다. 조립시에, 게이트 본딩 배선 (65a)(Au 또는 이와 같은 것이 재료로서 이용되고 25 내지 50 ㎛ψ 의 직경이 이용됨) 은 각 게이트 패드 (65) 에 접속되고, 드레인 본딩 배선 (64a) 은 각 드레인 패드 (64) 에 접속된다. 통상적으로, 배선이 패드에 본딩되는 경우에, 캐필러리 (도면에 도시되지 않음) 가 이용되기 때문에, 패드 간격은 캐필러리의 외형보다 더 협소해질 수 없다.
도 10 의 예에서, 각 패드 (64 및 65) 는 이들이 트랜지스터 유닛의 게이트 리드 전극 (67) 과 드레인 리드 전극 (66) 에 직교인 방식으로 어레이로 배치된다. 이 배열은 각 트랜지스터 유닛 사이의 갭을 넓히기 때문에 칩크기가 커진다. 또한, 인접 패드가 서로 근접하기 때문에, 조립시 하나의 패드는 하나의 패드에 인접하여 다른 패드에 접속된 본딩 배선과 접촉되기 쉬운 제조상의 문제가 발생한다.
또한, 패드 (64 및 65) 로부터 리드 프레임 (도면에 도시되지 않음) 으로 연장되는 배선이 기생 임피던스를 증가하도록 연장되기 때문에 고주파 특성이 열화된다. 더욱이, 게이트 본딩 배선 (65a) 과 드레인 전극 (61) 사이의 기생 용량 및 본딩 배선 (64a) 와 게이트 전극 (63) 사이의 기생 용량이 증가하여, 절연 특성 또는 고주파 특성이 열화된다.
그다음에, 도 11 에 나타낸 예를 도 12 에 나타낸 등가 회로를 참조하여 설명한다. 도 12 에서, 게이트 본딩 배선의 인덕턴스 (41) 와 드레인 본딩 배선의 인덕턴스 (42 및 43) 는 각 트랜지스터 유닛 (Tra, Trb, Trc 및 Trd) 에서 발생된다. 이 예에서, 장치의 부하 임피던스 (44) 는 ZL 이다.
도 13 은 종래 예의 결함을 정량적으로 나타낸 도 12 의 다른 등가 회로를 나타낸 회로도이다. 도 12 에 나타낸 드레인 본딩 배선의 인덕턴스 (43) 가 2 개의 등가 인덕턴스 (43a) 로 분해되는 것을 검토했다. 즉, 인덕턴스 (43) 는 병렬로 접속되는 인덕턴스를 각각 갖는 2 개의 인덕턴스 (43a) 로서 간주될 수 있다.
또한, 부하 임피던스 (ZL) 는 병렬로 접속된 4 개의 등가 임피던스로 분해된다. 임피던스 (45) 의 값은 부하 임피던스 (ZL) 의 4 배이다.
도 13 에서, 트랜지스터 유닛 (Tra 및 Trb) 으로부터 관측되는 부하측의 임피던스를 Za 및 Zb 로 가정하면, 다음 관계를 만족한다.
Za = Zd = 4ZL + jωL
Zb = Zc = 4ZL + j2ωL
여기에서, ZL 은 부하 임피던스이고, ω= 2πf 이고 f 는 동작 주파수이다.
이러한 이유 때문에, 트랜지스터 유닛 (Tra, Trd) 과 트랜지스터 유닛 (Trb, Trc) 으로부터 관측되는 부하측의 임피던스사이에 차가 발생하여, 동작 전류의 위상 및 각 트랜지스터의 출력 신호가 상이해진다. 결과적으로, 모든 트랜지스터 유닛이 균일하게 동작하는 경우와 비교하여, 상기 4 개의 트랜지스터 유닛의 합성 출력전력이 감소되는 문제가 발생한다. 이것은 하나의 드레인 패드 (64) 가 상이한 게이트 패드 (65) 를 각각 갖는 2 개의 트랜지스터 유닛에 공통적으로 이용되는 것에서 비롯된다.
상술한 바와 같이, 멀티 핑거 구조를 갖는 종래 반도체 장치는 패드부에서 각종 문제가 발생한다.
본 발명은 종래 장치가 가지고 있는 상술한 문제를 해결하기 위한 것으로, 본 발명의 목적은 절연의 열화를 방지하고 동작을 안정화시킨 반도체 장치를 제공하는데 있다.
본 발명의 다른 목적은 증폭 효율이 우수한 반도체 장치를 제공하는데 있다.
본 발명의 다른 목적은 정전 브레이크다운에 대해 저항력이 높은 반도체 장치를 제공하는데 있다.
도 1 은 본 발명의 제 1 실시예에 따른 전력 트랜지스터의 레이아웃을 나타낸 도면.
도 2 는 도 1 에 나타낸 레이아웃 및 도 10 에 나타낸 종래 레이아웃의 절연 특성을 나타낸 그래프.
도 3 은 도 1 에 나타낸 레이아웃을 갖는 전력 트랜지스터 및 도 10 에 나타낸 종래 전력 트랜지스터의 고주파수 동작 특성을 나타낸 그래프.
도 4 는 본 발명의 제 2 실시예에 따른 전력 트랜지스터의 레이아웃을 나타낸 도면.
도 5 는 도 4 의 점선에 의해서 둘러싸인 부분을 나타낸 확대도.
도 6 은 도 5 의 선 I-I 를 따라 자른 단면도.
도 7a 는 도 4 에 나타낸 보호 다이오드를 나타낸 정면도.
도 7b 는 도 7a 의 선 II-II 를 따라 자른 단면도.
도 8a 는 종래 게이트 보호 다이오드를 나타낸 정면도.
도 8b 는 도 8a 의 선 III-III 를 따라 자른 단면도.
도 9a 내지 9d 는 멀티 핑거 구조물을 갖는 종래 트랜지스터 유닛의 레이아웃을 나타낸 도면.
도 10 은 본딩 배선이 접속된 멀티 핑거 구조물을 갖는 종래 트랜지스터 유닛의 레이아웃을 나타낸 도면.
도 11 은 본딩 배선이 접속된 멀티 핑거 구조물을 갖는 종래 트랜지스터 유닛의 레이아웃을 나타낸 도면.
도 12 는 도 11 에 나타낸 트랜지스터 유닛의 등가 회로를 나타낸 도면.
도 13 은 도 12 에 나타낸 트랜지스터 유닛의 등가 회로를 나타낸 도면.
*도면의 주요 부분에 대한 부호의 설명*
1e : 소오스
8 : 게이트 리드 전극
12 : 드레인 리드 전극
20 : 단위셀
21 : 드레인 패드
22 : 게이트 패드
23 : 본딩 배선
본 발명에 따른 상술한 목적을 성취하기 위해서, 복수의 트랜지스터 유닛은 반도체 기판의 주표면상에 병렬로 배치된 반도체 장치를 제공하고 있고, 각 트랜지스터 유닛은, 반도체 기판의 주표면상에 형성된 게이트, 게이트의 양측상에 있는 영역에 형성된 드레인 및 소오스를 각각 포함하는 어레이로 배치된 복수의 단위셀; 어레이로 배치된 단위셀의 하나의 측부를 따라 형성되고 빗살 형태로 단위셀의 각 드레인과 공통적으로 접속된 드레인 리드 전극; 어레이로 배치된 단위셀의 다른 하나의 측부를 따라 형성되고, 빗살 형태로 단위셀의 각 게이트와 공통적으로 접속된 게이트 리드 전극; 드레인 리드 전극의 일단부상에 형성된 드레인 패드; 및 드레인 패드에 대향하는 측부에 있는 게이트 리드 전극의 일단부상에 형성된 게이트 패드; 로 이루어지고, 드레인 리드 전극과 인접 트랜지스터 유닛의 게이트 리드 전극중 임의의 하나가 서로 근접하여 배치된다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조로 상세하게 설명한다.
(제 1 실시예)
도 1 은 본 발명의 제 1 실시예에 따른 전력 트랜지스터의 레이아웃을 나타낸 도면이다. 도 1 에서, 어레이로 배치된 복수의 유닛셀 (20) 로 각각 이루어진 4 개의 트랜지스터 유닛 (Tra, Trb, Trc 및 Trd) 은 단위셀 (20) 이 어레이로 배치되는 방향을 따라 서로 병렬로 칩상에 배치된다. 드레인 패드 (21) 는 어레이로 단위셀 (20) 을 배치시키는 방향으로 각 트랜지스터 유닛 (Tra, Trb, Trc및 Trd) 의 일단부측상에 배치되고, 게이트 패드 (22) 는 그의 다른 단부측상에 배치된다. 트랜지스터 유닛 (Tra 및 Trc), 및 트랜지스터 유닛 (Trb 및 TRd) 은 각각 동일한 레이아웃을 가지며, 또한, 트랜지스터 유닛 (Tra 및 Trc) 은 트랜지스터 유닛 (Trb 및 Trd) 과 선형 대칭이다.
그후, 트랜지스터 유닛 (Tra) 의 구조를 설명한다. 단위셀 (20) 은 게이트 핑거 전극 (8a), 게이트 핑거 전극 (8a) 과 병렬로 형성된 드레인 핑거 전극 (12a) 및 소오스 (1e) 로 이루어진다. 복수 단위셀 (20) 의 복수개의 게이트 핑거 전극 (8a) 은 빗살 형태로 게이트 리드 전극 (8) 에 공통적으로 접속된다. 복수 단위셀 (20) 의 복수개의 드레인 핑거 전극 (12a) 은 빗살 형태로 드레인 리드 전극 (12) 에 공통적으로 접속된다. 게이트 리드 전극 (8) 및 드레인 리드 전극 (12) 이 서로 병렬로 형성되고, 그들 사이에 게이트 핑거 전극 (8a), 드레인 핑거 전극 (12a) 및 소오스 (1e) 가 교대로 배치된다.
게이트 패드 (22) 는 게이트 리드 전극 (8) 의 일단부에 형성되고, 드레인 패드 (21) 는 게이트 전극 (22) 에 대향하는 드레인 리드 전극 (12) 의 일단부에 형성된다. 트랜지스터 유닛 (Tra) 은 복수 단위셀 (20), 게이트 리드 전극 (8), 드레인 리드 전극 (12), 게이트 패드 (22) 및 드레인 패드 (21) 로 이루어진다.
소오스 핑거 전극 (1e) 은 드레인 핑거 전극 (12a) 과 게이트 핑거 전극 (8a) 사이에 형성되고, 향후 설명할 P+주입층을 통해 반도체 기판에 전기적으로 접속된다. 드레인 패드 (21) 및 게이트 패드 (22) 는 본딩 배선 (23) 을 통해각각 리드 프레임 (도면에 도시되지 않음) 에 전기적으로 접속된다. 상기 본딩 배선 (23) 이 칩 주변에 배치되기 때문에, 상기 배선의 길이는 최소화 될 수 있다. 결과적으로, 상기 배선의 기생 인덕턴스 및 배선과 전극 사이의 기생 컨덕턴스가 감소됨으로서, 고주파 특성이 향상될 수 있다.
트랜지스터 유닛 (Tra 및 Trc) 은 상기 트랜지스터 유닛 (Tra 및 Trc) 에 인접한 트랜지스터 유닛 (Trb 및 Trd) 과 선형 대칭되도록 각각 배치되기 때문에, 각 드레인 리드 전극 (12) 은 서로 인접하여 배치되고, 게이트패드 (22) 및 드레인 패드 (21) 는 서로 이격되어 배치됨으로서, 게이트와 드레인 사이의 절연을 더욱 향상시킬 수 있다.
드레인 패드 (21) 가 와이어 배선으로 리드 프레임 (도면에 도시되지 않음) 에 공통적으로 접속되기 때문에, 드레인 패드 (21) 로부터 관측되는 부하측의 임피던스는 각 트랜지스터 유닛 (Tra, Trb, Trc 및 Trd) 사이에서 동일하다. 동일한 임피던스가 게이트 패드 (22) 에 적용되어, 각 트랜지스터 유닛 (Tra, Trb, Trc 및 Trd) 로부터 출력된 신호 사이에 진폭 및 위상의 상이함이 발생되지 않기 때문에, 출력은 효율적으로 합성될 수 있다.
이하, 도 1 에 도시한 본 발명의 성능과 종래예의 성능을 비교한다.
도 2 는 본 발명 (도 1 에 도시함) 의 레이아웃과 종래 레이아웃 (도 10 에 도시함) 의 절연 특성을 나타낸 그래프이다. 도 2 에서, 횡좌표축은 주파수 f [GHz] 를 나타내고, 세로좌표축은 트랜지스터 파라메터중 하나를 나타낸다. 파라메터 (s12) 는 트랜지스터의 출력측으로부터 그의 입력측으로 회귀하는 신호의크기를 나타내고, 그의 수치가 작아짐에 따라, 회귀 신호는 더욱 감소된다. 즉, 절연이 우수해진다.
도 2 에서 알 수 있는 바와 같이, 주파수 f 가 900 MHz 인 경우, 본 발명은 종래예보다 약 3 dB 향상된 것을 알 수 있다. 따라서, 본 발명은 회귀 신호가 감소되고 절연이 매우 우수해진다.
도 3 은 도 1 에 도시한 레이아웃을 갖는 전력 트랜지스터 및 도 10 에 도시한 종래 전력 트랜지스터의 고주파 증폭 동작 특성을 나타낸 그래프이다. 도 3 에서, 횡좌표축은 입력 전력 (Pin) [dBm] 을 나타내고, 세로좌표축의 좌측은 출력 전력 (Pout) [dBm] 을 나타내고, 세로좌표축의 우측은 부가 효율 [%] 을 나타낸다. 측정 조건은 Vds = 4.6 V 이고 f = 900 Mhz 이다.
도 3 에 나타낸 바와 같이, 본 발명의 트랜지스터는 종래예와 비교하여 Pout 및 부가 효율 양측 모두 우수하다.
이러한 이유 때문에, 도 2 에 나타낸 특성 부분의 특정 수치값은 표 1 에 나타냈다. 표 1 에서, 본 발명의 트랜지스터가 종래예와 비교하여 Pout 및 부가 효율 양측 모두가 우수한 것을 알 수 있다.
| 본 발명의 레이아웃 | 종래 레이아웃 | |
| 선형 이득 (dB) | 15.5 | 14.5 |
| Pout (dBm) * | 35.5 | 35.0 |
| 부가 효율 (%) * | 62.0 | 52.0 |
여기에서, 상기 횡좌표축값은 Pin = 25 dBm 및 50 Ω 의 부하 조건에서 측정되었다.
부가 효율은 이하 식을 이용하여 계산된다.
부가 효율 (%) = (Pout - Pin)/(Vds × Ids) × 100,
여기에서, Pout 은 출력 전력 [W] 이고, Pin 은 입력 전력 [W] 이고, Vds 는 드레인 소오스 전력 전압 [V] 이고, Ids 는 드레인 소오스 전력 전류 [A] 이다.
(제 2 실시예)
도 4 는 본 발명의 제 2 실시예에 따른 전력 트랜지스터의 레이아웃을 나타낸 도면이다. 도 4 에 나타낸 전력 트랜지스터는 드레인과 게이트가 인접쌍 트랜지스터 유닛사이에 상호 접속되도록, 병렬로 배치된 4 쌍의 트랜지스터 유닛으로 이루어진다. 쌍을 이룬 트랜지스터 유닛 각각은 선형 대칭적으로 결합된 2 개의 트랜지스터로 이루어지고, 게이트 리드 전극 (8) 및 게이트 패드 (22) 는 쌍을 이룬 트랜지스터의 각각에 공통적으로 이용된다. 또한, 2 개의 드레인 리드 전극 (12) 은 하나의 단부측에 있는 접속부를 통해 서로 접속되고, 상기 드레인 리드 전극 (12) 에 공통인 드레인 패드는 접속부상에 형성된다.
각 트랜지스터 유닛은 어레이로 배치된 복수의 단위셀 (FET) (20) 로 이루어지고, 교대로 배치된 드레인 핑거 전극 (12a), 게이트 핑거 전극 (8a) 및 소오스를 각각 갖는다. 각 단위셀 (20) 의 드레인 핑거 전극 (12a) 은 어레이로 배치된 단위셀 (20) 의 일측을 따라 형성된 드레인 리드 전극 (12) 에 빗살 형태로 공통적으로 접속된다. 각 단위셀 (20) 의 게이트 핑거 전극 (8a) 은 어레이로 배치된 단위셀 (20) 의 다른측을 따라 형성된 게이트 리드 전극 (8) 에 빗살 형태로 공통적으로 접속된다.
서로 인접한 쌍을 이룬 트랜지스터 유닛은 인접 드레인 패드 접속을 위해 인접 드레인 패드 (21) 가 배선 (24) 을 통해 서로 접속되고, 인접 게이트 패드 (22) 는 인접 게이트 패드 접속을 위해 배선 (23) 을 통해 서로 접속된다. 상기 4 개의 드레인 패드 (21) 는 상기 3 개의 배선 (24) 을 통해 선형 배치되고, 상기 4 개의 게이트 패드 (22) 는 상기 3 개의 배선 (23) 을 통해 선형 배치된다.
상기 배선 (23 및 24) 은 전력을 합성시키거나 또는 분배하지 않고, 발진등을 방지하도록 제공됨으로서, 동작을 안정화시킨다. 따라서, 상기 배선 (23 및 24) 이 항상 요구되는 것은 아니다. 이 이유는 모든 트랜지스터 유닛이 균일하게 동작하는 경우, 배선 (23 및 24) 의 양단부에서의 신호가 진폭 및 위상이 동일하여, 신호가 배선 (23 및 24) 을 통해 흐르진 않기 때문이다.
또한, 각 배선 (23) 은 배선 (25) 을 통해 이하 설명될 게이트 보호 다이오드 (26) 와 접속되어, 게이트 산화막의 정전 브레이크다운을 방지한다. 도 4 에서는, 상기 4 개의 트랜지스터 유닛이 서로 접속되어 있는 것을 도시하고 있다. 그러나, 서로 접속된 트랜지스터 유닛의 수는 하나 또는 그 이상이 될 수도 있다.
계속해서, 트랜지스터 유닛의 상술한 구조를 도 5 를 참조하여 설명한다. 도 5 는 도 4 에서 점선으로 둘러싸인 부분을 확대한 도면이다.
도 5 에서, 각 드레인 핑거 전극 (제 2 층 알루미늄 배선) (12a) 은 스루홀 (31) 을 통해 오버래핑 방식으로 드레인 핑거 전극 (12a) 하부에 형성된 드레인 핑거 전극 (제 1 층 알루미늄 배선) 에 접속된다. 드레인 핑거 전극 (제 1 층알루미늄 배선)(2a) 은 이하 설명할 반도체 기판의 2 개의 인접 단위셀에 공통인 드레인 컨택 (1h) 에 접속된다. 상기 접속 구조를 갖는 각 단위셀의 드레인 핑거 전극 (12a) 은 드레인 리드 전극 (12) 에 공통적으로 접속된다.
한편, 반도체 기판상에 형성된 상기 2 개의 게이트 핑거 전극 (8a) 은 드레인 핑거 전극 (12a) 사이의 넓은 간격에 있는 2 개의 게이트 핑거 전극 (8a) 이 그의 일단부에서 서로 접속되는 방식으로 드레인 핑거 전극 (12a) 의 양측상에서 서로 인접되도록 배치된다. 즉, 게이트 핑거 전극 (8a) 이 불균일한 간격으로 형성되어, 드레인 핑거 전극 (12a) 이 삽입된 협소한 간격 및 드레인 핑거 전극 (12a) 사이의 넓은 간격이 제공된다.
넓은 간격을 갖는 상기 2 개의 게이트 핑거 전극 (8a) 의 일단부는 스루홀 (32) 을 통해 게이트 배선 (제 1 층 알루미늄 배선)(2b) 에 공통적으로 접속되고, 게이트 배선 (제 1층 알루미늄 배선)(2b) 은 스루홀 (33) 을 통해 게이트 리드 전극 돌출부 (8b) 에 접속된다. 각 게이트 리드 전극 돌출부 (8b) 는 게이트 리드 전극 (8) 에 공통적으로 접속된다.
게이트 리드 전극 (8) 이 게이트 배선 (제 1 층 알루미늄 배선) (2b) 과 동일한 층인 제 1 층 알루미늄 배선으로 형성되면, 게이트 리드 전극 (8) (제 1 층 알루미늄 배선) 과 반도체 기판 (1) 사이의 층간 절연막의 두께는 게이트 산화막 (SiO2), 절연층 (SiO2) 및 BPSG (boron phosphorus silicate glass) 층의 각 두께의 합이 된다. 상기 두께가 매우 얇기 때문에, 게이트 리드 전극 (8) 의 기생 용량은 커지고, 결과적으로, 고주파 특성이 왜곡된다. 따라서, 게이트 리드 전극 (8) 은 제 2 층 알루미늄 배선으로 형성되는 것이 바람직하다.
그러나, 제 2 층 알루미늄 배선과 게이트 핑거 전극 (8a) 이 서로 직접 접속된 경우, 컨택홀의 외형비가 커지기 때문에, 접촉 실패가 발생하기 쉽다. 이러한 단점을 방지하기 위해, 게이트 핑거 전극 (8a) 은 게이트 배선 (제 1 층 알루미늄 배선)(2b) 을 통해 게이트 리드 전극 돌출부 (8b) 에 접속되고, 게이트 리드 돌출부 (8b) 는 제 2 층 알루미늄 배선인 게이트 리드 전극 (8) 에 접속된다.
또한, 반도체 기판의 소오스 컨택 (1d) 은 바로 위의 소오스 전극 (제 1 층 알루미늄 배선)(2) 과 접속되고, 바로 위의 소오스 전극 (제 1층 알루미늄 배선)(2) 은 반도체 기판의 드레인 핑거 전극 (12a) 간에 형성된 P+주입층 (1c) 에 접속된다.
본 실시예에서, 드레인 리드 전극 (12) 은 폭이 25 ㎛ 이고 길이는 500 ㎛ 이고, 게이트 리드 전극 (8) 은 폭이 20 ㎛ 이고 길이는 450 ㎛ 이다. 드레인 핑거 전극 (제 1 층 알루미늄 배선)(2a) 및 드레인 핑거 전극 (제 2 층 알루미늄 배선)(12a) 은 폭이 3.2 ㎛ 이고 길이는 50 ㎛ 이다. 게이트 핑거 전극 (8a) 은 폭이 0.6 ㎛ 이고 길이는 50 ㎛ 이다. 소오스 컨택 (1d) 은 인 또는 비소가 1E15 내지 1E21 (cm-3) 의 농도로 반도체 기판에 확산된 영역에 의해서 형성되고, 폭은 1.2 ㎛ 이고 길이는 50 ㎛ 이다. p+주입층 (1c) 은 붕소가 1E16 내지 1E22 (cm-3) 의 농도로 반도체 기판에 확산된 영역에 의해서 형성되고, 폭은 6.8㎛ 이고 길이는 48 ㎛ 이다. 또한, 드레인 패드 (21) 및 게이트 패드 (22) 는 각 측면이 100 ㎛ 인 정사각형으로 구성된다.
도 6 은 도 5 의 선 I-I 를 따라 자른 단면도이다. 도 6 에는, 반도체 기판인 Si 기판 (1) 을 형성하는 p+기판 (1a) 상에, 각 드레인 핑거 전극 (12a) 에 대응하는 영역의 p 에피텍셜층 (1b) 및 각 인접 드레인 핑거 전극 (12a) 사이의 영역의 p+주입층 (1c) 이 형성되어 있다. 2 개의 p 웰 (1f) 은 부여된 간격으로 p 에픽텍셜층 (1b) 의 표면상에 형성되고, 게이트 핑거 전극 (8a) 은 게이트 산화막 (7) 을 통해 각 p 웰 (1f) 상에 형성된다. 소오스 확산층 (n) (1e) 및 드레인 확산층 (n-) (1g) 은 2 개의 대향하는 드레인 확산층 (n-) (1g) 의 각 단부와 접촉된 드레인 컨택 (n+) (1h) 이 p 웰 (1f) 사이의 p 에픽텍셜층 (1b) 의 표면상에 형성되는 방식으로 게이트 핑거 전극 (8a) 의 양측상에 있는 각 p 웰 (1f) 의 표면상에 형성된다. 한편, 소오스 컨택 (n+) 은 소오스 확산층 (n) (1e) 의 단부와 접촉되도록 각 p 웰 (1f) 의 표면상에 형성된다.
게이트 핑거 전극 (8a) 은 Si 기판 (1) 의 주표면측으로부터 다결정 Si (150 nm 의 두께) 및 WSi (170 nm 의 두께) 를 순차적으로 적층함으로써 형성된다. 게이트 핑거 전극 (8a) 의 가로방향부는 약 0.6 ㎛ 의 전극폭을 갖는 단면 크기를 제공하도록 형성된다. 게이트 핑거 전극 (8a) 및 게이트 산화막 (7) 은 상부에 BPSG 층 (10) 이 형성된 SiO2층으로 덮여진다.
BPSG 층 (10) 이 상부에 형성된 Si 기판 (1) 상에 제 1 층 알루미늄 배선층 (바로 위의 소오스 전극 (2), 드레인 핑거 전극 (2a) 등) 이 선택적으로 형성된다. 제 1 알루미늄 배선층 상에, p-TEOS (플라즈마-테트라에틸오르토실리케이트) 층 (3), 유기실리카+무기실리카층 (4), 및 p-TEOS 층 (5) 이 순차적으로 형성된다. 제 2 층 알루미늄 배선층 (드레인 핑거 전극 (12a) 등) 은 게이트 핑거 전극 (8a) 사이에 있는 p-TEOS (5) 상에 형성되고, 패시베이션 질화막 (이하 "p 질화막" 이라함) (6) 은 제 2 층 알루미늄 배선층과 p-REOS 층 (5) 상에 형성된다.
제 1 층 알루미늄 배선층은 Si 기판 (1) 측으로부터 TiN (30 nm 의 두께), Ti (50 nm 의 두께), Al-Si-Cu (550 nm 의 두께) 및 TiN (30 nm 의 두께) 은 순차적으로 적층하여 형성된다.
이에따라 구성된 반도체 장치에서, 게이트 전압의 인가시에, 게이트 핑거 전극 (8a) 은 게이트 산화막 (7) 을 통해 Si 기판 (1) 내의 p 웰 (1f) 에 형성된 채널에 전계를 형성시킨다. 결과적으로, 소오스 확산층 (1e) 과 드레인 확산층 (1g) 사이의 채널의 도전성은 게이트 전압에 의해서 제어된다.
드레인 핑거 전극 (제 2 층 알루미늄 배선)(12a) 및 드레인 핑거 전극 (제 1 층 알루미늄 배선)(2a) 은 도 5 에 나타낸 바와 같이 게이트 핑거 (8a) 와 병렬로 형성된다. 드레인 핑거 전극 (제 1 층 알루미늄 배선) (2a) 은 드레인 컨택 (1h) 을 통해 Si 기판 (1) 의 드레인 확산층 (1g) 에 접속된다.
게이트 핑거 전극 (8a) 으로부터 소오스 컨택 (1d) 으로 게이트의 장축 방향으로 연장하는 소오스 확산층 (1e) 은 소오스 컨택 (1d) 을 통해 바로 위의 소오스 전극 (제 1 층 알루미늄 배선)(2) 에 접속된다. 바로 위의 전극 (2) 는 p+기판 (1a) 에 도달하는 깊이를 갖는 고농도층인 p+주입층 (1c) 에 접속된다.
계속해서, Si 기판 (1) 내의 확산층을 설명한다. 표 2 는 도 3 의 각 확산층의 불순물 농도와 확산종(擴散種) 을 나타낸다. 각층은 함께 목록된 불순물 농도로 표 1 에 목록된 확산종을 이온 주입함으로서 형성된다.
| 확산종 | 불순물 농도(cm-3) | |
| 소오스 확산층 (1e) | 인 또는 비소 | 1E15 내지 1E21 |
| 소오스 컨택 (1d) | 인 또는 비소 | 1E15 내지 1E21 |
| p 웰 (1f) | 붕소 | 1E14 내지 1E19 |
| 드레인 확산층 (1g) | 인 또는 비소 | 1E14 내지 1E21 |
| 드레인 컨택 (1h) | 인 또는 비소 | 1E15 내지 1E21 |
| p+주입층 (1c) | 붕소 | 1E16 내지 1E22 |
| p 에피텍셜층 (1b) | 붕소 | 1E12 내지 1E17 |
| p+주입층 (1a) | 붕소 | 1E19 내지 1E22 |
표 3 은 Si 기판 (1) 에서의 각층의 두께를 나타낸다.
| 층두께 | ||
| p 질화막 (6) | 500 nm | |
| p-TEOS 층 (5) | 600 nm | |
| 유기 실리카 + 무기 실리카층 (4) | 단차등을 평탄화하는 정도로 층을 코팅한다. | |
| p-TEOS 층 (3) | 800nm | |
| 바로 위의 소오스 전극 (2) | TiNAl-Si-CuTiN 및 Ti | 30 nm0.55 ㎛80 nm |
| 드레인 핑거 전극 (12a)(제 2 층 알루미늄 배선층) | 1.6 ㎛ | |
| BPSG 층 (10) | 650 nm | |
| SiO2층 (9) | 180 nm | |
| 게이트 핑거 전극 (8) | WSi폴리 Si | 170 nm150 nm |
| 게이트 산화막 (SiO2) (7) | 35 nm |
제 1 실시예와 비교하면, 게이트 리드 전극 (8) 이 2 개의 트랜지스터 유닛, 즉, 2 어레이 단위셀 (20) 에 공통적으로 이용되기 때문에, 본 실시예는 칩 면적이 더욱 감소될 수 있다. 이런 상태에서, 드레인 리드 전극 (12) 이 인접 트랜지스터 유닛에 대하여 공통적으로 이용되지 않고 개별적으로 제공된다. 비록 드레인 패드 (21) 가 동일한 게이트 리드 전극 (8) 을 갖는 2 개의 트랜지스터에 대해 공통적으로 이용되더라도, 출력 신호의 위상 및 진폭이 동일하기 때문에 종래 기술과 마찬가지로 합성 출력 전력이 저하되는 경우는 없다.
더욱이, 복수의 트랜지스터 유닛 쌍을 병렬로 배치하여, 소망하는 전력이 획득될 수 있다. 이러한 배치를 하여도, 인접하는 드레인 리드 전극 (12) 이 공통적으로 이용되지 않기 때문에, 각각의 트랜지스터 유닛 쌍으로부터 관측되는 입력 임피던스 및 출력 임피던스가 동일해진다. 따라서, 각각의 트랜지스터 유닛 쌍의 출력 신호 사이의 진폭 및 위상이 상이하지 않기 때문에, 출력은 효율적으로 합성될 수 있다.
도 4 에 나타낸 제 2 실시예의 성능과 종래 실시예의 성능을 비교하여 획득한 결과는 도 2 및 도 3 에 나타낸 제 1 실시예의 성능 결과와 거의 동일했다.
본 실시예와 유사한 배치가 특개평 제 3-289143 호 공보에 개시되어 있다. 본 공보는 한 쌍의 트랜지스터 유닛만을 개시하고 있고, 복수의 트랜지스터 유닛 쌍이 제공된 경우는 개시하지 않았다.
또한, 상기 공보에 개시된 트랜지스터는 GaAs 기판상에 형성된 MESFET 구조로 이루어지기 때문에 드레인, 게이트 및 소오스의 각 전극은 동일 표면상에 형성되어야 한다. 따라서, 임의의 전극 배선이 필연적으로 서로 교착함으로서, 배선간 기생 용량이 증가하여 고주파 특성 및 절연 특성이 열화된다.
다른 종래 기술과 마찬가지로 일본국 실개소 제 51-80063 호 공보에는 소오스가 컨택을 통하여 반도체 기판에 접속되는 것이 공지되어 있다. 그러나, GaAs 기판의 전방 표면으로부터 그의 후방 표면으로 접속되는 컨택을 형성하는 것은 매우 곤란하다. 일본국 실개소 제 51-80063 호 공보에는 개구가 에칭에 의해서 GaAs 기판의 부분에 제공되고, 금속이 개구에 매립되어 컨택을 형성한다. 현재의 기술 수준으로 기판의 전방 표면측으로부터 기판을 에칭하는 경우에, 개구의 크기는 GaAs 기판의 두께와 거의 동일해지기 때문에, 개구를 작게 형성할 수 없다. 통상적으로, GaAs 기판의 두께는 가장 얇게 하여 약 30 ㎛ 이고, 개구의 크기는 약 30 ㎛□ 이다. 본 실시예와 비교하면, 종래 개구는 6.8 ㎛□ 의 p+주입층보다 약 20 배 큰 면적을 점유한다.
역으로, 그의 후방 표면으로부터 GaAs 기판을 에칭하는 경우에, 전방 표면측상의 개구가 감소될 수 있더라도, 결과적으로 개구 및 표면 패턴의 포지셔닝 정확도가 획득될 수 없기 때문에 표면 패턴의 배치는 마진을 가지고 설계되어야 한다. 임의의 경우에, 미세 패턴에 적용하는 것이 곤란했다.
다른 방법으로는, 본 실시예에서와 마찬가지로 불순물 확산에 의해서 컨택을 형성하는 방법이 개시되어 있다. 그러나, GaAs 기판으로의 불순물 확산율은 매우 낮으며, 예를들면, 그의 전방 표면으로부터 후방 표면으로 약 30 ㎛ 의 GaAs 기판으로 Si 를 확산시키기 위해서는, 400 ℃ 에서 600 시간 이상 걸린다.온도 상승은 확산 시간을 단축시킬 수 있다. 그러나, GaAs 기판의 As 가 분해되어, 트랜지스터가 동작되지 않는다.
상술한 바와 같이, GaAs 기판을 이용하는 MESFET 에서, 컨택을 통해 기판 측부에 각 소오스 핑거를 각각 접속시키는 것이 실제로 불가능하다.
계속해서, 도 4 에 나타낸 게이트 보호 다이오드 (26) 을 설명한다. 우선, 이러한 형태의 게이트 보호 다이오드의 종래 구조를 도 8a 및 8b 를 참조하여 설명한다.
도 8a 및 8b 에서, 종래 게이트 보호 다이오드는 Si 기판 (1) 이 p+기판 (101a) 및 p+기판 (101a) 상에 적층된 p 에피텍셜층 (101b) 으로 이루어지는 방식으로 설계되고, 게이트 보호 다이오드와 마찬가지로 2 개의 다이오드가 서로 대향하여 접속된 p-n-p 접합이 p 에피텍셜층 (1b) 에 형성된다.
게이트로부터 인출된 배선 (125) 이 Si 기판 (101) 에 형성된 다이오드의 p 확산층 (152) 에 접속된다. 배선 (125') 은 트랜지스터셀의 소오스 전극으로 부터 인출되어 Si 기판 (101) 의 주표면상에 형성된다. 배선 (125') 은 다이오드의 p 확산층 (153) 에 접속된다. 배리어 금속 (111) (TiN 및 Ti) 은 배선 (125) 과 Si 기판 (101) 사이에 형성된다. 참조 번호 (103) 는 p-TEOS 층을, 참조 번호 (104) 는 유기 실리카/무기 실리카층을, 참조 번호 (105) 는 p-TEOS 층을, 참조 번호 (106) 는 패시베이션 질화막을, 참조 번호 (107) 는 게이트 절연막을, 참조 번호 (154) 는 n-확산층을 지시한다.
상술한 바와 같이, 3개의 p 확산층 (151, 152 및 153) 용 배선은 Si 기판 (101)의 주표면상에 각각 형성되어야 한다. 또한, 에어 브리지등의 구조가 소오스 배선 및 게이트 배선의 교차부에 이용되기 때문에, 매우 복잡한 배선 구조를 형성한다. 더욱이, 이것은 무용한 기생용량을 증가시켜 고주파 특성을 감소시킨다.
도 7a 는 도 4 에 나타낸 게이트 보호 다이오드를 나타낸 평면도이고, 도 7b 는 도 7a 의 선 II-II 를 따라 자른 단면도이다. 도 7a 내지 7b 에서, Si 기판 (1) 은 p+기판 (1a) 및 p+기판 (1a) 상에 적층된 p 에피텍셜층 (1b) 으로 이루어지고, p 확산층 (51) 및 n 확산층 (54) 으로 이루어진 p-n-p 접합은 게이트 보호 다이오드로서 p 에페텍셜층 (1b) 에 형성된다. 상기 p-n-p 접합의 양측부에 있는 영역에서, p+주입층 (1c) 은 p+기판 (1a) 으로 향하는 방향으로 Si 기판 (1) 의 주표면으로부터 형성된다. p+주입층 (1c) 은 p 확산층 (51) 에 접속된다.
도 4 의 인접 게이트 패드 접속 배선 (23) 으로부터 인출된 배선 (25) 은 Si 기판 (1) 에 형성된 다이오드의 p 확산층 (52) 에 접속된다. 배리어 금속 (TiN 및 Ti) (11) 은 배선 (25) 과 Si 기판 (1) 사이에서 형성된다. 또한, 소오스 전극이 p+기판 (1a) 및 p+주입층 (1c) 을 통해 p 확산층 (51, 53) 에 접속되기 때문에, Si 기판의 표면상에 배선을 형성할 필요가 없고, 따라서, 도 8 에 나타낸종래 실시예와 비교하여 배선 구조를 간략화시킬 수 있다. 또한, p+주입층 (1c) 이 p 확산층 (53) 의 부근에 형성될 수 있기 때문에, 정전기는 잔여 경로를 통해 통과하지 않고 기판으로 효과적으로 방전될 수 있다. 더욱이, 배선을 소오스에 접속시킴으로서 발생된 무용한 기생용량이 증가하지 않기 때문에, 고주파 특성이 감소되는 것을 방지할 수 있다.
상술한 바와 같이, 본 발명에 따르면, 드레인 패드 및 게이트 패드가 서로 격리되어 배치되기 때문에, 드레인과 게이트 사이의 절연성이 매우 높은 이점이 획득될 수 있다. 특히, 상기 이점은 집적도를 증가시키는 경우에 현저해진다.
또한, 소오스를 삽입한 게이트 간격이 드레인을 삽입한 게이트 간격보다 커서 게이트 피치가 동일하지 않기 때문에, 드레인 핑거 전극을 2 개의 단위셀에 대해 공통적으로 이용하고, 집적도를 증가시키는 경우 단위 면적당 열발생값이 종래 보다 더욱 감소될 수 있어 온도의 상승을 억제한다. 결과적으로, 종래와 비교하여 배선의 일렉트로마이그레이션이 거의 발생하지 않는다. 또한, 채널부의 온도가 낮은 값으로 억제되고, 전자 이동도의 왜곡이 억제될 수 있고, 또한 채널 저항의 상승이 억제될 수 있다. 따라서, 고효율 전력 트랜지스터는 전력 트랜지스터의 출력을 왜곡시키지 않고 실현될 수 있다.
더욱이, 기판으로서 소오스를 이용하여 획득된 이점이 제공되기 때문에, 즉, 소오스가 리드프레임상에 직접 실장될 수 있고, 소오스용 본딩 배선이 요구되지 않아, 소오스 인덕턴스를 감소시키고 열발생값을 개선시킬 수있다. 더욱이, 소오스 배선과 드레인 또는 게이트 배선 사이의 교차 배선이 제거될 수 있기 때문에, 각 배선간 기생 용량이 감소될 수 있다.
상술한 본 발명의 바람직한 실시예는 설명과 기술을 위해 나타낸 것이다. 본 발명을 개시된 상기 형태로 한정하지 않는 것을 의도로 하며, 변경 및 수정이 상술한 기술의 범위내에서 가능하며, 본 발명의 실시로부터 획득될 수도 있다. 본 실시예는 선택적인 실시예이며 본 발명의 원리를 설명하기 위해 기술한 것이고 본 발명의 실제 적용시 당해 분야에서 숙련된 자는 각종 실시예로 본 발명을 이용할 수 있으며 각종 변경으로 특정하게 이용될 수 있다. 본 발명의 범주는 첨부된 청구항 및 그에 상당하는 것으로 정의되는 것을 의도로한다.
이상의 상세한 설명에서 나타낸 바와같이, 본 발명은 절연의 열화를 방지하고 동작을 안정화시키는 반도체 장치를 제공하고, 증폭 효율이 우수한 반도체 장치를 제공하고, 정전 브레이크다운에 대한 저항력이 높은 반도체 장치를 제공한다.
Claims (5)
- 복수의 트랜지스터 유닛이 반도체 기판 (1) 의 주표면상에 병렬로 배치된 반도체 장치로서, 상기 각 트랜지스터 유닛은,어레이로 배치된 복수의 단위셀 (20) 로서, 상기 반도체 기판의 주표면상에 형성된 게이트 (8), 및 상기 게이트의 양측부상의 영역에 형성된 드레인 (1g) 및 소오스 (1e) 를 각각 포함하는, 복수의 단위셀 (20),어레이로 배치된 상기 단위셀의 하나의 측부를 따라 형성되고, 빗살 형태로 상기 단위셀의 각 드레인과 공통적으로 접속되는 드레인 리드 전극 (12),어레이로 배치된 상기 단위셀의 다른 하나의 측부를 따라 형성되고, 빗살 형태로 상기 단위셀의 각 게이트와 공통적으로 접속되는 게이트 리드 전극 (8),상기 드레인 리드 전극의 하나의 단부에 형성된 드레인 패드 (21), 및상기 드레인 패드에 대향하는 측부에 있는 상기 게이트 리드 전극의 하나의 단부에 형성된 게이트 패드 (22) 로 이루어지고,상기 인접 트랜지스터 유닛의 게이트 리드 전극과 드레인 리드 전극중 임으이의 하나가 서로 근접하여 배치되고,상기 반도체 기판 (1) 은 불순물이 고농도로 유입된 기판 (1a), 상기 기판상에 형성된 에피텍셜층 (1b), 상기 에피텍셜층의 표면으로부터 상기 기판까지 형성된 고농도층 (1c) 을 포함하고,상기 단위셀의 게이트는 상기 에피텍셜층에 형성된 다이오드 (26) 의 하나의단부에 접속되고,상기 다이오드의 다른 하나의 단부는 상기 기판의 상기 고농도층에 전기적으로 접속되는 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서, 선형 대칭으로 배치된 상기 트랜지스터 유닛은 상기 게이트 리드 전극 및 상기 게이트 패드를 공통적으로 이용하는 트랜지스터 유닛쌍을 형성하도록 서로 결합되고,상기 드레인 리드 전극의 하나의 단부는 접속부를 통해 서로 접속되고,상기 드레인 패드는 공통적으로 이용되고 상기 드레인 리드 전극의 접속부상에 형성되는 것을 특징으로 하는 반도체 장치.
- 제 2 항에 있어서, 복수의 상기 트랜지스터 유닛쌍이 서로 병렬로 배치되는 것을 특징으로 하는 반도체 장치.
- 제 3 항에 있어서, 서로 인접하는 상기 트랜지스터 유닛쌍의 상기 드레인 패드 및 상기 게이트 패드가 배선을 통해 전기적으로 접속되는 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서, 상기 고농도층 (1c) 은 서로 인접한 상기 단위셀의 드레인이 서로 대향하여 배치된 단위셀의 쌍 사이에 제공되고,상기 단위셀의 각 소오스는 상기 반도체 기판상에 형성된 도전층을 통해 상기 고농도층에 접속되어, 상기 반도체 기판에 전기적으로 접속되는 것을 특징으로 하는 반도체 장치.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04616497A JP3481813B2 (ja) | 1997-02-28 | 1997-02-28 | 半導体装置 |
| JP97-46164 | 1997-02-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980071827A KR19980071827A (ko) | 1998-10-26 |
| KR100292904B1 true KR100292904B1 (ko) | 2001-07-12 |
Family
ID=12739383
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980006451A KR100292904B1 (ko) | 1997-02-28 | 1998-02-27 | 반도체장치 |
Country Status (5)
| Country | Link |
|---|---|
| EP (1) | EP0862224A1 (ko) |
| JP (1) | JP3481813B2 (ko) |
| KR (1) | KR100292904B1 (ko) |
| CN (1) | CN1123933C (ko) |
| TW (1) | TW412780B (ko) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3269475B2 (ja) | 1998-02-16 | 2002-03-25 | 日本電気株式会社 | 半導体装置 |
| SE520109C2 (sv) * | 2000-05-17 | 2003-05-27 | Ericsson Telefon Ab L M | Effekttransistorer för radiofrekvenser |
| US6963140B2 (en) | 2003-03-17 | 2005-11-08 | Analog Power Intellectual Properties | Transistor having multiple gate pads |
| US7760317B2 (en) * | 2003-10-14 | 2010-07-20 | Lg Display Co., Ltd. | Thin film transistor array substrate and fabricating method thereof, liquid crystal display using the same and fabricating method thereof, and method of inspecting liquid crystal display |
| JP2006269835A (ja) * | 2005-03-24 | 2006-10-05 | Nec Electronics Corp | 半導体装置 |
| JP2008199037A (ja) * | 2008-03-10 | 2008-08-28 | Renesas Technology Corp | 電力用半導体装置および電源回路 |
| CN102034864B (zh) * | 2009-09-28 | 2012-08-22 | 中芯国际集成电路制造(上海)有限公司 | Mos晶体管及制备其的方法 |
| WO2015004891A1 (ja) | 2013-07-10 | 2015-01-15 | パナソニックＩｐマネジメント株式会社 | 半導体装置、及びそれを用いたインバータ |
| US10600746B2 (en) * | 2018-07-19 | 2020-03-24 | Cree, Inc. | Radio frequency transistor amplifiers and other multi-cell transistors having gaps and/or isolation structures between groups of unit cell transistors |
| CN118116966A (zh) * | 2022-11-30 | 2024-05-31 | 华为技术有限公司 | 半导体器件、半导体器件的制备方法及电子设备 |
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| JPH05251479A (ja) * | 1991-11-27 | 1993-09-28 | Nec Corp | 高周波用電界効果トランジスタ |
| JPH08250671A (ja) * | 1995-03-10 | 1996-09-27 | Nec Corp | 半導体装置およびその実装構造 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4843440A (en) * | 1981-12-04 | 1989-06-27 | United States Of America As Represented By The Administrator Of The National Aeronautics & Space Administration | Microwave field effect transistor |
| JPH08162480A (ja) * | 1994-12-03 | 1996-06-21 | Sony Corp | 保護ダイオード内蔵型電界効果トランジスタ |
-
1997
- 1997-02-28 JP JP04616497A patent/JP3481813B2/ja not_active Expired - Fee Related
-
1998
- 1998-02-23 EP EP98103155A patent/EP0862224A1/en not_active Withdrawn
- 1998-02-24 TW TW087102759A patent/TW412780B/zh not_active IP Right Cessation
- 1998-02-27 CN CN98100463A patent/CN1123933C/zh not_active Expired - Fee Related
- 1998-02-27 KR KR1019980006451A patent/KR100292904B1/ko not_active IP Right Cessation
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| JPH08250671A (ja) * | 1995-03-10 | 1996-09-27 | Nec Corp | 半導体装置およびその実装構造 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1195893A (zh) | 1998-10-14 |
| JP3481813B2 (ja) | 2003-12-22 |
| TW412780B (en) | 2000-11-21 |
| JPH10242169A (ja) | 1998-09-11 |
| CN1123933C (zh) | 2003-10-08 |
| EP0862224A1 (en) | 1998-09-02 |
| KR19980071827A (ko) | 1998-10-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120302 Year of fee payment: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20130304 Year of fee payment: 13 |
|
| LAPS | Lapse due to unpaid annual fee |