JP6227154B2 - 化合物半導体電界効果トランジスタ - Google Patents

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Description

本発明は、ＨＦＥＴ（ヘテロ接合電界効果トランジスタ）等の化合物半導体電界効果トランジスタに関する。
現在、半導体パワーデバイスとしてはＳｉ（シリコン）からなるＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）やＩＧＢＴ（Insulated Gate Bipolar Transistor）が広く使用されている。しかし、これらのＳｉデバイスは、材料物性に起因する性能限界に近づいており、高耐圧を確保した上で、今後の更なる低オン抵抗化と高速化は困難になりつつある。
そこで、ＧａＮ（窒化ガリウム）やＳｉＣ（炭化珪素）に代表される化合物半導体を用いることにより、Ｓｉパワーデバイスの限界を超えた低損失デバイスの実現への期待が高まっている。
特にＧａＮは、材料物性として、Ｓｉと比較してバンドギャップが約３倍であり、絶縁破壊電界は１桁大きく、また飽和電子速度も大きいといった特徴を有するため、ＧａＮ系のＨＦＥＴ（ヘテロ接合電界効果トランジスタ）は、Ｓｉデバイスと比較して、大幅な高耐圧／低抵抗化、高速化が期待される。
しかし、ＧａＮ系のＨＦＥＴは、一般的に、その高速性ゆえに、現実の回路での電圧変化、電流変化が極めて大きいため、回路上の寄生インダクタンスや寄生容量の影響を受けやすく、回路動作時に不安定になる、あるいは破壊するといった不具合がある。
従来、ＧａＮ系の電界効果トランジスタとしては、特許文献１（特開２０１０−１８６９２５号公報）に記載されているものがある。この電界効果トランジスタは、図１４に示すように、ドレイン電極２１４と、ソース電極２１２と、ゲート電極２１６と、ゲート電極パッド２２５と、ゲート電極接続配線２２７と、抵抗素子２３１とを備えている。上記ゲート電極接続配線２２７は、フィンガー接続部２２８とパッド接続部２２９とからなる。上記ゲート電極２１６は、フィンガー状に複数設けられ、各ゲート電極２１６の一端側に接続されたゲート電極接続配線２２７は、抵抗素子２３１を介してゲート電極パッド２２５に接続されている。そして、電界効果トランジスタをスイッチングデバイスとして使用したとき、リンギングや発振等、回路動作時の不安定な状態が発生するのを抵抗素子２３１によって抑制するようになっている。
また、従来、電界効果トランジスタとしては、特許文献２（特公平６−８７５０５号公報）に記載されているものがある。この電界効果トランジスタは、図１５に示すように、フィンガー状に形成された複数のゲート電極４５１と、各ゲート電極４５１の一端側に接続されたゲート引出し電極部４５２と、このゲート引出し電極部４５２に接続されたゲート電極パッド４５３とを備えている。各ゲート電極４５１のゲート引出し電極部４５２側には、安定化抵抗４５４が挿入されている。この安定化抵抗４５４によって、電界効果トランジスタの均一動作を図り、回路動作時の不安定な状態が発生するのを抑制するようにしている。
特開２０１０−１８６９２５号公報 特公平６−８７５０５号公報
しかしながら、特許文献１や特許文献２の電界効果トランジスタでは、ゲート電極２１６，４５１とゲート電極パッド２２５，４５３との接続位置が、信号遅延や均一動作を考慮して規定されていなくて、ゲート電極２１６，４５１の一端側にのみゲート電極パッド２２５，４５３が接続されて、電界効果トランジスタをスイッチングデバイスとして使用したときに、トランジスタの内部で信号遅延が生じて、均一動作をすることができないという問題がある。
また、使用環境によっては負荷短絡耐量が求められる場合があるが、負荷短絡時、電界効果トランジスタには高電圧および高電流状態のストレスが印加され、トランジスタ内に不均一動作があると、ホットスポットが発生して短絡耐量が低下するという問題がある。
以下、電界効果トランジスタの不均一動作について、図１、図３（ａ），３（ｂ），３（ｃ）、図４（ａ），４（ｂ）、図５（ａ），５（ｂ），５（ｃ）および５（ｄ）を用いて詳細に説明する。
尚、これらの図１、図３（ａ），３（ｂ），３（ｃ）、図４（ａ），４（ｂ）、図５（ａ），５（ｂ），５（ｃ）および５（ｄ）は、本発明の課題を詳細に説明するための図であって、従来技術を示す図ではない。特に、図１は本発明の第１実施形態の平面図であるが、図面の枚数を省略するために、この図１を援用している。
まず、図１に、化合物半導体電界効果トランジスタの平面模式図に示す。
図１に示すように、この化合物半導体電界効果トランジスタは、ドレイン電極１１とソース電極１２とゲート電極１３を有し、ドレイン電極１１とソース電極１２は、第１の方向にフィンガー状に延在していると共に、上記第１の方向と略直交する第２の方向に互いに予め定められた間隔をあけて略平行に交互に複数配置されている。
また、上記ゲート電極１３は、平面視において、フィンガー状のドレイン電極１１とフィンガー状のソース電極１２との間で上記第１の方向に延在すると共に、ドレイン電極１１の周囲を囲むように環状に延在している。上記ゲート電極１３は、ドレイン電極１１およびソース電極１２に対して予め定められた間隔を有する。
略矩形の環状のゲート電極接続配線１５は、上記ゲート電極１３の全てを包含する長辺と短辺とを有する略矩形の領域２０を定義する。
上記ゲート電極１３の上記第１の方向の両端部は、それぞれゲート電極接続配線１５に接続され、さらに、このゲート電極接続配線１５における接続部１８はゲート電極パッド接続配線１６を介してゲート電極パッド１７に接続されている。上記接続部１８は、上記矩形の領域２０の長辺側に位置している。上記ゲート電極パッド１７は、ゲート電極１３の上記第１の方向の一端側に配置されている。
上記ゲート電極接続配線１５およびゲート電極パッド接続配線１６は、一例として、Ｔｉ層、ＡｌＣｕ層、ＴｉＮ層が順に積層されたＴｉ／ＡｌＣｕ／ＴｉＮ電極などからなる。
また、上記ドレイン電極１１と、ゲート電極１３と、ゲート電極接続配線１５の一部は、図１中で破線により囲まれた矩形のゲートフィンガー１４を構成している。
化合物半導体電界効果トランジスタに大電流を流したい場合、オン抵抗を低減させるため、例えば、上記第２の方向に、ゲートフィンガー１４が複数配置され、この複数のゲートフィンガー１４を囲む矩形の環状のゲート電極接続配線１５と複数のゲートフィンガー１４とから一つのゲートフィンガー群１４ａが形成される。
次に、図１に示す化合物半導体電界効果トランジスタがスイッチング動作をする場合の等価回路およびその動作状況を図３（ａ），３（ｂ），３（ｃ）、図４（ａ），４（ｂ）を用いて説明する。
図３（ａ）は、図１に示す化合物半導体電界効果トランジスタの等価回路であり、図１のゲート電極パッド１７は、図３（ａ）のゲート端子３７に対応し、図１のドレイン電極パッドおよびソース電極パッド（図示せず）が、図３（ａ）のドレイン端子３８およびソース端子３９に対応する。また、図３（ａ）に示すように、図１のドレイン電極パッド（図示せず）からドレイン電極１１に至るまでの等価的な抵抗成分をドレイン抵抗３３１、図１のソース電極パッド（図示せず）からソース電極１２に至るまでの等価的な抵抗成分をソース抵抗３３２、図１のゲート電極パッド１７からゲート電極１３に至るまでの等価的な抵抗成分をゲート抵抗３３３とする。また、図１のドレイン電極１１とゲート電極１３の間の容量を等価的にゲートドレイン間容量３４（図３（ａ））とする。上記ドレイン抵抗３３１の抵抗値をＲｄ、ソース抵抗３３２の抵抗値をＲｓ、ゲート抵抗３３３の抵抗値をＲｇ、ゲートドレイン間容量３４の容量値をＣｇｄとする。尚、以下において、便宜上、ゲートドレイン間容量３４を容量値であるＣｇｄで表す場合もある。
図３（ｂ）は、図１に示す化合物半導体電界効果トランジスタをスイッチング動作させる場合の等価回路である。図３（ｂ）に示すように、図３（ａ）に示す化合物半導体電界効果トランジスタにおいて、ソース端子３９はＧＮＤ電位に固定され、ドレイン端子３８は、負荷３５を通して第１電源３６ａに接続され、ゲート端子３７が第２電源３６ｂに接続される。
一般的に、電界効果トランジスタをスイッチング動作させる場合、図３（ｃ）に示すようなパルス状のゲート信号が第２電源３６ｂ（図３（ｂ）参照）からゲート端子３７に入力される。上記ゲート端子３７にLow（ローレベル）からHigh（ハイレベル）に変化する信号が入力されて、ゲート電極３３の電位がトランジスタの閾値電圧以上になると、ドレイン電圧Ｖｄｓが低下し始め（ターンオン）、ドレイン電極３１の電位がLowになり、オン状態になる。また、ゲート端子３７にHighからLowの信号が入力されると、ドレイン電圧Ｖｄｓが増加し始め（ターンオフ）、ドレイン電圧ＶｄｓがHighになりオフ状態になる。このように、電界効果トランジスタは、ゲート信号によって、オン状態とオフ状態を繰り返し、それによって、ドレイン電圧Ｖｄｓがターンオンおよびターンオフという短時間の間に、急峻に変動することになる。ここで、このドレイン電圧Ｖｄｓの変動の傾きをｄＶ／ｄｔと表記し、ターンオン時は（ｄＶ／ｄｔ）ｏｎ、ターンオフ時は（ｄＶ／ｄｔ）ｏｆｆと表記する。
ターンオン時、図４（ａ）に示すように、ゲート端子３７にHighの信号が入力されると（矢印Ａ）、次に、ドレイン電極３１の電位が急激に低下するため（矢印Ｂ）、ゲート電極３３からドレイン電極３１に向かって、ゲートドレイン間容量Ｃｇｄを介して、矢印Ｃに示す電流が流れる。この矢印Ｃに示す電流は、次のように表される。
Ｉ１＝Ｃｇｄ×（ｄＶ／ｄｔ）ｏｎ
上記電流Ｉ１はゲート抵抗３３３を流れるため、ゲート電極３３の電位は、以下の通り低下する。そのゲート電極３３の電圧降下量をΔＶ１とすると、
ΔＶ１＝Ｉ１×Ｒg＝Ｒｇ×Ｃｇｄ×（ｄＶ／ｄｔ）ｏｎ ・・・式（１）
となる。
つまり、ゲート電圧をアップさせる場合のターンオン時、急激なドレイン電圧Ｖｄｓの低下により、ゲートドレイン間容量Ｃｇｄを介した電流がゲート電極３３からドレイン電極３１に向かって流れるため、ゲート電圧を逆に低下させる方向に働き、リンギング等が発生して、ゲート電圧およびドレイン電圧が不安定となる。
特に、電圧降下量ΔＶが大きく、ゲート電極３３の電位が閾値電圧以下になると、化合物半導体電界効果トランジスタは瞬間的にオフされ、発振等をし、安定した動作を実現できず、場合によっては破壊に至る。
一方、ターンオフ時、図４（ｂ）に示すように、ゲート端子３７にLowの信号が入力されると（矢印Ａ）、ドレイン電極３１の電位が急激に増加するため（矢印Ｂ）、ドレイン電極３１からゲート電極３３に向かって、ゲートドレイン間容量Ｃｇｄを介して、矢印Ｃに示す電流が流れる。この矢印Ｃに示す電流は、次のように表される。
Ｉ２＝Ｃｇｄ×（ｄＶ／ｄｔ）ｏｆｆ
上記電流Ｉ２はゲート抵抗３３３を流れるため、ゲート電極３３の電位は、以下の通り増加する。そのゲート電極３３の電圧増加量をΔＶ２とすると、
ΔＶ２＝Ｉ２×Ｒg＝Ｒｇ×Ｃｇｄ×（ｄＶ／ｄｔ）ｏｆｆ ・・・式（２）
となる。
つまり、ゲート電圧をDown（下降）させる場合のターンオフ時、急激なドレイン電圧Ｖｄｓの増加により、ゲートドレイン間容量Ｃｇｄを介した電流がドレイン電極３１からゲート電極３３に向かって流れるため、ゲート電圧を逆に増加させる方向に働き、リンギング等が発生して、ゲート電圧およびドレイン電圧が不安定となる。
特に、電圧増加量ΔＶが大きく、ゲート電極３３の電位が閾値電圧以上になると、トランジスタは瞬間的にオンされ、発振等をし、安定した動作を実現できず、場合によっては破壊に至る。
一般的に、式（１）、（２）で示されるゲートドレイン間容量３４の容量値Ｃｇｄは、ドレイン電圧依存性を持っており、ドレイン電圧Ｖｄｓが低電圧の時の方が、ドレイン電圧Ｖｄｓが高電圧の時と比較して、容量値Ｃｇｄが、例えば１０倍程度と非常に高い。したがって、式（１）、（２）より、スイッチング時の電圧変動量ΔＶは、ドレイン電圧が高電圧よりも低電圧の時が大きく、電界効果トランジスタは、ドレイン電圧が低電圧時に不安定な動作になりやすい。
次に、化合物半導体電界効果トランジスタのスイッチング動作時、ドレイン電圧が低電圧時に、一つのゲートフィンガー内で、どの程度の電圧変動が発生するのかを、図５（ａ），５（ｂ），５（ｃ）および５（ｄ）を用いて説明する。
図５（ａ）に例えばゲートフィンガー数が１００程度の化合物半導体電界効果トランジスタの一例を示す。
図５（ａ）に示すように、第１の方向に、ドレイン電極５１、ソース電極５２およびゲート電極５３が延在し、ゲート電極５３はドレイン電極５１を囲む略矩形の環状をしている。上記ドレイン電極５１、ソース電極５２およびゲート電極５３は、上記第１の方向に直交する第２の方向に一定間隔を空けて配列されている。長辺と短辺とを有する略矩形の環状のゲート電極接続配線５５の長辺側の部分に、ゲート電極５３の第１の方向の両端部が接続されている。上記ドレイン電極５１とゲート電極５３とゲート電極接続配線５５の一部とから、平面視において、略矩形のゲートフィンガー５４が構成されている。
図５（ｂ）に示すように、ゲートフィンガー５４の第１方向の延在距離（以降、ゲートフィンガー長と記載する）は、２０００ｕｍ以下で、例えば１６００ｕｍであり、また、ゲート電極５３の第２方向の幅は、例えば５ｕｍである。
図５（ｃ）は、図５（ｂ）に示すゲートフィンガー５４の等価回路であり、ゲート抵抗５５３は、ゲート端子５７からゲート電極５３に至るまでの等価的な抵抗である。図５（ｃ）に示すように、ドレイン抵抗５５１の抵抗値をＲｄ、ソース抵抗５５２の抵抗値をＲｓ、ゲート抵抗５５３の抵抗値をＲｇ、ゲートドレイン間容量５５４の容量値をＣｇｄで表す。尚、便宜上、ゲートドレイン間容量５５４を容量値であるＣｇｄで表す場合もある。
上記ゲートフィンガー５４は、図５（ｂ）および５（ｄ）に示すように、ゲートフィンガー５４の第１方向の単位長さ当たりの抵抗ｒｇと容量ｃｇｄのマトリックスで表わされ、分布定数的に表わすことができる。この分布定数的に表わされた抵抗ｒｇの抵抗値もｒｇで表し、容量ｃｇｄの容量値もｃｇｄで表す。
図５（ｃ）に示すゲートドレイン間容量５５４は、ゲート電極５３とドレイン電極５１との間の等価的な容量である。前述の通り、ターンオフ時の電圧変動量は式（２）の通りに表される。
このとき、ＧａＮ系の化合物半導体電界効果トランジスタの（ｄＶ／ｄｔ）ｏｆｆはＳｉ系のデバイスと比較して非常に大きく、例えば、１００Ｖ／ｎｓ程度である。また、ドレイン電圧が低電圧領域のゲートドレイン間容量Ｃｇｄは、例えば５０ｐＦ程度であり、一つのゲートフィンガー当たりでは、５０ｐＦ／１００＝０．５ｐＦ程度である。また、図５（ｃ）に示すゲート抵抗５５３の抵抗値Ｒｇは、図５（ｄ）に示す通り、容量ｃｇｄと抵抗ｒｇで分布定数的に決まっており、ゲート電極５３のシート抵抗を５Ω／□とすると、以下の通り表わされる。
Ｒｇ≒（１／３）×（５Ω／□×１６００ｕｍ／５ｕｍ×１／８）＝６７Ω
したがって、式（２）に示す通り、その電圧増加量をΔＶ２とすると、
ΔＶ２＝Ｒｇ×Ｃｇｄ×（ｄＶ／ｄｔ）ｏｆｆ
≒６７Ω×０．５ｐＦ×１００Ｖ／ｎｓ＝３.４Ｖ
となる。
つまり、ＧａＮ系の化合物半導体電界効果トランジスタがスイッチング動作をする場合、ドレイン電圧が低電圧時、一つのゲートフィンガー内で、３.４Ｖ程度のゲート電圧変動が発生することになる。
一般的に、ＧａＮ系の化合物半導体電界効果トランジスタの閾値電圧は１.５〜４Ｖで設計されることが多く、上記電圧増加量ΔＶ２は、その値と同程度かそれ以上の値であり、リンギングや発振の発生等、トランジスタ動作が不安定になるという問題がある。
また、定格電流、定格電圧およびオン抵抗が同程度のＧａＮ系の化合物半導体電界効果トランジスタとＳｉ系の電界効果トランジスタとを比較した場合、ターンオン時間およびターンオフ時間と相関のあるゲートチャージ量Ｑｇは、ＧａＮ系の化合物半導体電界効果トランジスタは、例えば５〜７ｎＣに対し、Ｓｉ系電界効果トランジスタでは５０〜７０ｎＣと１０倍程度大きく、ＧａＮ系の化合物半導体電界効果トランジスタの方が、Ｓｉ系の電界効果トランジスタと比較して１０倍程度、ｄＶ／ｄｔが大きく、トランジスタ内の不均一動作に対しては、特に注意して設計する必要があると言える。ＧａＮ系の化合物半導体電界効果トランジスタ以外でも、同様に高速のデバイスにおいては、同様の注意が必要であることは言うまでもない。
したがって、特許文献１および２に示される従来のＧａＮ系の化合物半導体電界効果トランジスタでは、ゲート電極の一端部のみがゲート電極接続配線に接続されている上に、特許文献１では直線状のゲート電極接続配線の一端部のみがゲート電極パッドに接続しているため、ＧａＮ系等の化合物半導体電界効果トランジスタ内のゲート電圧変動が大きくなって、信号遅延が生じ、また、均一動作がなされなくて、リンギングや発振を十分に抑制できず、化合物半導体電界効果トランジスタの安定した動作を実現できなく、また、負荷短絡時の短絡耐量が低くなるという問題があった。
そこで、本発明の課題は、信号遅延が少なく、また、均一動作がなされて、リンギングや発振を十分に抑制できて、安定した動作を実現でき、また、高い短絡耐量を確保できる化合物半導体電界効果トランジスタを提供することにある。
上記課題を解決するため、本発明の化合物半導体電界効果トランジスタは、
半導体層上に第１の方向に延在するように形成されたドレイン電極と、
上記半導体層上に上記第１の方向に延在するように形成されていると共に、上記ドレイン電極に対して、上記第１の方向と交差する第２の方向に予め定められた間隔をあけて形成されたソース電極と、
上記第１の方向に延在すると共に、平面視において、上記ドレイン電極と上記ソース電極との間に形成されたゲート電極と、
上記ゲート電極の上記第１の方向の両端部が接続される対向部を有すると共に、平面視において、上記ゲート電極の全てを包含する長辺と短辺とを有する略矩形の領域を定義するゲート電極接続配線と、
上記半導体層上に、上記ゲート電極を覆うように形成された絶縁層と、
上記絶縁層上に形成されると共に、上記ゲート電極接続配線に接続されるゲート電極パッドと
を備える化合物半導体電界効果トランジスタにおいて、
上記ドレイン電極と上記ゲート電極と上記ゲート電極接続配線の一部とから構成されるゲートフィンガーが、上記ソース電極と共に複数配置され、
上記ゲートフィンガーを複数含むゲートフィンガー群を有し、
上記ゲート電極接続配線と上記ゲート電極パッドとを接続する上記ゲート電極接続配線における接続部が、上記略矩形の上記領域の上記長辺側に位置しており、
複数の上記ゲートフィンガー群の各々は、上記ゲート電極接続配線により囲まれており、
上記各ゲートフィンガー群において、上記ゲート電極接続配線と上記ゲート電極パッドとを接続する上記ゲート電極接続配線における接続部が、上記ゲートフィンガー群に属する上記ゲート電極接続配線のうちの上記長辺側の部分の中点に位置することを特徴としている。
１実施形態では、
上記ゲートフィンガー群の数が３ヶであり、
隣接する上記ゲートフィンガー群に属する上記ゲート電極接続配線のうちの上記長辺側の部分の中点に位置する上記接続部同士を、２本の第１のゲート電極パッド接続配線で接続し、この２本の第１のゲート電極パッド接続配線同士の接続点をゲート電極パッドに接続している。
１実施形態では、
上記ゲートフィンガー群の数がＮヶ（Ｎは自然数で、Ｎ≧３）であり、
隣接する上記ゲートフィンガー群に属する上記ゲート電極接続配線のうちの上記長辺側の部分の中点に位置する上記接続部同士を、（Ｎ−１）本の第１のゲート電極パッド接続配線で接続し、
ここで、ｍ＝１〜（Ｎ−２）の自然数であるとして、
隣接する（Ｎ−ｍ）本の第ｍのゲート電極パッド接続配線の中点間を（Ｎ−（ｍ＋１））本の第（ｍ＋１）のゲート電極パッド接続配線で接続し、
１本の第（Ｎ−１）のゲート電極パッド接続配線の中点をゲート電極パッドに接続している。
１実施形態では、
上記ゲート電極パッド接続配線は、上記第１の方向に平行であり、
複数のゲートフィンガー群が上記第２の方向に配列されている。
１実施形態では、
上記ゲートフィンガーの上記第１方向に延在する長さが２０００ｕｍ以下である。
また、本発明の他の側面によれば、本発明の化合物半導体電界効果トランジスタは、
半導体層上に第１の方向に延在するように形成されたドレイン電極と、
上記半導体層上に上記第１の方向に延在するように形成されていると共に、上記ドレイン電極に対して、上記第１の方向と交差する第２の方向に予め定められた間隔をあけて形成されたソース電極と、
上記第１の方向に延在すると共に、平面視において、上記ドレイン電極と上記ソース電極との間に形成されたゲート電極と、
上記ゲート電極の上記第１の方向の両端部が接続される対向部を有すると共に、平面視において、上記ゲート電極の全てを包含する長辺と短辺とを有する略矩形の領域を定義するゲート電極接続配線と、
上記半導体層上に、上記ゲート電極を覆うように形成された絶縁層と、
上記絶縁層上に形成されると共に、上記ゲート電極接続配線に接続されるゲート電極パッドと
を備える化合物半導体電界効果トランジスタにおいて、
上記ドレイン電極と上記ゲート電極と上記ゲート電極接続配線の一部とから構成されるゲートフィンガーが、上記ソース電極と共に複数配置され、
上記ゲートフィンガーを複数含むゲートフィンガー群を有し、
上記ゲート電極接続配線と上記ゲート電極パッドとを接続する上記ゲート電極接続配線における接続部が、上記略矩形の上記領域の上記短辺側に位置し、
複数の上記ゲートフィンガー群の各々は、上記ゲート電極接続配線により囲まれており、
上記各ゲートフィンガー群において、上記ゲート電極接続配線と上記ゲート電極パッドとを接続する上記ゲート電極接続配線における接続部が、上記ゲートフィンガー群に属する上記ゲート電極接続配線のうちの上記短辺側の部分の中点に位置し、
隣接する上記ゲートフィンガー群に属する上記ゲート電極接続配線のうちの上記短辺側の部分の中点に位置する上記接続部同士を、ゲート電極パッド接続配線で接続し、この第１のゲート電極パッド接続配線の中点をゲート電極パッドに直接または間接に接続したことを特徴としている。
１実施形態では、
上記ゲート電極パッド接続配線は、上記第２の方向に平行であり、
複数のゲートフィンガー群が上記第１の方向に配列されている。
本発明の化合物半導体電界効果トランジスタによれば、信号遅延を少なくでき、安定した均一動作を実現できて、リンギングや発振を十分に抑制でき、また、高い短絡耐量を確保できる。
図１は本発明の第１実施形態の化合物半導体電界効果トランジスタの要部の平面模式図である。 図２は図１のＡ−Ａ線断面を示す断面図である。 図１に示す化合物半導体電界効果トランジスタの等価回路図である。 図１に示す化合物半導体電界効果トランジスタをスイッチング動作させる場合の等価回路図である。 図１に示す化合物半導体電界効果トランジスタをスイッチング動作させた場合の動作波形を示す図である。 図１に示す化合物半導体電界効果トランジスタをスイッチング動作させた場合のターンオン時の動作状況を示す概略図である。 図１に示す化合物半導体電界効果トランジスタのスイッチング動作させる場合のターンオフ時の動作状況を示す概略図である。 ゲートフィンガー数が１００程度の化合物半導体電界効果トランジスタの一例の平面概略図である。 図５（ａ）に示す化合物半導体電界効果トランジスタのゲートフィンガーの平面概略図である。 図５（ｂ）に示すゲートフィンガーの等価回路である。 ゲートフィンガーの第１方向の単位長さ当たりの抵抗、容量をｒｇ、ｃｇｄとした場合の等価回路図である。 ゲートフィンガー群を第１方向に配列した場合の化合物半導体電界効果トランジスタの平面概略図である。 ゲートフィンガー群を第２方向に配列した場合の化合物半導体電界効果トランジスタの平面概略図である。 図６（ａ）の化合物半導体電界効果トランジスタを、ゲート電極接続配線で囲まれたゲートフィンガー群に着目して表記した平面概略図である。 図６（ｂ）の化合物半導体電界効果トランジスタを、ゲート電極接続配線で囲まれたゲートフィンガー群に着目して表記した平面概略図である。 化合物半導体電界効果トランジスタのゲート電極接続配線で囲まれた矩形領域の短辺側に、ゲート電極パッド接続配線との接続部を有する比較例の化合物半導体電界効果トランジスタの平面概略図である。 本発明の第２実施形態の化合物半導体電界効果トランジスタの平面概略図である。 本発明の第２実施形態の化合物半導体電界効果トランジスタの模式的な平面図である。 図８（ａ）に示す化合物半導体電界効果トランジスタの等価回路図である。 図８（ｂ）に示す化合物半導体電界効果トランジスタの等価回路図である。 本発明の第３実施形態の化合物半導体電界効果トランジスタの平面概略図である。 図１０（ａ）に示す化合物半導体電界効果トランジスタの等価回路図である。 本発明の第３実施形態の化合物半導体電界効果トランジスタの模式的な平面図である。 本発明の第４実施形態の化合物半導体電界効果トランジスタの概略平面図である。 本発明の第４実施形態の化合物半導体電界効果トランジスタの模式的な平面図である。 本発明の第５実施形態の化合物半導体電界効果トランジスタの変形例の概略平面図である。 本発明の第５実施形態の化合物半導体電界効果トランジスタの平面模式図である。 本発明の第５実施形態の化合物半導体電界効果トランジスタの概略平面図である。 本発明の第５実施形態の化合物半導体電界効果トランジスタの別の変形例の概略平面図である。 本発明の第６実施形態の化合物半導体電界効果トランジスタの平面模式図である。 本発明の第６実施形態の化合物半導体電界効果トランジスタの概略平面図である。 ゲート電圧変動量ΔＶのフィンガー長依存性を示すグラフである。 特許文献１に記載の電界効果トランジスタを示す図である。 特許文献２に記載の電界効果トランジスタを示す図である。
以下、本発明を図示の実施の形態により詳細に説明する。
（第１実施形態）
図１、図８（ｂ）および８（ｃ）は、本発明の化合物半導体電界効果トランジスタの１例としての第１実施形態のＧａＮ系ＨＦＥＴ（ヘテロ接合電界効果トランジスタ）の平面模式図である。また、図２は、図１のＡ−Ａ線断面を示す断面図である。
図２に示すように、この第１実施形態のＧａＮ系ＨＦＥＴは、Ｓｉ基板１上に、バッファ層２と、ＧａＮ層３と、ＡｌＧａＮ層４とを順に形成している。このＧａＮ層３とＡｌＧａＮ層４は、ヘテロ接合を有するＧａＮ系積層体５を構成している。上記バッファ層２と、ＧａＮ層３と、ＡｌＧａＮ層４は、半導体層の一例である。
上記ＧａＮ層３とＡｌＧａＮ層４との界面に２ＤＥＧ（２次元電子ガス）が発生してチャネルが形成される。
尚、上記基板１は、Ｓｉ基板に限らず、サファイヤ基板やＳｉＣ基板を用いてもよく、サファイヤ基板やＳｉＣ基板上にＧａＮ系積層体５を成長させてもよいし、ＧａＮ基板にＡｌＧａＮ層を成長させる等のように、窒化物半導体からなる基板上にＧａＮ系積層体５を成長させてもよい。また、Ｓｉ基板１上にバッファ層２を形成しなくてもよい。
上記ＧａＮ系積層体５上には、絶縁層として、保護膜７と、層間絶縁膜８とを順に形成している。上記保護膜７の材料としては、例えば、ここでは、ＳｉＮを用いたが、ＳｉＯ２、Ａｌ２Ｏ３などを用いてもよい。また、層間絶縁膜８の材料としては、例えば、ここでは、ＣＶＤ法（化学的気相成長法）によるＳｉＯ２膜を用いたが、ＳＯＧ(Ｓpin Ｏn Ｇlass)やＢＰＳＧ(Ｂoron Ｐhosphorous Ｓilicate Ｇlass)などの絶縁材料を用いてもよい。また、ＳｉＮ保護膜７の膜厚は、ここでは、一例として、１５０ｎｍとしたが、２０ｎｍ〜２５０ｎｍの範囲で設定してもよい。
上記保護膜７および層間絶縁膜８には、保護膜７および層間絶縁膜８を貫通してＡｌＧａＮ層４に達するリセスが形成され、このリセスにドレイン電極１１とソース電極１２とが形成されている。上記ドレイン電極１１とソース電極１２とは、例えば、Ｔｉ層、ＡｌＣｕ層、ＴｉＮ層が順に積層されたＴｉ／ＡｌＣｕ／ＴｉＮ電極などからなり、ＡｌＣｕ膜厚は、１０００ｎｍから３０００ｎｍである。
上記ドレイン電極１１とソース電極１２との間の保護膜７には、開口が形成されている。この開口およびその近傍には、ゲート絶縁膜９とゲート電極１３とが形成されている。このゲート電極１３を層間絶縁膜８が覆っている。上記層間絶縁膜８上には、ゲート電極パッド（図示せず）、ドレイン電極パッド（図示せず）、ソース電極パッド（図示せず）が形成されている。上記ゲート絶縁膜９は、SｉＮ膜などからなる。ゲート電極１３は、例えばＷＮ／Ｗ／Ａｕなどからなる。
図１に示すように、上記ドレイン電極１１とソース電極１２とは、平面視において、第１の方向にフィンガー状に延在していると共に、上記第１の方向と略直交する第２の方向に互いに予め定められた間隔をあけて略平行に交互に複数配置されている。
また、上記ゲート電極１３は、平面視において、フィンガー状のドレイン電極１１とフィンガー状のソース電極１２との間で上記第１の方向に延在すると共に、上記ドレイン電極１１の周囲を囲む略矩形の環状の部分１３ａを有する。
上記ゲート電極１３の第１の方向の両端部１３ｅ，１３ｅは、長辺と短辺とを有する略矩形の環状のゲート電極接続配線１５の長辺側の部分である対向部１５ａ，１５ａに電気接続している。上記長辺と短辺とを有する略矩形の環状のゲート電極接続配線１５の外縁は、その外縁の内側に略矩形の領域２０を定義し、つまり、上記対向部１５ａ，１５ａの外縁の間の領域は、上記略矩形の領域２０である。平面視において、上記長辺と短辺とを有する略矩形の環状のゲート電極接続配線１５の内側に、つまり、上記略矩形の領域２０内に、上記ドレイン電極１１、ソース電極１２およびゲート電極１３を含んでいる。
また、上記略矩形の環状のゲート電極接続配線１５の外側、かつ、上記第１の方向の側、つまり、対向部１５の外側に、ゲート電極パッド１７を配置し、このゲート電極パッド１７と、上記略矩形の環状のゲート電極接続配線１５の長辺側の部分である対向部１５ａの中点１８とをゲート電極パッド接続配線１６で電気接続している。この中点１８は、ゲート電極接続配線１５に含まれる接続部１８である。尚、この中点１８とは、数学的な厳密な意味での中点ではなくて、工学的な意味の中点であって、抵抗の配分が工学的に問題にならない程度に、均等に配分される位置という意味である。上記ゲート電極パッド接続配線１６は、上記接続部１８から第１の方向に延在している。
上記ゲート電極接続配線１５、ゲート電極パッド接続配線１６は、一例として、Ｔｉ層，ＡｌＣｕ層，ＴｉＮ層が順に積層されたＴｉ／ＡｌＣｕ／ＴｉＮ電極などからなる。
また、上記ドレイン電極１１と、このドレイン電極１１を囲むゲート電極１３と、ゲート電極接続配線１５の一部は、ゲートフィンガー１４を構成している。このＧａＮ系ＨＦＥＴは、第２の方向に配列された複数のゲートフィンガー１４を有し、一つのゲート電極接続配線１５で囲まれた複数のゲートフィンガー１４は、一つのゲートフィンガー群１４ａを形成している。
上記構成の化合物半導体電界効果トランジスタによれば、上記略矩形の領域２０の長辺側、つまり、ゲート電極接続配線１５の対向部１５ａの略中点に、ゲート電極パッド接続配線１７に電気接続する接続部１８を配置しているので、ゲートフィンガー群１４ａにおける信号の遅延が少なくて、ゲート電圧の変動量を低くすることができ、リンギングや発振を十分に抑制できて、安定した均一動作を実現でき、また、高い短絡耐量を確保できる。
（第２実施形態）
本発明の第２実施形態の化合物半導体電界効果トランジスタを説明するに先だって、本発明に適用可能なゲートフィンガー群の配列例につて、図６（ａ）、図７（ａ）、図６（ｂ）および図７（ｂ）を参照して説明する。
化合物半導体電界効果トランジスタに大電流を流したい場合、オン抵抗を低減させるため、図６（ａ）に示すように、ゲートフィンガー６４およびソース電極（図示せず）を第２方向に交互に配列し、ゲート電極接続配線６５で囲まれる複数のゲートフィンガー群、例えば、ゲートフィンガー群６４ａ，６４ｂ，６４ｃを形成する。このゲートフィンガー群６４ａ，６４ｂ，６４ｃは、図６（ａ）に示すように、第１方向に配列している。
また、図６（ｂ）に示すように、ゲート電極接続配線７５で囲まれる複数のゲートフィンガー群７４ａ，７４ｂ，７４ｃは、第２方向に配列してもよい。
以降、簡略化のために、図６（ａ）は図７（ａ）の通り、図６（ｂ）は図７（ｂ）の通り記載し、ゲート電極接続配線６５，７５で囲まれたゲートフィンガー群６４ａ，６４ｂ，６４ｃ；７４ａ，７４ｂ，７４ｃに着目して表記する。
図８（ａ）は比較例を示し、この比較例の化合物半導体電界効果トランジスタは、ゲートフィンガー群８４ａ，８４ｂ，８４ｃと、このゲートフィンガー群８４ａ，８４ｂ，８４ｃの全てを囲むゲート電極接続配線８５とを有する。このゲート電極接続配線８５は略梯子状の形状をしていて、この略梯子状のゲート電極接続配線８５の各部分がゲートフィンガー群８４ａ，８４ｂ，８４ｃをそれぞれ囲んでいる。このゲート電極接続配線８５の外周の輪郭は短辺と長辺とを有する略矩形をしていて、平面視において、上記ゲートフィンガー群８４ａ，８４ｂ，８４ｃの全てを包含する長辺と短辺を有する矩形の領域３０を定義する。上記ゲートフィンガー群８４ａ，８４ｂ，８４ｃは、複数のゲートフィンガー８４（図８（ｃ）を参照）からなる。
また、上記ゲート電極接続配線８５の短辺の略中点に位置する接続部８８は、ゲート電極パッド接続配線８６によってゲート電極パッド８７に電気接続している。この図８（ａ）の比較例では、ゲート電極接続配線８５の第２方向の長さ、つまり、短辺の長さをＸ、第１方向の長さ、つまり、長辺の長さをＹとすると、Ｘ≦Ｙであり、ゲート電極パッド接続配線８６との接続部８８が、短辺の略中点に位置する。
図８（ａ）に示すように、ゲートフィンガー群８４ａの４隅をＡ，Ｂ，Ｇ，Ｈ、ゲートフィンガー群８４ｂの４隅をＢ，Ｃ，Ｆ，Ｇ、ゲートフィンガー群８４ｃの４隅をＣ，Ｄ，Ｅ，Ｆとする。
図８（ａ）のＡＨの中点をＰ１、ＢＧの中点をＰ２、ＣＦの中点をＰ３とすると、ゲート電極パッド８７から見た各ゲートフィンガー群の等価回路は、図９（ａ）のように示される。図８（ａ）のゲートフィンガー群８４ａの等価的なゲート抵抗Ｒｇ１ｐ（図９（ａ）を参照。）はゲート電極パッド８７とＰ１間の配線抵抗で表わされ、ゲートフィンガー群８４ｂの等価的なゲート抵抗Ｒｇ２ｐ（図９（ａ）を参照。）はゲート電極パッド８７とＰ２間の配線抵抗で表わされ、ゲートフィンガー群８４ｃの等価的なゲート抵抗Ｒｇ３ｐ（図９（ａ）を参照。）はゲート電極パッド８７とＰ３間の配線抵抗で表わされる。
一方、第２実施形態の化合物半導体電界効果トランジスタは、図８（ｂ）および８（ｃ）に示されるように、ゲートフィンガー群８４ａ，８４ｂ，８４ｃと、このゲートフィンガー群８４ａ，８４ｂ，８４ｃの全てを囲むゲート電極接続配線８５とを有する。このゲート電極接続配線８５は略梯子状の形状をしていて、この略梯子状のゲート電極接続配線８５の各部分がゲートフィンガー群８４ａ，８４ｂ，８４ｃをそれぞれ囲んでいる。このゲート電極接続配線８５の外周の輪郭は短辺と長辺とを有する略矩形をしていて、ゲートフィンガー群８４ａ，８４ｂ，８４ｃの全てを含む略矩形の領域３０を定義する。上記ゲートフィンガー群８４ａ，８４ｂ，８４ｃのゲートフィンガー８４のゲート電極両端は、ゲート電極接続配線８５に電気接続している。
また、上記ゲート電極接続配線８５の長辺の略中点に位置する接続部８８は、ゲート電極パッド接続配線８６によってゲート電極パッド８７に電気接続している。この図８（ｂ）および８（ｃ）の第２実施形態では、ゲート電極接続配線８５の第２方向の長さ、つまり、短辺の長さをＸ、第１方向の長さ、つまり、長辺の長さをＹとすると、Ｘ≦Ｙであり、ゲート電極パッド接続配線８６との接続部８８が、長辺の略中点に位置する。
図８（ｂ）に示すように、ゲートフィンガー群８４ａの４隅をＡ，Ｂ，Ｇ，Ｈ、ゲートフィンガー群８４ｂの４隅をＢ，Ｃ，Ｆ，Ｇ、ゲートフィンガー群８４ｃの４隅をＣ，Ｄ，Ｅ，Ｆとする。
図８（ｂ）のＡＢの中点をＱ１、ＢＧの中点をＱ２、ＣＦの中点をＱ３とすると、ゲート電極パッド８７から見た各ゲートフィンガー群の等価回路は、図９（ｂ）のように示される。図８（ｂ）のゲートフィンガー群８４ａの等価的なゲート抵抗Ｒｇ１ｑ（図９（ｂ）を参照。）はゲート電極パッド８７とＱ１間の配線抵抗で表わされ、ゲートフィンガー群８４ｂの等価的なゲート抵抗Ｒｇ２ｑ（図９（ｂ）を参照。）はゲート電極パッド８７とＱ２間の配線抵抗で表わされ、ゲートフィンガー群８４ｃの等価的なゲート抵抗Ｒｇ３ｑ（図９（ｂ）を参照。）はゲート電極パッド８７とＱ３間の配線抵抗で表わされる。
尚、図８（ａ）、図８（ｂ）において、ｒ１，ｒ２は分布定数的に表わされた抵抗である。また、図９（ａ）、図９（ｂ）において、Ｃｇｄ１，Ｃｇｄ２，Ｃｇｄ３は、ゲートドレイン間容量を表す。
図８（ａ）、図８（ｂ）において、Ｘ＝２５００ｕｍ、Ｙ＝５０００ｕｍとし、配線幅を全て３０ｕｍ、配線のシート抵抗を１８ｍΩ／□とすると、ＡＨ＝ＢＧ＝ＣＦ＝ＤＥの抵抗値は、２５００／３０×１８ｍΩ≒１．５Ωであり、ＡＢ＝ＨＧ＝ＢＣ＝ＧＦ＝ＣＤ＝ＦＥの抵抗値は、５０００／３０×１８ｍΩ／３≒１Ωである。つまり、ｒ１＝０．７５Ω、ｒ２＝０．５Ωとなる。
図９（ａ）および９（ｂ）に示す各ゲートフィンガー群におけるゲート電圧変動量は、前述の通り、式（１）、（２）のように示され、ΔＶ＝Ｒｇ×Ｃｇｄ×（ｄＶ／ｄｔ）ｏｆｆで表わされ、（ｄＶ／ｄｔ）ｏｆｆは、図５と同様、１００Ｖ／ｎｓ、Ｃｇｄ１＝Ｃｇｄ２＝Ｃｇｄ３は、５０ｐＦ／３≒１７ｐＦで表わされる。
図９（ａ）で等価的なゲート配線抵抗が最も大きいのは、ゲート電極パッド８７からＰ３までのＲｇ３ｐであり、Ｒｇ３ｐ≒１．７５Ωであり、一方、図９（ｂ）で等価的なゲート配線抵抗が最も大きいのは、ゲート電極パッド８７からＱ１、もしくはＱ３であり、Ｒｇ１ｑ＝Ｒｇ３ｑ＝２ｒ２≒１Ωとなる。
したがって、図８（ａ）、図９（ａ）で示される比較例のように、ゲート電極パッド８７が、矩形の領域３０の短辺側、つまり、矩形の領域３０を形成するゲート電極接続配線８５の短辺側に配置される場合、ゲートフィンガー群におけるゲート電圧変動量ΔＶａは、
ΔＶａ＝Ｒｇ３ｐ×Ｃｇｄ３×（ｄＶ／ｄｔ）ｏｆｆ≒１．７５×１７×１００＝３Ｖ
となる。
一方、図８（ｂ）、図９（ｂ）に示される第２実施形態ように、ゲート電極パッド８７が、矩形の領域３０の長辺側、つまり、矩形の領域３０を形成するゲート電極接続配線８５の長辺側に配置される場合、ゲートフィンガー群におけるゲート電圧変動量ΔＶｂは、
ΔＶｂ＝Ｒｇ１ｑ×Ｃｇｄ１×（ｄＶ／ｄｔ）ｏｆｆ≒１．０×１７×１００＝１．７Ｖ
となる。
つまり、本第２実施形態における化合物半導体電界効果トランジスタは、ゲート電極接続配線８５の長辺側の中点に、ゲート電極パッド８７とゲート電極接続配線８５との接続部８８を設けているので、比較例のように、ゲート電極接続配線８５の短辺側の中点に接続部８８を設ける場合と比較して、ゲートフィンガー群におけるゲート電圧変動量を低くすることができ、リンギングや発振を十分に抑制できて、安定した動作を実現でき、また、高い短絡耐量を確保できる。
（第３実施形態）
図１０（ａ）は、本発明の第３実施形態の化合物半導体電界効果トランジスタの平面模式図であり、図１０（ｂ）は、図１０（ａ）の化合物半導体電界効果トランジスタの等価回路図であり、図１０（ｃ）は、図１０（ａ）の化合物半導体電界効果トランジスタの概略平面図である。
図１０（ａ）および１０（ｃ）に示すように、本第３実施形態の化合物半導体電界効果トランジスタは、図８（ｂ）の第２実施形態と同様、複数のゲートフィンガー群１０４ａ，１０４ｂ，１０４ｃを有し、梯子形状のゲート電極配線１０５を有する。上記ゲートフィンガー群１０４ａ，１０４ｂ，１０４ｃのゲートフィンガー１０４（図１０（ｃ）を参照）のゲート電極の両端は、ゲート電極接続配線１０５の対向部に電気接続している。上記ゲート電極接続配線１０５の最外周は、長辺と短辺を有する略矩形をしていて、ゲートフィンガー群１０４ａ，１０４ｂ，１０４ｃの全てを包含する略矩形の領域４０を定義する。
上記ゲート電極配線１０５の第２方向の長さをＸ、第１方向の長さをＹとした場合（Ｘ≦Ｙ）、最外周が略矩形のゲート電極配線１０５の長辺側に、ゲート電極パッド１０７とゲート電極配線１０５との接続部１０８，１０８，１０８を設け、この接続部１０８，１０８，１０８が各ゲートフィンガー群１０４ａ，１０４ｂ，１０４ｃにおいて上記長辺側の中央部例えば中点Ｓ１，Ｓ２，Ｓ３に位置している。
尚、図１０（ａ）において、ｒ１，ｒ２，ｒ３は分布定数的に表わされた抵抗である。
図１０（ａ）に示すように、隣接する上記ゲートフィンガー群１０４ａ，１０４ｂ，１０４ｃに属する上記ゲート電極接続配線１０５のうちの上記長辺側の部分の中点Ｓ１，Ｓ２，Ｓ３に位置する上記接続部１０８，１０８，１０８同士を、２本の第１のゲート電極パッド接続配線１０６，１０６で接続し、この２本の第１のゲート電極パッド接続配線１０６，１０６同士の接続点Ｔ１をゲート電極パッド１０７に接続している。
上記第１のゲート電極パッド接続配線１０６は、例えば、アルミ配線からなり、大略、第１の方向に平行に、つまり、ゲートフィンガー１０４の延在方向に延在している。
図１０（ｂ）は、第３実施形態の化合物半導体電界効果トランジスタの要部の等価回路を示し、ゲートフィンガー群１０４ａの等価的なゲート抵抗Ｒｇ１ｓはゲート電極パッド１０７と中点Ｓ１間の配線抵抗Ｒｇ１ｓで表わされ、ゲートフィンガー群１０４ｂの等価的なゲート抵抗Ｒｇ２ｓはゲート電極パッド１０７と中点Ｓ２間の配線抵抗Ｒｇ２ｓで表わされ、ゲートフィンガー群１０４ｃの等価的なゲート抵抗Ｒｇ３ｓはゲート電極パッド１０７と中点Ｓ３間の配線抵抗Ｒｇ３ｓで表わされる。
図１０（ａ），１０（ｂ）および１０（ｃ）に示す各ゲートフィンガー群１０４ａ，１０４ｂ，１０４ｃにおけるゲート電圧変動量ΔＶは、前述の通り、式（１）、（２）のように示され、
ΔＶ＝Ｒｇ×Ｃｇｄ×（ｄＶ／ｄｔ）ｏｆｆ
で表わされる。
一方、（ｄＶ／ｄｔ）ｏｆｆは、図５（Ｃ）の第１実施形態と同様に、１００Ｖ／ｎｓ、Ｃｇｄ１＝Ｃｇｄ２＝Ｃｇｄ３は、５０ｐＦ／３≒１７ｐＦで表わされる。
図１０（ｂ）で等価的なゲート配線抵抗が最も大きいのは、ゲート電極パッド１０７から中点Ｓ１までのＲｇ１ｓ、もしくは中点Ｓ３までのＲｇ３ｓである。例えばＲｇ１ｓは、中点Ｓ１−Ｓ２間の抵抗２ｒ２＝１Ωと、接続点Ｔ１と中点Ｓ１間の抵抗ｒ３の並列接続であり、接続点Ｔ１と中点Ｓ１との間の配線もゲート電極接続配線１０５と同等の３０ｕｍと仮定すると、ｒ３も１Ωとなり、Ｒｇ１ｓ＝１／（１＋１）＝０．５Ωとなり、ゲート電圧変動量ΔＶは、
ΔＶ＝Ｒｇ１ｓ×Ｃｇｄ１×（ｄＶ／ｄｔ）ｏｆｆ≒０．５×１７×１００＝０．８５Ｖ
となる。
したがって、本第３実施形態の化合物半導体電界効果トランジスタによれば、図８（ｂ）に示す第２実施形態と比較して、さらにゲート抵抗を低減することができ、リンギングや発振を十分に抑制できて、安定した動作を実現でき、また、高い短絡耐量を確保できる。
（第４実施形態）
図１１（ａ）および１１（ｂ）は、本発明の第４実施形態の化合物半導体電界効果トランジスタの平面模式図と概略平面図である。
図１１（ａ）および１１（ｂ）に示す第４実施形態の化合物半導体電界効果トランジスタにおいて、図１０（ａ）および１０（ｃ）に示す第３実施形態の化合物半導体電界効果トランジスタの構成要素と同一構成要素については、図１０（ａ）および１０（ｃ）に示す構成要素と同一参照番号を付して、詳しい説明は省略する。
図１１（ａ）および１１（ｂ）に示すように、本第４実施形態の化合物半導体電界効果トランジスタは、複数のゲートフィンガー群１０４ａ，１０４ｂ，１０４ｃを有し、長辺と短辺を有する略矩形の最外周を有するゲート電極接続配線１０５の第２方向の長さをＸ、第１方向の長さをＹとした場合（Ｘ≦Ｙ）、最外周が略矩形のゲート電極接続配線１０５の長辺側に、ゲート電極パッド１０７とゲート電極接続配線１０５とのための接続部１０８，１０８，１０８を設け、この接続部１０８，１０８，１０８が各ゲートフィンガー群１０４ａ，１０４ｂ，１０４ｃにおいて上記長辺側の中央部、例えば中点Ｓ１，Ｓ２，Ｓ３に位置している。
上記隣接する上記ゲートフィンガー群１０４ａ，１０４ｂ，１０４ｃに属する上記ゲート電極接続配線１０５のうちの上記長辺側の部分の中点Ｓ１，Ｓ２，Ｓ３に位置する上記接続部１０８，１０８，１０８同士を、２本の第１のゲート電極パッド接続配線１０６，１０６で接続し、この２本の第１のゲート電極パッド接続配線１０６，１０６の各中点Ｔ２，Ｔ３同士を第２のゲート電極パッド接続配線１１６で接続している。さらに、この第２のゲート電極パッド接続配線１１６の中点Ｕ１をゲート電極パッド１０７に接続している。尚、Ｔ１は、２本の第１のゲート電極パッド接続配線１０６，１０６の接続点を表す。
上記第１および第２のゲート電極パッド接続配線１０６，１１６は、例えばアルミ配線からなり、大略、第１の方向に平行に、つまり、ゲートフィンガー１０４の延在方向に延在している。
図１０（ａ），１０（ｂ）および１０（ｃ）に示す第３実施形態においては、各フィンガー群１０４ａ，１０４ｃのゲート抵抗Ｒｇ１ｓ、Ｒｇ３ｓが大きく、約０．５Ω程度であり、Ｒｇ２ｓ（≒０Ω）と比較すると、各フィンガー群１０４ａ，１０４ｂ，１０４ｃ同士のゲート抵抗差は、約０．５Ω程度である。
一方、図１１（ａ），図１１（ｂ）に示すような本第４実施形態によれば、各フィンガー群１０４ａ，１０４ｂ，１０４ｃがゲート電極パッド１０７にトーナメント状（つまり、ラダー状）に第１および第２のゲート電極パッド接続配線１０６，１１６で接続されていて、各ゲートフィンガー群１０４ａ，１０４ｂ，１０４ｃ同士のゲート抵抗差は、ほぼゼロであり、第３実施形態と比較して、ゲート抵抗が大幅に低減されていることが分かる。
したがって、本第４実施形態によれば、ゲートフィンガー群１０４ａ，１０４ｂ，１０４ｃ同士のゲート抵抗差を最小化することができるため、リンギングや発振を十分に抑制できて、安定した動作を実現でき、また、高い短絡耐量を確保できる。
この第４実施形態では、ゲートフィンガー群１０４ａ，１０４ｂ，１０４ｃが３ヶであり、ゲート電極パッド接続配線が、第１および第２のゲート電極パッド接続配線１０６，１１６の２種類であるが、次のように、ゲートフィンガー群の長辺方向の数がＮヶ（Ｎは自然数で、Ｎ≧３）として、一般化できることは、勿論である。
すなわち、ゲートフィンガー群の数がＮヶ（Ｎは自然数で、Ｎ≧３）であり、
隣接する上記ゲートフィンガー群に属する上記ゲート電極接続配線のうちの上記長辺側の部分の中点に位置する上記接続部同士を、（Ｎ−１）本の第１のゲート電極パッド接続配線で接続し、
ここで、ｍ＝１〜（Ｎ−２）の自然数であるとして、
隣接する（Ｎ−ｍ）本の第ｍのゲート電極パッド接続配線の中点間を（Ｎ−（ｍ＋１））本の第（ｍ＋１）のゲート電極パッド接続配線で接続し、
最後の１本の第（Ｎ−１）のゲート電極パッド接続配線の中点をゲート電極パッドに接続してもよいことは、勿論である。
図１１（ｂ）の説明では、ラダー配線を構成する第１および第２のゲート電極パッド接続配線１０６，１１６を単層のアルミ配線として説明しているが、多層で配線接続し、積層構造にしても同様の効果を有することは言うまでもない。
（第５実施形態）
図１２（ａ）は、本発明の第５実施形態の化合物半導体電界効果トランジスタの平面概略図であり、図１２（ｂ）および１２（ｃ）は、図１２（ａ）の要部拡大図である。
図１２（ａ），１２（ｂ）および１２（ｃ）に示す第５実施形態の化合物半導体電界効果トランジスタにおいて、図１１（ａ）および１１（ｂ）に示す第４実施形態の化合物半導体電界効果トランジスタの構成要素と同一構成要素については、図１１（ａ）および１１（ｂ）に示す構成要素と同一参照番号を付して、詳しい説明は省略する。
本第５実施形態の化合物半導体電界効果トランジスタは、図１２（ａ）および１２（ｂ）に示すように、外周が長辺と短辺とを有する略矩形状で梯子形状のゲート電極接続配線１０５が、ゲートフィンガー群１２４ａ−１，１２４ｂ−１，１２４ｃ−１；１２４ａ−２，１２４ｂ−２，１２４ｃ−２の全てを包含し、さらに、第１方向と平行な直線状の配線１２６で、左側のゲートフィンガー群１２４ａ−１，１２４ｂ−１，１２４ｃ−１と右側のゲートフィンガー群１２４ａ−２，１２４ｂ−２，１２４ｃ−２とに分けている。上記配線１２６は、梯子状のゲート電極接続配線１２６の各段部に電気接続している。
上記ゲートフィンガー群１２４ａ−１，１２４ｂ−１，１２４ｃ−１とゲートフィンガー群１２４ａ−２，１２４ｂ−２，１２４ｃ−２とは、第２の方向に配列されている。
本第５実施形態によれば、ゲートフィンガー群１２４ａ−１，１２４ｂ−１，１２４ｃ−１，１２４ａ−２，１２４ｂ−２，１２４ｃ−２を小ブロック化することができるから、ゲートフィンガー群１２４ａ−１，１２４ｂ−１，１２４ｃ−１，１２４ａ−２，１２４ｂ−２，１２４ｃ−２内のゲート電圧変動を抑制することができる。
したがって、本第５実施形態の化合物半導体電界効果トランジスタは、リンギングや発振を十分に抑制できて、安定した動作を実現でき、また、高い短絡耐量を確保できる。
図１２（ａ）では、ラダー配線を構成する第１および第２のゲート電極パッド接続配線１０６，１１６を単層の配線として図示しているが、多層で配線接続し、積層構造にしても同様の効果を有することは言うまでもない
図１２（ｄ）は、第５実施形態の化合物半導体電界効果トランジスタの別の変形例を示す。この図１２（ｄ）において、図１２（ａ）に示す変形例の構成要素と同一構成要素については、図１２（ａ）に示す参照番号と同一参照番号を付して詳しい説明は省略する。
この図１２（ｄ）に示す変形例では、長辺と短辺とを有する略矩形の複数の領域を定義するゲート電極接続配線１０５とゲート電極パッド１０７とを接続する上記ゲート電極接続配線１０５における接続部１４８，１４８を、上記略矩形の領域の上記短辺側に位置させ、かつ、上記接続部１４８，１４８を、ゲートフィンガー群１２４ａ−１，１２４ａ−２に属する上記ゲート電極接続配線１０５のうちの上記短辺側の部分の中点に位置させ、かつ、上記接続部１４８，１４８同士を、ゲート電極パッド接続配線１５６で接続し、このゲート電極パッド接続配線１５６の中点をゲート電極パッド１０７に接続して、ラダー配線をしている。上記ゲート電極パッド接続配線１５６は、第２方向に平行である。
このように、上記接続部１４８，１４８を矩形の領域の短辺側に配置しても、上記ラダー配線によって、信号の遅延を少なくして、ゲート電圧の変動量を低くすることができ、リンギングや発振を十分に抑制できて、安定した均一動作を実現でき、また、高い短絡耐量を確保できて、不均一動作を改善することができる。
なお、上記変形例では、ゲートフィンガー群１２４ａ−１，１２４ａ−２は、第２方向には２個であるが、第２方向に３個以上隣り合わせて、図１２（ａ）に示す多段階のゲート電極パッド接続配線１０６，１１６のような多段階のラダー配線を、矩形領域の短辺側に配置してもよい。
図示しないが、全ての実施形態において、ゲート電極接続配線とゲート電極パッドとを接続するのにラダー配線を用い、このラダー配線を矩形の領域の短辺側に配置しても、上記ラダー配線によって、不均一動作を改善する効果がある。
（第６実施形態）
図１３（ａ）および１３（ｂ）は、本発明の第６実施形態である化合物半導体電界効果トランジスタトランジスタの平面模式図および概略平面図である。
図１３（ａ）および１３（ｂ）に示す第６実施形態の化合物半導体電界効果トランジスタにおいて、図１２（ｃ）に示す第５実施形態の化合物半導体電界効果トランジスタの構成要素と同一構成要素については、図１２（ｃ）に示す構成要素と同一参照番号を付して、詳しい説明は省略する。
本第６実施形態の化合物半導体電界効果トランジスタは、図１３（ａ）および１３（ｂ）に示すように、第２方向に平行な直線状であって、ゲート電極１３３が接続される追加のゲート電極接続配線１３７を設けて、上側のゲートフィンガー群１３４ａと下側のゲートフィンガー群１３４ｂとに分けている。
図１３（ｂ）において、１３１はドレイン電極、１３２はソース電極、１３４はゲートフィンガーである。
ところで、本第６実施形態のように第２方向と平行にゲート電極接続配線１３７を追加するためには、ゲートフィンガー長を低減させる必要がある。
図１３（ｃ）は、横軸にゲートフィンガー長、縦軸に前述の式（１），（２）に従い計算したゲート電圧変動量ΔＶを表わしたもので、実際にスイッチング動作をさせて、その発振状況を実験した結果である。
ゲートフィンガー長は、８００ｕｍ／１０００ｕｍ／１６００ｕｍ／２０００ｕｍ／３２００ｕｍ／４０００ｕｍ／４８００ｕｍの７水準を作成し、総フィンガー長は固定される（フィンガー長×フィンガー数が約１６００００ｕｍとなる）ように調整した。容量Ｃｇｄは全体で約５０ｐＦ程度であるため、各フィンガー数からフィンガー当たりの容量Ｃｇｄを算出し、ｄＶ／ｄｔは１００Ｖ／ｎｍとして計算した。
図１３（ｃ）から分かるように、ゲートフィンガー長が２０００ｕｍ以下では化合物半導体電界効果トランジスタの動作は安定したが、２０００ｕｍを超えると発振が起こり、ゲート電圧変動量の計算結果からすると、少なくとも約５Ｖ程度以下であれば、安定した動作をすることができると考えられる。
したがって、ゲートフィンガー長を２０００ｕｍ以下にすることが望ましく、本第６実施形態の化合物半導体電界効果トランジスタによれば、ゲートフィンガー群を小ブロック化することができ、ゲートフィンガー群内のゲート電圧変動を抑制することができるため、リンギングや発振を十分に抑制できて、安定した動作を実現でき、また、高い短絡耐量を確保できる。
尚、第１〜第６の実施形態では、ＧａＮ系ＨＦＥＴを用いて説明したが、ターンオン、ターンオフ時間が高速であれば、一般的な化合物半導体に対しても、同様の効果が得られる。また、第１〜第６の実施形態では、ゲート電極は、ドレイン電極の周囲を囲むように環状に形成されていたが、環状に囲まなくてもよい。
また、ノーマリーオンタイプタイプのＨＦＥＴについても、ノーマリーオフタイプのＨＦＥＴと同様の効果を有する。
また、上記ゲート電極パッドとゲート電極接続配線との接続点は、矩形領域の片側のみではなく、すなわち、ゲートフィンガー部の一端部のみではなく、複数に配置されても同様の効果が得られ、また「中点」と表現しても、数学的な厳密な意味の中点でなくても、工学的な意味の約中点であっても、同様の効果が得られることは言うまでもない。
また、ゲート電極接続配線は、厳密な矩形の環状に限らず、矩形に類似した楕円形状でもよく、また、環状に限らなく、ゲート電極の両端部が接続される対向部があって、略矩形の領域を定義できるものならば、例えば、Ｕ字形状等であってもよい。
第１〜第６実施形態および変形例で述べた構成要素は、適宜、組み合わせてもよく、また、適宜、選択、置換、あるいは、削除してもよいのは、勿論である。
本発明および実施形態を纏めると、次のようになる。
本発明の化合物半導体電界効果トランジスタは、
半導体層４上に第１の方向に延在するように形成されたドレイン電極１１，１３１と、
上記半導体層４上に上記第１の方向に延在するように形成されていると共に、上記ドレイン電極１１，１３１に対して、上記第１の方向と交差する第２の方向に予め定められた間隔をあけて形成されたソース電極１２，１３２と、
上記第１の方向に延在すると共に、平面視において、上記ドレイン電極１１，１３１と上記ソース電極１２，１３２との間に形成されたゲート電極１３，１３３と、
上記ゲート電極１３，１３３の上記第１の方向の両端部が接続される対向部を有すると共に、平面視において、上記ゲート電極１３，１３３の全てを包含する長辺と短辺とを有する略矩形の領域２０，３０，４０を定義するゲート電極接続配線１５，８５，１０５と、
上記半導体層４上に、上記ゲート電極１３，１３３を覆うように形成された絶縁層８と、
上記絶縁層８上に形成されると共に、上記ゲート電極接続配線１５，８５，１０５に接続されるゲート電極パッド１７，８７，１０７と
を備える化合物半導体電界効果トランジスタにおいて、
上記ドレイン電極１１，１３１と上記ゲート電極１３，１３３と上記ゲート電極接続配線１５，８５，１０５の一部とから構成されるゲートフィンガー１４，８４，１０４，１２４，１３４が、上記ソース電極１２，１３２と共に複数配置され、
上記ゲートフィンガー１４，８４，１０４，１２４，１３４を複数含むゲートフィンガー群１４ａ，８４ａ，８４ｂ，８４ｃ，１０４ａ，１０４ｂ，１０４ｃ，１２４ａ−１，１２４ｂ−１，１２４ｃ−１，１２４ａ−２，１２４ｂ−２，１２４ｃ−２，１３４ａ，１３４ｂを有し、
上記ゲート電極接続配線１５，８５，１０５と上記ゲート電極パッド１７，８７，１０７とを接続する上記ゲート電極接続配線１５，８５，１０５における接続部１８，８８，１０８が、上記略矩形の上記領域２０，３０，４０の上記長辺側に位置していることを特徴としている。
上記構成の化合物半導体電界効果トランジスタによれば、上記ゲート電極パッド１７，８７，１０７と上記ゲート電極接続配線１５，８５，１０５とを接続する上記ゲート電極接続配線１５，８５，１０５における接続部１８，８８，１０８が、上記略矩形の領域２０，３０，４０の長辺側に配置されているので、ゲートフィンガー群１４ａ，８４ａ，８４ｂ，８４ｃ，１０４ａ，１０４ｂ，１０４ｃ，１２４ａ−１，１２４ｂ−１，１２４ｃ−１，１２４ａ−２，１２４ｂ−２，１２４ｃ−２，１３４ａ，１３４ｂにおける信号の遅延が少なくて、ゲート電圧の変動量を低くすることができ、安定した均一動作を実現でき、リンギングや発振を十分に抑制でき、また、高い短絡耐量を確保できる。
１実施形態では、
複数の上記ゲートフィンガー群１４ａ，８４ａ，８４ｂ，８４ｃ，１０４ａ，１０４ｂ，１０４ｃ，１２４ａ−１，１２４ｂ−１，１２４ｃ−１，１２４ａ−２，１２４ｂ−２，１２４ｃ−２，１３４ａ，１３４ｂの各々は、上記ゲート電極接続配線１５，８５，１０５により囲まれており、
上記各ゲートフィンガー群１４ａ，８４ａ，８４ｂ，８４ｃ，１０４ａ，１０４ｂ，１０４ｃ，１２４ａ−１，１２４ｂ−１，１２４ｃ−１，１２４ａ−２，１２４ｂ−２，１２４ｃ−２，１３４ａ，１３４ｂにおいて、上記ゲート電極接続配線１５，８５，１０５と上記ゲート電極パッド１７，８７，１０７とを接続する上記ゲート電極接続配線１５，８５，１０５における接続部１８，８８，１０８が、上記ゲートフィンガー群１４ａ，８４ａ，８４ｂ，８４ｃ，１０４ａ，１０４ｂ，１０４ｃ，１２４ａ−１，１２４ｂ−１，１２４ｃ−１，１２４ａ−２，１２４ｂ−２，１２４ｃ−２，１３４ａ，１３４ｂに属する上記ゲート電極接続配線１５，８５，１０５のうちの上記長辺側の部分の中点に位置している。
上記実施形態によれば、複数の上記ゲートフィンガー群１４ａ，８４ａ，８４ｂ，８４ｃ，１０４ａ，１０４ｂ，１０４ｃ，１２４ａ−１，１２４ｂ−１，１２４ｃ−１，１２４ａ−２，１２４ｂ−２，１２４ｃ−２，１３４ａ，１３４ｂの各々は、上記ゲート電極接続配線１５，８５，１０５により囲まれ、かつ、上記ゲート電極接続配線１５，８５，１０５と上記ゲート電極パッド１７，８７，１０７とを接続する上記ゲート電極接続配線１５，８５，１０５における接続部１８，８８，１０８が、上記ゲートフィンガー群１４ａ，８４ａ，８４ｂ，８４ｃ，１０４ａ，１０４ｂ，１０４ｃ，１２４ａ−１，１２４ｂ−１，１２４ｃ−１，１２４ａ−２，１２４ｂ−２，１２４ｃ−２，１３４ａ，１３４ｂに属する上記ゲート電極接続配線１５，８５，１０５のうちの上記長辺側の部分の中点に位置しているので、より信号の遅延が少なくて、ゲート電圧の変動量を低くすることができ、リンギングや発振を十分に抑制できて、安定した均一動作を実現でき、また、高い短絡耐量を確保できる。
１実施形態では、
上記ゲートフィンガー群１０４ａ，１０４ｂ，１０４ｃの数が３ヶであり、
隣接する上記ゲートフィンガー群１０４ａ，１０４ｂ，１０４ｃに属する上記ゲート電極接続配線１０５のうちの上記長辺側の部分の中点に位置する上記接続部１０８，１０８，１０８同士を、２本の第１のゲート電極パッド接続配線１０６，１０６で接続し、この２本の第１のゲート電極パッド接続配線１０６，１０６同士の接続点Ｔ１をゲート電極パッド１０７に接続している。
上記実施形態によれば、隣接する上記ゲートフィンガー群１０４ａ，１０４ｂ，１０４ｃに属する上記ゲート電極接続配線１０５のうちの上記長辺側の部分の中点に位置する上記接続部１０８，１０８，１０８同士を、２本の第１のゲート電極パッド接続配線１０６，１０６で接続し、この２本の第１のゲート電極パッド接続配線１０６，１０６同士の接続点Ｔ１をゲート電極パッド１０７に接続しているので、信号の遅延が少なくて、ゲート電圧の変動量を低くすることができ、リンギングや発振を十分に抑制できて、安定した均一動作を実現でき、また、高い短絡耐量を確保できる。
１実施形態では、
上記ゲートフィンガー群１０４ａ，１０４ｂ，１０４ｃ，１２４ａ−１，１２４ｂ−１，１２４ｃ−１，１２４ａ−２，１２４ｂ−２，１２４ｃ−２の上記長辺方向の数がＮヶ（Ｎは自然数で、Ｎ≧３）であり、
隣接する上記ゲートフィンガー群１０４ａ，１０４ｂ，１０４ｃ，１２４ａ−１，１２４ｂ−１，１２４ｃ−１，１２４ａ−２，１２４ｂ−２，１２４ｃ−２に属する上記ゲート電極接続配線１０５のうちの上記長辺側の部分の中点に位置する上記接続部１０８同士を、（Ｎ−１）本の第１のゲート電極パッド接続配線１０６で接続し、
ここで、ｍ＝１〜（Ｎ−２）の自然数であるとして、
隣接する（Ｎ−ｍ）本の第ｍのゲート電極パッド接続配線１０６の中点間を（Ｎ−（ｍ＋１））本の第（ｍ＋１）のゲート電極パッド接続配線１１６で接続し、
１本の第（Ｎ−１）のゲート電極パッド接続配線１１６の中点をゲート電極パッド１０７に接続している。
上記実施形態によれば、隣接する（Ｎ−ｍ）本の第ｍのゲート電極パッド接続配線１０６の中点間を（Ｎ−（ｍ＋１））本の第（ｍ＋１）のゲート電極パッド接続配線１１６で接続し、
１本の第（Ｎ−１）のゲート電極パッド接続配線１１６の中点をゲート電極パッド１０７に接続しているので、より信号の遅延が少なくて、ゲート電圧の変動量を低くすることができ、リンギングや発振を十分に抑制できて、安定した均一動作を実現でき、また、高い短絡耐量を確保できる。
１実施形態では、
上記ゲート電極パッド接続配線１０６，１１６は、上記第１の方向に平行であり、
複数のゲートフィンガー群１２４ａ−１，１２４ｂ−１，１２４ｃ−１，１２４ａ−２，１２４ｂ−２，１２４ｃ−２が上記第２の方向に配列されている。
上記実施形態によれば、ゲートフィンガー群１２４ａ−１，１２４ｂ−１，１２４ｃ−１，１２４ａ−２，１２４ｂ−２，１２４ｃ−２を小ブロック化することができ、ゲートフィンガー群１２４ａ−１，１２４ｂ−１，１２４ｃ−１，１２４ａ−２，１２４ｂ−２，１２４ｃ−２内のゲート電圧変動を抑制することができるため、リンギングや発振を十分に抑制できて、安定した動作を実現でき、また、高い短絡耐量を確保できる。
１実施形態では、
上記ゲートフィンガー１４，８４，１０４，１２４，１３４の上記第１方向に延在する長さが２０００ｕｍ以下である。
上記実施形態によれば、ゲートフィンガー長が２０００ｕｍ以下であるので、動作を安定させて、発振を抑制することができる。
また、本発明の他の側面によれば、本発明の化合物半導体電界効果トランジスタは、
半導体層４上に第１の方向に延在するように形成されたドレイン電極１１，１３１と、
上記半導体層４上に上記第１の方向に延在するように形成されていると共に、上記ドレイン電極１１，１３１に対して、上記第１の方向と交差する第２の方向に予め定められた間隔をあけて形成されたソース電極１２，１３２と、
上記第１の方向に延在すると共に、平面視において、上記ドレイン電極１１，１３１と上記ソース電極１２，１３２との間に形成されたゲート電極１３，１３３と、
上記ゲート電極１３，１３３の上記第１の方向の両端部が接続される対向部を有すると共に、平面視において、上記ゲート電極１３，１３３の全てを包含する長辺と短辺とを有する略矩形の領域２０，３０，４０を定義するゲート電極接続配線１５，８５，１０５と、
上記半導体層４上に、上記ゲート電極１３，１３３を覆うように形成された絶縁層８と、
上記絶縁層８上に形成されると共に、上記ゲート電極接続配線１５，８５，１０５に接続されるゲート電極パッド１７，８７，１０７と
を備える化合物半導体電界効果トランジスタにおいて、
上記ドレイン電極１１，１３１と上記ゲート電極１３，１３３と上記ゲート電極接続配線１５，８５，１０５の一部とから構成されるゲートフィンガー１４，８４，１０４，１２４，１３４が、上記ソース電極１２，１３２と共に複数配置され、
上記ゲートフィンガー１４，８４，１０４，１２４，１３４を複数含むゲートフィンガー群１４ａ，８４ａ，８４ｂ，８４ｃ，１０４ａ，１０４ｂ，１０４ｃ，１２４ａ−１，１２４ｂ−１，１２４ｃ−１，１２４ａ−２，１２４ｂ−２，１２４ｃ−２，１３４ａ，１３４ｂを有し、
上記ゲート電極接続配線１０５と上記ゲート電極パッド１０７とを接続する上記ゲート電極接続配線１０５における接続部１４８が、上記略矩形の上記領域２０，３０，４０の上記短辺側に位置し、
複数の上記ゲートフィンガー群１４ａ，８４ａ，８４ｂ，８４ｃ，１０４ａ，１０４ｂ，１０４ｃ，１２４ａ−１，１２４ｂ−１，１２４ｃ−１，１２４ａ−２，１２４ｂ−２，１２４ｃ−２，１３４ａ，１３４ｂの各々は、上記ゲート電極接続配線１０５により囲まれており、
上記各ゲートフィンガー群１４ａ，８４ａ，８４ｂ，８４ｃ，１０４ａ，１０４ｂ，１０４ｃ，１２４ａ−１，１２４ｂ−１，１２４ｃ−１，１２４ａ−２，１２４ｂ−２，１２４ｃ−２，１３４ａ，１３４ｂにおいて、上記ゲート電極接続配線１０５と上記ゲート電極パッド１０７とを接続する上記ゲート電極接続配線１０５における接続部１４８，１４８が、上記ゲートフィンガー群１４ａ，８４ａ，８４ｂ，８４ｃ，１０４ａ，１０４ｂ，１０４ｃ，１２４ａ−１，１２４ｂ−１，１２４ｃ−１，１２４ａ−２，１２４ｂ−２，１２４ｃ−２，１３４ａ，１３４ｂに属する上記ゲート電極接続配線１０５のうちの上記短辺側の部分の中点に位置し、
隣接する上記ゲートフィンガー群１０４ａ，１０４ｂ，１０４ｃ，１２４ａ−１，１２４ｂ−１，１２４ｃ−１，１２４ａ−２，１２４ｂ−２，１２４ｃ−２に属する上記ゲート電極接続配線１０５のうちの上記短辺側の部分の中点に位置する上記接続部１４８，１４８同士を、ゲート電極パッド接続配線１５６で接続し、このゲート電極パッド接続配線１５６の中点をゲート電極パッド１０７に直接または間接に接続したことを特徴としている。

上記構成の化合物半導体電界効果トランジスタによれば、ラダー配線を矩形領域の短辺側に配置していても、上記ゲート電極接続配線１０５のうちの上記短辺側の部分の中点に位置する上記接続部１４８，１４８同士を、ラダー配線を構成するゲート電極パッド接続配線１５６で接続し、このゲート電極パッド接続配線１５６の中点をゲート電極パッド１０７に直接または間接に接続しているので、信号の遅延が少なくて、ゲート電圧の変動量を低くすることができ、リンギングや発振を十分に抑制できて、安定した均一動作を実現でき、また、高い短絡耐量を確保できる。すなわち、上記ラダー配線によって、不均一動作を改善することができる。
１実施形態では、
上記ゲート電極パッド接続配線１５６は、上記第２の方向に平行であり、
複数のゲートフィンガー群１２４ａ−１，１２４ｂ−１，１２４ｃ−１，１２４ａ−２，１２４ｂ−２，１２４ｃ−２が上記第１の方向に配列されている。
上記実施形態によれば、ゲートフィンガー群１２４ａ−１，１２４ｂ−１，１２４ｃ−１，１２４ａ−２，１２４ｂ−２，１２４ｃ−２を小ブロック化することができ、ゲートフィンガー群１２４ａ−１，１２４ｂ−１，１２４ｃ−１，１２４ａ−２，１２４ｂ−２，１２４ｃ−２内のゲート電圧変動を抑制することができるため、リンギングや発振を十分に抑制できて、安定した動作を実現でき、また、高い短絡耐量を確保できる。
１ Ｓｉ基板
２ バッファ層
３ ＧａＮ層
４ ＡｌＧａＮ層
５ ＧａＮ系積層体
７ 保護膜
８ 層間絶縁膜
９ ゲート絶縁膜
１１，３１，５１，１３１ ドレイン電極
１２，３２，５２，１３２ ソース電極
１３，３３，５３，１３３ ゲート電極
１４，５４，６４，１２４，１３４ ゲートフィンガー
１４ａ，６４ａ，６４ｂ，６４ｃ，７４ａ，７４ｂ，７４ｃ，８４ａ，８４ｂ，８４ｃ，１０４ａ，１０４ｂ，１０４ｃ，１１４ａ，１１４ｂ，１１４ｃ，１２４ａ，１２４ｂ，１３４ａ，１３４ｂ ゲートフィンガー群
１５，５５，６５，７５，８５，１０５ ゲート電極接続配線
１６，８６，１０６，１１６，１５６ ゲート電極パッド接続配線
１７，８７，１０７ ゲート電極パッド
１８，８８，１０８，１４８ 接続部
３４ ゲートドレイン間容量
３６ａ，３６ｂ 電源
５６ 単位長さ当たりのゲートドレイン間容量 ｃｇｄ
５７ 単位長さ当たりの抵抗 ｒｇ
３７，５７ ゲート端子
３８，５８ ドレイン端子
３９，５９ ソース端子
３３１ ドレイン抵抗
３３２ ソース抵抗
３３３，５３３ ゲート抵抗

Claims (5)

  1. 半導体層上に第１の方向に延在するように形成されたドレイン電極と、
    上記半導体層上に上記第１の方向に延在するように形成されていると共に、上記ドレイン電極に対して、上記第１の方向と交差する第２の方向に予め定められた間隔をあけて形成されたソース電極と、
    上記第１の方向に延在すると共に、平面視において、上記ドレイン電極と上記ソース電極との間に形成されたゲート電極と、
    上記ゲート電極の上記第１の方向の両端部が接続される対向部を有すると共に、平面視において、上記ゲート電極の全てを包含する長辺と短辺とを有する略矩形の領域を定義するゲート電極接続配線と、
    上記半導体層上に、上記ゲート電極を覆うように形成された絶縁層と、
    上記絶縁層上に形成されると共に、上記ゲート電極接続配線に接続されるゲート電極パッドと
    を備える化合物半導体電界効果トランジスタにおいて、
    上記ドレイン電極と上記ゲート電極と上記ゲート電極接続配線の一部とから構成されるゲートフィンガーが、上記ソース電極と共に複数配置され、
    上記ゲートフィンガーを複数含むゲートフィンガー群を有し、
    上記ゲート電極接続配線と上記ゲート電極パッドとを接続する上記ゲート電極接続配線における接続部が、上記略矩形の上記領域の上記長辺側に位置しており、
    複数の上記ゲートフィンガー群の各々は、上記ゲート電極接続配線により囲まれており、
    上記各ゲートフィンガー群において、上記ゲート電極接続配線と上記ゲート電極パッドとを接続する上記ゲート電極接続配線における接続部が、上記ゲートフィンガー群に属する上記ゲート電極接続配線のうちの上記長辺側の部分の中点に位置することを特徴とする化合物半導体電界効果トランジスタ。
  2. 請求項１に記載の化合物半導体電界効果トランジスタにおいて、
    上記ゲートフィンガー群の上記長辺方向の数がＮヶ（Ｎは自然数で、Ｎ≧３）であり、
    隣接する上記ゲートフィンガー群に属する上記ゲート電極接続配線のうちの上記長辺側の部分の中点に位置する上記接続部同士を、（Ｎ−１）本の第１のゲート電極パッド接続配線で接続し、
    ここで、ｍ＝１〜（Ｎ−２）の自然数であるとして、
    隣接する（Ｎ−ｍ）本の第ｍのゲート電極パッド接続配線の中点間を（Ｎ−（ｍ＋１））本の第（ｍ＋１）のゲート電極パッド接続配線で接続し、
    １本の第（Ｎ−１）のゲート電極パッド接続配線の中点をゲート電極パッドに接続したことを特徴とする化合物半導体電界効果トランジスタ。
  3. 請求項２に記載の化合物半導体電界効果トランジスタにおいて、
    上記ゲート電極パッド接続配線は、上記第１の方向に平行であり、
    複数のゲートフィンガー群が上記第２の方向に配列されている
    ことを特徴とする化合物半導体電界効果トランジスタ。
  4. 半導体層上に第１の方向に延在するように形成されたドレイン電極と、
    上記半導体層上に上記第１の方向に延在するように形成されていると共に、上記ドレイン電極に対して、上記第１の方向と交差する第２の方向に予め定められた間隔をあけて形成されたソース電極と、
    上記第１の方向に延在すると共に、平面視において、上記ドレイン電極と上記ソース電極との間に形成されたゲート電極と、
    上記ゲート電極の上記第１の方向の両端部が接続される対向部を有すると共に、平面視において、上記ゲート電極の全てを包含する長辺と短辺とを有する略矩形の領域を定義するゲート電極接続配線と、
    上記半導体層上に、上記ゲート電極を覆うように形成された絶縁層と、
    上記絶縁層上に形成されると共に、上記ゲート電極接続配線に接続されるゲート電極パッドと
    を備える化合物半導体電界効果トランジスタにおいて、
    上記ドレイン電極と上記ゲート電極と上記ゲート電極接続配線の一部とから構成されるゲートフィンガーが、上記ソース電極と共に複数配置され、
    上記ゲートフィンガーを複数含むゲートフィンガー群を有し、
    上記ゲート電極接続配線と上記ゲート電極パッドとを接続する上記ゲート電極接続配線における接続部が、上記略矩形の上記領域の上記短辺側に位置し、
    複数の上記ゲートフィンガー群の各々は、上記ゲート電極接続配線により囲まれており、
    上記各ゲートフィンガー群において、上記ゲート電極接続配線と上記ゲート電極パッドとを接続する上記ゲート電極接続配線における接続部が、上記ゲートフィンガー群に属する上記ゲート電極接続配線のうちの上記短辺側の部分の中点に位置し、
    隣接する上記ゲートフィンガー群に属する上記ゲート電極接続配線のうちの上記短辺側の部分の中点に位置する上記接続部同士を、ゲート電極パッド接続配線で接続し、このゲート電極パッド接続配線の中点をゲート電極パッドに直接または間接に接続したことを特徴とする化合物半導体電界効果トランジスタ。
  5. 請求項４に記載の化合物半導体電界効果トランジスタにおいて、
    上記ゲート電極パッド接続配線は、上記第２の方向に平行であり、
    複数のゲートフィンガー群が上記第１の方向に配列されている
    ことを特徴とする化合物半導体電界効果トランジスタ。
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