KR102537809B1 - 게이트 저항기를 갖는 트랜지스터 소자 - Google Patents

게이트 저항기를 갖는 트랜지스터 소자 Download PDF

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데이비드 라포레
게르하르트 노에바우에르
세드릭 오우브라드
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Abstract

적어도 하나의 게이트 전극(33), 적어도 하나의 게이트 전극(33)에 연결되며 반도체 본체(100)의 상부에 배치되는 게이트 러너(10), 및 반도체 본체(100)의 상부에 배치되며 게이트 러너(10)에 전기적으로 연결되는 게이트 패드(20)를 갖는 트랜지스터 소자가 개시된다. 게이트 러너(10)는 제1 금속선(11), 제1 금속선(11)의 상부 상의 제2 금속선(12), 제1 게이트 러너 섹션(101), 및 적어도 하나의 제2 게이트 러너 섹션(102)을 포함한다. 적어도 하나의 제2 게이트 러너 섹션(102)은 제1 게이트 러너 섹션(101)과 게이트 패드(20) 사이에 배치되고, 적어도 하나의 제2 게이트 러너 섹션(102)에서의 제2 금속선(12)의 단면적은 제1 게이트 러너 섹션(101)에서의 제2 금속선(12)의 단면적의 50% 미만이다.

Description

게이트 저항기를 갖는 트랜지스터 소자{TRANSISTOR DEVICE WITH GATE RESISTOR}
본원은 전반적으로 트랜지스터 소자, 특히 절연된 게이트 전력 트랜지스터 소자에 관한 것이다.
전력 MOSFET(Metal Oxide Semiconductor Field-Effect Transistors) 또는 IGBT(Insulated Gate Bipolar Transistors)와 같은 절연된 게이트 전력 트랜지스터 소자는 다양한 유형의 전자 응용 분양에서의 전자 스위치로서 폭넓게 사용된다. 절연된 게이트 트랜지스터 소자는 구동 입력, 및 구동 입력의 노드들 사이의 내부 커패시턴스를 포함한다. 구동 입력의 노드들을 일반적으로 게이트 노드 및 소스 노드라고 하고, 내부 커패시턴스를 일반적으로 게이트-소스 커패시턴스라고 한다. 트랜지스터 소자는 게이트-소스 커패시턴스의 충전 상태에 따라 스위치 온 및 오프되며, 트랜지스터는, 충전 상태가 게이트-소스 커패시턴스를 가로지르는 전압이 트랜지스터 소자의 임계 전압보다 높아지는 상태일 때 온-상태가 되고, 게이트-소스 커패시턴스를 가로지르는 전압이 임계 전압보다 낮을 때 오프-상태가 된다.
스위칭 속도, 즉 트랜지스터 소자가 오프-상태에서 온-상태로, 또한 그 반대로, 얼마나 빠르게 스위칭되는지는 구동 전압이 변화될 때 게이트-소스 커패시턴스가 얼마나 빠르게 충전 또는 방전되는지에 의존한다. 이 스위칭 속도는 게이트 노드와 게이트-소스 커패시턴스 사이에 저항기를 제공함으로써 조정될 수 있다.
이 저항기를 공간 절약 방식으로, 정확하게 소정의 저항을 갖도록 구현하는 것이 바람직하다.
일 실시예는 트랜지스터 소자에 관한 것이다. 트랜지스터 소자는 적어도 하나의 게이트 전극(gate electrode), 적어도 하나의 게이트 전극에 연결되며 반도체 본체의 상부에 배치되는 게이트 러너(gate runner), 및 반도체 본체의 상부에 배치되며 게이트 러너에 전기적으로 연결되는 게이트 패드(gate pad)를 포함한다. 게이트 러너는 제1 금속선 및 제1 금속선의 상부 상의 제2 금속선과 제1 게이트 러너 섹션 및 적어도 하나의 제2 게이트 러너 섹션을 포함한다. 적어도 하나의 제2 게이트 러너 섹션은 제1 게이트 러너 섹션과 게이트 패드 사이에 배치된다. 또한, 적어도 하나의 제2 게이트 러너 섹션에서의 제2 금속선의 단면적은 제1 게이트 러너 섹션에서의 제2 금속선의 단면적의 50% 미만이다.
다른 실시예는 방법에 관한 것이다. 방법은 반도체 본체의 상부에 제1 금속층을 형성― 제1 금속층은 트랜지스터 소자의 게이트 러너의 제1 금속선 및 게이트 패드의 제1 층을 형성함 ―하는 단계, 및 제1 금속층의 상부에 제2 금속층을 형성― 제2 금속층은 게이트 러너의 제2 금속선 및 게이트 패드의 제2 층을 형성함 ―하는 단계를 포함한다. 제2 금속층을 형성하는 단계는, 적어도 하나의 제2 게이트 러너 섹션에서의 제2 금속층의 단면적이 제1 게이트 러너 섹션에서의 제2 금속층의 단면적의 50% 미만이 되도록 제2 금속층을 형성― 적어도 하나의 제2 게이트 러너 섹션은 제1 게이트 러너 섹션과 게이트 패드 사이에 배치됨 ―하는 단계를 포함한다.
아래에서는 도면을 참조하여 실시예들을 설명한다. 도면은 특정 원리들을 예시하는 역할을 하므로, 이들 원리를 이해하는 데 필요한 특징들만이 예시된다. 도면은 실척이 아니다. 도면에서, 동일한 참조 부호들은 동일한 특징들을 나타낸다.
도 1은 게이트 패드 및 게이트 패드에 연결되는 게이트 러너를 포함하는 트랜지스터 소자의 평면도를 개략적으로 도시한다.
도 2a 내지 도 2c는 일 실시예에 따른 게이트 러너의 수직 단면도들 및 평면도를 도시한다.
도 3a 내지 도 3c는 다른 실시예에 따른 게이트 러너의 수직 단면도들 및 평면도를 도시한다.
도 4는 또 다른 실시예에 따른 게이트 러너의 평면도를 도시한다.
도 5는 일 실시예에 따른 게이트 패드의 수직 단면도를 도시한다.
도 6은 도 1에 도시된 트랜지스터 소자의 변형예를 도시한다.
도 7은 일 실시예에 따른 몇 개의 트랜지스터 셀의 단면도를 도시한다.
도 8은 다른 실시예에 따른 몇 개의 트랜지스터 셀의 단면도를 도시한다.
도 9는 몇 개의 세장형 게이트 전극을 갖는 트랜지스터 소자의 단면도를 도시한다.
도 10은 게이트 전극과, 게이트 전극을 게이트 러너에 연결하는 비아의 단면도를 도시한다.
도 11은 하나의 격자형 게이트 전극을 갖는 트랜지스터 소자의 단면도를 도시한다.
도 12는 도 11에 도시된 트랜지스터 소자의 변형예를 도시한다.
도 13a 및 도 13b는 다른 실시예에 따른 트랜지스터 소자를 도시한다.
도 14는 트랜지스터 소자의 등가 회로도를 도시한다.
도 15a 및 도 15b는 게이트 패드 및 게이트 러너를 형성하는 방법의 일 실시예를 도시한다.
이하의 상세한 설명에서는, 첨부 도면을 참조한다. 도면은 상세한 설명의 일부를 형성하고, 예시의 목적상, 본 발명이 어떻게 사용되고 구현될 수 있는지에 관한 실시예들을 도시한다. 본 명세서에서 설명되는 다양한 실시형태들의 특징들은, 구체적으로 달리 주지하지 않는 한, 서로 조합될 수 있다는 점을 이해해야 한다.
도 1은 트랜지스터 소자의 일 실시예의 평면도를 개략적으로 도시한다. 트랜지스터 소자는 반도체 본체(100)와, 반도체 본체(100)의 상부에 배치되는 게이트 러너(10) 및 게이트 패드(20)를 포함한다. 도 1은 게이트 러너(10) 및 게이트 패드(20)가 배치되는 반도체 본체(100)의 해당 섹션들을 도시한다. 일 실시예에 따르면, 이 섹션은 전체 반도체 본체(100)를 나타낸다. 다른 실시예에 따르면, 반도체 본체(100)는 도 1에 예시되는 섹션에 인접하지만, 도 1에는 도시되지 않은 추가적인 섹션들을 포함한다.
게이트 러너(10) 및 게이트 패드(20)가 반도체 본체(100)의 "상부에(on top)" 배치된다는 것은, 게이트 러너(10) 및 게이트 패드(20)가 반도체 본체(100)의 표면보다 위에 배치된다는 것을 의미하고, 반드시 게이트 패드(20) 및 게이트 러너(10)가 반도체 본체(100)에 인접한다는 것을 의미하는 것은 아니다. 대신에, 절연층 또는 금속화층과 같은 부가적인 층들이 반도체 본체(100)의 표면과 게이트 러너(10) 및 게이트 패드(20)와의 사이에 배치될 수 있다.
게이트 러너(10)는 제1 섹션(101) 및 적어도 하나의 제2 섹션(102)을 포함하고, 제1 섹션(101)과 제2 섹션(102)은 아래에서 더 상세하게 설명되는 바와 같이 서로 다르다. 적어도 하나의 제2 섹션(102)은 게이트 패드(20)와 제1 섹션(101) 사이에 배치된다. 도 1에 도시된 실시예에 있어서, 게이트 러너(10)는 개방된 링을 형성하고, 게이트 러너(10)와 게이트 패드가 폐쇄된 링을 형성하도록 게이트 패드(20)의 2개의 변에서 게이트 패드(20)에 인접한다. 이 실시예에 있어서, 게이트 러너(1)는 2개의 제2 섹션(102)을 포함한다. 단지 예시의 목적상, 게이트 러너(10)와 게이트 패드(20)에 의해 형성되는 링은 직사각형이다. 그러나, 이 링은 타원형 또는 원형과 같은 다른 기하학적 형상으로 구현될 수 있음은 물론이다.
도 1에서 단지 개략적으로 예시되는 게이트 러너(10)는 제1 금속선(11) 및 제1 금속선(11)의 상부 상의 제2 금속선(12)을 포함한다. 이는 도 2a 내지 도 2c에 예시된다. 도 2a는 게이트 러너의 제1 섹션(101)의 (수직) 단면도를 도시하고, 도 2b는 게이트 러너의 제2 섹션(102)의 단면도를 도시하고, 도 2c는 제1 섹션(101)으로부터 제2 섹션(102)까지의 전이부에서의 게이트 러너(10)의 평면도를 도시한다.
제2 섹션(102)에서의 제2 금속선(12)의 단면적(A122)은 제1 섹션(101)에서의 제2 금속선(12)의 단면적(A121)의 50% 미만이다, 즉,
Figure 112019019573515-pat00001
일 실시예에 따르면, 제2 섹션(102)에서의 제2 금속선(12)의 단면적(A122)은 제1 섹션(101)에서의 제2 금속선(12)의 단면적(A121)의 20% 미만이다.
이는 다양한 방식으로 얻어질 수 있다. 일 실시예에 따르면, 이는 제2 금속선(12)을, 제1 섹션(101) 및 제2 섹션(102)에서 적어도 대략 동일한 높이를 갖되, 상이한 폭을 갖게 구현함으로써 얻어진다. 즉, 제1 섹션(101)에서의 제2 금속선(12)의 높이(h121)는 제2 섹션(102)에서의 금속선(12)의 높이(h122)와 적어도 대략 동일하고, 제2 섹션(102)에서의 제2 금속선(12)의 폭(w122)은 제1 섹션(101)에서의 제2 금속선(12)의 폭(w121)의 50% 미만이다, 즉,
Figure 112019019573515-pat00002
단지 예시의 목적상, 도 2a 및 도 2b에서는, 제2 금속선(12)이 직사각형 단면을 갖는 것으로 상정된다. 이 경우에는, 제2 금속선(12)의 전체 높이에 걸쳐 폭이 일정하다. 그러나, 이는 단지 실시예일 뿐이다. 다른 실시예에 따르면, 금속선(12)은 높이에 걸쳐 폭이 달라지는 형상을 갖는다. 예를 들어, 이는 제2 금속선(12)이 사다리꼴 형상을 갖는 경우이다. 이 경우, "제1 섹션(101)에서의 제2 금속선(12)의 폭(w121)"은 제1 섹션(101)에서의 제2 금속선(12)의 평균 폭을 의미하고, "제2 섹션(102)에서의 제2 금속선(12)의 폭(w122)"은 제2 섹션(102)에서의 제2 금속선(12)의 평균 폭을 의미한다.
일 실시예에 따르면, 제1 금속선(11)의 재료 및 제2 금속선(12)의 재료는 제1 금속선(11)의 재료의 저항률이 제2 금속선(12)의 재료의 저항률보다 크도록 선택된다. 일 실시예에 따르면, 제1 금속선(11)은 텅스텐(W)을 포함하고, 제2 금속선(12)은 알루미늄-구리 합금(AlCu)을 포함한다.
도 3a 내지 도 3c는, 다른 실시예에 따른 게이트 러너(10)로부터, 제1 섹션(101)에서의 수직 단면도(도 3a 참조), 제2 섹션(102)에서의 수직 단면도(도 3b 참조) 및 제1 섹션(101)으로부터 제2 섹션(102)까지의 전이부에서의 평면도(도 3c 참조)를 도시한다. 이 실시예에 있어서는, 제2 섹션(102)에서는 제2 금속선(12)이 생략된다는 점에서, 제2 섹션(102)에서의 제2 금속선(12)의 단면적이 제1 섹션(101)에서의 제2 금속선(12)의 단면적(A121)의 20% 미만이다. 즉, 제2 섹션(102)에서의 제2 금속선(12)의 단면적(A122)은 0이다(A2=0).
제1 금속선(11)은 제1 섹션(101) 및 제2 섹션(102)에서 동일한 단면적을 가질 수 있고, 즉 A111=A112이고, 여기서 A111은 제1 섹션(101)에서의 단면적을 나타내고, A112는 제2 섹션에서의 단면적을 나타낸다. 이는 제1 금속선(11)을 제1 섹션(101) 및 제2 섹션(102)에서 동일한 형상 및 치수를 갖도록 구현함으로써 얻어질 수 있다. 즉, 제1 섹션(101)에서의 제1 금속선(11)의 높이(h111)는 제2 섹션(102)에서의 제1 금속선(11)의 높이(h112)와 적어도 대략 동일할 수 있으며, 제1 섹션(101)에서의 제1 금속선(11)의 평균 폭(w111)은 제2 섹션(102)에서의 제1 금속선(11)의 평균 폭(w112)과 적어도 대략 동일할 수 있다, 즉,
Figure 112019019573515-pat00003
그러나, 제1 금속선(11)을 제1 섹션(101) 및 제2 섹션(102)에서 동일한 단면적을 갖도록 구현하는 것은 단지 실시예일 뿐이다. 다른 실시예에 따르면, 제1 금속선(11)의 단면적이 제1 섹션(101)에서보다는 제2 섹션(102)에서 더 작다. 이는, 도 4를 참조하면, 제1 및 제2 섹션(101, 102)에서의 높이들(h111, h112)이 본질적으로 동일하고, 제2 섹션(102)에서의 폭(w112)이 제1 섹션(101)에서의 폭(w111)보다 작도록 제1 금속선(11)을 구현함으로써 얻어질 수 있다, 즉,
Figure 112019019573515-pat00004
일 실시예에 따르면, 제1 섹션(101)에서의 제1 금속선(11)의 폭(w111)은 동일하다.
게이트 러너(10)의 적어도 하나의 제2 섹션(102)은 게이트 패드(20)와 게이터 러너(10)의 제1 섹션(101) 사이에 저항기를 형성한다. 게이트 러너가 2개의 제2 섹션(102)을 포함하는 도 1에 예시된 실시예에 있어서는, 이들 제2 섹션(102) 각각에 의해 각각의 저항기가 형성된다. 이 저항기의 기능을, 본 명세서에서는 이하에서 더 상세하게 설명한다. 하나의 제2 섹션(102)에 의해 형성되는 저항기의 저항(R102)은 대략 다음 식에 의해 주어지고,
Figure 112019019573515-pat00005
여기서, G112는 게이트 패드(20)와 제1 섹션(101) 사이의 제2 섹션(102)에서의 제1 금속층(11)의 컨덕턴스이고, G122는 게이트 패드(20)와 제1 섹션(101) 사이의 제2 섹션(102)에서의 제2 금속층(12)의 컨덕턴스이다. 이들 컨덕턴스(G112, G122)는 다음 식에 의해 주어지고,
Figure 112019019573515-pat00006
여기서, A112는 제2 섹션(102)에서의 제1 금속선(11)의 단면적이고, A122는 제2 섹션(102)에서의 제2 금속선(12)의 단면적이고, ρ11은 제1 금속선(11)의 재료의 저항률이고, ρ12는 제2 금속선(12)의 재료의 저항률이고, l2는 제1 섹션(101)으로부터 게이트 패드(20)로의 방향의 제1 금속선(11)의 길이이다. 설명 및 예시의 용이함을 위해, 방정식 (6a) 및 (6b)는, 단면적(A111, A112)이 본질적으로 전체 길이(l2)에 걸쳐 일정하다는 가정에 기초한다. 그러나, 이는 단지 실시예일 뿐이다. 단면적들은 달라질 수 있다. 이 경우, 컨덕턴스(G112, G122)는 다음 식을 사용해서 계산될 수 있다, 즉,
Figure 112019019573515-pat00007
도 3b에 도시된 실시예에 예시된 바와 같이, 제2 섹션(102)에서 제2 금속선(12)이 생략될 경우, 저항(R102)은 제1 금속선(11)에 의해서만 규정되고 R102=1/G112에 의해 주어진다.
일 실시예에 따르면, 제2 섹션(102)은, 저항(R102)이 0.5 오옴(Ω)과 50 오옴 사이, 특히 3 오옴과 15 오옴 사이로 되도록 구현된다.
도 5에 도시된 일 실시예에 따르면, 게이트 패드(20)는 2개의 금속층, 즉 제1 금속층(21)과 제1 금속층(21)의 상부 상의 제2 금속층(22)을 포함한다. 일 실시예에 따르면, 게이트 러너(10)의 제1 금속선(11) 및 게이트 패드(20)의 제1 금속층(21)은 동일한 재료로 제조되고 하나의 인접 금속층을 형성한다. 일 실시예에 따르면, 게이트 패드(20)의 제1 금속층(21)의 높이(h21)는 제1 및 제2 섹션(101, 102)에서의 제1 금속선(11)의 높이(h111, h112)와 본질적으로 동일하다. 일 실시예에 따르면, 게이트 패드의 제2 금속층(22)은 게이트 러너(10)의 제2 금속선(12)과 동일한 재료로 형성된다. 일 실시예에 따르면, 제2 금속층(22)의 높이(h22)는 제1 및 제 2 섹션(101, 102)에서의 제2 금속선(12)의 높이(h121, h122)와 본질적으로 동일하다.
도 1에 예시된 실시예에 있어서, 게이트 러너(10)는 직사각형 링 형상을 갖고, 게이트 패드(20)는 본질적으로 이 직사각형 링의 4개의 변 중 한 변의 중앙에 배치된다. 그러나, 이는 단지 실시예일 뿐이다. 도 6에 도시된 다른 실시예에 따르면, 게이트 패드(20)는 게이트 러너(10)에 의해 형성되는 직사각형 링의 모서리들 중 하나에 위치된다.
트랜지스터 소자는 게이트 러너(10)에 전기적으로 연결되는 적어도 하나의 게이트 전극을 더 포함한다. 적어도 하나의 게이트 전극이 어떻게 구현되어서 게이트 러너(10)에 연결될 수 있는지에 관한 실시예들을 이하에서 설명한다.
도 7에 예시된 실시예에 따르면, 트랜지스터 소자는 복수의 세장형 게이트 전극(33)을 포함한다. 도 7은 수평 단면 평면에서의 반도체 본체(100)의 수평 단면도를 도시한다. 이들 게이트 전극(33)의 위치에 대한 게이트 러너(10) 및 게이트 패드(20)의 위치가 도 7에서는 점선으로 예시된다. 세장형 게이트 전극(33)들은 각각 2개의 길이방향 단부를 갖고, 각 게이트 전극(33)의 적어도 하나의 길이방향 단부와 게이트 러너(10)는 중첩된다. 즉, 수직 방향에 있어서, 게이트 전극(33)들 각각의 적어도 하나의 길이방향 단부는 게이트 러너(10)보다 아래에 위치되며 도전성 플러그(44)를 통해 게이트 러너(10)에 연결될 수 있다. "수직 방향(vertical direction)"은 도 7에 도시된 수평 단면 평면에 수직한 방향이다.
도 7에 도시된 실시예에 있어서는, 각 게이트 전극(33)의 2개의 길이방향 단부 각각과 게이트 러너(10)가 중첩되며, 이들 길이방향 단부들은 각각 도전성 플러그(44)를 통해 게이트 러너(10)에 연결된다. 도 7에 도시된 실시예에서는, 이들 도전성 플러그의 위치가 검은색 직사각형으로 예시된다. 도 7은 반도체 본체(100)에서의 게이트 전극(33)들 만을 예시한다는 점에 유의해야 한다. 반도체 본체(100) 및 트랜지스터 셀의 능동 소자 영역으로부터 유전식으로 절연되는 게이트 유전체는 도시되지 않는다. 본 명세서에서는 이들 특징을 아래에서 더 설명한다.
도 8은, 하나의 게이트 전극(33)의 길이방향 단부를 통해 절단한 단면 평면 f-f에서, 도 7에 도시된 트랜지스터 소자의, 하나의 접촉 플러그(44) 및 게이트 러너(10)를 통한 수직 단면도를 도시한다. 도 8을 참조하면, 게이트 전극(33)은 반도체 본체(100)의 제1 표면(101)으로부터 반도체 본체(100) 내로 연장되는 트렌치에 위치된다. 도 7을 참조하여 설명한 수직 방향은 반도체 본체(100)의 제1 표면(101)에 수직한 방향이다. 반도체 본체(100)의 내부에서는, 게이트 전극(33)이 게이트 유전체(34)에 의해 반도체 본체(100)의 반도체 재료로부터 유전식으로 절연된다. 반도체 본체(100)는, 예를 들어, 실리콘(Si), 실리콘 카바이드(SiC), 갈륨 비소(GaAs), 질화 갈륨(GaN) 등과 같은 종래의 반도체 재료를 포함할 수 있다.
도 8을 참조하면, 반도체 본체(100)의 제1 표면(101)의 상부에는 절연층(51)이 형성되고, 이 절연층(51) 상에 게이트 러너(10)가 형성된다. 도 8에서는, 절연층(51)이 하나의 층으로서 개략적으로 예시되어 있지만, 이는 단지 실시예일 뿐이다. 이 절연층(51)은 몇 개의 하위층을 포함할 수 있다. 또한, 이 절연층(51)에는 금속화층들이 형성될 수 있다. 접촉 플러그(44)는, 게이트 전극(33)을 게이트 러너(10)에 연결하기 위해 게이트 전극(33)으로부터 수직 방향으로 게이트 러너(10)의 제1 금속선(11)까지 연장되는 와이어로 배치된다.
도 9는 다른 실시예에 따른 트랜지스터 소자를 예시한다. 이 실시예에 있어서, 트랜지스터 소자는 격자 형상 및 복수의 길이방향 단부를 갖는 하나의 게이트 전극(33)만을 포함한다. 이 실시예에 있어서는, 게이트 러너(10) 및 게이트 패드(20)가 이들 길이방향 단부들 각각과 중첩되며, 즉, 길이방향 단부들은 각각 게이트 러너(10) 또는 게이트 패드(20)보다 아래에 위치된다. 도 9에 도시된 실시예에 있어서는, 게이트 러너(10)의 제1 섹션(101)에 의해 중첩되는 게이트 전극(33)의 길이방향 단부들만이 게이트 러너(10)에 연결된다. 즉, 게이트 패드(20)에 의해, 그리고 게이트 러너(10)의 제2 섹션(102)들에 의해 중첩되는 해당 길이방향 단부들은 게이트 러너(10)에 직접적으로 연결되지 않는다. "직접적으로 연결되지 않는다(not directly connected)"는 것은 길이방향 단부와 게이트 러너(10) 사이에 접촉 플러그가 없다는 것을 의미한다. 그러나, 이들 길이방향 단부는 게이트 전극(33)의 섹션들 및 다른 길이방향 단부들을 통해 게이트 러너에 간접적으로 연결된다.
도 10에 예시된 다른 실시예에 따르면, 게이트 러너(10)의 제1 섹션(101)에 의해 중첩되는 길이방향 단부들 중 일부만이 접촉 플러그(44)에 의해 게이트 러너(10)에 직접 연결된다. 도 10에 도시된 실시예에 있어서는, 하나 걸러마다의 길이방향 단부만이 게이트 러너(10)에 연결된다. 그러나, 이는 단지 실시예일 뿐이다.
적어도 하나의 게이트 전극(33)은 트랜지스터 소자의 적어도 하나의 트랜지스터 셀에 인접하거나 또는 그 일부분이다. 이러한 트랜지스터 셀의 실시예들은 도 11 내지 도 13에 예시된다. 이들 도면은 각각 도 7 내지 도 10에 예시된 어느 하나의 단면 평면 C-C에서의 트랜지스터 소자의 수직 단면도를 도시한다. 이들 도면 각각에서는, 몇 개의 트랜지스터 셀(30)이 도시된다.
도 11 내지 도 13을 참조하면, 각 트랜지스터 셀(30)은 소스 영역(31), 본체 영역(32), 드리프트 영역(35), 및 드레인 영역(36)을 포함하고, 본체 영역(32)은 드리프트 영역(35)을 소스 영역(31)으로부터 분리한다. 또한, 각 트랜지스터 셀(30)은 적어도 하나의 게이트 전극(33)의 섹션을 포함하고, 본체 영역(32)은 게이트 전극(33)의 이 섹션에 인접하며 게이트 유전체(34)에 의해 게이트 전극(33)으로부터 유전식으로 절연된다. 종래의 형태에 있어서는, 적어도 하나의 게이트 전극(33)이 소스 영역(31)과 드리프트 영역(35) 사이의 본체 영역(32)에서 전도성 채널을 제어하는 역할을 한다.
각 트랜지스터 셀(30)의 소스 영역(31) 및 본체 영역(32)은, 트랜지스터 소자의 소스 노드(S)를 형성하거나 또는 소스 노드(S)에 전기적으로 연결되는 금속화부(41)에 전기적으로 연결된다. 이 금속화부(41)를 소스 금속화부라고 할 수도 있다. 적어도 하나의 게이트 전극(33)은, 게이트 러너(10)(도 11 및 도 12에는 도시되지 않음)가 배치되는 상부 상의 동일 절연층일 수 있는 절연층(51)(도 8 참조)에 의해 소스 금속화부(41)로부터 유전식으로 절연된다. 소스 금속화부(41)는 접촉 플러그(42)를 통해 소스 영역(31) 및 본체 영역(32)에 전기적으로 연결된다. 이 접촉 플러그(42)는 소스 영역(31) 및 본체 영역(32)에 전기적으로(저항으로) 연결된다.
도 11 내지 도 13을 참조하면, 각 트랜지스터 셀(30)의 드리프트 영역(35) 및 드레인 영역(36)은 개개의 트랜지스터 셀에 대하여 공통인 반도체 영역들에 의해 형성될 수 있다. 드레인 영역(36)은 추가적인 금속화부(43)에 인접할 수 있다. 이 추가적인 금속화부는 드레인 노드(D)를 형성하거나 또는 드레인 노드(D)에 연결되고, 드레인 금속화부라고 할 수 있다. 도 11 및 도 12에 예시된 실시예들에 있어서, 소스 금속화부(41) 및 드레인 금속화부는 반도체 본체(100)의 대향하는 측면들에 배치된다.
도 12 및 도 13에 도시된 트랜지스터 셀(30)들은, 드리프트 영역(35)에 인접하는 필드 전극(37) 및 필드 전극(37)을 드리프트 영역(35)으로부터 유전식으로 절연하는 필드 전극 유전체(38)를 추가로 포함한다는 점에서, 도 11에 도시된 트랜지스터 셀들과 다르다. 일 실시예에 따르면, 필드 전극(37)은 소스 금속화부(41) 또는 소스 노드(S)에 전기적으로 연결된다.
도 12에 예시된 실시예에 있어서는, 필드 전극(37)이 게이트 전극(33)보다 아래의 게이트 전극(33)과 동일한 트렌치에 배치된다. 수평 평면에 있어서, 필드 전극(37)은 게이트 전극(33)과 동일한 형상을 가지므로, 게이트 전극(33)이 세장형일 경우(도 7에 예시된 바와 같음)에는 세장형으로 되거나 또는 게이트 전극(33)이 격자형일 경우(도 9 및 도 10에 예시된 바와 같음)에는 격자형으로 된다.
또한, 필드 전극(37)은 도 12에 예시된 것과는 다른 수직 평면에서 소스 금속화부(41) 또는 소스 노드(S)에 전기적으로 연결된다. 세장형 게이트 전극(33) 및 세장형 필드 전극의 경우, 예를 들어, 게이트 전극(33)은, 도 10에 예시된 것과 유사하게, 게이트 전극(33) 및 필드 전극(37)을 수용하는 세장형 트렌치의 일 단부에서 게이트 러너(10)에 연결될 수 있다. 필드 전극(37)은 반도체 본체(100)의 표면까지 연장될 수 있고 세장형 트렌치의 대향 단부에서 소스 금속화부(41)에 연결될 수 있다. 대안으로서, 각 세장형 트렌치는 2개의 세장형 게이트 전극(33)을 포함하고, 이들 세장형 전극은 각각 게이트 러너(10)보다 아래로 연장되고 세장형 트렌치의 각 단부에서 게이트 러너(10)에 연결된다. 이 실시예에 있어서, 필드 전극(37)은 반도체 본체(100)의 표면까지 연장될 수 있고, 2개의 게이트 전극 사이에서, 즉 게이트 전극(33)들이 게이트 러너(10)에 연결되는 대향 단부들 사이의 위치에서 소스 금속화부(41)에 연결될 수 있다.
소스 금속화부에 필드 전극(37)을 연결하는 이들 실시예는 격자형 게이트 전극(33) 및 격자형 필드 전극(37)에 균등하게 적용될 수 있다. 즉, 게이트 전극(33)이 게이트 러너(10)에 연결되는 격자형 트렌치의 단부들, 및 필드 전극(37)이 반도체 본체(100)의 표면까지 연장되며 소스 금속화부에 연결되는 다른 단부들이 존재할 수 있다. 대안으로서, 필드 전극(37)은 트렌치의 단부들로부터 이격되는 소스 금속화부에 연결된다.
도 13a 및 도 13b를 포함하는 도 13은 다른 실시예에 따른 필드 전극(37)을 갖는 트랜지스터 셀(30)들을 도시한다. 도 13a는 몇 개의 트랜지스터 셀(30)의 수직 단면도를 도시하고, 도 13b는 본체 영역(32)을 통해 절단한 단면 평면에서의 수평 단면도를 도시한다. 도 13a 및 도 13b에 도시된 실시예에 있어서, 각 트랜지스터 셀(30)의 필드 전극(37)은, 제1 표면(101)에 평행한 방향인, 반도체 본체(100)의 측면 방향으로 게이트 전극(33)으로부터 이격된다. 필드 전극(37)들은 각각 소스 금속화부(41)의 접촉 플러그(42)에 연결되고, 접촉 플러그(42)는, 도 11 및 도 12에 예시된 실시예에서와 마찬가지로, 각각의 트랜지스터 셀(30)의 소스 및 본체 영역(31, 32)에 더 연결된다.
개개의 트랜지스터 셀(30)의 게이트 전극(33)들은 하나의 격자형 전극으로 형성될 수 있다. 이는, 도 13a에 도시된 단면 평면 F-F에서의 트랜지스터 소자의 수평 단면도를 예시하는 도 13b에 예시된다. 이 실시예에 있어서, 필드 전극(37)들은 니들형(needle-shaped) 전극이다. 단지 예시의 목적상, 이들 니들형 필드 전극(37)은 도 13b에 예시된 실시예에서는 원형 단면을 갖는 것으로 묘사된다. 그러나, 이는 단지 실시예일 뿐이며, 직사격형 또는 다각형 단면과 같은 다른 단면이 구현될 수 있음은 물론이다.
다른 실시예에 따르면, 도 13a에 도시된 유형의 트랜지스터 소자에 있어서, 트랜지스터 셀들의 게이트 전극들은 도 9에 예시된 바와 같이 세장형 전극이다. 이 실시예에 있어서, 필드 전극(37)들은 도 13b에 도시된 유형의 니들형 전극일 수 있거나, 또는 게이트 전극(33)들에 평행한 세장형 전극(도시되지 않음)일 수 있다.
도 11 내지 도 13에 도시된 트랜지스터 셀(30)들 각각에 있어서, 소스 영역(31) 및 드리프트 영역(35)은 제1 도핑 타입의 반도체 영역이고, 본체 영역(32)은 제1 도핑 타입과는 상보적인 제2 도핑 타입의 반도체 영역이다. 트랜지스터 소자는 n-타입 트랜지스터 소자 또는 p-타입 트랜지스터 소자로 구현될 수 있다. n-타입 트랜지스터 소자에 있어서는, 제1 도핑 타입이 n-타입이고 제2 도핑 타입이 p-타입이다. p-타입 트랜지스터 소자에 있어서는, 제1 도핑 타입이 p-타입이고 제2 도핑 타입이 n-타입이다. 또한, 트랜지스터 소자는 MOSFET 또는 IGBT로서 구현될 수 있다. MOSFET에 있어서는, 드레인 영역(36)이 제1 도핑 타입, 즉 소스 영역(31) 및 드리프트 영역(35)과 동일한 도핑 타입을 갖고, IGBT에 있어서는, 드레인 영역(36)이 제2 도핑 타입, 즉 소스 영역(31) 및 드리프트 영역(35)의 도핑 타입과는 상보적인 도핑 타입을 갖는다.
도 11 내지 도 13에 예시되는 트랜지스터 셀(30)들은 트렌치 트랜지스터 셀이다. 즉, 적어도 하나의 게이트 전극(33)이 반도체 본체(100)의 표면(101)으로부터 반도체 본체(100) 내로 연장되는 트렌치에 배치된다. 그러나, 트랜지스터 셀(30)들을 트렌치 트랜지스터 셀로서 구현하는 것은 단지 하나의 실시예일 뿐이다. 다른 실시예(도시되지 않음)에 따르면, 트랜지스터 셀(30)들은, 반도체 본체(100)의 표면(101)의 상부에 게이트 전극이 배치되는 평면 트랜지스터 셀로서 구현된다.
일 실시예에 따르면, 적어도 하나의 게이트 전극(33)은, 예를 들어, 텅스텐(W)과 같은 금속을 포함하거나, 또는 심지어 해당 금속으로 구성된다. 일 실시예에 따르면, 게이트 전극(33)은 게이트 유전체(34)와 접촉하는 질화 티탄(TiN)층 및 TiN층 상부의 텅스텐(W)층을 포함한다. 금속을 사용하면, 아래에 설명되는 이유에 대하여 바람직할 수 있는, 적어도 하나의 게이트 전극(33)의 매우 낮은 옴 저항이 제공된다.
앞서 설명한 트랜지스터 소자에 있어서는, 복수의 트랜지스터 셀(30)이 병렬로 연결된다. 즉, 이들 트랜지스터 셀의 소스 영역(31)들은 소스 노드(S)에 연결되고, 공통 드레인 영역(36)은 드레인 노드(D)에 연결되고, 적어도 하나의 게이트 전극(33)은 게이트 노드(G)에 연결된다. 이 트랜지스터 소자의 등가의 회로도는 도 13에 예시되며, 해당 도면에서는, 단지 예시의 목적상, 복수의 트랜지스터 셀 중 3개의 트랜지스터 셀(301, 302, 30n)이 도시된다. 단지 예시의 목적상, 트랜지스터 소자가 MOSFET인 것으로 상정되므로, 도 13에 도시된 회로도에 있어서는, 트랜지스터 셀(301, 302, 30n) 각각이 MOSFET의 회로 기호로 표현된다. 도 13에 도시된 회로도에 있어서, 개개의 트랜지스터 셀(301-30n)의 병렬 연결은, 개개의 트랜지스터 셀(301-30n)의 소스 노드(S1-Sn)가 트랜지스터 소자의 소스 노드(S)에 연결되고, 개개의 트랜지스터 셀의 드레인 노드(D1-Dn)가 공통 드레인 노드(D)에 연결되는 것으로 표현된다. 개개의 트랜지스터 셀의 소스 노드(S1-Sn)는 트랜지스터 셀의 소스 영역(도 11 및 도 12의 31)에 의해 형성되고, 드레인 노드(D1-Dn)는 트랜지스터 셀의 드레인 영역(36)(또는 공통 드레인 영역)에 의해 형성된다. 도 13에 도시된 트랜지스터 소자의 게이트 노드(G)는 게이트 패드(20)에 의해 형성된다.
트랜지스터 소자는 반도체 본체(100)가 배치되는 하우징(패키지)을 포함할 수 있다. 이 경우, 게이트 패드(20), 소스 금속화부(41) 및 드레인 금속화부(43)는 단자들에 연결될 수 있지만, 하우징 외부에서 액세스 가능하다. 그러나, 이러한 하우징 및 단자들이 도면에는 예시되어 있지 않다.
도 14를 참조하면, 트랜지스터 셀(301-30n) 각각은 게이트 노드(G1-Gn)를 포함한다. 이하에서는 이들 게이트 노드(G1-Gn)를 내부 게이트 노드라고 한다. 이들 게이트 노드(G1-Gn)는 개개의 트랜지스터 셀의 본체 영역(도 11 및 도 12에서의 32)에 인접하는 적어도 하나의 게이트 전극(33)의 해당 섹션들에 의해 형성된다. 이들 내부 게이트 노드(G1-Gn)는 트랜지스터 소자의 (공통) 게이트 노드(G)에 전기적으로 연결된다. 게이트 노드(G)와 트랜지스터 셀(301-30n)의 각각의 게이트 노드(G1-Gn) 사이의 도전성 경로는 2개의 저항, 즉 제1 저항(R102) 및 제2 저항(R301-R30n)으로 세분될 수 있는 전기 저항을 갖는다. 제1 저항(R102)은 게이트 러너(10)의 적어도 하나의 제2 섹션(102)에 의해 형성되며 게이트 노드(G)와 각각의 내부 게이트 노드(G1-Gn) 사이에 존재한다. 제2 저항(R301-R30n)은 게이트 러너(10)의 해당 섹션들, 및 게이트 러너(10)의 적어도 하나의 제2 섹션(102)과 각각의 트랜지스터 셀(301-30n)의 게이트 전극 섹션 사이에 배치되는 적어도 하나의 게이트 전극(33)에 의해 형성된다. 이들 제2 저항(R301-R30n)은 개개의 트랜지스터 셀마다 서로 다를 수 있다. 기본적으로, 제1 게이트 러너 섹션(101) 및 적어도 하나의 게이트 전극(33)을 따르는, 제2 게이트 러너 섹션(102)과 각각의 트랜지스터 셀(301-30n)의 내부 게이트 노드(G1-Gn) 사이의 거리가 길수록, 연관된 제2 저항(R301-R30n)이 커진다.
도 14를 참조하면, 각 트랜지스터 셀(301-30n)은 내부 게이트 노드(G1-Gn)와 각각의 소스 노드(S1-Sn) 사이에 커패시턴스(C301-C30n)를 갖는다. 이 커패시턴스(C301-C30n)는, 이하에서는 게이트-소스 커패시턴스(C301-C30n)라고 하고, 도 14에서는 내부 게이트 노드(G1-Gn)와 각각의 소스 노드(S1-Sn) 사이에 연결되는 커패시터에 의해 나타내진다. 트랜지스터 셀(301-30n)은 드레인 노드(D1-Dn)와 소스 노드(S1-Sn) 사이에서 전류를 전도할 수 있는 온-상태, 또는 차단하는 오프-상태의 어느 하나의 상태로 된다. 트랜지스터 셀(301-30n)은 각각의 게이트-소스 커패시턴스(C301-C30n)를 가로지르는 전압(VGS1-VGSn)에 따라 온-상태 또는 오프-상태가 된다. 이하에서는, 이 전압을 게이트-소스 전압이라고 한다. 트랜지스터 셀(301-30n)은, 각각의 게이트-소스 전압(VGS1-VGSn)이 임계 전압보다 높게, 그 게이트-소스 커패시턴스(C301-C30n)가 충전되었을 때 온-상태가 되고, 트랜지스터 셀(301-30n)은 게이트-소스 전압(VGS1-VGSn)이 임계 전압보다 낮을 때 오프-상태가 된다. "임계 전압(threshold voltage)"은 개개의 트랜지스터 셀(301-30n)의 특정 설계에 의존한다. 일 실시예에 따르면, 개개의 트랜지스터 셀(301-30n)의 임계 전압들은 본질적으로 동일하다.
트랜지스터 소자는 게이트 노드(G)와 소스 노드(S) 사이의 구동 전압(외부 게이트 전압이라고 할 수도 있음)(VGS)에 의해 제어된다. 이 구동 전압(VGS)은 기본적으로 개개의 트랜지스터 셀(301-30n)의 게이트-소스 전압(VGS1-VGSn) 및, 그에 따른 트랜지스터 셀(301-30n)의 동작 상태를 규정하고, 트랜지스터 셀(301-30n)은 구동 전압(VGS)이 트랜지스터 셀(301-30n)의 임계 전압보다 낮을 때 오프-상태가 되고, 트랜지스터 셀(301-30n)은 구동 전압(VGS)이 트랜지스터 셀(301-30n)의 임계 전압보다 높을 때 온-상태가 된다. 이하에서는, 임계 전압보다 높은 구동 전압(VGS)의 전압 레벨을 온-레벨이라고 하고, 임계 전압보다 낮은 구동 전압(VGS)의 전압 레벨을 오프-레벨이라고 한다.
구동 전압(VGS)이 오프-레벨에서 온-레벨로 변화될 때의 또는 그 반대로 될 때의 시간 인스턴스와, 그에 상응하여 트랜지스터 셀의 동작 상태가 변화될 때의 시간 인스턴스 사이에는, 필연적으로 지연 시간이 존재한다. 이 지연 시간은 게이트 노드(G)와 내부 게이트 노드(G1-Gn) 사이의 저항(R102, R301-R30n), 및 로우패스 필터의 효과를 갖는 게이트-소스 커패시턴스(C301-C30n)에 기인한다. 트랜지스터 소자가 스위치 온 또는 오프될 때 전류 필라멘트화(current filamentation)를 회피하기 위해서는, 개개의 트랜지스터 셀들이 본질적으로 동시에 스위치 온 또는 스위치 오프되는 것이 바람직할 수 있다. 트랜지스터 셀(301-30n)이 본질적으로 동일한 게이트-소스 커패시턴스를 갖는다고 가정하면, 이는 개개의 트랜지스터 셀(301-30n)의 게이트 저항들이 본질적으로 동일하도록 게이트 러너(10) 및 적어도 하나의 게이트 전극(33)을 구현함으로써 얻어질 수 있다. 일 실시예에 따르면, "본질적으로 동일하다(essentially the same)"는 것은 이들 게이트 저항 각각이 평균 게이트 저항에서 10% 미만 또는 심지어 5% 미만으로 벗어난다는 것을 의미하고, 즉,
Figure 112019019573515-pat00008
여기서, Rgi는 임의의 하나의 트랜지스터 셀(301-30n)의 게이트 저항을 나타내고, RgAVG는 평균 저항을 나타낸다. 하나의 트랜지스터 셀의 게이트 저항(Rgi)은 다음 식에 의해 주어지며
Figure 112019019573515-pat00009
평균 게이트 저항(RgAVG)은 다음 식에 의해 주어진다
Figure 112019019573515-pat00010
방정식 (1)은, 제2 게이트 러너 섹션(102)과 내부 게이트 노드(G1-Gn) 사이의 저항(R301-R30n)을 고려해서, 제2 게이트 러너 섹션(102)을 적절히 설계함으로써 충족될 수 있다. 이것은 이하에서 실시예를 통해 설명된다.
실시예에 있어서, 게이트 전극(33)은 도 9를 참조하여 설명한 유형의 격자형 전극이고, 예를 들어, 텅스텐(W)과 같은 금속을 포함한다. 또한, 트랜지스터 셀들이 통합되는 영역인 활성 영역의 크기는 30 제곱 밀리미터(㎟)이므로, 게이트 러너(10)의 전체 길이(게이트 패드(20)의 한 변으로부터 게이트 패드(20)의 다른 변까지의 활성 영역 주변의 길이임)는 약 22㎜(
Figure 112019019573515-pat00011
)이다. 또한, 제1 게이트 러너 섹션(101)은 제1 금속선으로서 7.5 제곱 마이크로미터(㎛2)의 단면적을 갖는 텅스텐층 및 제2 금속선(12)으로서 125 제곱 마이크로미터(㎛2)의 단면적을 갖는 알루미늄-구리 합금층을 포함한다. 이 경우, 도 14를 참조하여 설명한 저항(R301-R30n)과 동등한 저항은 약 0.15Ω과 0.5Ω 사이에서 변화된다. 이들 저항의 평균은 약 0.33Ω이므로, 개개의 저항은 평균 저항에서 54%까지 벗어난다.
예를 들어, 게이트 러너(10)가 제2 게이트 러너 섹션의 저항(R102)이 3.3Ω이 되도록 구현되면, 개개의 트랜지스터 셀의 게이트 저항(Rgi)이 3.45Ω과 3.8Ω 사이에서 변화되고, 평균 게이트 저항(RgAVG)이 약 3.63Ω이 되므로, 개개의 게이트 저항(Rgi)은 평균 게이트 저항에서 5% 미만으로 벗어난다. 저항(R102)=3.3Ω은, 예를 들어, 게이트 러너(10)를 도 1에 예시된 것처럼 2개의 게이트 러너 섹션(102)을 갖도록 구현함으로써 얻어질 수 있고, 이들 제2 게이트 러너 섹션(102) 각각은 약 0.9 밀리미터의 길이(l102)를 갖고 제1 금속선(11)만을 포함하며, 제1 금속선(11)은 7.5 제곱 마이크로미터(㎛2)의 단면적을 갖고 텅스텐(W)으로 구성된다. "제2 게이트 러너 섹션(102)의 길이"는 게이트 패드(20)로부터 제1 게이트 러너 섹션(101)으로의 방향에 있어서의 제2 게이트 러너 섹션(102)의 크기이다. 제2 게이트 러너 섹션(102)의 길이(l102) 및 제1 금속선(11)의 단면적을 변경함으로써, 저항(R102)이 넓은 범위 내에서 변화될 수 있으므로, 특히 3.3Ω보다 훨씬 큰 저항(R102)이 얻어질 수 있다는 점에 유의해야 한다.
제2 게이트 러너 섹션(102)은 개개의 트랜지스터 셀(301-30n)의 게이트 저항(Rg1-Rgn)의 균형을 잡는 데 사용될 수 있을 뿐만 아니라, 트랜지스터 소자의 스위칭 속도를 조정하는 데에도 사용될 수 있다. 기본적으로, 스위칭 속도는 게이트 저항(Rg1-Rgn)이 증가함에 따라 감소되고, 이러한 게이트 저항(Rg1-Rgn)의 증가는 제2 게이트 러너 섹션(102)을 적절히 설계함으로써, 특히 적어도 하나의 제2 게이트 러너 섹션(102)의 길이 및 제1 금속선(11)의 단면적을 적절히 설계함으로써 얻어질 수 있다.
도 15a 및 도 15b는 게이트 러너(10) 및 게이트 패드(20)를 형성하는 방법의 일 실시예를 예시한다. 이들 도면 각각은 개개의 방법 단계들 도중의 또는 이후의 반도체 본체(100)의 일 섹션의 평면도를 도시한다.
도 15a를 참조하면, 방법은 제1 금속층(201)이 게이트 러너(10)의 제1 금속선(11) 및 게이트 패드(20)의 제1 (금속)층(21)을 형성하도록 반도체 본체(100)의 상부에 제1 금속층(201)을 형성하는 단계를 포함한다. "반도체 본체(100)의 상부에" 제1 금속층(201)을 형성하는 단계는 반도체 본체(100)의 표면 상에 형성되는 절연층 또는 패시베이션층의 상부에 제1 금속층(201)을 형성하는 단계를 포함할 수 있다. 제1 금속층(201)을 형성하는 단계는 등각 증착 공정(conformal deposition process)을 포함할 수 있다.
도 15b를 참조하면, 방법은 제1 금속층(201)의 상부에 제2 금속층(202)을 형성하는 단계를 더 포함하고, 제2 금속층(202)은 게이트 러너(10)의 제2 금속선(12) 및 게이트 패드의 제2 (금속)층(22)을 형성한다. 단지 예시의 목적상, 도 14b에 도시된 실시예에 있어서는, 제2 금속층(202)이 제2 게이트 러너 섹션(102)에서는 생략되도록 제조된다. 그러나, 이는 단지 실시예일 뿐이다. 일반적으로, 제2 금속층(202)은, 적어도 하나의 제2 게이트 러너 섹션(102)에서의 제2 금속층(202)의 단면적이 제1 게이트 러너 섹션(101)에서의 제2 금속층(202)의 단면적의 50% 미만이 되도록 제조된다. 도 15a 및 도 15b를 참조하여 설명한 방법에 있어서는, 적어도 하나의 제2 게이트 러너 섹션(102)의 저항이 제1 금속층(201) 및 제2 금속층(202)을 패터닝함으로써 용이하게 조정될 수 있다.

Claims (15)

  1. 트랜지스터 소자로서,
    적어도 하나의 게이트 전극(33);
    상기 적어도 하나의 게이트 전극(33)에 연결되며 반도체 본체(100)의 상부에 배치되는 게이트 러너(10); 및
    상기 반도체 본체(100)의 상부에 배치되며 상기 게이트 러너(10)에 전기적으로 연결되는 게이트 패드(20)를 포함하고,
    상기 게이트 러너(10)는:
    제1 금속선(11) 및 상기 제1 금속선(11)의 상부 상의 제2 금속선(12);
    제1 게이트 러너 섹션(101) 및 적어도 하나의 제2 게이트 러너 섹션(102)을 포함하고;
    상기 적어도 하나의 제2 게이트 러너 섹션(102)은 상기 제1 게이트 러너 섹션(101)과 상기 게이트 패드(20) 사이에 배치되고;
    상기 적어도 하나의 제2 게이트 러너 섹션(102)에서의 상기 제2 금속선(12)의 단면적은 상기 제1 게이트 러너 섹션(101)에서의 상기 제2 금속선(12)의 단면적의 50% 미만인
    트랜지스터 소자.
  2. 제1항에 있어서,
    상기 적어도 하나의 제2 게이트 러너 섹션(102)에서는 상기 제2 금속선(12)이 생략되는
    트랜지스터 소자.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 금속선(11)의 단면적은 상기 제1 게이트 러너 섹션(101)에서보다 상기 적어도 하나의 제2 게이트 러너 섹션(102)에서 더 작은
    트랜지스터 소자.
  4. 제1항 또는 제2항에 있어서,
    상기 제1 금속선(11)의 높이(h111, h112)는 상기 제1 게이트 러너 섹션(101) 및 상기 적어도 하나의 제2 게이트 러너 섹션(102)에서 본질적으로 동일한
    트랜지스터 소자.
  5. 제1항 또는 제2항에 있어서,
    상기 제1 금속선(11)은 텅스텐(W)을 포함하는
    트랜지스터 소자.
  6. 제1항 또는 제2항에 있어서,
    상기 제2 금속선(12)은 알루미늄 구리 합금(AlCu)을 포함하는
    트랜지스터 소자.
  7. 제1항 또는 제2항에 있어서,
    상기 반도체 본체(100)에 통합되는 소스 영역(31) 및 본체 영역(32)을 각각 포함하는 복수의 트랜지스터 셀(30)을 더 포함하고,
    상기 본체 영역(32)은 상기 적어도 하나의 게이트 전극(33)에 인접하며 게이트 유전체(34)에 의해 상기 적어도 하나의 게이트 전극(33)으로부터 유전식으로 절연되는
    트랜지스터 소자.
  8. 제1항 또는 제2항에 있어서,
    상기 적어도 하나의 게이트 전극(33)은 복수의 세장형 게이트 전극을 포함하는
    트랜지스터 소자.
  9. 제1항 또는 제2항에 있어서,
    상기 적어도 하나의 게이트 전극(33)은 격자형 게이트 전극을 포함하는
    트랜지스터 소자.
  10. 제1항 또는 제2항에 있어서,
    상기 적어도 하나의 게이트 전극(33)은 금속을 포함하는
    트랜지스터 소자.
  11. 제10항에 있어서,
    상기 금속은 텅스텐(W)을 포함하는
    트랜지스터 소자.
  12. 제1항 또는 제2항에 있어서,
    상기 적어도 하나의 게이트 전극(33)을 상기 게이트 러너(10)에 전기적으로 연결하는 몇 개의 접촉 플러그(44)를 더 포함하는
    트랜지스터 소자.
  13. 제12항에 있어서,
    상기 몇 개의 접촉 플러그(44)는 상기 제1 게이트 러너 섹션(101)에만 연결되는
    트랜지스터 소자.
  14. 방법으로서,
    반도체 본체(100)의 상부에 제1 금속층(201)을 형성― 상기 제1 금속층(201)은 트랜지스터 소자의 게이트 러너(10)의 제1 금속선(11) 및 게이트 패드(20)의 제1 층(21)을 형성함 ―하는 단계; 및
    상기 제1 금속층(201)의 상부에 제2 금속층(202)을 형성― 상기 제2 금속층(202)은 상기 게이트 러너(10)의 제2 금속선(12) 및 상기 게이트 패드(20)의 제2 층(22)을 형성함 ―하는 단계를 포함하고,
    상기 제2 금속층(202)을 형성하는 단계는, 적어도 하나의 제2 게이트 러너 섹션(102)에서의 상기 제2 금속층(202)의 단면적이 제1 게이트 러너 섹션(101)에서의 상기 제2 금속층(202)의 단면적의 50% 미만이 되도록 상기 제2 금속층(202)을 형성하는 단계를 포함하고,
    상기 적어도 하나의 제2 게이트 러너 섹션(102)은 상기 제1 게이트 러너 섹션(101)과 상기 게이트 패드(20) 사이에 배치되는
    방법.
  15. 제14항에 있어서,
    상기 적어도 하나의 제2 게이트 러너 섹션(102)에서의 상기 제2 금속층(202)의 단면적이 상기 제1 게이트 러너 섹션(101)에서의 단면적의 20% 미만이 되도록 상기 제2 금속층(202)을 형성하는 단계는 상기 제2 게이트 러너 섹션(102)에서 상기 제2 금속층(202)을 생략하는 단계를 포함하는
    방법.
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