KR20180121579A - 바이패스된 게이트 구조물을 갖는 트랜지스터 - Google Patents

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KR20180121579A
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Abstract

트랜지스터 디바이스는, 제1 방향으로 연장되는 소스 컨택트, 소스 컨택트에 인접하여 제1 방향으로 연장되는 게이트 핑거, 및 게이트 핑거에 인접한 드레인 컨택트를 포함하고, 여기서, 게이트 핑거는 드레인 컨택트와 소스 컨택트 사이에 있다. 이 디바이스는, 제1 방향으로 연장되는 게이트 점퍼, 게이트 점퍼 및 게이트 핑거에 접속된 게이트 버스, 및 게이트 버스로부터 제1 방향으로 이격되고 게이트 점퍼를 게이트 핑거에 접속하는 게이트 신호 분배 바를 더 포함한다.

Description

바이패스된 게이트 구조물을 갖는 트랜지스터
본 명세서에서 설명되는 발명의 개념은 마이크로전자 디바이스에 관한 것으로, 더 구체적으로는 단위 셀-기반 구조물(unit cell-based structure)을 갖는 고전력, 고주파 트랜지스터 디바이스에 관한 것이다.
무선 주파수(500MHz), S-대역(3GHz) 및 X-대역(10GHz) 등의 고주파수에서 동작하면서 고전력 처리 능력을 요구하는 전기 회로가 최근에 더욱 널리 보급되고 있다. 고전력, 고주파 회로의 증가로 인해, 무선 주파수 이상에서 신뢰성 있게 동작할 수 있는 동시에 더 높은 전력의 부하를 처리할 수 있는 트랜지스터에 대한 요구가 대응적으로 증가했다.
증가된 출력 전력을 제공하기 위해, 더 큰 게이트 주변부를 갖는 트랜지스터가 개발되었다. 트랜지스터의 유효 게이트 주변부를 증가시키기 위한 한 기술은 병렬로 접속된 복수의 트랜지스터 셀을 제공하는 것이다. 예를 들어, 고전력 트랜지스터는, 도 1에 나타낸 바와 같이, 각각의 길쭉한 소스 및 드레인 컨택트들(elongated source and drain contacts) 사이에서 병렬로 연장되는 복수의 게이트 핑거(gate finger)를 포함할 수 있다.
특히, 도 1은 반도체 구조물(20) 상에 게이트 패드(12), 소스 패드(22) 및 드레인 패드(32)를 포함하는 종래의 트랜지스터 구조물(10)의 금속 레이아웃을 나타낸다. 게이트 패드(12)는, 제1 방향(예를 들어, 도 1에 표시된 y-방향)으로 평행하게 연장되는 복수의 게이트 핑거(16)에 게이트 버스(14)에 의해 접속된다. 소스 패드(22)는 소스 버스(24)를 통해 복수의 병렬 소스 컨택트(26)에 접속되고, 드레인 패드(32)는 드레인 버스(34)를 통해 복수의 드레인 컨택트(36)에 접속된다. 각각의 게이트 핑거(16)는 한 쌍의 인접한 소스 및 드레인 컨택트들(26, 36) 사이에서 y-방향을 따라 연장된다. 트랜지스터(10)의 단위 셀은 박스(40)에 도시되어 있고, 인접한 소스 및 드레인 컨택트들(26, 36) 사이에서 연장되는 게이트 핑거(16)를 포함한다. 게이트 길이는 x-방향으로의 게이트 금속화(gate metallization)의 치수인 반면, 게이트 폭은 소스 및 드레인 컨택트들(26, 36)이 y-방향에서 중첩되는 거리이다. 즉, 게이트 핑거(16)의 "폭"이란, 인접한 소스/드레인 컨택트들(26, 36)에 평행하게 연장되는 게이트 핑거(16)의 치수를 말한다. 디바이스의 게이트 주변부(gate periphery)란, 디바이스(10)의 각각의 게이트 핑거(16)에 대한 게이트 폭들의 합을 말한다.
단위 셀들을 추가하는 것 이외에, 다중-셀 트랜지스터 디바이스의 게이트 주변부는, 게이트 핑거를 더 넓게(즉, y-방향으로 더 길게) 함으로써 증가될 수 있다. 그러나, 디바이스의 게이트 핑거가 더 넓어짐에 따라, 디바이스의 고주파 성능이 악영향을 받을 수 있다. 또한, 게이트 핑거를 넓게 만드는 것은 전형적으로, 게이트 핑거가 증가된 전류 밀도를 처리해야 하고, 이것은 게이트 핑거 금속화의 일렉트로 마이그레이션(electromigration)을 야기할 수 있다는 것을 의미한다.
일부 실시예에 따른 트랜지스터 디바이스는, 제1 방향으로 연장되는 소스 컨택트, 소스 컨택트에 인접하여 제1 방향으로 연장되는 게이트 핑거, 및 게이트 핑거에 인접한 드레인 컨택트를 포함하고, 게이트 핑거는 드레인 컨택트와 소스 컨택트 사이에 있다. 게이트 패드는 게이트 핑거를 따르는 복수의 지점에서 게이트 핑거에 전기적으로 접속된다.
이 디바이스는, 제1 방향으로 연장되고 게이트 패드에 도전성으로 접속된 게이트 점퍼를 더 포함한다. 게이트 패드는, 게이트 핑거를 따르는 복수의 지점 중 적어도 하나에 게이트 점퍼를 통해 도전성으로 접속된다.
이 디바이스는, 게이트 점퍼 및 게이트 핑거에 접속된 게이트 버스, 및 게이트 버스로부터 제1 방향으로 이격되고 게이트 점퍼를 게이트 핑거에 접속하는 게이트 신호 분배 바(gate signal distribution bar)를 더 포함할 수 있다.
추가 실시예들에 따른 트랜지스터 디바이스는, 게이트 패드, 게이트 핑거 상의 제1 위치에서 게이트 패드와 도전성 접촉하고 제1 방향으로 연장되는 게이트 핑거, 및 게이트 패드와 도전성 접촉하고 제1 방향으로 연장되는 게이트 점퍼를 포함한다. 게이트 점퍼는 제1 위치로부터 이격된 게이트 핑거 상의 제2 위치에서 게이트 핑거에 도전성으로 접속되어, 게이트 패드에서 수신된 게이트 신호가 제1 위치 및 제2 위치에서 게이트 핑거에 인가되게 한다.
추가 실시예들에 따른 트랜지스터 디바이스는, 게이트 버스, 게이트 버스와 접촉하고 제1 방향으로 연장되는 게이트 핑거, 및 게이트 버스와 접촉하고 제1 방향으로 연장되는 게이트 점퍼를 포함하고, 여기서, 게이트 점퍼는, 게이트 버스로부터 제1 방향으로 이격된 게이트 핑거를 따르는 한 위치에서 게이트 핑거와 도전성 접촉한다.
추가 실시예들에 따른 트랜지스터 디바이스는, 기판, 기판 상의 게이트 버스, 및 기판 상의 제1 방향으로 연장되는 제1 및 제2 소스 컨택트 세그먼트들을 포함한다. 제1 및 제2 소스 컨택트 세그먼트들은 갭(gap)에 의해 제1 방향으로 서로 분리되어 있다. 이 디바이스는, 기판 상에 있고 게이트 버스에 접속된 게이트 핑거를 더 포함한다. 게이트 핑거는 소스 컨택트 세그먼트에 인접하여 제1 방향으로 연장된다. 이 디바이스는, 기판 상에 있고 게이트 핑거에 인접한 드레인 컨택트 ―게이트 핑거는 드레인 컨택트와 소스 컨택트 세그먼트들 사이에 있음― , 게이트 버스에 접속된 게이트 점퍼 ―게이트 점퍼는 소스 컨택트 세그먼트 위에 제공되고 제1 방향으로 연장됨―, 및 기판 상에 있고 제1 및 제2 소스 컨택트 세그먼트들 사이의 갭으로부터 게이트 핑거까지 연장되는 게이트 신호 분배 바를 더 포함한다. 게이트 신호 분배 바는 게이트 버스로부터 제1 방향으로 이격된 게이트 신호 분배 지점에서 게이트 핑거와 접촉하고, 게이트 신호 분배 바는 게이트 점퍼에 도전성으로 접속된다.
본 발명의 추가적 이해를 제공하기 위해 포함된 첨부된 도면들은 본 명세서에 통합되어 그 일부를 구성하며, 본 발명의 소정 실시예(들)를 예시한다. 도면들에서:
도 1은 종래의 다중-셀 트랜지스터의 금속 레이아웃의 평면도이다.
도 2는 일부 실시예에 따른 트랜지스터의 금속 레이아웃의 평면도이다.
도 3은 일부 실시예에 따른 트랜지스터의 금속 레이아웃의 부분 등각도(partial isometric view)이다.
도 4는 도 2의 라인 A-A'를 따라 취해진 일부 실시예에 따른 트랜지스터의 금속 레이아웃의 부분 단면도이다.
도 5는 일부 실시예에 따른 트랜지스터의 금속 레이아웃의 한 레이아웃의 평면도이다.
도 6은 일부 실시예에 따른 트랜지스터의 금속 레이아웃의 한 일부의 상세 평면도이다.
도 7은 도 2의 라인 B-B'를 따라 취해진 트랜지스터 디바이스의 단위 셀의 단면도이다.
본 발명의 개념들의 실시예들이 이제, 본 발명의 실시예들이 도시된 첨부 도면들을 참조하여 이하에서 더욱 완전하게 설명될 것이다. 그러나, 본 발명의 개념은 많은 상이한 형태로 구체화될 수 있고, 본 명세서에서 설명된 실시예들로 제한되는 것으로 해석되어서는 안된다. 오히려, 이들 실시예들은, 본 개시내용이 철저하고 완전해지도록, 및 본 발명의 개념의 범위를 본 기술분야의 통상의 기술자에게 충분히 전달할 수 있게 하도록 제공되는 것이다. 유사한 참조 번호는 전체를 통해 유사한 요소를 가리킨다.
본 발명의 개념의 실시예들은 큰 유효 게이트 폭을 갖는 다중-셀 트랜지스터 디바이스를 제공한다. 게이트 신호를 게이트 핑거의 폭을 따른 복수의 위치에서 게이트 핑거에 공급함으로써, 통상적으로 넓은 게이트 핑거와 연관된 고주파 이득 성능 및 일렉트로 마이그레이션 문제가 개선될 수 있다. 일부 실시예에 따르면, 다중-셀 트랜지스터 디바이스의 더 큰 게이트 폭은, 게이트 점퍼로서 역할을 하도록 셀의 소스 영역 위에 제2 금속 층을 추가함으로써 수용될 수 있다. 게이트 점퍼는 게이트 핑거를 따르는 다양한 위치에서 게이트 핑거에 접속되어, 사실상 게이트 핑거를 복수의 세그먼트로 분할한다. 게이트 점퍼는 게이트 패드를 게이트 세그먼트에 접속하는 소스 컨택트 위의 제2 금속 층에 의해 제공될 수 있다. 일부 실시예에서, 게이트 점퍼는, 소스 컨택트 대신 드레인 컨택트 또는 게이트 핑거 위로 연장될 수 있다.
사실상 게이트를 세그먼트들로 분할하고 게이트 점퍼에 의해 세그먼트들 각각에 게이트 신호를 분배함으로써, 디바이스의 이득 성능 및 일렉트로 마이그레이션 문제가 개선될 수 있다.
따라서, 본 발명의 개념의 실시예들은 각각의 게이트에 대해 직렬로 복수의 단위 셀을 정의하는 트랜지스터 레이아웃을 제공한다. 개별적으로, 단위 셀들 각각은 더 짧은 유효 게이트 폭을 갖는다. 그러나, 직렬로 접속될 때, 단위 셀들은 단일 게이트 핑거의 유효 길이를 증가시킬 수 있다. 직렬-접속된 단위 셀들의 게이트 핑거들은, 단위 셀들의 소스 컨택트들 위로 연장되는 제2 금속 브릿지에 의해 게이트 버스에 접속된다. 금속 브릿지는, 소스 컨택트들 사이에서 기판의 표면을 따라 연장되고 게이트 핑거에 접속되는 접속 바에 대한 소스 컨택트들 사이에 접속된다.
본 명세서에 설명되는 레이아웃을 갖는 트랜지스터는, 감소된 전류 밀도를 갖는 동시에 더 높은 주파수 성능 및 더 높은 출력 전력을 가질 수 있어서, 디바이스 신뢰성을 향상시킬 수 있다.
도 2는 일부 실시예에 따른 트랜지스터(100)의 금속 레이아웃의 평면도이다. 트랜지스터는 이하에서 더 상세하게 설명되는 하나 이상의 디바이스 에피택셜 층을 포함하는 반도체 구조물(120) 상에 형성된다. 도 2의 레이아웃은 이해를 쉽게 하기 위해 간략화되었으며, 게이트 버스(114)에 접속된 게이트 패드(112) 및 드레인 버스(134)에 접속된 드레인 패드(132)를 포함한다. 소스 패드 및 소스 버스는 예시의 명료성을 위해 도 2에서 생략되었지만, 도 5 및 도 6에는 예시되어 있다.
복수의 게이트 핑거(116)는 게이트 버스(114)에 접속되고 y-방향으로 연장된다. 마찬가지로, 복수의 드레인 컨택트(136)는 드레인 버스(134)에 접속되고, 게이트 핑거(116) 각각에 평행하게 인접하여 연장된다. 도 2에는 단지 4개의 게이트 핑거(116) 및 3개의 드레인 컨택트(136)가 예시되어 있지만, 트랜지스터(100)는 더 많은 게이트 핑거 및 소스 컨택트를 가질 수 있어서, 트랜지스터는 많은 수의 단위 셀을 가질 수 있다는 것을 이해할 것이다.
소스 컨택트들(162)은 레이아웃으로 제공되고 게이트 핑거들(116) 중 인접한 게이트 핑거들과 평행하게 y-방향으로 연장된다. 소스 컨택트들(162)은 y-방향으로 각각의 소스 컨택트 세그먼트들(162a, 162b 및 162c)로 분할된다. 소스 컨택트 세그먼트들은, (x-방향으로) 디바이스 구조물을 가로질러 측방향으로 연장되는 소스 컨택트 바들(128)(도 6)에 의해 접속될 수 있다.
소스 컨택트 세그먼트들(162a 내지 162c) 중 인접한 소스 컨택트 세그먼트들은 갭(162g)에 의해 분리된다. 도 2는 각각의 소스 컨택트(162)에 대한 3개의 소스 게이트 컨택트 세그먼트들(162a 내지 162c)을 예시하고 있지만, 본 발명의 개념은 이러한 구성으로 제한되지 않으며, 소스 컨택트(162)는 2개 이상의 소스 게이트 컨택트 세그먼트들(162a-162c)을 포함할 수 있다는 것을 이해할 것이다.
게이트 핑거(116)는 소스 컨택트(116)의 전체 길이에 대해 소스 컨택트(162)와 평행하게 연장될 수 있다. 그러나, 소스 컨택트(162)는 소스 컨택트 세그먼트들(162a, 162b 및 162c)로 분할되기 때문에, 소스 컨택트 세그먼트들(162a, 162b 및 162c)은 게이트 핑거(116) 각각에 대해 복수의 직렬 단위 셀(40a, 40b, 40c)을 정의한다. 즉, 각각의 게이트 핑거(116)는, 게이트 핑거(116)가 연장되는 방향(y-방향)으로 배치되고 게이트 핑거(116)의 폭을 정의하는 복수의 단위 셀(40a, 40b, 40c)에 대한 게이트 컨택트로서 역할을 한다. 따라서, 각각의 게이트 핑거(116)가 전체 디바이스의 게이트 주변부에 기여하는 전체 폭은, 게이트 핑거(116)가 인접한 소스 컨택트 세그먼트들(162a, 162b 및 162c)과 y-방향으로 중첩되는 거리와 동일하다.
트랜지스터(100)는 게이트 핑거(116)와 평행하게 y-방향을 따라 연장되는 복수의 게이트 점퍼(172)를 더 포함한다. 게이트 점퍼(172)는 소스 컨택트(162) 위에 형성될 수 있고, 예를 들어 유전체 층 및/또는 공기 갭에 의해 소스 컨택트(162)로부터 절연될 수 있다. 게이트 점퍼(172)는 게이트 버스(114)에 전기적으로 접속되고, 게이트 핑거(116)를 따르는 복수의 위치에서 각각의 게이트 핑거(116)를 게이트 버스(114)에 접속한다.
특히, 게이트 점퍼(172)는, 디바이스의 폭을 따른 복수의 위치에 제공되고 소스 컨택트 세그먼트들(162a, 162b, 162c) 중 인접한 소스 컨택트 세그먼트들 사이의 갭(162g)으로부터 게이트 핑거(116)까지 측방향으로(x-방향으로) 연장되는 게이트 신호 분배 바(174)를 통해 게이트 핑거(116)에 접속된다. 게이트 신호 분배 바(174)는 게이트 신호 분배 지점(176)에서 게이트 핑거(116)와 접촉한다. 따라서, 게이트 패드(112)에 인가된 전기 신호("게이트 신호")는 게이트 버스(114)에 운반된 다음, 게이트 점퍼(172)까지 운반되어, 게이트 핑거(116)의 폭을 따른 복수의 위치(게이트 신호 분배 지점(176))에서 게이트 핑거(116)에 게이트 신호를 분배한다. 따라서, 도 1에 나타낸 실시예에서, 게이트 핑거(116)가 디바이스의 전체 폭에 대해 게이트 신호를 운반하게 하는 것 대신에, 게이트 신호는 디바이스의 폭의 넓은 부분에 걸쳐 게이트 점퍼(172)에 의해 운반된 다음, 디바이스의 폭을 따른 다양한 위치에서 게이트 핑거(116)에 분배된다.
게이트 점퍼(172)는 게이트 핑거(116)보다 큰 단면적을 가질 수 있으므로, 일렉트로 마이그레이션 및 고주파 이득 성능 감소 등의, 통상적으로 증가된 게이트 폭과 연관된 문제점이 없이 게이트 핑거보다 높은 전류 밀도를 더 양호하게 처리할 수 있다.
도 3은 일부 실시예에 따른 트랜지스터(100)의 금속 레이아웃의 부분 등각도이고, 도 4는 도 2의 라인 A-A'를 따라 취해진 트랜지스터(100)의 금속 레이아웃의 부분 단면도이다. 도 3 및 도 4에서 알 수 있는 바와 같이, 게이트 점퍼(172)는, 소스 컨택트 세그먼트들(162a, 162b, 162c), 게이트 핑거(116), 게이트 버스(114), 및 게이트 신호 분배 바(174)의 금속 레벨보다 높은 금속 레벨에 형성된다. 게이트 점퍼(172)는, 수직 컨택트 플러그(178)에 의해 게이트 버스(114) 및 게이트 신호 분배 바(174)에 접속된다.
게이트 점퍼(172), 게이트 버스(114), 수직 컨택트 플러그(178) 및 게이트 신호 분배 바(174)는, 매우 낮은 저항을 갖는 구리 또는 알루미늄 등의, 도전성 재료로 형성될 수 있다.
도 5는 일부 실시예에 따른 트랜지스터(100)의 금속 레이아웃의 한 레이아웃의 평면도이고, 도 6은 도 5의 금속 레이아웃의 한 부분(150)의 상세 평면도이다. 금속 레이아웃은 수직(y-방향으로)으로 연장되는 복수의 단위 셀(40)을 포함한다. 단위 셀(40) 각각은, 디바이스의 전체 폭에 걸쳐 연장되는 하나의 게이트 핑거(116)를 포함하고, 전술된 바와 같이 수직 방향(y-방향)으로 배열된 직렬 단위 셀(40a, 40b, 40c)로 세분된다. 도 5 및 도 6에 나타낸 실시예들에서, 단위 셀(40) 각각은 1120 미크론의 전체 폭을 가지며, 여기서, 직렬 단위 셀들(40a, 40b 및 40c)은, 각각, 370 미크론, 380 미크론 및 370 미크론의 폭을 갖지만, 본 발명의 개념은 이러한 특정한 치수로 제한되지 않는다. 이러한 방식으로, 디바이스의 유효 게이트 폭이 증가될 수 있다.
도 6을 참조하면, 게이트 패드(112) 및 게이트 버스(114)는 구조물의 한 단부(end)에 제공되는 반면, 드레인 패드(132) 및 드레인 버스(134)는 구조물의 다른 단부에 제공된다. 소스 패드(122)는 구조물의 측면 상에 제공되고 소스 버스(124)에 접속된다. 소스 버스(124)는, 소스 컨택트 세그먼트들(162a, 162b, 162c)과 접촉하도록 측방향(x-방향)으로 연장되는 복수의 소스 분배 바(128)에 접속된다.
도 6의 트랜지스터(100)의 디바이스 레이아웃 부분(150)의 상세도는 또한, 게이트 핑거(116), 게이트 점퍼(172), 게이트 신호 분배 바(174), 및 게이트 신호 분배 바(174)가 게이트 핑거(116)와 접촉하는 게이트 신호 분배 지점(176)을 나타낸다.
도 7은 도 2의 라인 B-B'를 따라 취해진 트랜지스터 디바이스(100)의 단위 셀(40)의 단면도이다. 트랜지스터 구조물(100)은, 예를 들어 4H-SiC 또는 6H-SiC를 포함할 수 있는 기판(200)을 포함하는 반도체 구조물(120)을 포함한다. 기판(210) 상에 채널 층(210)이 형성되고, 채널 층(210) 상에 장벽 층(220)이 형성된다. 채널 층(210) 및 장벽 층(220)은 III족 질화물계 재료를 포함할 수 있고, 여기서, 장벽 층(220)의 재료는 채널 층(210)의 재료보다 높은 밴드갭(bandgap)을 갖는다. 예를 들어, 채널 층(210)은 GaN을 포함할 수 있는 반면, 장벽 층은 AlGaN을 포함할 수 있다.
장벽 층(220)과 채널 층(210) 사이의 밴드갭에서의 차이 및 장벽 층(220)과 채널 층(210) 사이의 계면에서의 압전 효과로 인해, 2차원 전자 가스(2DEG)가 채널 층(210)과 장벽 층(220) 사이의 접합부에서 채널 층(210) 내에 유도된다. 2DEG는, 각각, 소스 컨택트 세그먼트(162b) 및 드레인 컨택트(136) 아래의 디바이스의 소스 및 드레인 영역들 사이의 도전을 허용하는 고도의 도전성 층이다. 소스 컨택트 세그먼트(162b) 및 드레인 컨택트(136)는 장벽 층(220) 상에 형성된다. 게이트 핑거(116)는 드레인 컨택트(136)와 소스 컨택트 세그먼트(162b) 사이의 장벽 층(220) 상에 형성된다. 게이트 점퍼(172)는 소스 컨택트 세그먼트(162b) 위에 제공되고, 수직 컨택트 플러그(178) 및 게이트 신호 분배 바(174)를 통해 게이트 핑거(116)에 접속된다. 수직 컨택트 플러그(178) 및 게이트 신호 분배 바는 소스 컨택트 세그먼트들(162a 내지 162c) 중 인접한 소스 컨택트 세그먼트들 사이의 갭(162g)에 제공되고, 소스 컨택트 세그먼트들(162a 내지 162c)과 물리적으로 접촉하지 않는다.
제1 층간 절연 층(232)은, 기판 상에서, 드레인 컨택트(136), 게이트 핑거(116), 소스 컨택트 세그먼트(162b) 및 게이트 신호 분배 바(174) 위에 형성된다. 층간 절연 층(232)은, SiN, SiO2 등의 유전체 재료를 포함할 수 있다. 수직 컨택트 플러그(178)는 제1 층간 절연 층(232)을 관통한다. 게이트 점퍼(172)는, 게이트 점퍼(172)를 소스 컨택트 세그먼트(162b)로부터 절연시키는 제1 층간 절연 층(232) 상에 형성된다. 제1 층간 절연 층(232) 및 게이트 점퍼(172) 상에는 제2 층간 절연 층(234)이 형성될 수 있다. 제2 층간 절연 층(234)은, SiN, SiO2 등의, 유전체 재료를 포함할 수 있다.
게이트 핑거(116)의 재료는 장벽 층의 조성에 기초하여 선택될 수 있다. 그러나, 소정 실시예들에서, Ni, Pt, NiSix, Cu, Pd, Cr, W 및/또는 WSiN과 같은 질화물계 반도체 재료에 대한 쇼트키 컨택트(Schottky contact)를 형성할 수 있는 종래의 재료들이 이용될 수 있다. 드레인 컨택트들(136) 및 소스 컨택트 세그먼트들(162)은, GaN에 대한 옴 컨택트(ohmic contact)를 형성할 수 있는, TiAlN과 같은, 금속을 포함할 수 있다.
본 발명의 개념의 실시예들은, III족 질화물계 고 전자 이동도 트랜지스터(HEMT; high electron mobility transistor) 디바이스와 관련하여 이용하기에 특히 적합할 수 있다. 본 명세서에서 사용될 때, 용어 "III족 질화물(Group III nitride)"이란, 질소와 주기율표의 Ⅲ족 원소들, 대개는 알루미늄(Al), 갈륨(Ga) 및/또는 인듐(In) 사이에서 형성된 반도체성 화합물을 말한다. 이 용어는 또한, AlGaN 및 AlInGaN 등의 3원 및 4원 화합물들을 지칭한다. 이들 화합물 모두는, 1몰의 질소가 총 1몰의 Ⅲ족 원소와 결합되는 실험식을 갖는다.
본 발명의 실시예들을 이용할 수 있는 GaN계 HEMT에 대한 적절한 구조물은, 예를 들어, 참조로 그 전체 내용이 본 명세서에 포함하는, 발명의 명칭이 "Aluminum Gallium Nitride/Gallium Nitride High Electron Mobility Transistors Having A Gate Contact On A Gallium Nitride Based Cap Segment And Methods Of Fabricating Same"이고 2002년 6월 6일 공개되고 일반 양도된 미국 공보 제2002/0066908A1호, 발명의 명칭이 "Group-Ill Nitride Based High Electron Mobility Transistor (HEMT) With Barrier/Spacer Layer"이고 2002년 11월 14일 공개된 미국 공보 제2002/0167023A1호, 발명의 명칭이 "Nitride-Based Transistors And Methods Of Fabrication Thereof Using Non-Etched Contact Recesses"이고 2004년 4월 1일 공개된 미국 공보 제2004/0061129호, 발명의 명칭이 "Nitride-Based Transistors With A Protective Layer And A Low-Damage Recess"이고 2011년 3월 15일 허여된 미국 특허 제7,906,799호, 및 발명의 명칭이 "Nitride Based Transistors On Semi-Insulating Silicon Carbide Substrates"이고 2001년 11월 13일 허여된 미국 특허 제6,316,793호에 설명되어 있다.
본 발명의 특정한 실시예들에서, 기판(200)은, 예를 들어 실리콘 탄화물의 4H 폴리타입(polytype)일 수 있는 반절연성(semi-insulating) 실리콘 탄화물(SiC) 기판일 수 있다. 다른 실리콘 탄화물 후보 폴리타입은, 3C, 6H 및 15R 폴리타입을 포함한다.
선택사항적인 버퍼, 핵형성(nucleation) 및/또는 전이 층(도시되지 않음)이 기판(200) 상에서 채널 층(210) 아래에 제공될 수 있다. 예를 들어, 실리콘 탄화물 기판과 디바이스의 나머지 부분 사이에 적절한 결정 구조물 전이를 제공하기 위해 AlN 버퍼 층이 포함될 수 있다. 추가로, 예를 들어, 참조로 그 전체 내용이 본 명세서에 마치 완전히 개시된 것처럼 포함되는, 발명의 명칭이 "Strain Balanced Nitride Hetrojunction Transistors And Methods Of Fabricating Strain Balanced Nitride Heterojunction Transistors"이고, 2003년 6월 5일 공개되고 일반 양도된 미국 공보 제2003/0102482A1호에 설명된 바와 같이, 스트레인 밸런싱 전이 층(들)이 역시 제공될 수 있다. 게다가, SiN 캡핑 층 등의, 하나 이상의 캡핑 층이 장벽 층(220) 상에 제공될 수 있다.
실리콘 탄화물은, Ⅲ족 질화물 디바이스에 대한 매우 일반적인 기판 재료인 사파이어(Al2O3)보다 III족 질화물에 훨씬 더 가까운 결정 격자 정합을 갖는다. SiC의 더 가까운 격자 정합은, 사파이어 상에서 일반적으로 이용가능한 것보다 더 높은 품질의 Ⅲ족 질화물 막을 생성할 수 있다. 실리콘 탄화물은 또한, 매우 높은 열 전도성을 가지므로, 실리콘 탄화물 상의 Ⅲ족 질화물 디바이스의 총 출력 전력은, 전형적으로, 사파이어 상에 형성된 동일한 디바이스의 경우와 같이 기판의 열 소산(thermal dissipation)에 의해 제한되지 않는다. 또한, 반절연성 실리콘 탄화물 기판의 가용성은 디바이스 절연 및 감소된 기생 커패시턴스를 제공할 수 있다. 적절한 SiC 기판은, 예를 들어, 본 발명의 양수인인 Durham, N.C.의 Cree, Inc.에 의해 제조된다.
실리콘 탄화물이 기판 재료로서 이용될 수 있지만, 본 발명의 실시예들은, 사파이어, 알루미늄 질화물, 알루미늄 갈륨 질화물, 갈륨 질화물, 실리콘, GaAs, LGO, ZnO, LAO, InP 등의, 임의의 적절한 기판을 이용할 수 있다. 일부 실시예에서, 적절한 버퍼 층도 역시 형성될 수 있다.
본 발명의 일부 실시예에서, 채널 층(210)의 전도 대역 엣지의 에너지가 채널 층과 장벽 층 사이의 계면에 있는 장벽 층(220)의 전도 대역 엣지의 에너지보다 작다면, 채널 층(210)은 AlxGa1-xN 등의 Ⅲ족 질화물이고, 여기서, 0 ≤ x < 1이다. 본 발명의 소정 실시예들에서, x=0인 것은, 채널 층(210)이 GaN임을 나타낸다. 채널 층(210)은, InGaN, AlInGaN 등의 다른 Ⅲ족 질화물일 수도 있다. 채널 층(210)은 도핑되지 않거나(undope) 비의도적으로 도핑될 수 있고 약 20Å보다 큰 두께로 성장될 수 있다. 채널 층(210)은 또한, 초격자(superlattice) 또는 GaN, AlGaN의 조합 등의, 다층 구조물일 수 있다.
채널 층(210)은 장벽 층(220)의 밴드갭보다 작은 밴드갭을 가질 수 있고, 채널 층(210)은 또한, 장벽 층(220)보다 큰 전자 친화도를 가질 수 있다. 본 발명의 개념의 소정 실시예들에서, 장벽 층(220)은 약 0.1 nm 내지 약 10 nm의 두께를 갖는 AlN, AlInN, AlGaN 또는 AlInGaN이다. 본 발명의 개념의 특정한 실시예들에서, 장벽 층(22)은 충분히 두껍고 채널 층(210)과 장벽 층(220) 사이의 계면에서 상당한 캐리어 농도를 유도하기에 충분히 높은 Al 조성과 도핑을 갖는다.
장벽 층(220)은 Ⅲ족 질화물일 수 있고, 채널 층(210)의 밴드갭보다 큰 밴드갭과 채널 층(210)보다 작은 전자 친화도를 갖는다. 따라서, 본 발명의 소정 실시예들에서, 장벽 층(220)은, AlGaN, AlInGaN 및/또는 AlN 또는 이들의 층들의 조합을 포함할 수 있다. 장벽 층(220)은, 예를 들어, 약 0.1 nm 내지 약 30 nm의 두께일 수 있다. 본 발명의 소정 실시예들에서, 장벽 층(220)은 도핑되지 않거나 n형 도펀트로 약 1019 cm-3 미만의 농도까지 도핑된다. 본 발명의 일부 실시예에서, 장벽 층(220)은 AlxGa1-xN이고, 여기서, 0 < x < 1이다. 특정한 실시예들에서, 알루미늄 농도는 약 25 %이다. 그러나, 본 발명의 다른 실시예들에서, 장벽 층(220)은 약 5% 내지 약 100%의 알루미늄 농도를 갖는 AlGaN을 포함한다. 본 발명의 특정한 실시예들에서, 알루미늄 농도는 약 10%보다 크다.
본 발명의 실시예들이 GaN 고 전자 이동도 트랜지스터(HEMT) 구조물을 참조하여 예시되었지만, 본 발명의 개념은 이러한 디바이스로 제한되지 않는다. 따라서, 본 발명의 실시예들은 복수의 단위 셀 및 제어 전극을 갖는 다른 트랜지스터 디바이스를 포함할 수 있다. 본 발명의 실시예들은, 더 넓은 제어 전극이 요구되고 디바이스의 복수의 단위 셀이 존재하는 임의의 반도체 디바이스에서의 이용에 적합할 수 있다. 따라서, 예를 들어, 본 발명의 실시예들은, SiC, GaN, GaAs, 실리콘 등을 이용하여 제작된 MESFET, MMIC, SIT, LDMOS, BJT, pHEMT 등의 다양한 유형의 디바이스에서 이용하기에 적합할 수 있다.
용어, "제1", "제2" 등이 본 명세서에서는 다양한 요소들을 설명하기 위해 사용될 수 있지만, 이들 요소들은 이들 용어에 의해 제한되어서는 안 된다는 것을 이해할 것이다. 이들 용어들은 한 요소를 다른 요소로부터 구분하기 위해서만 사용된다. 예를 들어, 본 발명의 범위로부터 벗어나지 않고, 제1 요소는 제2 요소라고 명명될 수 있고, 마찬가지로 제2 요소는 제1 요소라고 명명될 수 있다. 본 명세서에서 사용될 때, 용어 "및/또는"은 열거된 연관된 항목들 중 하나 이상의 임의의 조합 및 모든 조합을 포함한다.
본 명세서에서 사용되는 용어는 특정한 실시예를 설명하기 위한 목적일 뿐이며, 본 발명을 제한하고자 함이 아니다. 본 명세서에서 사용될 때, 단수 형태("a", "an", "the")는, 문맥상 명확하게 달리 표시하지 않는 한, 복수 형태도 역시 포함하는 것을 의도한다. 용어 "포함한다(comprise)", "포함하는(comprising)", "내포한다(include)", 및/또는 "내포하는(including)"은, 본 명세서에서 사용될 때, 진술된 피쳐, 완전체, 단계, 동작, 요소, 및/또는 컴포넌트의 존재를 명시하지만, 하나 이상의 다른 피쳐, 완전체, 단계, 동작, 요소, 컴포넌트, 및/또는 이들의 그룹의 존재나 추가를 배제하는 것은 아님을 추가로 이해할 것이다.
달리 정의되지 않는 한, 본 명세서에서 사용되는 (기술적 및 과학적 용어를 포함한) 모든 용어는 본 발명이 속하는 분야의 통상의 기술자가 일반적으로 이해하는 바와 동일한 의미를 가진다. 본 명세서에서 사용되는 용어들은, 본 명세서 및 관련 기술의 정황에서의 그들의 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명시적으로 특별히 정의하지 않는 한, 이상적이거나 과도하게 형식적 의미로 해석되어서는 안 된다는 점을 추가로 이해할 것이다.
층, 영역, 또는 기판 등의 요소가 또 다른 요소 "상"에 있거나 또 다른 요소 "상으로" 연장된다고 언급될 때, 이 요소는 그 다른 요소 상에 직접 있거나 그 다른 요소 상으로 직접 연장되거나, 또는 중간 요소가 존재할 수도 있다는 것임을 이해할 것이다. 대조적으로, 한 요소가 또 다른 요소 "상에 직접" 있거나 또 다른 요소 "상으로 직접" 연장된다고 언급될 때, 어떠한 중간 요소도 존재하지 않는다. 한 요소가 또 다른 요소에 "접속"되거나 "결합"된다고 언급될 때, 이 요소는 그 다른 요소에 직접 접속되거나 결합될 수 있고, 또는 중간 요소가 존재할 수도 있다는 것을 이해할 것이다. 대조적으로, 한 요소가 또 다른 요소에 "직접 접속"되거나 "직접 결합"된다고 언급될 때, 어떠한 중간 요소도 존재하지 않는다.
"아래" 또는 "위" 또는 "상위" 또는 "하위" 또는 "수평" 또는 "측방향" 또는 "수직" 등의 상대적 용어들은, 본 명세서에서는, 도면에서 예시될 때 하나의 요소, 층, 또는 영역의 또 다른 요소, 층, 또는 영역에 대한 관계를 기술하기 위해 사용될 수 있다. 이들 용어들은 도면들에 도시된 배향 외에도 디바이스의 상이한 배향들을 포괄하도록 의도된 것임을 이해할 것이다.
본 발명의 실시예들이 본 발명의 이상적인 실시예들(및 중간 구조물들)의 개략도인 단면도를 참조하여 여기서 설명되었다. 도면에서 층 및 영역의 두께는 명료성을 위해 과장되었을 수 있다. 추가로, 예를 들어, 제조 기술 및/또는 허용공차의 결과로서 예시된 형상으로부터의 변형이 예상된다. 따라서, 본 발명의 실시예들은, 본 명세서에서 예시된 영역들의 특정한 형상으로 제한되는 것으로 해석되어서는 안되고, 예를 들어, 제조시에 발생하는 형상에서의 편차를 포함하는 것으로 해석되어야 한다.
도면 및 명세서에서, 본 발명의 전형적인 실시예들이 개시되었고, 비록 특정한 용어들이 채용되었지만, 이들은 총칭적 및 설명의 의미로만 사용된 것이지 제한을 위한 것은 아니므로, 본 발명의 범위는 이하의 청구항들에서 개시된다.

Claims (20)

  1. 트랜지스터 디바이스로서,
    제1 방향으로 연장되는 소스 컨택트(source contact);
    상기 소스 컨택트에 인접하여 상기 제1 방향으로 연장되는 게이트 핑거(gate finger);
    상기 게이트 핑거에 인접한 드레인 컨택트(drain contact) ―상기 게이트 핑거는 상기 드레인 컨택트와 상기 소스 컨택트 사이에 있음― ; 및
    상기 게이트 핑거에 접속된 게이트 패드
    를 포함하고,
    상기 게이트 패드는 상기 게이트 핑거를 따르는 적어도 2개의 지점에서 상기 게이트 핑거에 도전성으로 접속되는, 트랜지스터 디바이스.
  2. 제1항에 있어서, 상기 게이트 패드에 도전성으로 접속된 게이트 점퍼(gate jumper)를 더 포함하고, 상기 게이트 패드는 상기 게이트 점퍼를 통해 상기 게이트 핑거를 따르는 상기 복수의 지점 중 적어도 하나에 도전성으로 접속되는, 트랜지스터 디바이스.
  3. 제2항에 있어서, 상기 게이트 점퍼는 상기 소스 컨택트 위에 제공되고 상기 소스 컨택트로부터 전기적으로 절연되는, 트랜지스터 디바이스.
  4. 제3항에 있어서, 상기 소스 컨택트는 상기 제1 방향으로 이격된 복수의 소스 컨택트 세그먼트(source contact segment)를 포함하고, 상기 소스 컨택트 세그먼트들 중 제1 소스 컨택트 세그먼트와 제2 소스 컨택트 세그먼트 사이에는 갭(gap)이 있으며,
    상기 트랜지스터 디바이스는 상기 제1 및 제2 소스 컨택트 세그먼트들 사이의 상기 갭 내에 게이트 신호 분배 바(gate signal distribution bar)를 더 포함하고, 상기 게이트 신호 분배 바는 상기 게이트 핑거와 접촉하며, 상기 게이트 점퍼는 상기 게이트 신호 분배 바와 도전성 접촉하는, 트랜지스터 디바이스.
  5. 제4항에 있어서, 상기 소스 컨택트 세그먼트들 중 인접한 소스 컨택트 세그먼트들의 쌍들 사이의 복수의 갭, 및 상기 갭들 중 각각의 갭들 내의 복수의 게이트 신호 분배 바를 더 포함하고, 상기 복수의 게이트 신호 분배 바는 상기 게이트 핑거 상의 각각의 복수의 접촉 지점에서 상기 게이트 핑거와 접촉하며, 상기 게이트 점퍼는 상기 복수의 게이트 신호 분배 바와 도전성 접촉하는, 트랜지스터 디바이스.
  6. 제5항에 있어서, 상기 게이트 점퍼를 상기 게이트 신호 분배 바에 접속하는 복수의 도전성 플러그를 더 포함하는 트랜지스터 디바이스.
  7. 제4항 내지 제6항 중 어느 한 항에 있어서, 상기 제1 방향에 수직인 제2 방향으로 배열된 복수의 소스 컨택트를 더 포함하고, 상기 복수의 소스 컨택트 각각은 상기 제1 방향으로 이격된 복수의 소스 컨택트 세그먼트를 포함하며, 상기 소스 컨택트 세그먼트들 중 인접한 소스 컨택트 세그먼트들 사이에는 갭들이 있는, 트랜지스터 디바이스.
  8. 제7항에 있어서, 상기 제2 방향으로 연장되고 상기 제2 방향으로 서로 인접한 상기 소스 컨택트 세그먼트들 중 각각의 소스 컨택트 세그먼트들에 도전성으로 접속되는 소스 컨택트 바를 더 포함하는 트랜지스터 디바이스.
  9. 제2항 내지 제8항 중 어느 한 항에 있어서, 상기 게이트 핑거 및 상기 게이트 패드에 결합된 게이트 버스를 더 포함하고, 상기 게이트 점퍼는 상기 게이트 버스에 도전성으로 접속되며, 상기 게이트 점퍼는, 상기 제1 방향으로 상기 게이트 버스로부터 이격된 상기 게이트 핑거를 따르는 복수의 접촉 지점에서 상기 게이트 핑거에 도전성으로 접속되는, 트랜지스터 디바이스.
  10. 제9항에 있어서, 상기 게이트 핑거를 따르는 상기 복수의 접촉 지점에서 상기 게이트 점퍼를 상기 게이트 핑거에 도전성으로 접속하는 복수의 게이트 신호 분배 바를 더 포함하는 트랜지스터 디바이스.
  11. 트랜지스터 디바이스로서,
    게이트 패드;
    상기 게이트 핑거의 한 단부의 제1 위치에서 상기 게이트 패드와 도전성 접촉하고 제1 방향으로 연장되는 게이트 핑거; 및
    상기 게이트 패드와 도전성 접촉하고 상기 제1 방향으로 연장되는 게이트 점퍼
    를 포함하고,
    상기 게이트 점퍼는 상기 제1 위치로부터 이격된 상기 게이트 핑거 상의 제2 위치에서 상기 게이트 핑거에 도전성으로 접속되어, 상기 게이트 패드에서 수신된 게이트 신호가 상기 제1 위치 및 상기 제2 위치에서 상기 게이트 핑거에 인가되게 하는, 트랜지스터 디바이스.
  12. 제11항에 있어서, 상기 게이트 핑거에 인접한 소스 컨택트를 더 포함하고, 상기 게이트 점퍼는 상기 소스 컨택트 위에 제공되며 상기 소스 컨택트로부터 전기적으로 절연되는, 트랜지스터 디바이스.
  13. 제12항에 있어서, 상기 소스 컨택트는 상기 제1 방향으로 이격된 복수의 소스 컨택트 세그먼트를 포함하고, 상기 소스 컨택트 세그먼트들 중 제1 소스 컨택트 세그먼트와 제2 소스 컨택트 세그먼트 사이에는 갭이 있으며,
    상기 트랜지스터 디바이스는 상기 제1 및 제2 소스 컨택트 세그먼트들 사이의 상기 갭 내에 게이트 신호 분배 바를 더 포함하고, 상기 게이트 신호 분배 바는 상기 게이트 핑거와 접촉하며, 상기 게이트 점퍼는 상기 게이트 신호 분배 바와 도전성 접촉하는, 트랜지스터 디바이스.
  14. 제13항에 있어서, 상기 소스 컨택트 세그먼트들 중 인접한 소스 컨택트 세그먼트들의 쌍들 사이의 복수의 갭, 및 상기 갭들 중 각각의 갭들 내의 복수의 게이트 신호 분배 바를 더 포함하고, 상기 복수의 게이트 신호 분배 바는 상기 게이트 핑거 상의 각각의 복수의 위치에서 상기 게이트 핑거와 접촉하며, 상기 게이트 점퍼는 상기 복수의 게이트 신호 분배 바와 도전성 접촉하는, 트랜지스터 디바이스.
  15. 제13항 또는 제14항에 있어서, 상기 제1 방향에 수직인 제2 방향으로 배열된 복수의 소스 컨택트를 더 포함하고, 상기 복수의 소스 컨택트 각각은 상기 제1 방향으로 이격된 복수의 소스 컨택트 세그먼트를 포함하며, 상기 소스 컨택트 세그먼트들 중 인접한 소스 컨택트 세그먼트들 사이에는 갭들이 있는, 트랜지스터 디바이스.
  16. 제15항에 있어서, 상기 제2 방향으로 연장되고 상기 제2 방향으로 서로 인접한 상기 소스 컨택트 세그먼트들 중 각각의 소스 컨택트 세그먼트들에 도전성으로 접속된 소스 컨택트 바를 더 포함하는 트랜지스터 디바이스.
  17. 제11항 내지 제14항 중 어느 한 항에 있어서, 상기 게이트 핑거 및 상기 게이트 패드에 결합된 게이트 버스를 더 포함하고, 상기 게이트 점퍼 및 상기 게이트 패드는 상기 게이트 버스에 도전성으로 접속되는, 트랜지스터 디바이스.
  18. 제17항에 있어서, 상기 게이트 핑거를 따르는 복수의 접촉 지점에서 상기 게이트 점퍼를 상기 게이트 핑거에 도전성으로 접속하는 복수의 게이트 신호 분배 바를 더 포함하는 트랜지스터 디바이스.
  19. 제13항 또는 제14항에 있어서, 상기 게이트 점퍼는 상기 소스 컨택트의 상기 소스 컨택트 세그먼트들 전부보다 적은 수의 소스 컨택트 세그먼트 위로 교차하는, 트랜지스터 디바이스.
  20. 트랜지스터 디바이스로서,
    기판;
    상기 기판 상의 게이트 버스;
    상기 기판 상에 있고 제1 방향으로 연장되는 제1 및 제2 소스 컨택트 세그먼트들 ―상기 제1 및 제2 소스 컨택트 세그먼트들은 갭에 의해 상기 제1 방향으로 서로 분리됨― ;
    상기 기판 상에 있고 상기 게이트 버스에 접속된 게이트 핑거 ―상기 게이트 핑거는 상기 소스 컨택트 세그먼트들에 인접하여 상기 제1 방향으로 연장됨― ;
    상기 기판 상에 있고 상기 게이트 핑거에 인접한 드레인 컨택트 ―상기 게이트 핑거는 상기 드레인 컨택트와 상기 소스 컨택트 세그먼트들 사이에 있음―;
    상기 게이트 버스에 접속된 게이트 점퍼 ―상기 게이트 점퍼는 상기 소스 컨택트 세그먼트들 위에 제공되고 상기 제1 방향으로 연장됨―; 및
    상기 기판 상에 있고 상기 제1 및 제2 소스 컨택트 세그먼트들 사이의 상기 갭으로부터 상기 게이트 핑거까지 연장되는 게이트 신호 분배 바 ―상기 게이트 신호 분배 바는 상기 게이트 버스로부터 상기 제1 방향으로 이격된 게이트 신호 분배 지점에서 상기 게이트 핑거와 접촉함―;
    를 포함하고,
    상기 게이트 신호 분배 바는 상기 게이트 점퍼에 도전성으로 접속되는, 트랜지스터 디바이스.
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