JP7056976B2 - バイパスされたゲート構造を有するトランジスタ - Google Patents

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Description

本明細書に記載される発明の概念は、マイクロ電子デバイス、より詳細には単位セル・ベースの構造を有する高電力、高周波トランジスタ・デバイスに関する。
近年、高電力処理能力を必要とし、一方で無線周波数（５００ＭＨｚ）、Ｓバンド（３ＧＨｚ）及びＸバンド（１０ＧＨｚ）などの高周波で動作する電気回路がますます一般的になってきた。高電力、高周波回路の増加のために、無線周波数以上で確実に動作することができ、一方でより高い電力負荷をなお処理することができるトランジスタに対する要求が相応して増加している。
出力電力の増大をもたらすために、より大きなゲート周辺部を有するトランジスタが開発されている。トランジスタの実効的なゲート周辺部を増加させるための１つの技法は、並列に接続された複数のトランジスタ・セルを設けることである。例えば、高電力トランジスタは、図１に示すように、それぞれの細長いソースコンタクトとドレインコンタクトとの間に並列に延在する複数のゲート・フィンガーを含むことがある。
特に、図１は、半導体構造２０上にゲート・パッド１２、ソース・パッド２２、及びドレイン・パッド３２を含む従来のトランジスタ構造１０の金属レイアウトを示す。ゲート・パッド１２は、ゲート・バス１４によって、第１の方向（例えば、図１に示すｙ方向）に並列に延在する複数のゲート・フィンガー１６に接続されている。ソース・パッド２２は、ソース・バス２４を介して複数の並列のソースコンタクト２６に接続され、ドレイン・パッド３２は、ドレイン・バス３４を介して複数のドレインコンタクト３６に接続されている。各ゲート・フィンガー１６は、１対の隣接するソースコンタクト２６とドレインコンタクト３６との間をｙ方向に沿って延びている。トランジスタ１０の単位セルは、ボックス４０で示され、隣接するソースコンタクト２６とドレインコンタクト３６との間に延在するゲート・フィンガー１６を含む。ゲート長は、ｘ方向のゲート・メタライゼーションの寸法であり、一方、ゲート幅は、ソースコンタクト２６とドレインコンタクト３６がｙ方向に重なる距離である。すなわち、ゲート・フィンガー１６の「幅」は、隣接するソース／ドレインコンタクト２６、３６と平行に延在するゲート・フィンガー１６の寸法を指す。デバイスのゲート周辺部は、デバイス１０の各ゲート・フィンガー１６に対するゲート幅の和を指す。
米国特許出願公開第２００２／００６６９０８号明細書 米国特許出願公開第２００２／０１６７０２３号明細書 米国特許出願公開第２００４／００６１１２９号明細書 米国特許第７，９０６，７９９号明細書 米国特許第６，３１６，７９３号明細書 米国特許出願公開第２００３／０１０２４８２号明細書
単位セルを追加することに加えて、ゲート・フィンガーをより広く（すなわち、ｙ方向により長く）することによってマルチセル・トランジスタ・デバイスのゲート周辺部を増加させることができる。しかしながら、デバイスのゲート・フィンガーがより広くなるにつれ、デバイスの高周波性能が悪影響を受ける可能性がある。加えて、ゲート・フィンガーをより広くすることは、典型的には、ゲート・フィンガーが、ゲート・フィンガーのメタライゼーションのエレクトロマイグレーションを引き起こす可能性がある電流密度の増加に対処しなければならないことを意味する。
一部の実施例によるトランジスタ・デバイスは、第１の方向に延在するソースコンタクトと、ソースコンタクトに隣接して第１の方向に延在するゲート・フィンガーと、ゲート・フィンガーに隣接するドレインコンタクトと、を含み、ゲート・フィンガーがドレインコンタクトとソースコンタクトとの間にある。ゲート・パッドは、ゲート・フィンガーに沿った複数の点でゲート・フィンガーに電気的に接続されている。
デバイスは、第１の方向に延在する、ゲート・パッドに導電的に接続されたゲート・ジャンパーをさらに含む。ゲート・パッドは、ゲート・ジャンパーを介してゲート・フィンガーに沿った複数の点の少なくとも１つに導電的に接続されている。
デバイスは、ゲート・ジャンパー及びゲート・フィンガーに接続されたゲート・バスと、第１の方向にゲート・バスから離間され、ゲート・ジャンパーをゲート・フィンガーに接続するゲート信号分配バーと、をさらに含むことができる。
さらなる実施例によるトランジスタ・デバイスは、ゲート・パッドと、ゲート・フィンガー上の第１の位置でゲート・パッドと導電性接触し、第１の方向に延在するゲート・フィンガーと、ゲート・パッドと導電性接触し、第１の方向に延在するゲート・ジャンパーと、を含む。ゲート・ジャンパーは、第１の位置から離間された、ゲート・フィンガー上の第２の位置でゲート・フィンガーに導電的に接続され、それによりゲート・パッドで受信されたゲート信号が第１の位置及び第２の位置でゲート・フィンガーに印加される。
さらなる実施例によるトランジスタ・デバイスは、ゲート・バスと、ゲート・バスと接触し、第１の方向に延在するゲート・フィンガーと、ゲート・バスと接触し、第１の方向に延在するゲート・ジャンパーと、を含み、ゲート・ジャンパーが、第１の方向にゲート・バスから離間された、ゲート・フィンガーに沿った位置で、ゲート・フィンガーと導電性接触している。
さらなる実施例によるトランジスタ・デバイスは、基板と、基板上のゲート・バスと、基板上にあり、第１の方向に延在する第１及び第２のソースコンタクト・セグメントと、を含む。第１及び第２のソースコンタクト・セグメントは、間隙によって第１の方向に互いに分離されている。デバイスは、基板上にあり、ゲート・バスに接続されたゲート・フィンガーをさらに含む。ゲート・フィンガーは、ソースコンタクト・セグメントに隣接して第１の方向に延在する。デバイスは、ゲート・フィンガーに隣接する、基板上のドレインコンタクトであって、ゲート・フィンガーがドレインコンタクトとソースコンタクト・セグメントとの間にある、ドレインコンタクトと、ゲート・バスに接続されたゲート・ジャンパーであって、ソースコンタクト・セグメントの上方に設けられた、第１の方向に延在する、ゲート・ジャンパーと、基板上にあり、第１及び第２のソースコンタクト・セグメントの間の間隙からゲート・フィンガーへ延在するゲート信号分配バーと、をさらに含む。ゲート信号分配バーは、第１の方向にゲート・バスから離間されたゲート信号分配点でゲート・フィンガーに接触し、ゲート信号分配バーは、ゲート・ジャンパーに導電的に接続されている。
本発明についてのさらなる理解を提供するために含まれ、本出願に組み込まれ、本出願の一部を構成する添付図面は、本発明のある特定の実施例を示す。
従来のマルチセル・トランジスタの金属レイアウトの平面図。 一部の実施例によるトランジスタの金属レイアウトの平面図。 一部の実施例によるトランジスタの金属レイアウトの部分斜視図。 図２の線Ａ－Ａ’に沿ってとられた、一部の実施例によるトランジスタの金属レイアウトの部分断面図。 一部の実施例によるトランジスタの金属レイアウトの、レイアウトの平面図。 一部の実施例によるトランジスタの金属レイアウトの一部の詳細平面図。 図２の線Ｂ－Ｂ’に沿ってとられた、トランジスタ・デバイスの単位セルの断面図。
本発明の概念の実施例は、本発明の実施例が示される添付図面を参照して以降でより完全に記載される。しかしながら、本発明の概念は、多くの異なる形態で具現化されてもよく、本明細書に述べられた実施例に限定されると解釈されるべきではない。むしろ、これらの実施例は、本開示が完璧且つ完全であり、本発明の概念の範囲を当業者に完全に伝えるように提供される。同様の数字は、全体を通して同様の要素を指す。
本発明の概念の実施例は、大きな実効ゲート幅を有するマルチセル・トランジスタ・デバイスを提供する。ゲート・フィンガーの幅に沿った複数の位置でゲート・フィンガーにゲート信号を供給することによって、広いゲート・フィンガーに通常付随する高周波利得性能及びエレクトロマイグレーションの問題を改善することができる。一部の実施例によると、マルチセル・トランジスタ・デバイスのより大きなゲート幅は、セルのソース領域の上方にゲート・ジャンパーとして機能する第２の金属層を追加することによって対応することができる。ゲート・ジャンパーは、ゲート・フィンガーに沿った様々な位置でゲート・フィンガーに接続され、ゲート・フィンガーを複数のセグメントに事実上分割する。ゲート・ジャンパーは、ゲート・パッドをゲート・セグメントに接続する、ソースコンタクトの上方の第２の金属層によって提供されてもよい。一部の実施例では、ゲート・ジャンパーは、ソースコンタクトの上ではなく、ドレインコンタクト又はゲート・フィンガーの上方を走ることができる。
ゲートをセグメントに事実上分割し、ゲート・ジャンパーによってセグメントのそれぞれにゲート信号を分配することによって、デバイスの利得性能及びエレクトロマイグレーションの問題を改善することができる。
したがって、本発明の概念の実施例は、各ゲートに対して複数の単位セルを直列に規定するトランジスタ・レイアウトを提供する。個々には、単位セルのそれぞれは、より短い実効ゲート幅を有する。しかしながら、直列に接続されると、単位セルは、単一のゲート・フィンガーの実効長を増加させることができる。直列接続された単位セルのゲート・フィンガーは、単位セルのソースコンタクトの上方を走る第２の金属ブリッジによってゲート・バスに接続される。金属ブリッジは、ソースコンタクト間で接続バーに接続され、この接続バーがソースコンタクト間で基板の表面に沿って走り、ゲート・フィンガーに接続する。
本明細書に記載されるようなレイアウトを有するトランジスタは、より高い周波数性能及びより高い出力電力を有し、一方で電流密度を低減させることができ、これによってデバイスの信頼性を改善することができる。
図２は、一部の実施例によるトランジスタ１００の金属レイアウトの平面図である。トランジスタは、以下でより詳細に記載される１つ又は複数のデバイス・エピタキシャル層を含む半導体構造１２０上に形成されている。図２のレイアウトは、理解を容易にするために簡略化されており、ゲート・バス１１４に接続されたゲート・パッド１１２、及びドレイン・バス１３４に接続されたドレイン・パッド１３２を含む。ソース・パッド及びソース・バスは、図を明瞭にするために図２からは省略されているが、図５及び図６には示されている。
複数のゲート・フィンガー１１６がゲート・バス１１４に接続され、ｙ方向に延在する。同様に、複数のドレインコンタクト１３６がドレイン・バス１３４に接続され、ゲート・フィンガー１１６のそれぞれと平行に且つ隣接して延在する。４つのゲート・フィンガー１１６及び３つのドレインコンタクト１３６のみが図２に示されているが、トランジスタ１００は、トランジスタが多数の単位セルを有するように、さらに多くのゲート・フィンガー及びソースコンタクトを有してもよいことを認識されるであろう。
ソースコンタクト１６２がレイアウト内に設けられており、ゲート・フィンガー１１６のうちの隣接するゲート・フィンガーと平行にｙ方向に延在する。ソースコンタクト１６２は、ｙ方向にそれぞれのソースコンタクト・セグメント１６２ａ、１６２ｂ及び１６２ｃに分割されている。ソースコンタク・セグメントは、デバイス構造を横切って横に（ｘ方向に）延在するソースコンタクト・バー１２８（図６）によって接続されてもよい。
ソースコンタクト・セグメント１６２ａ～１６２ｃのうちの隣接するソースコンタクト・セグメントは、間隙１６２ｇによって分離されている。図２は、各ソースコンタクト１６２に対して３つのソース・ゲートコンタクト・セグメント１６２ａ～１６２ｃを示すが、本発明の概念は、そのような構成に限定されず、ソースコンタクト１６２が２つ以上のソース・ゲートコンタクト・セグメント１６２ａ～１６２ｃを含んでもよいことを認識されるであろう。
ゲート・フィンガー１１６は、ソースコンタクト１１６の全長にわたってソースコンタクト１６２と平行に延在することができる。しかしながら、ソースコンタクト１６２は、ソースコンタクト・セグメント１６２ａ、１６２ｂ及び１６２ｃに分割されているため、ソースコンタクト・セグメント１６２ａ、１６２ｂ及び１６２ｃは、ゲート・フィンガー１１６のそれぞれに対して複数の直列の単位セル４０ａ、４０ｂ、４０ｃを規定する。すなわち、各ゲート・フィンガー１１６は、ゲート・フィンガー１１６が延在し且つゲート・フィンガー１１６の幅を規定する方向（ｙ方向）にレイアウトされる複数の単位セル４０ａ、４０ｂ、４０ｃに対するゲートコンタクトとして機能する。したがって、各ゲート・フィンガー１１６がデバイス全体のゲート周辺部に寄与する全幅は、ゲート・フィンガー１１６が、隣接するソースコンタクト・セグメント１６２ａ、１６２ｂ及び１６２ｃとｙ方向に重なる距離に等しい。
トランジスタ１００は、ゲート・フィンガー１１６と平行にｙ方向に沿って延在する複数のゲート・ジャンパー１７２をさらに含む。ゲート・ジャンパー１７２は、ソースコンタクト１６２の上方に形成されてもよく、例えば、誘電体層及び／又は空隙によってソースコンタクト１６２から絶縁されていてもよい。ゲート・ジャンパー１７２は、ゲート・バス１１４に電気的に接続され、各ゲート・フィンガー１１６をゲート・フィンガー１１６に沿った複数の位置でゲート・バス１１４に接続する。
特に、ゲート・ジャンパー１７２は、デバイスの幅に沿った複数の位置に設けられた、ソースコンタクト・セグメント１６２ａ、１６２ｂ及び１６２ｃのうちの隣接するソースコンタクト・セグメント間の間隙１６２ｇからゲート・フィンガー１１６へ横に（ｘ方向に）延在するゲート信号分配バー１７４を介してゲート・フィンガー１１６に接続する。ゲート信号分配バー１７４は、ゲート信号分配点１７６でゲート・フィンガー１１６と接触する。したがって、ゲート・パッド１１２に印加された電気信号（「ゲート信号」）は、ゲート・バス１１４に、次いでゲート・ジャンパー１７２に運ばれ、ゲート・ジャンパー１７２がゲート・フィンガー１１６の幅に沿った複数の位置（ゲート信号分配点１７６）でゲート信号をゲート・フィンガー１１６に分配する。したがって、図１に示す実施例では、ゲート・フィンガー１１６がデバイスの全幅に対してゲート信号を運ぶのではなく、ゲート信号は、デバイスの幅の大部分にわたってゲート・ジャンパー１７２によって運ばれ、次いで、デバイスの幅に沿った様々な位置でゲート・フィンガー１１６に分配される。
ゲート・ジャンパー１７２は、ゲート・フィンガー１１６よりも大きな断面積を有し、したがって、エレクトロマイグレーション及び高周波利得性能の低下などの、ゲート幅の増加に通常付随する問題を伴わずに、ゲート・フィンガーよりもより高い電流密度によりよく対処できる可能性がある。
図３は、一部の実施例によるトランジスタ１００の金属レイアウトの部分斜視図であり、図４は、図２の線Ａ－Ａ’に沿ってとられたトランジスタ１００の金属レイアウトの部分断面図である。図３及び図４で見られるように、ゲート・ジャンパー１７２は、ソースコンタクト・セグメント１６２ａ、１６２ｂ、１６２ｃ、ゲート・フィンガー１１６、ゲート・バス１１４、及びゲート信号分配バー１７４の金属レベルよりも高い金属レベルに形成されている。ゲート・ジャンパー１７２は、垂直コンタクトプラグ１７８によってゲート・バス１１４及びゲート信号分配バー１７４に接続されている。
ゲート・ジャンパー１７２、ゲート・バス１１４、垂直コンタクトプラグ１７８、及びゲート信号分配バー１７４は、非常に低い抵抗を有する、銅又はアルミニウムなどの導電性材料から形成されてもよい。
図５は、一部の実施例によるトランジスタ１００の金属レイアウトの、レイアウトの平面図であり、図６は、図５の金属レイアウトの一部分１５０の詳細平面図である。金属レイアウトは、垂直に（ｙ方向に）延在する複数の単位セル４０を含む。単位セル４０のそれぞれは、デバイスの全幅にわたって延在する１つのゲート・フィンガー１１６を含み、上述したように垂直方向（ｙ方向）に配置された直列の単位セル４０ａ、４０ｂ、４０ｃに細分されている。図５及び図６に示す実施例では、単位セル４０のそれぞれは、直列の単位セル４０ａ、４０ｂ、及び４０ｃが、３７０ミクロン、３８０ミクロン、及び３７０ミクロンの幅をそれぞれ有する１１２０ミクロンの全幅を有するが、本発明の概念はこれらの特定の寸法に限定されない。このようにして、デバイスの実効ゲート幅を増加させることができる。
図６を参照すると、ゲート・パッド１１２及びゲート・バス１１４は、構造の一方の端部に設けられているが、ドレイン・パッド１３２及びドレイン・バス１３４は、構造のもう一方の端部に設けられている。ソース・パッド１２２は、構造の側部に設けられ、ソース・バス１２４に接続されている。ソース・バス１２４は、横方向（ｘ方向）に延在する複数のソース分配バー１２８に接続されて、ソースコンタクト・セグメント１６２ａ、１６２ｂ、１６２ｃと接触する。
図６のトランジスタ１００のデバイス・レイアウトの一部分１５０の詳細図は、ゲート・フィンガー１１６、ゲート・ジャンパー１７２、ゲート信号分配バー１７４、及びゲート信号分配バー１７４がゲート・フィンガー１１６と接触するゲート信号分配点１７６も示している。
図７は、図２の線Ｂ－Ｂ’に沿ってとられたトランジスタ・デバイス１００の単位セル４０の断面図である。トランジスタ構造１００は、例えば、４Ｈ－ＳｉＣ又は６Ｈ－ＳｉＣを含んでもよい基板２００を含む半導体構造１２０を含む。チャネル層２１０が基板２１０上に形成され、バリア層２２０がチャネル層２１０上に形成されている。チャネル層２１０及びバリア層２２０は、バリア層２２０の材料がチャネル層２１０の材料よりも大きなバンドギャップを有するＩＩＩ族窒化物ベースの材料を含むことができる。例えば、チャネル層２１０は、ＧａＮを含むことができ、一方バリア層は、ＡｌＧａＮを含むことができる。
バリア層２２０とチャネル層２１０との間のバンドギャップの差、及びバリア層２２０とチャネル層２１０との間の界面における圧電効果のために、二次元電子ガス（２ＤＥＧ）が、チャネル層２１０とバリア層２２０との間の接合部においてチャネル層２１０内に誘起される。２ＤＥＧは、ソースコンタクト・セグメント１６２ｂ及びドレインコンタクト１３６のそれぞれの下の、デバイスのソース領域とドレイン領域との間の導通を可能にする高度に導電性の層である。ソースコンタクト・セグメント１６２ｂ及びドレインコンタクト１３６は、バリア層２２０上に形成されている。ゲート・フィンガー１１６は、ドレインコンタクト１３６とソースコンタクト・セグメント１６２ｂとの間のバリア層２２０上に形成されている。ゲート・ジャンパー１７２は、ソースコンタクト・セグメント１６２ｂの上方に設けられ、垂直コンタクトプラグ１７８及びゲート信号分配バー１７４を介してゲート・フィンガー１１６に接続されている。垂直コンタクトプラグ１７８及びゲート信号分配バーは、ソースコンタクト・セグメント１６２ａ～１６２ｃのうちの隣接するソースコンタクト・セグメント間の間隙１６２ｇに設けられ、ソースコンタクト・セグメント１６２ａ～１６２ｃと物理的に接触しない。
第１の層間絶縁層２３２が、ドレインコンタクト１３６、ゲート・フィンガー１１６、ソースコンタクト・セグメント１６２ｂ、及びゲート信号分配バー１７４を覆って基板上に形成されている。層間絶縁層２３２は、例えば、ＳｉＮ、ＳｉＯ２などの誘電体材料を含むことができる。垂直コンタクトプラグ１７８は、第１の層間絶縁層２３２を貫通する。ゲート・ジャンパー１７２は、ゲート・ジャンパー１７２をソースコンタクト・セグメント１６２ｂから絶縁する第１の層間絶縁層２３２上に形成されている。第２の層間絶縁層２３４が第１の層間絶縁層２３２及びゲート・ジャンパー１７２上に形成されてもよい。第２の層間絶縁層２３４は、例えば、ＳｉＮ、ＳｉＯ２などの誘電体材料を含むことができる。
ゲート・フィンガー１１６の材料は、バリア層の組成に基づいて選ばれてもよい。しかしながら、ある特定の実施例では、窒化物ベースの半導体材料にショットキー接触を行うことができる従来の材料、例えば、Ｎｉ、Ｐｔ、ＮｉＳｉｘ、Ｃｕ、Ｐｄ、Ｃｒ、Ｗ及び／又はＷＳｉＮなどを使用することができる。ドレインコンタクト１３６及びソースコンタクト・セグメント１６２は、ＧａＮにオーミック接触を形成することができる、ＴｉＡｌＮなどの金属を含むことができる。
本発明の概念の実施例は、ＩＩＩ族窒化物ベースの高電子移動度トランジスタ（ＨＥＭＴ）デバイスに関連して使用するのに特によく適している場合がある。本明細書で使用されるように、用語「ＩＩＩ族窒化物」は、窒素と、周期律表のＩＩＩ族の元素、通常アルミニウム（Ａｌ）、ガリウム（Ｇａ）、及び／又はインジウム（Ｉｎ）との間に形成される半導体化合物を指す。この用語は、ＡｌＧａＮ及びＡｌＩｎＧａＮなどの三元及び四元化合物も指す。これらの化合物は全て、１モルの窒素が合計で１モルのＩＩＩ族元素と組み合わされた実験式を有する。
本発明の実施例を利用することができるＧａＮベースのＨＥＭＴに適した構造は、例えば、共通に譲渡された、２００２年６月６日に公開された特許文献１「Aluminum Gallium Nitride/Gallium Nitride High Electron Mobility Transistors Having A Gate Contact On A Gallium Nitride Based Cap Segment And Methods Of Fabricating Same」、２００２年１１月１４日に公開された特許文献２「Group-III Nitride Based High Electron Mobility Transistor (HEMT) With Barrier/Spacer Layer」、２００４年４月１日に公開された特許文献３「Nitride-Based Transistors And Methods Of Fabrication Thereof Using Non-Etched Contact Recesses」、２０１１年３月１５日に発行された特許文献４「Nitride-Based Transistors With A Protective Layer And A Low-Damage Recess」、及び２００１年１１月１３日に発行された「Nitride Based Transistors On Semi-Insulating Silicon Carbide Substrates」という名称の特許文献５に記載され、これらの開示は、その全体が参照により本明細書に組み込まれる。
本発明の特定の実施例では、基板２００は、例えば、４Ｈポリタイプの炭化ケイ素（ＳｉＣ）であってもよい半絶縁性炭化ケイ素基板であってもよい。他の炭化ケイ素候補ポリタイプには、３Ｃ、６Ｈ、及び１５Ｒポリタイプが含まれる。
任意選択のバッファ層、核生成層及び／又は遷移層（図示せず）がチャネル層２１０の下の基板２００上に設けられてもよい。例えば、炭化ケイ素基板とデバイスの残りの部分との間の適切な結晶構造遷移を提供するためにＡｌＮバッファ層が含まれていてもよい。さらに、例えば、共通に譲渡された、２００３年６月５日に公開された、「Strain Balanced Nitride Heterojunction Transistors And Methods Of Fabricating Strain Balanced Nitride Heterojunction Transistors」という名称の特許文献６に記載されるように歪平衡遷移層も設けられてもよく、その開示は、本明細書に完全に述べられているかのように参照により本明細書に組み込まれる。さらに、ＳｉＮキャッピング層などの１つ又は複数のキャッピング層がバリア層２２０上に設けられてもよい。
炭化ケイ素は、ＩＩＩ族窒化物デバイスに対する非常に一般的な基板材料であるサファイア（Ａｌ２Ｏ３）よりもＩＩＩ族窒化物にはるかに近い結晶格子整合を有する。ＳｉＣのより近い格子整合によって、結果として、サファイア上で一般的に利用可能なものよりもより高品質のＩＩＩ族窒化物膜を得ることが可能になる。また、炭化ケイ素は、非常に高い熱伝導率を有し、その結果、炭化ケイ素上のＩＩＩ族窒化物デバイスの総出力電力は、典型的には、サファイア上に形成された同一のデバイスの場合ほどには基板の熱放散によって制限されない。また、半絶縁性炭化ケイ素基板の利用可能性は、素子分離及び寄生容量低減に備えることができる。適切なＳｉＣ基板は、例えば、本発明の譲受人であるノースカロライナ州ダラム市のＣｒｅｅ社によって製造されている。
基板材料として炭化ケイ素が使用されてもよいが、本発明の実施例は、任意の適切な基板、例えば、サファイア、窒化アルミニウム、窒化アルミニウムガリウム、窒化ガリウム、シリコン、ＧａＡｓ、ＬＧＯ、ＺｎＯ、ＬＡＯ、ＩｎＰなどを利用することができる。一部の実施例では、適切なバッファ層も形成することができる。
本発明の一部の実施例では、チャネル層２１０は、チャネル層２１０の伝導帯端のエネルギーが、チャネル層とバリア層との間の界面でのバリア層２２０の伝導帯端のエネルギーよりも低い場合は、ＡｌｘＧａ１－ｘＮ（ここで０≦ｘ＜１）などのＩＩＩ族窒化物である。本発明のある特定の実施例では、チャネル層２１０がＧａＮであることを示す、ｘ＝０である。また、チャネル層２１０は、ＩｎＧａＮ、ＡｌＩｎＧａＮなどの、他のＩＩＩ族窒化物であってもよい。チャネル層２１０は、ドープされていない、或は、意図せずにドープされていてもよく、約２０Åを超える厚さに成長させてもよい。また、チャネル層２１０は、例えば、超格子、又はＧａＮ、ＡｌＧａＮなどの組合せなどの、多層構造であってもよい。
チャネル層２１０は、バリア層２２０のバンドギャップよりも小さいバンドギャップを有することができ、また、チャネル層２１０は、バリア層２２０よりも大きな電子親和力を有することができる。本発明の概念のある特定の実施例では、バリア層２２０は、約０．１ｎｍ～約１０ｎｍの厚さを有するＡｌＮ、ＡｌＩｎＮ、ＡｌＧａＮ、又はＡｌＩｎＧａＮである。本発明の概念の特定の実施例では、バリア層２２は、十分に厚く、チャネル層２１０とバリア層２２０との間の界面においてかなりのキャリア濃度を誘起するのに十分に高いＡｌ組成及びドーピングを有する。
バリア層２２０は、ＩＩＩ族窒化物であってもよく、チャネル層２１０よりも大きなバンドギャップ、及びチャネル層２１０よりも小さな電子親和力を有する。したがって、本発明のある特定の実施例では、バリア層２２０は、ＡｌＧａＮ、ＡｌＩｎＧａＮ、及び／又はＡｌＮ、或はそれらの層の組合せを含んでもよい。バリア層２２０は、例えば、約０．１ｎｍ～約３０ｎｍの厚さであってもよい。本発明のある特定の実施例では、バリア層２２０は、ドープされていないか、又は約１０１９ｃｍ－３未満の濃度までｎ型ドーパントでドープされている。本発明の一部の実施例では、バリア層２２０は、ＡｌｘＧａ１－ｘＮであり、ここで０＜ｘ＜１である。特定の実施例では、アルミニウム濃度は、約２５％である。しかしながら、本発明の他の実施例では、バリア層２２０は、約５％～約１００％のアルミニウム濃度を有するＡｌＧａＮを含む。本発明の特定の実施例では、アルミニウム濃度は、約１０％よりも大きい。
本発明の実施例は、ＧａＮ高電子移動度トランジスタ（ＨＥＭＴ）構造を参照して示されているが、本発明の概念はそのようなデバイスに限定されない。したがって、本発明の実施例は、複数の単位セル及び制御電極を有する他のトランジスタ・デバイスを含むことができる。本発明の実施例は、より広い制御電極が望まれ、デバイスの複数の単位セルが存在する任意の半導体デバイスで使用するのに適している可能性がある。したがって、例えば、本発明の実施例は、ＳｉＣ、ＧａＮ、ＧａＡｓ、シリコンなどを使用して製造されるＭＥＳＦＥＴ、ＭＭＩＣ、ＳＩＴ、ＬＤＭＯＳ、ＢＪＴ、ｐＨＥＭＴなどの、様々なタイプのデバイスで使用するのに適している可能性がある。
様々な要素を記載するために本明細書では第１、第２などの用語が使用されることがあるが、これらの要素は、これらの用語によって限定されるべきではないことを理解されるであろう。これらの用語は、１つの要素と別の要素とを区別するために使用されているだけである。例えば、本発明の範囲から逸脱せずに、第１の要素を第２の要素と呼ぶことができ、同様に、第２の要素を第１の要素と呼ぶことができる。本明細書で使用されるように、用語「及び／又は」は、関連する列記されたアイテムの１つ又は複数の任意の及び全ての組合せを含む。
本明細書で使用される用語は、特定の実施例のみを記載するためのものであって、本発明を限定することは意図されない。本明細書で使用されるように、単数形「１つの（ａ）」、「１つの（ａｎ）」及び「その（ｔｈｅ）」は、文脈上そうでないと明白に示さない限り、複数形を同様に含むことが意図されている。本明細書で使用される場合、用語「備える（ｃｏｍｐｒｉｓｅｓ）」、「備えている（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｅｓ）」、及び／又は「含んでいる（ｉｎｃｌｕｄｉｎｇ）」は、述べた特徴、整数、ステップ、動作、要素、及び／又は構成要素の存在を特定するが、１つ若しくは複数の他の特徴、整数、ステップ、動作、要素、構成要素、及び／又はそれらのグループの存在或いは追加を排除しないことをさらに理解されるであろう。
別段の定めがない限り、本明細書で使用される（技術的及び科学的用語を含む）全ての用語は、本発明が属する当業者によって通常理解されるものと同一の意味を有する。本明細書で使用される用語は、本明細書の文脈及び関連技術におけるそれらの意味と一致する意味を有すると解釈されるべきであり、本明細書で明示的に規定されない限り、理想化された、又は過度に形式的な意味で解釈されるべきではないことをさらに理解されるであろう。
層、領域、又は基板などの要素が、別の要素「上に」存在する、又は要素「の上に」延在するとして言及される場合は、その要素は、他の要素上に直接存在してもよく、又は他の要素の上に直接延在してもよく、或は介在する要素が存在してもよいことを理解されるであろう。対照的に、要素が別の要素「上に直接」存在する、又は別の要素「の上に直接」延在するとして言及される場合は、介在する要素は存在しない。また、要素が別の要素に「接続されている」又は「結合されている」として言及される場合は、その要素は、他の要素に直接接続、又は結合されていてもよく、或は介在する要素が存在してもよいことを理解されるであろう。対照的に、要素が別の要素に「直接接続されている」又は「直接結合されている」という場合は、介在する要素は存在しない。
「下方の」若しくは「上方の」又は「上部の」若しくは「下部の」或は「水平の」若しくは「横の」若しくは「垂直の」などの相対語は、本明細書では、図に示されるように、１つの要素、層、又は領域のもう１つの要素、層又は領域との関係を説明するために使用されることがある。これらの用語は、図に描かれている向きに加えてデバイスの異なる向きを包含することが意図されていることを理解されるであろう。
本発明の実施例は、本発明の理想化された実施例（及び中間構造体）の概略図である断面図を参照して本明細書に記載されている。図面の層及び領域の厚さは、明瞭にするために誇張されていることがある。さらに、例えば、製造技法及び／又は公差の結果として図の形状からの変形が予想される。したがって、本発明の実施例は、本明細書に示された領域の特定の形状に限定されると解釈されるべきではなく、例えば、製造に起因する形状の偏差を含むものとする。
図面及び明細書では、本発明の典型的な実施例が開示されており、特定の用語が用いられているが、これらの用語は、限定するためではなく、一般的且つ記述的な意味でのみ使用されており、本発明の範囲は以下の特許請求の範囲において述べられる。

Claims (10)

  1. 第１の単位セル及び第２の単位セルと、
    前記第１及び第２の単位セルに共通するソースコンタクトと、
    第１の方向に延在する、前記第１の単位セルの第１のゲート・フィンガーであって、前記第１のゲート・フィンガーは、少なくとも第１のセグメントと第２のセグメントを含む、前記第１のゲート・フィンガーと、
    前記第１の方向に延在する、前記第２の単位セルの第２のゲート・フィンガーと、
    前記第１の方向に延在する、ゲート・ジャンパーと
    を備え、
    前記第１のゲート・フィンガー及び前記第２のゲート・フィンガーは、前記第１の方向に垂直な第２の方向において互いに離間され、
    前記ゲート・ジャンパーが、前記第１のゲート・フィンガーの前記第１のセグメントに隣接する前記第１の方向に延在するが、前記第１のゲート・フィンガーの前記第２のセグメントに隣接する前記第１の方向には延在しない、マルチセル・トランジスタ。
  2. 前記第２の方向に延在し、前記第１のゲート・フィンガーの前記第１のセグメントへ前記ゲート・ジャンパーを接続する第１のゲート信号分配バーと、前記第２の方向に延在し、前記第１のゲート・フィンガーの前記第２のセグメントへ前記ゲート・ジャンパーを電気的に接続する第２のゲート信号分配バーとを更に備える、請求項１に記載のマルチセル・トランジスタ。
  3. 前記第２の方向に延在し、前記ゲート・ジャンパー及び前記第１のゲート・フィンガーに電気的に接続されているゲート信号分配バーをさらに備え、前記ゲート信号分配バーは、前記第１のゲート・フィンガー及び前記第２のゲート・フィンガーと同じ金属層に形成されている、請求項１又は２に記載のマルチセル・トランジスタ。
  4. 前記ゲート・ジャンパーが前記ソースコンタクトの一部と垂直方向に重なっている、請求項１から３までのいずれか一項に記載のマルチセル・トランジスタ。
  5. 前記第１の方向に延在する、前記第１の単位セル又は前記第２の単位セルのドレインコンタクトをさらに備える、請求項１から３までのいずれか一項に記載のマルチセル・トランジスタ。
  6. 前記ゲート・ジャンパーが、共通の前記ソースコンタクトの一部、前記第１のゲート・フィンガーの一部、前記第２のゲート・フィンガーの一部、及び／又は前記ドレインコンタクトの一部の上に形成されている、請求項５に記載のマルチセル・トランジスタ。
  7. 前記第２の方向に取られる断面における前記ゲート・ジャンパーの断面積が、前記第２の方向に取られる断面における前記第１のゲート・フィンガー及び／又は前記第２のゲート・フィンガーの断面積よりも大きい、請求項１から６までのいずれか一項に記載のマルチセル・トランジスタ。
  8. 第２の方向に延在し、前記ゲート・ジャンパーに電気的に接続しているゲート・バスをさらに備え、前記第１のゲート・フィンガー及び前記第２のゲート・フィンガーは、前記ゲート・バスに直接的に接触する、請求項１から７までのいずれか一項に記載のマルチセル・トランジスタ。
  9. 前記ソースコンタクトが第１のソースコンタクトであり、前記マルチセル・トランジスタが、間隙によって前記第１のソースコンタクトから前記第１の方向に離間されている第２のソースコンタクトをさらに備える、請求項８に記載のマルチセル・トランジスタ。
  10. 前記第１のゲート・フィンガー及び前記第２のゲート・フィンガーが、前記第２のソースコンタクトに隣接して延在し、前記ゲート・ジャンパーは、前記第２のソースコンタクトの一部と垂直方向に重なっていない、請求項９に記載のマルチセル・トランジスタ。
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