JP2020524911A - 平滑化された立ち上がり動作及び改善された線形性を有する複数のユニット・セル・トランジスタを有する半導体デバイス - Google Patents

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Abstract

半導体デバイスは共通の半導体構造上に複数のユニット・セル・トランジスタを含み、ユニット・セル・トランジスタは電気的に並列に接続され、各ユニット・セル・トランジスタはそれぞれのゲート・フィンガーを含む。第１及び第２のユニット・セル・トランジスタのそれぞれのしきい値電圧は少なくとも０．１ボルト異なり、且つ／又は、第３のユニット・セル・トランジスタの第１及び第２のセグメントのしきい値電圧は少なくとも０．１ボルト異なる。

Description

本明細書で説明する本発明は、マイクロエレクトロニクス・デバイスに関し、より詳細にはユニット・セル・ベースの構造を有する高電力電界効果トランジスタに関する。
無線周波数（５００ＭＨｚ）、Ｓバンド（３ＧＨｚ）及びＸバンド（１０ＧＨｚ）など、高い周波数で動作すると同時に高電力処理能力を必要とする電気回路が、近年一層普及している。高電力、高周波数の回路が増えているために、これに伴って、無線及びマイクロ波周波数で確実に動作し得ることに加えてさらに高電力負荷を処理できる半導体デバイスの需要が高まっている。
増大した出力電力を供給するために、共通の半導体構造上に形成され、電気的に並列に接続した複数の「ユニット・セル」トランジスタを含む、半導体デバイスが開発された。各ユニット・セル・トランジスタは、図１に模式的に示すように、細長いソース・コンタクトとドレイン・コンタクトとの間を並行して伸びるゲート・フィンガーを含み得る。
特に図１は、半導体構造２０上の、ゲート・パッド１２、ソース・パッド２２、及びドレイン・パッド３２を含む、従来の半導体デバイス１０のメタル層レイアウトを示す。図１は、基礎となる半導体構造２０の上に形成された半導体デバイス１０の様々なメタル層コンタクト構造を示す、半導体デバイスの平面図（すなわち、デバイスを上方から見下ろす図）である。図１に示すように、従来の半導体デバイス１０では、ゲート・パッド１２がゲート・バス１４により、第１の方向（たとえば、図１に示すｙ方向）に並行して伸びる複数のゲート・フィンガー１６に接続する。ドレイン・パッド３２は、ドレイン・バス３４を介して複数のドレイン・コンタクト３６に接続する。ソース・パッド２２は、異なる配線層（ここではゲート・フィンガー１６及びドレイン・コンタクト３６の上方を走る、より上層の配線層）に配置するソース・バス２４を介して、複数の並列ソース・コンタクト２６に接続する。縦方向に伸びる（すなわち、ｘ方向とｙ方向とに垂直なｚ方向に伸びる）ソース・コンタクト・プラグ２８は、電気的に各ソース・コンタクト２６をソース・バス２４に接続する。
各ゲート・フィンガー１６は、隣接するソース・コンタクト２６とドレイン・コンタクト３６との対の間をｙ方向に沿って走っている。半導体デバイス１０のユニット・セル・トランジスタは、ボックス４０に示され、隣接するソース・コンタクト２６とドレイン・コンタクト３６との間を伸びるゲート・フィンガー１６を含んでいる。「ゲート長」はｘ方向のゲート配線の亘長を指し、「ゲート幅」はゲート・フィンガー１６と、ソース・コンタクト２６及びドレイン・コンタクト３６とがｙ方向に重なる亘長である。すなわち、ゲート・フィンガー１６の「幅」は、隣接するソース／ドレイン・コンタクト２６、３６に並行して伸びるゲート・フィンガー１６の寸法（ｙ方向に沿った亘長）を指す。半導体デバイス１０の電力処理能力は、その「ゲート周囲長」に比例し得る。半導体デバイス１０のゲート周囲長は、半導体デバイス１０の各ゲート・フィンガー１６のゲート幅の合計である。
炭化ケイ素及び／又は窒化ガリウム・ベースの半導体材料など、ワイド・バンドギャップ半導体材料で形成した半導体デバイスは、より高い電流密度で動作可能であり、したがって高電力用途に広く使用される。特にＧａＮ、ＡｌＧａＮ、ＩｎＧａＮなど、窒化ガリウム・ベースの半導体材料のエピタキシャル層を１層又は複数層含む、窒化ガリウム・ベースのトランジスタは、ワイヤレス通信用トランジスタ増幅器など高電力用途に、今日普通に使用される。これらの窒化ガリウム・ベースのエピタキシャル層は、炭化ケイ素又はサファイア基板上に成長させるのが一般的である。しかしながら、改善された性能を呈する高電力半導体デバイスが必要である。
米国公開第２００２／００６６９０８Ａ１号 米国公開第２００２／０１６７０２３Ａ１号 米国公開第２００４／００６１１２９号 米国特許第７，９０６，７９９号 米国特許第６，３１６，７９３号 米国公開第２００３／０１０２４８２Ａ１号
本発明の実施例によれば、共通の半導体構造上に形成された複数のユニット・セル・トランジスタを含む半導体デバイスが提供される。ユニット・セル・トランジスタは電気的に並列に接続され、各ユニット・セル・トランジスタはゲート・フィンガーを含む。いくつかの実施例では、第１及び第２のユニット・セル・トランジスタのそれぞれのしきい値電圧は、少なくとも０．１ボルト異なり、且つ／又は第３のユニット・セル・トランジスタの第１及び第２の部分のしきい値電圧は少なくとも０．１ボルト異なる。
いくつかの実施例では、ゲート・フィンガーは互いに並行して伸び得る。本半導体構造は、窒化ガリウム・ベースのチャネル層を含む。
いくつかの実施例では、第１及び第２のユニット・セル・トランジスタのしきい値電圧は、少なくとも０．２５ボルト異なり得る。いくつかの実施例では、第３のユニット・セル・トランジスタの第１及び第２のセグメントのしきい値電圧は、少なくとも０．２５ボルト、又は少なくとも０．５ボルト異なり得る。いくつかの実施例では、第１及び第２のユニット・セル・トランジスタのしきい値電圧は、０．１〜１．２５ボルト異なり得る。いくつかの実施例では、第３のユニット・セル・トランジスタの第１及び第２の部分のしきい値電圧は、０．１〜１．２５ボルト異なり得る。
いくつかの実施例では、ユニット・セル・トランジスタは複数のグループに分けられてよく、各グループは少なくとも５つのユニット・セル・トランジスタを含み、各グループ内のユニット・セル・トランジスタのしきい値電圧は互いに０．０１ボルトの範囲内に存在する。各グループには、およそ同数のユニット・セル・トランジスタを含め得る。例示的な実施例では、グループの数は２つ又は３つであり得る。
いくつかの実施例では、各ゲート・フィンガーは、少なくとも０．１ボルト異なるしきい値電圧を有する、少なくとも２つのセグメントを含み得る。他の実施例では、各ゲート・フィンガーは、少なくとも０．２５ボルト、又は少なくとも０．５ボルト異なるしきい値電圧を有する、少なくとも２つのセグメントを含み得る。さらに他の実施例では、各ゲート・フィンガーは、０．１〜１．２５ボルト異なるしきい値電圧を有する、少なくとも２つのセグメントを含み得る。
いくつかの実施例では、半導体構造は、ユニット・セル・トランジスタの各々のバリア層として作用する窒化ガリウム・ベース層を含み得、半導体デバイスの領域が異なれば、窒化ガリウム・ベース層の厚さが変動し得る。たとえば、いくつかの実施例では、窒化ガリウム・ベース層は、第３のユニット・セル・トランジスタの第１のセグメントの下では第１の厚さを有し得、第３のユニット・セル・トランジスタの第２のセグメントの下では第２の、異なる厚さを有し得る。他の実施例では、窒化ガリウム・ベース層は、第１のユニット・セル・トランジスタの下では第１の厚さを有し得、第２のユニット・セル・トランジスタの下では第２の厚さを有し得る。
いくつかの実施例では、第３のユニット・セル・トランジスタのゲート・フィンガーの下にあるチャネル層の部分のドーピング濃度が、第３のユニット・セル・トランジスタのゲート・フィンガーの幅に沿って変動し得る。
いくつかの実施例では、第１のユニット・セル・トランジスタのフィンガーのうちの１本のゲート・フィンガーの下にあるチャネル層の第１の部分の第１のドーピング濃度は、第２のユニット・セル・トランジスタの１本のゲート・フィンガーの下にあるチャネル層の第２の部分の第２のドーピング濃度とは異なり得る。たとえば、一方がドープされ他方がドープされていないことがある。
いくつかの実施例では、第１のユニット・セル・トランジスタのゲート・フィンガーの少なくとも一部分は、第２のユニット・セル・トランジスタのゲート・フィンガーの少なくとも一部分とは異なる材料であり得る。
本発明のさらに別の実施例によれば、半導体構造上に形成された複数のユニット・セル・トランジスタを含む半導体デバイスが提供される。ユニット・セル・トランジスタは電気的に並列に接続され、各ユニット・セル・トランジスタがゲート・フィンガーを含んでいる。ユニット・セル・トランジスタの少なくとも第１のサブセットのしきい値電圧が、ユニット・セル・トランジスタの第１のサブセット内のユニット・セル・トランジスタのそれぞれのゲート・フィンガーの幅に沿って変動している。
いくつかの実施例では、ユニット・セル・トランジスタの第１のサブセット内のユニット・セル・トランジスタのしきい値電圧は、それらのゲート・フィンガーそれぞれの幅に沿って少なくとも０．１ボルト変動し得る。他の実施例では、ユニット・セル・トランジスタの第１のサブセット内のユニット・セル・トランジスタのしきい値電圧は、それらのゲート・フィンガーそれぞれの幅に沿って少なくとも０．２５ボルト（又は少なくとも０．５ボルト）変動し得る。さらに他の実施例では、ユニット・セル・トランジスタの第１のサブセット内のユニット・セル・トランジスタのしきい値電圧は、それらのゲート・フィンガーそれぞれの幅に沿って０．１〜１．２５ボルト変動し得る。
いくつかの実施例では、ユニット・セル・トランジスタのゲート・フィンガーは、互いに並行して伸び得る。
いくつかの実施例では、半導体構造は、窒化ガリウム・ベースのチャネル層を含み得る。
いくつかの実施例では、各ゲート・フィンガーは、異なるしきい値電圧を有する少なくとも３つのセグメントを含み得る。
いくつかの実施例では、半導体デバイスは、ユニット・セル・トランジスタの各々のバリア層として作用する窒化ガリウム・ベース層を含み得る。窒化ガリウム・ベース層は、ゲート・フィンガーの少なくとも半分の下に少なくとも２つの異なる厚さを有し得る。
いくつかの実施例では、半導体デバイスはチャネル層を含み得、ゲート・フィンガーの下にあるチャネル層のそれぞれの部分は、それぞれのゲート・フィンガーの各々の少なくとも２つの異なる部分の下でドーピング濃度が異なり得る。
いくつかの実施例では、ユニット・セル・トランジスタの第１のサブセットの各ゲート・フィンガーには、２つから５つのセグメントがあり得る。ユニット・セル・トランジスタの第１のサブセット内の各ユニット・セル・トランジスタのしきい値電圧値は、各セグメントに沿って実質的に一定であり得るが、一方、セグメントが異なれば、しきい値電圧は、他の少なくとも１つのセグメントとは、少なくとも０．１ボルト変動し得る。
本発明のさらに別の実施例によれば、半導体構造上に形成された複数のユニット・セル・トランジスタを含む半導体デバイスが提供される。ユニット・セル・トランジスタは、電気的に並列に接続され、各ユニット・セル・トランジスタはゲート・フィンガーを含んでいる。ユニット・セル・トランジスタの第１のサブセット内の各ユニット・セル・トランジスタは、第１のしきい値電圧を有し得、ユニット・セル・トランジスタの第２のサブセットの各ユニット・セル・トランジスタは、第１のしきい値電圧とは異なる第２のしきい値電圧を有し得る。
いくつかの実施例では、第１のしきい値電圧は、第２のしきい値電圧と、少なくとも０．１ボルト異なり得る。
いくつかの実施例では、ゲート・フィンガーは、互いに並行して伸び得る。
いくつかの実施例では、半導体構造は、窒化ガリウム・ベースのチャネル層を含み得る。
いくつかの実施例では、第１のしきい値電圧は、第２のしきい値電圧と、少なくとも０．２５ボルト又は少なくとも０．５ボルト異なり得る。いくつかの実施例では、第１のしきい値電圧は、第２のしきい値電圧と、０．１〜１．２５ボルト異なり得る。
いくつかの実施例では、ユニット・セル・トランジスタの第１のサブセット及びユニット・セル・トランジスタの第２のサブセットは、それぞれおよそ同数のユニット・セル・トランジスタを含み得る。
いくつかの実施例では、ユニット・セル・トランジスタの第３のサブセット内の各ユニット・セル・トランジスタは、第１のしきい値電圧と第２のしきい値電圧とのどちらとも異なる第３のしきい値電圧を有し得る。
いくつかの実施例では、半導体構造は、ユニット・セル・トランジスタの各々のバリア層として作用する窒化ガリウム・ベース層を含み得る。ユニット・セル・トランジスタの第１のサブセット内の各ユニット・セル・トランジスタのゲート・フィンガーの下の窒化ガリウム・ベース層の厚さは、ユニット・セル・トランジスタの第２のサブセット内の各ユニット・セル・トランジスタ内のゲート・フィンガーの下のバリア層の厚さとは異なり得る。
いくつかの実施例では、半導体デバイスはチャネル層を含み得、ユニット・セル・トランジスタの第１のサブセット内のユニット・セル・トランジスタのゲート・フィンガーの下にあるチャネル層の第１の部分の第１のドーピング濃度は、ユニット・セル・トランジスタの第２のサブセット内のユニット・セル・トランジスタのゲート・フィンガーの下にあるチャネル層の第２の部分の第２のドーピング濃度とは異なり得る。
本発明のさらに別の実施例によれば、半導体デバイスの線形性を高める方法が提供されている。半導体デバイスは共通の半導体構造上に形成され、複数のユニット・セル・トランジスタを含み、ユニット・セル・トランジスタは電気的に並列に接続され、各ユニット・セル・トランジスタはゲート・フィンガーを含んでいる。半導体デバイスの２ＤＥＧ（２−ｄｉｍｅｎｓｉｏｎａｌ ｅｌｅｃｔｒｏｎ ｇａｓ，２次元電子ガス）チャネルの異なる部分をそれぞれ異なる電流レベルでオンにするために、ユニット・セル・トランジスタのゲート・フィンガーに１つ又は複数の電圧信号を印加する。
いくつかの実施例では、少なくとも一部のゲート・フィンガーの第１及び第２のセグメントは、しきい値電圧が少なくとも０．１ボルト異なり得る。他の実施例では、これらの第１及び第２のセグメントは、しきい値電圧が少なくとも０．２５ボルト異なり得る。
いくつかの実施例では、ユニット・セル・トランジスタが異なれば、しきい値電圧は少なくとも０．１ボルト異なり得る。他の実施例では、ユニット・セル・トランジスタが異なれば、しきい値電圧は少なくとも０．２５ボルト又は少なくとも０．５ボルト異なり得る。さらに別の実施例では、ユニット・セル・トランジスタが異なれば、しきい値電圧は０．１〜１．２５ボルト異なり得る。
いくつかの実施例では、各ユニット・セル・トランジスタは、実質的に同じしきい値電圧及び同じ構造を有する。これらの実施例では、第１の電圧信号をユニット・セル・トランジスタのゲート・フィンガーの第１のサブセットに印加し得、第１の電圧信号と少なくとも０．１ボルト異なる第２の電圧信号をユニット・セル・トランジスタのゲート・フィンガーの第２のサブセットに同時に印加し得る。他の実施例では、第１及び第２の電圧信号は、少なくとも０．２５ボルト又は０．１〜１．２５ボルト異なり得る。
いくつかの実施例では、ユニット・セル・トランジスタは複数のグループに分割されてよく、各グループは少なくとも５つのユニット・セル・トランジスタを含む。各グループ内のユニット・セル・トランジスタのしきい値電圧は、いくつかの実施例では互いに０．０１ボルトの範囲内にあり得る。各グループは、いくつかの実施例ではおよそ同数のユニット・セル・トランジスタを含み得、多くの実施例ではグループ数は２又は３又は４以上であり得る。
いくつかの実施例では、半導体構造は、窒化ガリウム・ベースのチャネル層上に窒化ガリウム・ベースのチャネル層及び窒化ガリウム・ベースのバリア層を含み得、ゲート・フィンガーが互いに並行して伸び得る。そのような実施例では、半導体デバイスの領域が異なれば、窒化ガリウム・ベースのバリア層の厚さが変動し得る。窒化ガリウム・ベースのバリア層は、たとえば、第１のユニット・セル・トランジスタの第１のセグメントの下では第１の厚さであり、第１のユニット・セル・トランジスタの第２のセグメントの下では第２の、異なる厚さであり得る。追加的又は代替的に、窒化ガリウム・ベース層は、ユニット・セル・トランジスタの第１のサブセットの下では第１の厚さであり、ユニット・セル・トランジスタの第２のサブセットの下では第２の厚さであり得る。
本発明のさらに別の実施例によれば、半導体構造上の複数のユニット・セル・トランジスタを含む半導体デバイスが提供される。ユニット・セル・トランジスタは電気的に並列に接続され、各ユニット・セル・トランジスタは半導体構造の窒化ガリウム・ベースのバリア層の上方を伸びるゲート・フィンガーを含む。半導体デバイス内で位置が異なれば、窒化ガリウム・ベースのバリア層の厚さは異なる。
いくつかの実施例では、窒化ガリウム・ベースのバリア層は、ユニット・セル・トランジスタの第１のサブセットのゲート・フィンガーのそれぞれの第１のセグメントの下では第１の厚さであり、ユニット・セル・トランジスタの第１のサブセットのゲート・フィンガーのそれぞれの第２のセグメントの下では第２の、異なる厚さである。第１及び第２の厚さは、たとえば、少なくとも１ｎｍ異なり得る。
いくつかの実施例では、窒化ガリウム・ベースのバリア層は、ユニット・セル・トランジスタの第１のサブセットの下では第１の厚さであり、ユニット・セル・トランジスタの第２のサブセットの下では第２の厚さであり得る。第１及び第２の厚さは、たとえば、少なくとも１ｎｍ異なり得る。
いくつかの実施例では、ユニット・セル・トランジスタのサブセットが異なれば、しきい値電圧は少なくとも０．１ボルト又は少なくとも０．２５ボルト又は少なくとも０．５ボルト異なり得る。
いくつかの実施例では、少なくとも１つのゲート・フィンガーでセグメントが異なれば、しきい値電圧は少なくとも０．１ボルト又は少なくとも０．２５ボルト又は少なくとも０．５ボルト異なり得る。
本発明のさらに別の実施例によれば、窒化ガリウム・ベースのバリア層を含む半導体構造上の複数のユニット・セル・トランジスタを含む半導体デバイスが提供される。ユニット・セル・トランジスタは電気的に並列に接続され、各ユニット・セル・トランジスタは窒化ガリウム・ベースのバリア層の上方を伸びるゲート・フィンガーを含んでいる。これらのデバイスはさらに、ユニット・セル・トランジスタの第１のサブセットのゲート・フィンガーに結合される第１の出力と、ユニット・セル・トランジスタの第２のサブセットのゲート・フィンガーに結合される第２の出力とを有する分圧器を含んでいる。第１及び第２の出力は、それぞれ第１及び第２の電圧を、ユニット・セル・トランジスタの第１及び第２のサブセットそれぞれのゲート・フィンガーに印加するように構成され、第１及び第２の電圧は少なくとも０．１ボルト異なる。
いくつかの実施例では、ユニット・セル・トランジスタの第１及び第２のサブセットのユニット・セル・トランジスタは、同一の設計構造を有し得る。
いくつかの実施例では、第１及び第２の電圧は、少なくとも０．２５ボルト異なり得る。
いくつかの実施例では、分圧器はユニット・セル・トランジスタの第３のサブセットのゲート・フィンガーに結合される第３の出力を含み得、第３の出力は第３の電圧をユニット・セル・トランジスタの第３のサブセットのゲート・フィンガーに印加するように構成され、第３の電圧は第１及び第２の両方の電圧と少なくとも０．１ボルト（又は他の実施例では少なくとも０．２５ボルト若しくは０．５ボルト）異なる。
従来のマルチセル半導体デバイスのメタル層レイアウトの平面図である。 １２５ミクロンの幅を有するユニット・ゲート・フィンガーをもつ従来の半導体デバイスについて、印加したしきい値電圧の関数として相互コンダクタンス及び三次相互コンダクタンスを示すグラフである。 図１の従来のマルチセル半導体デバイスにおけるしきい値電圧変動を示す概略グラフである。 本発明のいくつかの実施例によるマルチセル半導体デバイスのしきい値電圧の変動を示す概略グラフである。 本発明のいくつかの実施例によるマルチセル半導体デバイスのしきい値電圧の変動を示す概略グラフである。 本発明のいくつかの実施例によるマルチセル半導体デバイスのしきい値電圧の変動を示す概略グラフである。 異なるしきい値電圧を有するゲート・フィンガーを有する本発明の実施例によるマルチセル半導体デバイスの概略平面図である。 異なるしきい値電圧を有するゲート・フィンガーを有する本発明の実施例によるマルチセル半導体デバイスの概略平面図である。 異なるしきい値電圧を有するゲート・フィンガーを有する本発明の実施例によるマルチセル半導体デバイスの概略平面図である。 ゲート・フィンガーの幅に沿って離散的に変動するしきい値電圧を有し、各ゲート・フィンガーの合計の幅が１２５ミクロンである、本発明の実施例によるマルチセル半導体デバイスの概略平面図である。 ゲート・フィンガーの幅に沿って離散的に変動するしきい値電圧を有し、各ゲート・フィンガーの合計の幅が１２５ミクロンである、本発明の実施例によるマルチセル半導体デバイスの概略平面図である。 図６Ａの設計構造を有する半導体デバイスについて、印加したしきい値電圧の関数として相互コンダクタンス及び三次相互コンダクタンスを示すグラフである。 図６Ｂの設計構造を有する半導体デバイスについて、印加したしきい値電圧の関数として相互コンダクタンス及び三次相互コンダクタンスを示すグラフである。 図６Ａのライン８Ａ−８Ａに沿って切り取った断面図である。 図６Ａのライン８Ｂ−８Ｂに沿って切り取った断面図である。 本発明のさらなる実施例によるマルチセル半導体デバイスの概略平面図である。 本発明のさらなる実施例によるマルチセル・トランジスタにおけるしきい値電圧変動を示す概略グラフである。 本発明のさらなる実施例によるマルチセル・トランジスタにおけるしきい値電圧変動を示す概略グラフである。 本発明のさらなる実施例によるマルチセル・トランジスタにおけるしきい値電圧変動を示す概略グラフである。 本発明のさらなる実施例によるマルチセル半導体デバイスの概略断面図である。 本発明のさらなる実施例によるマルチセル半導体デバイスの概略断面図である。 本発明のさらなる実施例によるマルチセル半導体デバイスの概略断面図である。 本発明の実施例による複数の半導体デバイスがその上に形成された半導体ウェーハの概略平面図である。 本発明のいくつかの実施例によるマルチセル半導体デバイスの回路図である。 本発明のさらなる実施例によるマルチセル半導体デバイスの回路図である。 図１４の設計構造を有し、ゲート・フィンガーの合計の幅が１２５ミクロンである半導体デバイスについて、印加したしきい値電圧の関数として相互コンダクタンス及び三次相互コンダクタンスを示すグラフである。 オンウェーハ分圧器を含む本発明の実施例による半導体デバイスの回路概略図である。 部分的にウェーハ上に実装されている分圧器を含む本発明のさらなる実施例による半導体デバイスの回路概略図である。
本発明の実施例は、改善された線形性を呈し得るマルチセル半導体デバイス（すなわち複数のユニット・セル・トランジスタを含む半導体デバイス）を提供する。マルチセル半導体デバイスの線形性の一般的な基準の１つは、デバイスの三次相互コンダクタンスのふるまいである。窒化ガリウム中に形成されるマルチセル半導体デバイス及び多くの他のワイド・バンドギャップ半導体材料系は急峻な立ち上がり動作を呈し得るので、これらの材料系中に形成されたマルチセル半導体デバイスは、デバイスが立ち上がる際にそれらの三次相互コンダクタンスの応答に著しいばらつきを呈し得る。三次相互コンダクタンスの非線形性は、トランジスタの出力信号における三次相互変調積を発生させ得る。これらの三次相互変調積がマルチセル半導体デバイスを含む通信システムのチャネル内に入ると、三次相互変調積は通信システムのパフォーマンスを劣化させ得る。デバイス立ち上がり時の三次相互コンダクタンスは、しばしばマルチセル半導体デバイスにおける三次相互変調積の一因となる基本パラメータである。三次相互コンダクタンスのピーク値は、デバイスの大きさに比例して大きくなる。したがって、より巨大でより高電力の半導体デバイスを必要とする用途では、高い線形性を提供することが次第に困難になり得る。
本発明の実施例によれば、著しく改善された線形性を呈し得るマルチセル半導体デバイスが提供される。この改善された線形性は、デバイスのしきい値電圧を工夫して改善された線形性を提供すること、又はデバイスの異なる部分に異なるゲート電圧を印加することにより達成され得る。本発明の実施例による半導体デバイスは、いくつかの実施例では、電気的に並列に接続される複数のユニット・セルを含む高電力デバイスであり得る。各ユニット・セルはゲート・フィンガーを含み得、ゲート・フィンガーは互いに並行して伸び得る。
電界効果トランジスタのしきい値電圧は、トランジスタのソース端子とドレイン端子との間に電流を導通可能にするのに必要な最小のゲート−ソース間電圧較差を指す。本発明の実施例によるマルチセル半導体デバイスは、デバイス内の位置が異なれば異なる、不定のしきい値電圧を有し得る。いくつかの実施例では、ゲート・フィンガーの別個のサブセットが異なるしきい値電圧を有し得る。他の実施例では、しきい値電圧がそれぞれのゲート・フィンガーの幅に沿って変動し得る。さらに他の実施例では、上記の２つの手法が組み合わせられ得る。デバイスの異なる領域では異なるしきい値電圧を有するように半導体デバイスを設計することにより、半導体デバイスの２ＤＥＧチャネルの異なる部分がゲート電圧の印加に応じて異なる程度にオンになり得る。言い換えれば、半導体デバイスの２ＤＥＧチャネルの部分が異なれば、異なる電流レベルでオンになり得る。たとえば、いくつかの実施例では、半導体デバイスの２ＤＥＧチャネルの部分が異なれば、少なくとも５％異なる電流レベルになり得る。他の実施例では、半導体デバイスの２ＤＥＧチャネルの部分が異なれば、少なくとも１０％異なる電流レベルになり得る。さらに他の実施例では、半導体デバイスの２ＤＥＧチャネルの部分が異なれば、１０％〜３０％異なる電流レベルになり得る。上記で説明したように、たとえば、窒化ガリウム・ベースの半導体など、ワイド・バンドギャップ半導体材料系中に形成された半導体デバイスは速い立ち上がり動作を呈し得、すべてのユニット・セルが実質的に同時にオンになる。三次相互コンダクタンスは立ち上がり時に極大化する傾向があるので、そのような材料系中に形成されたマルチセル半導体デバイスは、すべてのユニット・セルが同時にオンになるため、デバイスの立ち上がり時に三次相互コンダクタンスの大きなスパイクを受け得る。デバイスの部分が異なればしきい値電圧が異なるようにしきい値電圧を変動させることにより、チャネルがオンになる程度がどの時点でもデバイス全体で変動し、三次相互コンダクタンスのスパイクの大きさを低減する。
いくつかの実施例では、半導体デバイスは、チャネル層及びバリア層を含む高電子移動度トランジスタ（「ＨＥＭＴ」：ｈｉｇｈ ｅｌｅｃｔｒｏｎ ｍｏｂｉｌｉｔｙ ｔｒａｎｓｉｓｔｏｒｓ）であり得る。そのようなデバイスでは、バリア層の厚さを変動させることにより、デバイスの領域が異なればしきい値電圧が変動し得る。他の実施例では、しきい値電圧を変動させるために、デバイスの異なる部分でバリア層及び／又はチャネル層のドーピング濃度が変動し得る。さらに他の実施例では、ゲート・フィンガーの幅に沿って、且つ／又は、異なるゲート・フィンガー間で、のどちらでもゲート・フィンガーの組成が変動し得る。たとえば、しきい値電圧を変動させるために、異なる金属及び／又は異なる組成を有する金属合金が使用され得る。
さらに他の実施例では、デバイスの異なるユニット・セルに異なるゲート電圧を供給するように構成され得る関連分圧器回路を含み得るマルチセル半導体デバイスが提供される。これらのデバイスは同じ構造及び構成を有するユニット・セルを有し得る。しかしながら、三次相互コンダクタンスのピークを平滑化するために、異なるゲート電圧をゲート・フィンガーの異なるサブセットに印加することにより、異なる程度で（すなわち、異なる電流レベルで）オンになるように異なるユニット・セル・トランジスタを構成し得る。
本発明の実施例による半導体デバイスは、著しく改善された線形性を呈し得る。たとえば、半導体デバイスをしきい値電圧値が異なる２つの領域に分割する場合、三次相互コンダクタンスのピーク値は、全体に渡って一様なしきい値電圧を有するデバイスに比して約３０％低減し得る。半導体デバイスをしきい値電圧値が異なる３つの領域に分割する場合、三次相互コンダクタンスのピーク値は、全体に渡って一様なしきい値電圧を有するデバイスに比して約６５％低減し得る。より大きいしきい値電圧変動を有する半導体デバイスでは、三次相互コンダクタンスのさらなる低減を達成し得る。これらの線形性の改善は、たとえば、デバイスの利得などデバイスの他の動作特性に大きな影響を与えることなく達成し得る。
いくつかの例示的な実施例では、共通の半導体構造上に形成された複数のユニット・セル・トランジスタを含む半導体デバイスが提供される。ユニット・セル・トランジスタは電気的に並列に接続され、各ユニット・セル・トランジスタはそれぞれのゲート・フィンガーを含んでいる。ユニット・セル・トランジスタの第１及び第２のサブセットのしきい値電圧は、いくつかの実施例では、たとえば、少なくとも０．１ボルト異なるように設計されている。他の実施例では、この差が少なくとも０．２５ボルトであり得る。さらなる実施例では、この差が少なくとも０．５ボルトであり得る。さらに他の実施例では、差が０．１〜１．２５ボルトであり得る。
他の例示的な実施例では、共通の半導体構造上に形成された複数のユニット・セル・トランジスタを含む半導体デバイスが提供される。ユニット・セル・トランジスタは電気的に並列に接続され、各ユニット・セル・トランジスタはそれぞれのゲート・フィンガーを含んでいる。ユニット・セル・トランジスタのうちの少なくとも一部の第１及び第２のセグメントのしきい値電圧は、いくつかの実施例では、たとえば、少なくとも０．１ボルト異なるように設計されている。他の実施例では、この差は少なくとも０．２５ボルト又は少なくとも０．５ボルトであり得る。さらに他の実施例では、差は０．１〜１．２５ボルトであり得る。
さらに別の例示的な実施例では、半導体構造上の複数のユニット・セル・トランジスタを含む半導体デバイスが提供される。ユニット・セル・トランジスタは電気的に並列に接続され、各ユニット・セル・トランジスタは、半導体構造の窒化ガリウム・ベースのバリア層の上を伸びるゲート・フィンガーを含んでいる。半導体デバイス全体に渡ってしきい値電圧を変動させるために、半導体デバイス内の位置が異なれば窒化ガリウム・ベースのバリア層の厚さは異なる。
また追加の例示的な実施例では、半導体構造上に複数のユニット・セル・トランジスタを含む半導体デバイスが提供される。ユニット・セル・トランジスタは電気的に並列に接続され、各ユニット・セル・トランジスタは、半導体構造の窒化ガリウム・ベースのバリア層の上を伸びるゲート・フィンガーを含んでいる。半導体デバイスは、ユニット・セル・トランジスタの第１のサブセットのゲート・フィンガーに結合される第１の出力、及びユニット・セル・トランジスタの第２のサブセットのゲート・フィンガーに結合される第２の出力を有する分圧器を含む。他の実施例では、第１及び第２の出力は、第１及び第２の電圧をそれぞれユニット・セル・トランジスタの第１及び第２のサブセットのゲート・フィンガーに印加し、第１及び第２の電圧は、たとえば、少なくとも０．１ボルト、又は少なくとも０．２５ボルト異なるように構成されている。
半導体デバイスの線形性を高める方法もまた提供される。これらの方法によれば、半導体デバイスは、共通の半導体構造上に複数のユニット・セル・トランジスタを含めて形成される。ユニット・セル・トランジスタは電気的に並列に接続され、各ユニット・セル・トランジスタはゲート・フィンガーを含んでいる。半導体デバイスの２から１０個の異なる部分をそれぞれ異なる程度でオンにするために、１つ又は複数の電圧信号がユニット・セル・トランジスタのゲート・フィンガーに印加される。
次に本発明の実施例について、図２〜図１７を参照してより詳細に説明する。
図２は、図１の半導体デバイス１０など従来の窒化ガリウム・ベースのマルチセル半導体デバイスについて、相互コンダクタンス（ｇｍ）及び三次相互コンダクタンス（ｇｍ３）をゲート−ソース間電圧較差の関数として示すグラフである。図２に示すように、三次相互コンダクタンスは、印加されたゲート電圧がデバイスの立ち上がりから飽和に及ぶまでの間に、正の高いピークに達するとその後に負の高いピークに達し、次いでなだらかになる傾向がある。窒化ガリウム・ベースのトランジスタの急峻な立ち上がり動作により、三次相互コンダクタンスはピンチオフ点（ｐｉｎｃｈ ｏｆｆ）近傍でピークに達する。ピンチオフ点は、その後方でドレイン−ソース間電流がほぼ一定になるドレイン−ソース間電圧レベルを指す（すなわちトランジスタが飽和領域に入る点である）。図２に見られるように、三次相互コンダクタンスは値が−７０．２ｍＳ／Ｖでピークに達している。上述のように、三次相互コンダクタンスの非線形性はデバイスの出力信号に三次相互変調積を生成し得、デバイスを含む通信システムのパフォーマンスを低下させ得る。したがって、三次相互コンダクタンスの許容値は多くのワイヤレス通信用途など、しばしば用途に応じて指定され、そのようなシステムでの稼働に好適な半導体デバイスは、指定値よりも小さい三次相互コンダクタンスのピーク値を有していなくてはならない。
図３は、図１の半導体デバイス１０の設計構造を有する従来のマルチセル半導体デバイスにおけるしきい値電圧変動を示すグラフである。
図３を参照すると、縦軸はしきい値電圧（すなわち、ユニット・セル・トランジスタがオンになるゲート−ソース間電圧較差）を表し、横軸は従来の半導体デバイス１０中に含まれる、デバイスを渡るそれらの順序で配列した（すなわち、図１のｘ軸方向に配列した）ゲート・フィンガーを示す。言い換えれば、図３の横軸の左側部分が図１の半導体デバイス１０の左側にあるゲート・フィンガー１６に対応し、図３の横軸の右側部分が図１の半導体デバイス１０の右側にあるゲート・フィンガー１６に対応する。したがって、図３は、半導体デバイス１０のユニット・セル・トランジスタの各々についてのしきい値電圧を示している。図３に示されるように、従来の半導体デバイス１０において、すべてのユニット・セル・トランジスタ４０は同じしきい値電圧値ＶＴＨ−Ｃを有する。従来の半導体デバイス１０においては、しきい値電圧値ＶＴＨ−Ｃが各ゲート・フィンガー１６の幅に沿って一定であることにもまた留意されたい。
図４Ａ〜図４Ｃは、本発明のいくつかの実施例によるマルチセル半導体デバイスにおけるしきい値電圧変動を示すグラフである。図３と同様に、図４Ａ〜図４Ｃでは、横軸が図１のｘ軸方向（並びに以下に説明する図５Ａ〜図５Ｃのｘ軸方向）に沿ってトランジスタ内のゲート・フィンガーの位置を示し、縦軸が各ゲート・フィンガーそれぞれに対応するユニット・セル・トランジスタのしきい値電圧を表す。
図４Ａに示すように、第１の例示的な実施例において、ユニット・セル・トランジスタの第１のサブセットは第１のしきい値電圧値ＶＴＨ−１を有するように設計され、ユニット・セル・トランジスタの第２のサブセットは第１のしきい値電圧値ＶＴＨ−１よりも大きい第２のしきい値電圧値ＶＴＨ−２を有するように設計されている。第１のしきい値電圧値ＶＴＨ−１は、たとえばＶＴＨ−Ｃよりも低く、第２のしきい値電圧値ＶＴＨ−２は、たとえばＶＴＨ−Ｃよりも高くなり得る。本発明の実施例はそれに限定されないが、例示的な実施例ではＶＴＨ−２−ＶＴＨ−１が０．１から０．８ボルトであり得る。
次に図４Ｂを参照すれば、第２の例示的な実施例において、ユニット・セル・トランジスタの第１のサブセットは第１のしきい値電圧値ＶＴＨ−１を有するように設計され、ユニット・セル・トランジスタの第２のサブセットは第１のしきい値電圧値ＶＴＨ−１よりも大きい第２のしきい値電圧値ＶＴＨ−２を有するように設計され、ユニット・セル・トランジスタの第３のサブセットは第２のしきい値電圧値ＶＴＨ−２よりも大きい第３のしきい値電圧値ＶＴＨ−３を有するように設計されている。第１のしきい値電圧値ＶＴＨ−１は、たとえばＶＴＨ−Ｃよりも低く、第２のしきい値電圧値ＶＴＨ−２は、たとえばおよそＶＴＨ−Ｃに等しく、第３のしきい値電圧値ＶＴＨ−３は、たとえばＶＴＨ−Ｃよりも高くなり得る。本発明の実施例はそれに限定されないが、例示的な実施例ではＶＴＨ−３−ＶＴＨ−１が０．１から０．８ボルトであり得る。第３の、離散的なしきい値電圧値ＶＴＨ−３を加えることにより、印加したゲート電圧のより大きい範囲に渡ってデバイスの立ち上がりを広げ（なだらかにし）、デバイス立ち上がり時の三次相互コンダクタンスのピーク値はさらに低減し得る。
次に図４Ｃを参照すれば、第３の実施例では、各ユニット・セル・トランジスタは異なるしきい値電圧値を有し得る。特に、図４Ｃに対応する半導体デバイスは、一様に増加するしきい値電圧値を有するユニット・セル・トランジスタを有する。したがって、Ｎ個のユニット・セル・トランジスタを有する半導体デバイスでは、しきい値電圧値がＶＴＨ−１からＶＴＨ−Ｎまで広がり得る。中央のユニット・セル・トランジスタのしきい値電圧値ＶＴＨ−Ｎ／２は、たとえば、およそＶＴＨ−Ｃに等しくなり得る。図４Ｃに対応する設計構造は、デバイスの異なる部分がデバイスのゲート・パッドに立ち上がり電圧が印加されたことに応じてオンになるときをさらに広げ得る。図４Ｃに対応する半導体デバイスの設計構造は、デバイス立ち上がり時の三次相互コンダクタンスのピーク値をさらに低減し得る。
図４Ａ〜図４Ｃに、デバイスを左から右に（又は代わりに、右から左に）移動すると、ユニット・セル・トランジスタ（又は等価的にゲート・フィンガーの位置）の増加とともにしきい値電圧が（連続的な、又は離散的なグループのどちらであっても）増加することが示されているが、これはそうである必要はないことを了解されたい。たとえば、後段で説明するが、図１０Ａ〜図１０Ｃに、ユニット・セル・トランジスタの異なるセットのしきい値電圧がデバイス全体に渡ってよりランダムに分散している追加の実施例が示されている。
図５Ａ〜図５Ｃは、本発明のいくつかの実施例による３つの例示的なマルチセル半導体デバイスの配線レイアウトの平面図である。図５Ａ〜図５Ｃの半導体デバイスは、それぞれ図４Ａ〜図４Ｃに関して上記で説明したデバイスに対応する。
図５Ａに示すように、マルチセル半導体デバイス１００は、半導体構造１２０上に形成された多くのメタル層パターンを含む。半導体構造１２０の組成例は、図８Ａ及び図８Ｂを参照して、以下により詳細に説明する。図５Ａに示すように、マルチセル半導体デバイス１００は、半導体構造１２０上に形成されたゲート・パッド１１２、ソース・パッド１２２及びドレイン・パッド１３２を含む。ゲート・パッド１１２は、ゲート・バス１１４で第１の方向（ｙ方向）に並行して伸びる複数のゲート・フィンガー１１６に接続する。ドレイン・パッド１３２は、ドレイン・バス１３４を経由して複数の並列ドレイン・コンタクト１３６に接続する。ソース・パッド１２２は、たとえば、ゲート・バス１１４及びドレイン・バス１３４とは異なる配線層で配線するソース・バス１２４を経由して複数の並列ソース・コンタクト１２６に接続する。説明している実施例のソース・バス１２４は、ゲート・フィンガー１１６及びドレイン・コンタクト１３６の上を走る。縦方向に伸びるソース・コンタクト・プラグ１２８は、各ソース・コンタクト１２６をソース・バス１２４に電気的に接続する。各ゲート・フィンガー１１６は、隣接するソース・コンタクト１２６とドレイン・コンタクト１３６とのペアの間をｙ方向に沿って走る。トランジスタ１００のユニット・セルは、ボックス１４０で示されており、隣接するソース・コンタクト１２６とドレイン・コンタクト１３６との間を伸びるゲート・フィンガー１１６を含む。
さらに図５Ａに示すように、ゲート・フィンガー１１６は、第１のゲート・フィンガー１１６ａ及び第２のゲート・フィンガー１１６ｂを含み得る。ゲート・フィンガー１１６ａは半導体構造１２０の第１の領域１０２１の中に、ゲート・フィンガー１１６ｂは半導体構造１２０の第２の領域１０２２の中にあり得る。第１の領域１０２１では、ユニット・セル・トランジスタ１４０（すなわち、ゲート・フィンガー１１６ａを含むユニット・セル・トランジスタ）が、各ゲート・フィンガー１１６ａの幅に沿って第１のしきい値電圧値ＶＴＨ−１を各々有し得る。第２の領域１０２２では、ユニット・セル・トランジスタ１４０（すなわち、ゲート・フィンガー１１６ｂを含むユニット・セル・トランジスタ）が、各ゲート・フィンガー１１６ｂの幅に沿って第２のしきい値電圧値ＶＴＨ−２を各々有し得る。第２のしきい値電圧値ＶＴＨ−２は、第１のしきい値電圧値ＶＴＨ−１よりも大きくなり得る。以下で説明するように、第１の領域１０２１及び第２の領域１０２２におけるユニット・セル・トランジスタは、異なる材料を使用してゲート・フィンガーを形成すること、又は組成、ドーピング濃度及び／若しくはゲート・フィンガーの下にある１つ若しくは複数の層の厚さを変更することを含む、様々な方法で異なるしきい値電圧値を有するように製造し得る。説明の容易さのため、第１のしきい値電圧値ＶＴＨ−１を有するユニット・セル・トランジスタのゲート・フィンガー１１６ａが図５Ａに第１の形式の網かけを使用して示され、第２のしきい値電圧値ＶＴＨ−２を有するユニット・セル・トランジスタのゲート・フィンガー１１６ｂが第２の形式の網かけを使用して示されている。この同じ取り決めを本発明の追加の実施例を示す図においても使用する。しかしながら、異なるしきい値電圧値を提供するために使用される技法に応じてゲート・フィンガー（たとえば、ゲート・フィンガー１１６ａ及び１１６ｂ）が、同じ組成を有することもあり、有さないこともあることを了解されたい。
いくつかの実施例では、ＶＴＨ−２−ＶＴＨ−１は、少なくとも０．１ボルトであり得る。他の実施例では、ＶＴＨ−２−ＶＴＨ−１は、少なくとも０．２５ボルトであり得る。さらに他の実施例では、ＶＴＨ−２−ＶＴＨ−１は、少なくとも０．５ボルトであり得る。さらに他の実施例では、ＶＴＨ−２−ＶＴＨ−１は、少なくとも０．０５ボルト又は０．１〜１．２５ボルトであり得る。これに対して、所与の領域（たとえば、第１の領域１０２１）内にあるユニット・セル・トランジスタは、いずれも実質的に同じしきい値電圧を有し得る。たとえば、いくつかの実施例では、各領域内のユニット・セル・トランジスタは、互いに０．０２５ボルトの範囲内にしきい値電圧を有し得る。他の実施例では、各領域内のユニット・セル・トランジスタは、互いに０．０１ボルトの範囲内にしきい値電圧を有し得る。
図５Ｂに示すように、本発明のさらなる実施例によるマルチセル半導体デバイス２００は、半導体デバイス１００の場合の２つの領域の代わりに半導体デバイス２００は３つの領域２０２１、２０２２、２０２３に分割されることを除いて、図５Ａを参照して上記で説明した半導体デバイス１００と同様であり得る。第１の領域２０２１では、ゲート・フィンガー２１６ａを有するユニット・セル・トランジスタが配置され得、それぞれが各ゲート・フィンガー２１６ａの幅に沿って第１のしきい値電圧値ＶＴＨ−１を有する。第２の領域２０２２では、ゲート・フィンガー２１６ｂを有するユニット・セル・トランジスタが配置され得、それぞれが各ゲート・フィンガー２１６ｂの幅に沿って第２のしきい値電圧値ＶＴＨ−２を有し、第２のしきい値電圧値ＶＴＨ−２は第１のしきい値電圧値ＶＴＨ−１よりも大きい。第３の領域２０２３では、ゲート・フィンガー２１６ｃを有するユニット・セル・トランジスタが配置され得、それぞれが各ゲート・フィンガー２１６ｃの幅に沿って第３のしきい値電圧値ＶＴＨ−３を有し、第３のしきい値電圧値ＶＴＨ−３は第２のしきい値電圧値ＶＴＨ−２よりも大きい。半導体デバイス１００の対応する要素と同じ半導体デバイス２００の要素は同じ参照数字で識別し、これらの要素のさらなる説明は省略する。
図５Ｃに示すように、本発明のさらに他の実施例によるマルチセル半導体デバイス３００は、デバイス１００の場合の２つの領域又はデバイス２００の場合の３つの領域の代わりに半導体デバイス３００はＮ個の領域３０２１、３０２２、．．．３０２Ｎに分割されることを除いて、上記で説明した半導体デバイス１００、２００と同様であり得る。Ｎ個の領域３０２１、３０２２、．．．３０２Ｎは、各々ゲート・フィンガー３１６を有する単一のユニット・セル・トランジスタ３４０を含む。各ユニット・セル・トランジスタ３４０は、他のすべてのユニット・セル・トランジスタ３４０のしきい値電圧値とは異なるしきい値電圧値を有するように構成し得る。図５Ｃで左から右にユニット・セル・トランジスタ３４０のしきい値電圧値が単調に増加し得、そうすることによって図４Ｃに示すＶＴＨ−１からＶＴＨ−Ｎまで広がるしきい値電圧値を有するユニット・セル・トランジスタ３４０を半導体デバイス３００が有するようになる。半導体デバイス１００の対応する要素と同じ半導体デバイス３００の要素は同じ参照数字で識別し、これらの要素のさらなる説明は省略する。
図４Ａ〜図４Ｃ及び図５Ａ〜図５Ｃは、それぞれのデバイスの中で位置が異なれば異なる不定のしきい値電圧を有する半導体デバイス１００、２００、３００を提供するために、異なるユニット・セル・トランジスタが異なるしきい値電圧値を有する半導体デバイスの設計構造を示す。他の実施例では、個々のゲート・フィンガーのうちの少なくとも一部のゲート幅に沿ってしきい値電圧が変動するようにユニット・セルを構成することにより、代わりにしきい値電圧が個々のユニット・セル・トランジスタの内部で変動するようにされ得る（上記のように、ゲート・フィンガーの「幅」は、ゲート・フィンガーがソース・コンタクトとドレイン・コンタクトとの間を並行して伸びる距離を指し、しばしばゲート・フィンガーの「長さ」よりも長い）。たとえば、図６Ａ及び図６Ｂは本発明のさらなる実施例による、各ゲート・フィンガーの幅に沿って離散的に変動するしきい値電圧値を有するマルチセル半導体デバイスの平面図である（上記で説明したように、ゲート・フィンガーの「幅」は、ゲート・フィンガーが図においてｙ方向に伸びる距離である）。
特に、図６Ａはマルチセル半導体デバイス４００の平面図である。半導体デバイス４００は、それの各ゲート・フィンガー４１６の幅に沿って２つの異なるしきい値電圧値を有するように設計されている。言い換えれば、しきい値電圧値が各ユニット・セル・トランジスタ４４０の内部で変動し得る。図４Ａの実施例では、各ユニット・セル・トランジスタ４４０の第１の半分４４０−１が第１のしきい値電圧値ＶＴＨ−１を有し得、各ユニット・セル・トランジスタ４４０の第２の半分４４０−２が第２のしきい値電圧値ＶＴＨ−２を有し得る。図示の実施例では、各ユニット・セル・トランジスタ４４０の第１の半分４４０−１がゲート・バス１１４に最も近い半分であり、各ユニット・セル・トランジスタ４４０の第２の半分４４０−２がゲート・バス１１４から離れた半分である。第２のしきい値電圧値ＶＴＨ−２は、第１のしきい値電圧ＶＴＨ−１よりも小さいか又はより大きいか、どちらでもあり得る。図６Ａでは（並びに図６Ｂ及び図９の実施例では）、ソース・バス１２４を輪郭形式で示し、下層のメタル層をより詳細に表している。
図６Ｂは、各ゲート・フィンガー５１６の幅に沿って３つの異なるしきい値電圧値を有するマルチセル半導体デバイス５００の平面図である。特に、各ユニット・セル・トランジスタ５４０の最初の３分の１である５４０−１が第１のしきい値電圧値ＶＴＨ−１を有し得、各ユニット・セル・トランジスタ５４０の中間の３分の１である５４０−２が第２のしきい値電圧値ＶＴＨ−２を有し得、そして各ユニット・セル・トランジスタ５４０の最後の３分の１である５４０−３が第３のしきい値電圧値ＶＴＨ−３を有し得る。第１の、第２の、及び第３のしきい値電圧値は、互いに異なり得る。
図７Ａ〜図７Ｂは、それぞれ図６Ａ及び図６Ｂを参照して上記で説明した設計構造を有するマルチセル半導体デバイスについて、ゲート−ソース間電圧較差の関数として相互コンダクタンス及び三次相互コンダクタンスを示すグラフである（点線を参照）。図７Ａ及び図７Ｂのグラフはまた、参照のポイントとして、図１の従来の半導体デバイスについて、ゲート−ソース間電圧較差の関数として相互コンダクタンス及び三次相互コンダクタンスを含んでいる（実線を参照）。
図７Ａ及び図７Ｂに示すように、三次相互コンダクタンスのピーク値は、しきい値電圧を各ゲート・フィンガーの幅に沿って変動させることにより著しく低減し得る。しきい値電圧を異ならせることにより、デバイスの異なる部分が異なる印加ゲート電圧で立ち上がり得る。結果としてデバイスの線形性が改善し得る。示すように、デバイス内部に設けられるしきい値電圧のレベルが離散的であるほど三次相互コンダクタンスの低減の改善が大きくなる。特に、従来の半導体デバイスは−７０．２の三次相互コンダクタンスのピーク値を呈した。図７Ａに示すように、その異なる領域に２つの異なるしきい値電圧値を有するようにデバイスを設計することにより、三次相互コンダクタンスのピーク値は−４９．７８に、すなわち約３０％低減する。図７Ｂに示すように、その異なる領域に３つの異なるしきい値電圧値を有するようにデバイスを設計することにより、三次相互コンダクタンスのピーク値は−２２．５に、すなわち約６７％低減する。各事例において、三次相互コンダクタンスの非線形性はより大きい電圧範囲に渡って広がるが、一般に問題の原因となるピーク値は実質的に低減し得る。
図８Ａは、図６Ａの８Ａ−８Ａのラインに沿って取られた断面図であり、マルチセル半導体デバイス４００の断面の一部分を示す。半導体デバイス４００は、基板６００を含む半導体構造１２０を含み、基板６００は、たとえば、４Ｈ−ＳｉＣ又は６Ｈ−ＳｉＣを含み得る。チャネル層６１０は基板６００上に形成され、バリア層６２０はチャネル層６１０上に形成される。チャネル層６１０及びバリア層６２０は、ＩＩＩ族窒化物ベースの材料を含み得、ここでバリア層６２０の材料はチャネル層６１０の材料よりも大きいバンドギャップを有する。たとえば、チャネル層６１０はＧａＮを含み得、バリア層６２０はＡｌＧａＮを含み得る。いくつかの実施例では、チャネル層６１０及びバリア層６２０のいずれか又は両方が意図的にドープされない層であり得る。チャネル層６１０及びバリア層６２０は同じ導電型（たとえば、ｎ型）を有し得る。図８Ａに示すように、ゲート・フィンガー４１６を含むメタル層コンタクト構造、ソース・コンタクト１２６、ドレイン・コンタクト１３６、ソース・バス１２４及びソース・コンタクト・プラグ１２８は、バリア層６２０上に形成された１つ又は複数の層間絶縁層６３０、６４０中に形成され得、図６Ａに示され得る他のメタル層コンタクト構造も同様である。層間絶縁層６３０、６４０は、ＳｉＮ、ＳｉＯ２など誘電体材料を含み得る。
バリア層６２０とチャネル層６１０との間のバンドギャップの差、及びバリア層６２０とチャネル層６１０との間の界面における圧電効果により、チャネル層６１０とバリア層６２０との間の接合部でチャネル層６１０に２次元電子ガス（２ＤＥＧ）が誘起される。２ＤＥＧは、それぞれソース・コンタクト・セグメント１２６及びドレイン・コンタクト１３６の下にあるデバイスのソース領域とドレイン領域との間の導電を可能にする高導電性層として作用する。ソース・コンタクト１２６及びドレイン・コンタクト１３６は、バリア層６２０上に形成する。ゲート・フィンガー４１６は、ドレイン・コンタクト１３６とソース・コンタクト１２６との間のバリア層６２０上に形成する。ソース・バス１２４は、ソース・コンタクト１２６、ドレイン・コンタクト１３６及びゲート・フィンガー４１６の上方を越えて伸びる。ソース・コンタクト１２６は、第１の層間絶縁層６３０を貫通するそれぞれの垂直方向のコンタクト・プラグ１２８を介して、ソース・バス１２４に、物理的且つ電気的に接続する。
ゲート・フィンガー４１６の材料は、バリア層６２０の組成に基づいて選定し得る。いくつかの実施例では、窒化物ベースの半導体材料に、Ｎｉ、Ｐｔ、ＮｉＳｉｘ、Ｃｕ、Ｐｄ、Ｃｒ、Ｗ及び／又はＷＳｉＮなどショットキー・コンタクトを作ることが可能な従来の材料を使用し得る。ドレイン・コンタクト１３６及びソース・コンタクト１２６は、たとえば、ＧａＮ及び／又はＡｌＧａＮにオーミック・コンタクトを形成できるＴｉＡｌＮなどの金属を含み得る。
本明細書で開示する本発明の実施例による多くの他の半導体デバイスについて、断面図が提供されていないが、それらのデバイスの各々は、図８Ａに示すものと同じ一般的な半導体構造１２０を有し得ることは了解されよう。特定の実施例は、本明細書において説明したように、ドーピング濃度の変更又はバリア層６２０におけるリセスなど、特定の変形を有し得る。開示された実施例のいずれも、たとえば、図８Ａに示されていないバッファ層などの追加の層を含み得ることもまた了解されよう。
図８Ｂは、図６Ａのマルチセル半導体デバイス４００のｙ方向で切り取られる断面を示し、図６Ａのライン８Ｂ−８Ｂに沿って切り取られる断面図である。半導体デバイス４００は、基板６００、チャネル層６１０、及びバリア層６２０を含む上記で説明した半導体構造１２０を含んでいる。ゲート・フィンガー４１６は、ｙ方向の半導体構造に沿って伸びている。図８Ｂに示すように、バリア層６２０の上面が、半導体構造１２０の右側で凹み得る。ゲート・フィンガー４１６は、ｚ方向に一貫した厚さを有し得る。しかしながらバリア層６２０のリセス６２２のために、ゲート・フィンガー４１６の第１の半分４１６−１の底面の高さは、ゲート・フィンガー４１６の第２の半分４１６−２の底面よりもチャネル層６１０により近くなり得る。結果として、各ゲート・フィンガー４１６の第１の半分４１６−１のしきい値電圧値ＶＴＨ−１は、各ゲート・フィンガー４１６の第２の半分４１６−２のしきい値電圧値ＶＴＨ−２よりも小さくなり得る。
バリア層６２０が凹み得、各ゲート・フィンガー４１６の第１の半分４１６−１の下にあるバリア層６２０のその部分の上面が、各ゲート・フィンガー４１６の第２の半分４１６−２の下にあるバリア層６２０のその部分の上面よりも、たとえば、１から１５ｎｍ、ｚ方向に低くなり得る。この距離は、本明細書においてリセス６２２の「深さ」と呼ばれ得る。リセス６２２の深さは、第１のしきい値電圧値ＶＴＨ−１と第２のしきい値電圧値ＶＴＨ−２との差が所望の量となるように選定し得る。
図９は、本発明のさらなる実施例によるマルチセル半導体デバイス７００の概略平面図である。半導体デバイス７００は、図５Ａの半導体デバイス１００の態様と図６Ａの半導体デバイス４００の態様とを組み合わせている。図９に示すように、半導体デバイス７００は複数のゲート・フィンガー７１６を含んでいる。ゲート・フィンガー７１６は、第１のゲート・フィンガー７１６ａ及び第２のゲート・フィンガー７１６ｂを含み得る。ゲート・フィンガー７１６ａは半導体構造１２０の第１の領域７０２１内にあり得、ゲート・フィンガー７１６ｂは半導体構造１２０の第２の領域７０２２内にあり得る。ゲート・フィンガー７１６ａは各々ユニット・セル・トランジスタ７４０ａの一部であり得、ゲート・フィンガー７１６ｂは各々ユニット・セル・トランジスタ７４０ｂの一部であり得る。各ユニット・セル・トランジスタ７４０ａは、その幅に沿って２つの異なるしきい値電圧値を有するように設計されている。特に、各ユニット・セル・トランジスタ７４０ａの第１の半分７４０−１は、第１のしきい値電圧値ＶＴＨ−１を有し得、各ユニット・セル・トランジスタ７４０ａの第２の半分７４０−２は、第２のしきい値電圧値ＶＴＨ−２を有し得る。
第２の領域７０２２では、各ユニット・セル・トランジスタ７４０ｂが、その幅に沿って２つの異なるしきい値電圧値を有するように同様に設計されている。特に、各ユニット・セル・トランジスタ７４０ｂの第１の半分７４０−１は、第３のしきい値電圧値ＶＴＨ−３を有し得、各ユニット・セル・トランジスタ７４０ｂの第２の半分７４０−２は、第４のしきい値電圧値ＶＴＨ−４を有し得る。第１のしきい値電圧値ＶＴＨ−１から第４のしきい値電圧値ＶＴＨ−４までは、異なるしきい値電圧値を備え得る。
どの特定のユニット・セル・トランジスタ、及び／又は、そのどの部分が異なるしきい値電圧値を有するか任意に選ばれ得ることは了解されるであろう。したがって、図４Ａ〜図４Ｃのグラフ及び図５Ａ〜図５Ｃ、図６Ａ〜図６Ｂ及び図９の平面図は、図のｘ方向に沿って（離散的に又は連続的にのどちらでも）単調に増加するしきい値電圧をもつユニット・セル・トランジスタを有するマルチセル半導体デバイスを示すが、本発明の実施例はそれらに制限されない。図１０Ａ〜図１０Ｃを参照するとこれは模式的に示されており、本発明のさらなる実施例によるマルチセル半導体デバイスのしきい値電圧変動を示す概略グラフである。
図１０Ａに示すように、例示的な実施例では、ユニット・セル・トランジスタの第１のサブセットは第１のしきい値電圧値ＶＴＨ−１を有するように設計され、ユニット・セル・トランジスタの第２のサブセットは第２のしきい値電圧値ＶＴＨ−２を有するように設計され、ユニット・セル・トランジスタの第３のサブセットは第３のしきい値電圧値ＶＴＨ−３を有するように設計されている。ユニット・セル・トランジスタの第１のサブセットはトランジスタの左手側に位置し、ユニット・セル・トランジスタの第２のサブセットはトランジスタの中間に位置し、ユニット・セル・トランジスタの第３のサブセットはトランジスタの右手側に位置する。図１０Ａに示すように、第１のしきい値電圧値ＶＴＨ−１は最も高い値であり、第２のしきい値電圧値ＶＴＨ−２は最も低いしきい値電圧値であり、第３のしきい値電圧値ＶＴＨ−３は中間のしきい値電圧値である。
次に図１０Ｂを参照すると、異なる例示的な実施例において、ユニット・セル・トランジスタごとに異なるしきい値電圧値を有するマルチセル半導体デバイスで、同様の手法が取られ得ることが見られる。図１０Ｂの実施例では、ユニット・セル・トランジスタが３つの隣接するユニット・セル・トランジスタのサブセットに分割され、ユニット・セル・トランジスタの各サブセットは単調に増加するしきい値電圧値を有する。図１０Ｂは、ユニット・セル・トランジスタが隣接するユニット・セル・トランジスタの３つのサブセットに分割され得ることを示しているが、より多い、若しくはより少ないサブセットが与えられ得ることは了解されよう。
次に図１０Ｃを参照すると、また異なる例示的な実施例において、マルチセル半導体デバイスが、単調に増加するしきい値電圧値を有する隣接するユニット・セル・トランジスタのサブセット、並びに、単調に減少するしきい値電圧値を有する隣接するユニット・セル・トランジスタのサブセットを有し得る。
図１０Ａ〜図１０Ｃは、多くの可能な設計構造のうちの３つを示していることは、了解されよう。極端な場合、半導体デバイスは多く（たとえば１００）のユニット・セル・トランジスタを有し得、その各々が異なるしきい値電圧値を有し、デバイス全体に渡ってユニット・セル・トランジスタがランダムに分散する。各ユニット・セル・トランジスタの幅に沿って、同じ種類の変動が行われ得ることも了解されよう。
上記で図８Ｂを参照して説明したように、本発明の実施例によるトランジスタの異なる領域におけるしきい値電圧を変動させる技法の１つは、一部の又はすべてのゲート・フィンガーの部分の下のバリア層の厚さを変えることである。この技法は、たとえば、それぞれ図６Ａ及び図６Ｂの、半導体デバイス４００及び半導体デバイス５００を形成するために使用し得る。同様に、ユニット・セル・トランジスタの異なるサブセットの下のバリア層の厚さを変動させてもよい。そのような技法は、それぞれ図５Ａ〜図５Ｃの半導体デバイス１００、２００及び３００を形成するために使用し得る。これら２つの技法は、図９の半導体デバイス７００を形成するために組み合わせ得る。しかしながら、本発明の実施例による半導体デバイスの異なる領域におけるしきい値電圧を変動させるために他の技法が使用され得ることは了解されたい。
たとえば、図１１Ａを参照すると、本発明のさらなる実施例によれば、異なるゲート・フィンガー及び／又は同じゲート・フィンガー６５０の異なる部分を形成するために、異なる金属又は金属合金を使用することによってしきい値電圧が変動し得る。図１１Ａに示すように、ゲート・フィンガー６５０はバリア層６２０上に形成されている。ゲート・フィンガー６５０はｙ方向に沿って伸び、３種の異なる金属又は金属合金６５２、６５４、６５６を使用して形成する。ゲート・フィンガー６５０の３つの異なるセクションの下のしきい値電圧で所望の変動を達成するため、異なる金属が選択され得る。
次に図１１Ｂを参照して、別の手法にて、ゲート・フィンガー６５０の異なる部分の下のしきい値電圧を変えるために、チャネル層６１０の部分をドープし得る。図１１Ｂに示すように、１つ又は複数のゲート・フィンガー６５０の異なる部分の下にあるチャネル層６１０の部分６１２、６１４、６１６は、異なるドーパント濃度を有し得る。ドーピング濃度は（たとえば、ｎ型ドーパント、これはチャネル層６１０が窒化ガリウム・ベースのチャネル層を備える場合、たとえばシリコンであり得る）、ゲート・フィンガー６５０の３つの異なるセクションの下のしきい値電圧で、所望の変動を達成するように選択し得る。いくつかの実施例では、ｐ型ドーパントが代わりに使用され得るか、又は、一部の部分ではｎ型ドーパント、他の部分においてはｐ型ドーパントという組合せが使用され得る。バリア層６２０のセクションをドープすることでも同じ効果を達成することができ得る。
図１１Ｃを参照すると、また別の手法において、バリア層６２０の異なる部分は異なる材料組成を有し得る。たとえば、バリア層はＡｌｘＧａ１−ｘＮ層を備え得る。「ｘ」の値は、しきい値電圧値を変えるために、ゲート・フィンガー６５０の異なる部分の下にある多くのバリア層６２０の部分６２２、６２４、６２６ごとに異なり得る。
図８Ａ及び図１１Ａ〜図１１Ｃにマルチゲート・フィンガー・トランジスタの異なる領域のしきい値電圧を変動させるいくつかの例示的な方法を示すが、本発明の実施例がこれらの技法に限定されないことは了解されよう。たとえば、また別の手法では、異なる厚さを有する絶縁層がゲート・フィンガーのそれぞれのサブセットの間のバリア層の間に形成され、異なるしきい値電圧値を有するユニット・セル・トランジスタを提供し得る。同じ技法をゲート・フィンガーの幅に沿って使用し、変動したしきい値電圧値を有するユニット・セル・トランジスタを提供し得る。
次に図１２を参照すると、半導体ウェーハ８００を模式的に示しており、その上に形成される複数のマルチセル半導体デバイス８１０を含んでいる。図１２に示すように、多くのマルチセル半導体デバイス８１０がウェーハ８００上に形成され得る。図示の実施例では、およそ４０個のマルチセル半導体デバイス８１０がウェーハ８００の直径に沿って取り付けられている。より多くの又はより少ないマルチセル半導体デバイス８１０が提供され得る。さらに、図１２には個々のマルチセル半導体デバイス８１０が正方形で示されているが、より一般的には、各マルチセル半導体デバイスは概略長方形の形状を有し、例示的な実施例では場合によって隣接する辺の長さが１０倍変動することを了解されたい。
半導体の成長及びプロセス技術における変動により、通常、半導体ウェーハに渡ってしきい値電圧の変動がいくらか存在する。たとえば、変動は通常０．１ボルトから０．４ボルトの範囲にあり得る。しかしながら、ウェーハ８００上に形成されたマルチセル半導体デバイス８１０の数の多さを考えれば、ある特定のマルチセル半導体デバイスの占有面積内の処理変動によるしきい値電圧の変動は、はるかに小さく、０．０００１ボルトから０．０００４ボルトなどの範囲にあるであろう。そのような小さな変動は、実質的にはデバイスの立ち上がりを広げるものではない。上記で説明したように、本発明の実施例によれば、０．０５ボルトから１．０ボルト程度の変動など、しきい値電圧値のより大きな変動を、意図的にデバイス設計構造に作り込み得る。そのような変動を用い、マルチセル半導体デバイスの異なる部分がオンになるしきい値電圧を広げ、それにより改善された線形性を提供するために三次相互コンダクタンスのピーク値を著しく低減し得る。
図１３は、図５Ａのマルチセル半導体デバイス１００の概略的な回路図である。図１３に示すように、半導体デバイス１００は複数のユニット・セル・トランジスタ１４０を含んでいる。ユニット・セル・トランジスタ１４０は電気的に並列に接続されている。ユニット・セル・トランジスタ１４０の第１のサブセットは、第１のしきい値電圧値ＶＴＨ−１を有し得、ユニット・セル・トランジスタ１４０の第２のサブセットは、第１のしきい値電圧値ＶＴＨ−１とは別の第２のしきい値電圧値ＶＴＨ−２を有し得る。
しきい値電圧を工夫することがマルチセル半導体デバイスの線形性を改善する方法の１つであるが、別々のゲート電圧をデバイスの別々の部分に印加することによって同じ効果が達成され得ることは了解されよう。図１４は、模式的にこの手法を示している。
特に、図１４に示すように、本発明のさらなる実施例によれば、デバイスの立ち上がり時の三次相互コンダクタンスをなだらかにし、改善された線形性を提供するために、異なるしきい値電圧が半導体デバイスの異なる部分に印加され得る。図１４に示すように、本発明の実施例による半導体デバイス９００は、図１の半導体デバイス１０など従来の半導体デバイスを含み得る。図１を参照して上記に説明し、図１４の回路図構成に示すように、従来の半導体デバイス１０は、共通の半導体構造上に形成された電気的に並列に接続される複数のユニット・セル・トランジスタ４０を含み得る。各ユニット・セル・トランジスタ４０は、ゲート・フィンガーを含み得る。しきい値電圧は各ゲート・フィンガーの幅に沿って同じであり、各ユニット・セル・トランジスタ４０は同じしきい値電圧を有し得る。
上記に説明したように、従来の半導体デバイス１０は、すべてのユニット・セル・トランジスタ４０がしきい値電圧の印加に応じて同じ程度にオンになるので、デバイスの立ち上がり時に大きな三次相互コンダクタンス値を呈し得る。これを回避するために、半導体デバイス９００は、分圧器回路９１０をさらに含む。分圧器回路９１０は、その入力で電圧信号を受信し、それに応答して複数の出力電圧信号を出力し得る。各出力電圧信号は、異なる値を有し得る。図示の実施例では分圧器９１０が２つの出力を有するが、分圧器９１０は他の実施例では２つよりも多い出力を有し得る。
やはり図１４に示すように、分圧器９１０の各出力は、ユニット・セル・トランジスタ４０のサブセットに結合され、そのゲート・フィンガーに印加され得る。したがって、ユニット・セル・トランジスタ４０の第１のサブセットのゲート・フィンガーは、分圧器９１０から第１の出力電圧信号を受信し、ユニット・セル・トランジスタ４０の第２のサブセットのゲート・フィンガーは、分圧器９１０から第２の出力電圧信号を受信する。分圧器９１０の第１の出力電圧信号と第２の出力電圧信号とは、たとえば、少なくとも０．１ボルト差があり得る。いくつかの実施例では、分圧器９１０の第１の出力電圧信号と第２の出力電圧信号とは、たとえば、少なくとも０．２５ボルト差があり得る。他の実施例では、分圧器９１０の第１の出力電圧信号と第２の出力電圧信号とは、たとえば、少なくとも０．５ボルト差があり得る。さらに他の実施例では、分圧器９１０の第１の出力電圧信号と第２の出力電圧信号とは、たとえば、０．１ボルトから１．２５ボルト差があり得る。ユニット・セル・トランジスタ４０の第１及び第２のサブセットのゲート・フィンガーが異なる電圧を受信するので、これらのサブセットのユニット・セル・トランジスタ４０は異なる程度でオンになり得る。上記に説明したように、ユニット・セル・トランジスタの多くのグループにとっての立ち上がり電圧を広げることにより、三次相互コンダクタンスのピーク値は低減し得る。分圧器９１０が２つよりも多い出力を有する場合、半導体デバイス１０のユニット・セル・トランジスタ４０は２つよりも多いサブグループに分割され得、各サブグループは分圧器の出力のうちの１つを受信する。
図１５は、相互コンダクタンス及び三次相互コンダクタンスを、印加したしきい値電圧の関数として、図１４の半導体デバイス９００について（図１５中の点線）従来のデバイスと比較して（図１５中の実線）示すグラフである。図１５に示すように、三次相互コンダクタンスのピーク値は、従来のデバイスと比較して半分に低減する。
図１６は、図１４の半導体デバイス９００と同様に、半導体デバイス９００’を実装するために、分圧器をどのようにウェーハ上に実装し得るかを模式的に示す回路図である。図１６に示すように、分圧器回路９１０’は、図１の半導体デバイス１０のユニット・セル・トランジスタ４０のゲート・フィンガー間に配置する一連の抵抗９２０を使用して実装され得る。抵抗９２０は、隣接するユニット・セル・トランジスタ４０のゲート・フィンガーに印加する電圧差を生じるように、ゲートへの電圧印加に応じてサイズ決定され得る。図１６の実施例では、例として、合計４つのユニット・セル・トランジスタ４０及び分圧器９１０’を示す。結果として、それぞれのユニット・セル・トランジスタ４０のゲート・フィンガーには、ゲートへの電圧印加に応じて異なる電圧が印加される（すなわち、図１６の実施例では、ユニット・セル・トランジスタ４０ごとに異なるゲート電圧を受信する）。他の実施例では、ゲート・フィンガーのサブセットは、同じゲート電圧を受信し得るものと了解されたい。たとえば、別の実施例では、図１６中の各ユニット・セル・トランジスタ４０は、並列に配置される２つ、３つ、４つ又はより多くのユニット・セル・トランジスタ４０で置換され得る。そのようなデバイスでは、ユニット・セル・トランジスタ４０はゲート電圧印加に応じて４つの異なる速度（程度）で立ち上がることになるであろう。
ＤＣ結合のためにインダクタ９３０を提供し得、ＲＦデカップリングのためにバイパス・キャパシタ９４０を追加し得る。抵抗９２０は、たとえば、導電ラインの残余とは異なる（より高い）抵抗を有する導電材料を堆積すること、又は導電ラインの選択された部分の特性を変えることにより（たとえば、酸化により）ウェーハ上に形成し得る。そのようなオンウェーハの抵抗を形成する技法は、当技術分野でよく知られている。インダクタ９３０もまたウェーハ上に実装し得る。たとえば、インダクタ９３０は、ウェーハ上の曲がりくねった導電ラインとして実装し得る。図示の実施例では、キャパシタ９４０はウェーハの外に形成する。
図１７は、部分的にオンウェーハで実装される分圧器を含む、本発明のさらなる実施例による半導体デバイス９００”の概略的な回路図である。図１７に示すように、半導体デバイス９００”は、半導体９００”の分圧器９１０”のインダクタ９３０がウェーハの外に実装されることを除いて、図１６の半導体デバイス９００’と非常に似ている。そのような実装は、いくつかの事例では必要なインダクタンスのサイズが大きくなり、ウェーハ上に実装することが困難になり得、且つ／又は、インダクタ９３０がウェーハ外に別個に（キャパシタ９４０と同様に）実装すると、関連する損失が低減し得るので、いくつかの実施例では有利となり得る。他の点では、半導体デバイス９００”は図１６の半導体デバイス９００’と同一であるので、そのさらなる説明は省略する。
本発明の実施例は、ＩＩＩ族窒化物ベースの高電子移動度トランジスタ（ＨＥＭＴ）デバイスに関連した使用に特によく適合し得る。本明細書で使用する「ＩＩＩ族窒化物」という用語は、窒素と周期表のＩＩＩ族の元素、通常アルミニウム（Ａｌ）、ガリウム（Ｇａ）、及び／又はインジウム（Ｉｎ）との間に形成される半導体化合物を指す。この用語はまた、ＡｌＧａＮ及びＡｌＩｎＧａＮなどの三元及び四元の化合物を指す。これらの化合物にはすべて、１モルの窒素は合計１モルのＩＩＩ族元素と化合するという実験式がある。
本発明の実施例を利用し得るＧａＮベースのＨＥＭＴに好適な構造について、たとえば、２００２年６月６日に公開された同一出願人による米国公開第２００２／００６６９０８Ａ１号「Ａｌｕｍｉｎｕｍ Ｇａｌｌｉｕｍ Ｎｉｔｒｉｄｅ／Ｇａｌｌｉｕｍ Ｎｉｔｒｉｄｅ Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒｓ Ｈａｖｉｎｇ Ａ Ｇａｔｅ Ｃｏｎｔａｃｔ Ｏｎ Ａ Ｇａｌｌｉｕｍ Ｎｉｔｒｉｄｅ Ｂａｓｅｄ Ｃａｐ Ｓｅｇｍｅｎｔ Ａｎｄ Ｍｅｔｈｏｄｓ Ｏｆ Ｆａｂｒｉｃａｔｉｎｇ Ｓａｍｅ」、２００２年１１月１４日に公開された米国公開第２００２／０１６７０２３Ａ１号「Ｇｒｏｕｐ−ＩＩＩ Ｎｉｔｒｉｄｅ Ｂａｓｅｄ Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ （ＨＥＭＴ） Ｗｉｔｈ Ｂａｒｒｉｅｒ／Ｓｐａｃｅｒ Ｌａｙｅｒ」、２００４年４月１日に公開された米国公開第２００４／００６１１２９号「Ｎｉｔｒｉｄｅ−Ｂａｓｅｄ Ｔｒａｎｓｉｓｔｏｒｓ Ａｎｄ Ｍｅｔｈｏｄｓ Ｏｆ Ｆａｂｒｉｃａｔｉｏｎ Ｔｈｅｒｅｏｆ Ｕｓｉｎｇ Ｎｏｎ−Ｅｔｃｈｅｄ Ｃｏｎｔａｃｔ Ｒｅｃｅｓｓｅｓ」、２０１１年３月１５日発行、米国特許第７，９０６，７９９号「Ｎｉｔｒｉｄｅ−Ｂａｓｅｄ Ｔｒａｎｓｉｓｔｏｒｓ Ｗｉｔｈ Ａ Ｐｒｏｔｅｃｔｉｖｅ Ｌａｙｅｒ Ａｎｄ Ａ Ｌｏｗ−Ｄａｍａｇｅ Ｒｅｃｅｓｓ」、及び２００１年１１月１３日発行、米国特許第６，３１６，７９３号「Ｎｉｔｒｉｄｅ Ｂａｓｅｄ Ｔｒａｎｓｉｓｔｏｒｓ Ｏｎ Ｓｅｍｉ−Ｉｎｓｕｌａｔｉｎｇ Ｓｉｌｉｃｏｎ Ｃａｒｂｉｄｅ Ｓｕｂｓｔｒａｔｅｓ」にて説明する。これらの開示は参照によってその全体が本明細書に組み込まれる。
本発明の特定の実施例では、基板６００は、たとえば、炭化ケイ素の４Ｈポリタイプであってよい半絶縁性の炭化ケイ素（ＳｉＣ）基板であり得る。他の炭化ケイ素の候補のポリタイプには３Ｃ、６Ｈ、及び１５Ｒのポリタイプが含まれる。
バッファ、核形成、及び／又は遷移層（図示せず）は、チャネル層６１０の下の基板６００上に随意提供し得る。たとえば、ＡｌＮバッファ層が炭化ケイ素基板とデバイスの残余との間に適切な結晶構造遷移を提供するために含まれ得る。さらに、ひずみ平衡遷移層がまた、たとえば、２００３年６月５日に公開された、同一出願人による米国公開第２００３／０１０２４８２Ａ１号、題名「Ｓｔｒａｉｎ Ｂａｌａｎｃｅｄ Ｎｉｔｒｉｄｅ Ｈｅｔｒｏｊｕｎｃｔｉｏｎ Ｔｒａｎｓｉｓｔｏｒｓ Ａｎｄ Ｍｅｔｈｏｄｓ Ｏｆ Ｆａｂｒｉｃａｔｉｎｇ Ｓｔｒａｉｎ Ｂａｌａｎｃｅｄ Ｎｉｔｒｉｄｅ Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ Ｔｒａｎｓｉｓｔｏｒｓ」にて説明したように提供され得る。この開示は本明細書に完全に記載されているかのように参照により本明細書に組み込まれる。さらに、ＳｉＮキャッピング層など、１つ又は複数のキャップピング層が、バリア層６２０上に提供され得る。
炭化ケイ素は、サファイア（Ａｌ２Ｏ３）よりもはるかにＩＩＩ族窒化物に近い結晶格子整合を有し、ＩＩＩ族窒化物デバイスにとって極めて一般的な基板材料である。ＳｉＣの、より近い格子整合が、一般に利用可能なサファイア上のものよりも高い品質のＩＩＩ族窒化物薄膜をもたらし得る。炭化ケイ素はまた極めて高い熱伝導率を有し、炭化ケイ素上のＩＩＩ族窒化物デバイスの合計出力電力は、通常、サファイア上に形成された同じデバイスの場合のように基板の熱消費で制限されることはない。また、半絶縁性の炭化ケイ素基板の利用可能であることが、デバイス分離及び低減した寄生容量を提供し得ている。適切なＳｉＣ基板が、たとえば、本発明の譲受人であるノースカロライナ州ダーラムのＣｒｅｅ、Ｉｎｃ．により製造されている。
炭化ケイ素は基板材料として使用し得るが、本発明の実施例では、サファイア、アルミニウム窒化物、窒化アルミニウム・ガリウム、窒化ガリウム、シリコン、ＧａＡｓ、ＬＧＯ、ＺｎＯ、ＬＡＯ、ＩｎＰ及び同類のものなど、いかなる好適な基板をも利用し得る。いくつかの実施例では、適切なバッファ層もまた形成し得る。
本発明のいくつかの実施例では、チャネル層６１０は、チャネル層とバリア層との間の界面でチャネル層６１０の伝導帯端のエネルギーがバリア層６２０の伝導帯端のエネルギーよりも小さい限り、ＡｌｘＧａ１−ｘＮ（０≦ｘ＜１）などＩＩＩ族窒化物である。本発明のいくつかの実施例では、チャネル層６１０がＧａＮであることを示すｘ＝０である。チャネル層６１０はまたＩｎＧａＮ、ＡｌＩｎＧａＮ又は同類のものなど他のＩＩＩ族窒化物であり得る。チャネル層６１０は、アンドープトでも意図せずにドープされていてもよく、約２０Åよりも厚く成長し得る。チャネル層６１０はまた超格子又はＧａＮ、ＡｌＧａＮ若しくは同様のものの組合せなど多層構造であり得る。
チャネル層６１０はバリア層６２０のバンドギャップよりも小さいバンドギャップを有し得、チャネル層６１０はまたバリア層６２０よりも大きい電子親和力を有し得る。本発明のいくつかの実施例では、バリア層６２０はＡｌＮ、ＡｌＩｎＮ、ＡｌＧａＮ又はＡｌＩｎＧａＮである。本発明の特定の実施例では、バリア層６２０は十分に厚く、十分高いＡｌ組成及びドーピングを有し、チャネル層６１０とバリア層６２０との間の界面にかなりのキャリア濃度を誘起する。
バリア層６２０はＩＩＩ族窒化物であり得、チャネル層６１０のものよりも大きいバンドギャップ及びチャネル層６１０よりも小さい電子親和力を有する。したがって、本発明のいくつかの実施例では、バリア層６２０は、ＡｌＧａＮ、ＡｌＩｎＧａＮ、及び／若しくはＡｌＮ、又はそれらの層の組み合わせを含み得る。バリア層６２０は、たとえば、約０．１ｎｍから約３０ｎｍの厚さであり得る。本発明のいくつかの実施例では、バリア層６２０は、アンドープトであるか、又はｎ型ドーパントで約１０１９ｃｍ−３よりも小さい濃度にドープされる。本発明のいくつかの実施例では、バリア層６２０は、ＡｌｘＧａ１−ｘＮ（０＜ｘ＜１）である。特定の実施例では、アルミニウム濃度が約２５％である。しかしながら、本発明の他の実施例では、バリア層６２０が、約５％から約１００％のアルミニウム濃度のＡｌＧａＮを備える。本発明の特定の実施例では、アルミニウム濃度が約１０％よりも大きい。
本発明の実施例は窒化ガリウム・ベースのＨＥＭＴ構造を参照して示されているが、本発明はそのようなデバイスに限定されるものではない。したがって、本発明の実施例は、いかなる電界効果トランジスタの使用にも好適であり得、ユニット・セル構造を有するデバイスにも有しないデバイスにも使用できる。同様に、本明細書で開示する技法は、窒化ガリウム・ベースの材料系以外の材料系にも使用し得ることを了解されたい。
複数の追加の実施例を創案するために、上記で説明した実施例の特徴は、任意のしかたで組み合わせ得ることを了解されたい。
本発明の実施例を添付の図面を参照しながら上記で説明した。しかしながら、本発明は多くの異なる形式で実施し得、本明細書で説明し、且つ／又は図面中に描かれる実施例に限定されると解釈されるべきではない。むしろ、本開示が完璧且つ完全なものとなり、本発明の範囲を当業者に十分に伝達するようにこれらの実施例は提供される。同様の番号は、全体を通して同様の要素を指す。
本明細書において、第１、第２などの用語を使用して多くの要素を説明し得るが、これらの要素はこれらの用語によって限定されるべきではないことを理解されたい。これらの用語は、１つの要素を別の要素と区別するためにのみ使用される。たとえば、本発明の範囲から逸脱することなく、第１の要素は第２の要素と呼び得、同様に、第２の要素は第１の要素と呼び得る。本明細書で使用する「及び／又は」という用語は、関連するリストされたアイテムのうちの１つ又は複数の、ありとあらゆる組み合わせを含む。
本明細書で使用する専門用語は、特定の実施例を説明することのみが目的であり、本発明を制限するものではない。本明細書で使用する、単数形「ａ」、「ａｎ」、及び「ｔｈｅ」は、文脈が明らかにそうでないことを示さない限り、複数形も同様に含むことを意図している。「備える（ｃｏｍｐｒｉｓｅｓ）」「備えている（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｅｓ）」及び／又は「含んでいる（ｉｎｃｌｕｄｉｎｇ）」という用語は、本明細書で使用する場合、述べられた特徴、整数、ステップ、動作、要素、及び／又は構成要素の存在を特定するが、１つ又は複数の他の特徴、整数、ステップ、動作、要素、構成要素、及び／又はこれらのグループの存在又は追加を妨げるものではないことがさらに理解されよう。
特に定義されない限り、本明細書で使用するすべての用語（技術用語及び科学用語を含む）は、本発明が属する分野の当業者によって一般的に理解されるものと同じ意味を有する。さらに、本明細書で使用される用語は、本明細書及び関連技術の文脈におけるそれらの意味と一致する意味を有すると解釈されるべきであり、本明細書で明示的にそう定義されない限り、理想化された又は過度に形式的な意味で解釈されないことが理解されよう。
層、領域又は基板などの要素が別の要素の「上に（ｏｎ）」ある、又は「上に（ｏｎｔｏ）」伸びていると呼ばれる場合、それは他の要素の上に直接あり得る、又は他の要素の上に直接伸び得る、又は仲介要素が存在し得ることと理解されよう。これに対して、要素が別の要素の「上に（ｏｎ）直接」ある、又は「上に（ｏｎｔｏ）直接」伸びていると呼ばれる場合、仲介要素は存在しない。また、要素が別の要素に「接続される（ｃｏｎｎｅｃｔｅｄ）」、又は「結合される（ｃｏｕｐｌｅｄ）」と呼ばれる場合、他の要素に直接接続され得る、又は結合され得る、又は仲介要素が存在し得ることと理解されよう。これに対して、要素が他の要素に「直接接続される（ｄｉｒｅｃｔｌｙ ｃｏｎｎｅｃｔｅｄ）」、又は「直接結合される（ｄｉｒｅｃｔｌｙ ｃｏｕｐｌｅｄ）」と呼ばれる場合、仲介要素は存在しない。
「下に（ｂｅｌｏｗ）」又は「上に（ａｂｏｖｅ）」又は「上側（ｕｐｐｅｒ）」又は「下側（ｌｏｗｅｒ）」又は「横方向の（ｈｏｒｉｚｏｎｔａｌ）」又は「横方向の（ｌａｔｅｒａｌ）」又は「縦方向の（ｖｅｒｔｉｃａｌ）」などの相対用語は、本明細書で図に示すように、１つの要素、層又は領域と、別の要素、層又は領域との関係を説明するために使用され得る。これらの用語が、図中に図示した置き方に加え、デバイスの異なる置き方を包含することを意図していることは理解されよう。
本明細書では本発明の実施例を、本発明の理想化した実施例（及び中間構造）の概略図である断面図を参照して説明している。図面における層及び領域の厚さは、明解にするために誇張されていることがある。さらに、たとえば、製造技法及び／又は許容範囲の結果として図の形状から変動することは、当然予想されるべきものである。したがって本発明の実施例は、本明細書で示す領域の特定の形状に限定して解釈するべきではなく、たとえば、製造が原因で生じた形状の逸脱などを含んでいる。
図面及び明細書には、本発明の典型的な実施例が開示されており、特定の用語が使用されているが、それらは一般的且つ説明的な意味でのみ使用され、限定の目的ではなく、本発明の範囲は以下の特許請求の範囲に記載されている。

Claims (68)

  1. 共通の半導体構造上に複数のユニット・セル・トランジスタを備え、前記ユニット・セル・トランジスタは電気的に並列に接続され、各ユニット・セル・トランジスタはそれぞれのゲート・フィンガーを含み、
    第１の前記ユニット・セル・トランジスタと第２の前記ユニット・セル・トランジスタとのそれぞれのしきい値電圧は、少なくとも０．１ボルト異なり、且つ／又は、第３の前記ユニット・セル・トランジスタの、第１の部分と第２の部分とのそれぞれのしきい値電圧は、少なくとも０．１ボルト異なる半導体デバイス。
  2. それぞれの前記ゲート・フィンガーが、互いに並行して伸びる、請求項１に記載の半導体デバイス。
  3. 前記半導体構造が、窒化ガリウム・ベースのチャネル層を含む、請求項１に記載の半導体デバイス。
  4. 前記第１のユニット・セル・トランジスタと前記第２のユニット・セル・トランジスタとの前記それぞれのしきい値電圧が、少なくとも０．１ボルト異なる、請求項１から３までのいずれか一項に記載の半導体デバイス。
  5. 前記第３のユニット・セル・トランジスタの、前記第１の部分と第２の部分との前記それぞれのしきい値電圧が、少なくとも０．１ボルト異なる、請求項１から３までのいずれか一項に記載の半導体デバイス。
  6. 前記第１のユニット・セル・トランジスタと前記第２のユニット・セル・トランジスタとの前記それぞれのしきい値電圧が、少なくとも０．２５ボルト異なり、且つ／又は、前記第３のユニット・セル・トランジスタの前記第１の部分と前記第２の部分との前記それぞれのしきい値電圧が、少なくとも０．２５ボルト異なる、請求項１から３までのいずれか一項に記載の半導体デバイス。
  7. 前記ユニット・セル・トランジスタが複数のグループに分割され、前記グループの各々は少なくとも５個のユニット・セル・トランジスタを含み、前記グループの各々内の前記ユニット・セル・トランジスタの前記それぞれのしきい値電圧が、互いに０．０１ボルトの範囲内にある、請求項１から３までのいずれか一項に記載の半導体デバイス。
  8. 前記グループの各々がおよそ同数のユニット・セル・トランジスタを含む、請求項７に記載の半導体デバイス。
  9. 前記複数のグループが２つのグループである、請求項７に記載の半導体デバイス。
  10. 前記複数のグループが３つのグループである、請求項７に記載の半導体デバイス。
  11. 前記それぞれのゲート・フィンガーの各々が、それぞれ少なくとも０．１ボルト異なるしきい値電圧を有する少なくとも２つのセグメントを含む、請求項５に記載の半導体デバイス。
  12. 前記半導体構造が、前記ユニット・セル・トランジスタの各々のバリア層として作用する窒化ガリウム・ベース層を含み、前記半導体デバイスの領域が異なれば前記窒化ガリウム・ベース層の厚さが変動する、請求項１から１１までのいずれか一項に記載の半導体デバイス。
  13. 前記窒化ガリウム・ベース層が、前記第３のユニット・セル・トランジスタの前記第１のセグメントの下に第１の厚さを有し、前記第３のユニット・セル・トランジスタの前記第２のセグメントの下に第２の、異なる厚さを有する、請求項１２に記載の半導体デバイス。
  14. 前記窒化ガリウム・ベース層が、前記第１のユニット・セル・トランジスタの下に第１の厚さを有し、前記第２のユニット・セル・トランジスタの下に第２の厚さを有する、請求項１２に記載の半導体デバイス。
  15. 前記第３のユニット・セル・トランジスタのゲート・フィンガーの下にある前記チャネル層の一部分のドーピング濃度が、前記第３のユニット・セル・トランジスタの前記ゲート・フィンガーの幅に沿って変動する、請求項１から１４までのいずれか一項に記載の半導体デバイス。
  16. 前記第１のユニット・セル・トランジスタのフィンガーのうちの前記ゲート・フィンガーの下にある前記チャネル層の第１の部分の第１のドーピング濃度が、前記第２のユニット・セル・トランジスタの前記ゲート・フィンガーの下にある前記チャネル層の第２の部分の第２のドーピング濃度とは異なる、請求項１から１５までのいずれか一項に記載の半導体デバイス。
  17. 前記第１のユニット・セル・トランジスタの前記ゲート・フィンガーの少なくとも一部分が、第２の前記ユニット・セル・トランジスタのゲート・フィンガーの少なくとも一部分とは異なる材料を備える、請求項１から１６までのいずれか一項に記載の半導体デバイス。
  18. 半導体構造上に複数のユニット・セル・トランジスタを備え、前記ユニット・セル・トランジスタは電気的に並列に接続され、前記ユニット・セル・トランジスタの各々が、それぞれのゲート・フィンガーを含み、
    前記ユニット・セル・トランジスタの少なくとも第１のサブセットのそれぞれのしきい値電圧が、前記ユニット・セル・トランジスタの前記第１のサブセット内の前記ユニット・セル・トランジスタの前記それぞれのゲート・フィンガーの幅に沿って変動する半導体デバイス。
  19. 前記ユニット・セル・トランジスタの前記第１のサブセット内の前記ユニット・セル・トランジスタの前記それぞれのしきい値電圧が、前記ユニット・セル・トランジスタの前記第１のサブセット内の前記ユニット・セル・トランジスタの前記それぞれのゲート・フィンガーの前記幅に沿って少なくとも０．１ボルト変動する、請求項１８に記載の半導体デバイス。
  20. 前記ユニット・セル・トランジスタの前記それぞれのゲート・フィンガーが、互いに並行して伸びる、請求項１８又は１９に記載の半導体デバイス。
  21. 前記半導体構造が、窒化ガリウム・ベースのチャネル層を含む、請求項１８から２０までのいずれか一項に記載の半導体デバイス。
  22. 各ゲート・フィンガーが、異なるしきい値電圧を有する少なくとも３つのセグメントを含む、請求項１８から２１までのいずれか一項に記載の半導体デバイス。
  23. 前記ユニット・セル・トランジスタの各々のバリア層として作用する窒化ガリウム・ベース層を含み、前記窒化ガリウム・ベース層は、前記ゲート・フィンガーの少なくとも半分の下に少なくとも２つの異なる厚さを有する、請求項１８から２２までのいずれか一項に記載の半導体デバイス。
  24. 前記半導体デバイスがチャネル層を含み、前記ゲート・フィンガーの下にある前記チャネル層のそれぞれの部分が、前記それぞれのゲート・フィンガーの各々の少なくとも２つの異なる部分の下に異なるドーピング濃度を有する、請求項１８から２３までのいずれか一項に記載の半導体デバイス。
  25. 前記ユニット・セル・トランジスタの前記第１のサブセットの前記それぞれのゲート・フィンガーの各々が２つから５つのセグメントを有し、前記ユニット・セル・トランジスタの前記第１のサブセット内の前記ユニット・セル・トランジスタの各々の前記それぞれのしきい値電圧値は、各セグメントに沿って実質的に一定であるが、異なるセグメントは、少なくとも１つの他のセグメントとは、少なくとも０．１ボルト変動するしきい値電圧を有する、請求項１８から２４までのいずれか一項に記載の半導体デバイス。
  26. 半導体構造上に複数のユニット・セル・トランジスタを備え、前記ユニット・セル・トランジスタは電気的に並列に接続され、前記ユニット・セル・トランジスタの各々はそれぞれのゲート・フィンガーを含み、
    前記ユニット・セル・トランジスタの第１のサブセット内の前記ユニット・セル・トランジスタの各々が第１のしきい値電圧を有し、前記ユニット・セル・トランジスタの第２のサブセット内の前記ユニット・セル・トランジスタの各々が、前記第１のしきい値電圧とは異なる、第２のしきい値電圧を有する、半導体デバイス。
  27. 前記第１のしきい値電圧が、前記第２のしきい値電圧とは少なくとも０．１ボルト差がある、請求項２６に記載の半導体デバイス。
  28. 前記それぞれのゲート・フィンガーが互いに並行して伸びる、請求項２７に記載の半導体デバイス。
  29. 前記半導体構造が窒化ガリウム・ベースのチャネル層を含む、請求項２８に記載の半導体デバイス。
  30. 前記第１のしきい値電圧が、前記第２のしきい値電圧とは少なくとも０．２５ボルト差がある、請求項２９に記載の半導体デバイス。
  31. 前記ユニット・セル・トランジスタの前記第１のサブセット及び前記ユニット・セル・トランジスタの前記第２のサブセットが、各々およそ同数のユニット・セル・トランジスタを含む、請求項２６から３０までのいずれか一項に記載の半導体デバイス。
  32. 前記ユニット・セル・トランジスタの第３のサブセット内の前記ユニット・セル・トランジスタの各々が、前記第１のしきい値電圧と前記第２のしきい値電圧との両方と異なる第３のしきい値電圧を有する、請求項２６から３１までのいずれか一項に記載の半導体デバイス。
  33. 前記半導体構造は、前記ユニット・セル・トランジスタの各々のバリア層として作用する窒化ガリウム・ベース層を含み、前記ユニット・セル・トランジスタの前記第１のサブセット内の前記ユニット・セル・トランジスタの各々の前記ゲート・フィンガーの下の前記窒化ガリウム・ベース層の厚さが、前記ユニット・セル・トランジスタの前記第２のサブセット内の前記ユニット・セル・トランジスタの各々の前記ゲート・フィンガーの下の前記バリア層の厚さとは異なる、請求項２６から３２までのいずれか一項に記載の半導体デバイス。
  34. チャネル層を含み、前記ユニット・セル・トランジスタの前記第１のサブセット内の前記ユニット・セル・トランジスタの前記ゲート・フィンガーの下にある前記チャネル層の第１の部分の第１のドーピング濃度が、前記ユニット・セル・トランジスタの前記第２のサブセット内の前記ユニット・セル・トランジスタの前記ゲート・フィンガーの下にある前記チャネル層の第２の部分の第２のドーピング濃度とは異なる、請求項２６から３３までのいずれか一項に記載の半導体デバイス。
  35. 半導体デバイスの線形性を高める方法であって、
    共通の半導体構造上に複数のユニット・セル・トランジスタを含む半導体デバイスを形成するステップであって、前記ユニット・セル・トランジスタは電気的に並列に接続され、前記ユニット・セル・トランジスタの各々は、それぞれのゲート・フィンガーを含んでいる、形成するステップと、
    前記半導体デバイスの異なる部分をそれぞれ異なるレベルの電流でオンにするために、前記ユニット・セル・トランジスタの前記それぞれのゲート・フィンガーに、１つ又は複数の電圧信号を印加するステップとを備える、
    方法。
  36. 少なくとも一部の前記ゲート・フィンガーのうち、第１のセグメントと第２のセグメントとは、少なくとも０．１ボルト異なるしきい値電圧を有する、請求項３５に記載の方法。
  37. 少なくとも一部の前記ゲート・フィンガーのうち、第１のセグメントと第２のセグメントとは、少なくとも０．２５ボルト異なるしきい値電圧を有する、請求項３５に記載の方法。
  38. 異なる前記ユニット・セル・トランジスタは、しきい値電圧が少なくとも０．１ボルト異なる、請求項３５に記載の方法。
  39. 異なる前記ユニット・セル・トランジスタは、しきい値電圧が少なくとも０．２５ボルト異なる、請求項３５に記載の方法。
  40. 前記ユニット・セル・トランジスタの各々は、実質的に同じしきい値電圧及び同じ構造を有し、第１の前記電圧信号が前記ユニット・セル・トランジスタの前記ゲート・フィンガーの第１のサブセットに印加され、第２の電圧信号が前記ユニット・セル・トランジスタの前記ゲート・フィンガーの第２のサブセットに、同時に印加され、前記第２の電圧信号は前記第１の電圧信号と少なくとも０．１ボルト異なる、請求項３７に記載の方法。
  41. 前記ユニット・セル・トランジスタが複数のグループに分割され、前記グループの各々は少なくとも５つのユニット・セル・トランジスタを含み、前記グループの各々内の前記ユニット・セル・トランジスタの前記しきい値電圧が、互いに０．０１ボルトの範囲内にある、請求項３７に記載の方法。
  42. 前記グループの各々がおよそ同数のユニット・セル・トランジスタを含む、請求項４１に記載の方法。
  43. 前記複数のグループは、２つのグループ又は３つのグループである請求項４１に記載の方法。
  44. 前記半導体構造が、窒化ガリウム・ベースのチャネル層、及び前記窒化ガリウム・ベースのチャネル層上の窒化ガリウム・ベースのバリア層を含み、前記ゲート・フィンガーが互いに並行して伸びる、請求項３５から４３までのいずれか一項に記載の方法。
  45. 前記窒化ガリウム・ベースのバリア層の厚さが前記半導体デバイスの異なる領域では変動する、請求項４４に記載の方法。
  46. 前記窒化ガリウム・ベースのバリア層が、第１の前記ユニット・セル・トランジスタの第１のセグメントの下に第１の厚さを有し、前記第１の前記ユニット・セル・トランジスタの第２のセグメント下に第２の、異なる厚さを有する、請求項４４に記載の方法。
  47. 前記窒化ガリウム・ベース層が、前記ユニット・セル・トランジスタの第１のサブセットの下に第１の厚さを有し、前記ユニット・セル・トランジスタの第２のサブセットの下に第２の厚さを有する、請求項４４に記載の方法。
  48. 半導体構造上の複数のユニット・セル・トランジスタを備える半導体デバイスであって、前記ユニット・セル・トランジスタは電気的に並列に接続され、前記ユニット・セル・トランジスタの各々は、前記半導体構造の窒化ガリウム・ベースのバリア層上方に伸びるゲート・フィンガーを含み、前記半導体デバイス内の異なる位置では前記窒化ガリウム・ベースのバリア層の厚さが異なる、半導体デバイス。
  49. 前記窒化ガリウム・ベースのバリア層が、前記ユニット・セル・トランジスタの第１のサブセットの前記ゲート・フィンガーのそれぞれの第１のセグメントの下に第１の厚さを有し、前記ユニット・セル・トランジスタの前記第１のサブセットの前記ゲート・フィンガーのそれぞれの第２のセグメントの下に第２の、異なる厚さを有する、請求項４８に記載の半導体デバイス。
  50. 前記第１の厚さと前記第２の厚さとでは少なくとも１ｎｍの差がある、請求項４９に記載の半導体デバイス。
  51. 前記窒化ガリウム・ベースのバリア層が、前記ユニット・セル・トランジスタの第１のサブセットの下に第１の厚さを有し、前記ユニット・セル・トランジスタの第２のサブセットの下に第２の厚さを有する、請求項４８に記載の半導体デバイス。
  52. 前記第１の厚さと前記第２の厚さとでは少なくとも１ｎｍの差がある、請求項５１に記載の半導体デバイス。
  53. 前記ユニット・セル・トランジスタの異なるサブセットが、少なくとも０．１ボルト異なるしきい値電圧を有し、且つ／又は、前記ゲート・フィンガーのうちの少なくとも１つの異なるセグメントが、少なくとも０．１ボルト差があるしきい値電圧を有する、請求項４８から５２までのいずれか一項に記載の半導体デバイス。
  54. 半導体構造上の複数のユニット・セル・トランジスタであって、前記半導体構造が窒化ガリウム・ベースのバリア層を含み、前記ユニット・セル・トランジスタが電気的に並列に接続され、前記ユニット・セル・トランジスタの各々がそれぞれのゲート・フィンガーを含む、ユニット・セル・トランジスタと、
    前記ユニット・セル・トランジスタの第１のサブセットの前記それぞれのゲート・フィンガーに結合される第１の出力、及び前記ユニット・セル・トランジスタの第２のサブセットの前記それぞれのゲート・フィンガーに結合される第２の出力を含む分圧器回路とを備え、
    前記第１及び第２の出力は、前記ユニット・セル・トランジスタの前記第１及び第２のサブセットの前記それぞれのゲート・フィンガーに、第１及び第２の電圧をそれぞれ印加するように構成され、
    前記第１の電圧と前記第２の電圧とは少なくとも０．１ボルト異なる、半導体デバイス。
  55. ユニット・セル・トランジスタの前記第１及び第２のサブセットの前記ユニット・セル・トランジスタが同一の設計構造を有する、請求項５４に記載の半導体デバイス。
  56. 前記第１の電圧と前記第２の電圧とは、少なくとも０．２５ボルト差がある、請求項５４から５５までのいずれか一項に記載の半導体デバイス。
  57. 前記分圧器が、前記ユニット・セル・トランジスタの第３のサブセットの前記それぞれのゲート・フィンガーに結合される第３の出力を含み、前記第３の出力は、前記ユニット・セル・トランジスタの前記第３のサブセットの前記それぞれのゲート・フィンガーに第３の電圧を印加するように構成され、前記第３の電圧は、前記第１の電圧と前記第２の電圧との両方と、少なくとも０．１ボルト差がある、請求項５４から５６までのいずれか一項に記載の半導体デバイス。
  58. 第１及び第２の前記ユニット・セル・トランジスタのそれぞれのしきい値電圧が、０．１〜１．２５ボルト異なり、且つ／又は、第３の前記ユニット・セル・トランジスタの第１及び第２の部分のそれぞれのしきい値電圧が、０．１〜１．２５ボルト異なる、請求項１から１７までのいずれか一項に記載の半導体デバイス。
  59. 前記ユニット・セル・トランジスタの前記第１のサブセット内の前記ユニット・セル・トランジスタの前記それぞれのしきい値電圧が、前記ユニット・セル・トランジスタの前記第１のサブセット内の前記ユニット・セル・トランジスタの前記それぞれのゲート・フィンガーの前記幅に沿って、０．１〜１．２５ボルト変動する、請求項１８から２５までのいずれか一項に記載の半導体デバイス。
  60. 前記第１のしきい値電圧が、前記第２のしきい値電圧と０．１〜１．２５ボルト差がある、請求項２６から３４までのいずれか一項に記載の半導体デバイス。
  61. 前記ゲート・フィンガーのうちの少なくとも一部の第１及び第２のセグメントが、０．１〜１．２５ボルト異なるしきい値電圧を有する、請求項３５に記載の方法。
  62. 異なる前記ユニット・セル・トランジスタは、０．１〜１．２５ボルト異なるしきい値電圧を有する、請求項３５に記載の方法。
  63. 前記ユニット・セル・トランジスタの各々は、実質的に同じしきい値電圧及び同じ構造を有し、第１の前記電圧信号が前記ユニット・セル・トランジスタの前記ゲート・フィンガーの第１のサブセットに印加され、第２の電圧信号が前記ユニット・セル・トランジスタの前記ゲート・フィンガーの第２のサブセットに同時に印加され、前記第２の電圧信号は、前記第１の電圧信号と０．１〜１．２５ボルト異なる、請求項３７に記載の方法。
  64. 前記ユニット・セル・トランジスタの異なるサブセットは、０．１〜１．２５ボルト差があるしきい値電圧を有し、且つ／又は、前記ゲート・フィンガーのうちの少なくとも１つの異なるセグメントは、０．１〜１．２５ボルト異なるしきい値電圧を有する、請求項４８に記載の半導体デバイス。
  65. 前記第１の電圧と前記第２の電圧とが０．１〜１．２５ボルト異なる、請求項５４に記載の半導体デバイス。
  66. 前記半導体デバイスの２つの前記異なる部分が、少なくとも５％異なる電流レベルを有する、請求項３５に記載の方法。
  67. 前記半導体デバイスの２つの前記異なる部分が、少なくとも１０％異なる電流レベルを有する、請求項３５に記載の方法。
  68. 前記半導体デバイスの２つの前記異なる部分が、１０〜３０％異なる電流レベルを有する、請求項３５に記載の方法。
JP2019571037A 2017-06-21 2018-06-15 平滑化された立ち上がり動作及び改善された線形性を有する複数のユニット・セル・トランジスタを有する半導体デバイス Active JP7046989B6 (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022534126A (ja) * 2019-07-19 2022-07-27 中国▲電▼子科技集▲団▼公司第五十五研究所 スプライシングサブデバイスを備えるＧａＮ高電子移動度トランジスタおよびその製造方法

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6812764B2 (ja) * 2016-11-29 2021-01-13 日亜化学工業株式会社 電界効果トランジスタ
GB2564482B (en) 2017-07-14 2021-02-10 Cambridge Entpr Ltd A power semiconductor device with a double gate structure
US11336279B2 (en) * 2017-07-14 2022-05-17 Cambridge Enterprise Limited Power semiconductor device with a series connection of two devices
US11257811B2 (en) 2017-07-14 2022-02-22 Cambridge Enterprise Limited Power semiconductor device with an auxiliary gate structure
US10879368B2 (en) * 2017-10-17 2020-12-29 Mitsubishi Electric Research Laboratories, Inc. Transistor with multi-metal gate
US10847647B2 (en) * 2019-03-14 2020-11-24 Cree, Inc. Power semiconductor devices having top-side metallization structures that include buried grain stop layers
US11955478B2 (en) * 2019-05-07 2024-04-09 Cambridge Gan Devices Limited Power semiconductor device with an auxiliary gate structure
CN112289859B (zh) * 2019-07-23 2022-02-11 珠海格力电器股份有限公司 GaN功率半导体器件及其制造方法
US11855198B2 (en) 2020-04-09 2023-12-26 Qualcomm Incorporated Multi-gate high electron mobility transistors (HEMTs) employing tuned recess depth gates for improved device linearity
CN114694606B (zh) * 2020-12-25 2023-07-04 夏普株式会社 扫描信号线驱动电路以及显示装置
US20230078017A1 (en) 2021-09-16 2023-03-16 Wolfspeed, Inc. Semiconductor device incorporating a substrate recess
EP4213215A1 (en) * 2022-01-12 2023-07-19 Nexperia B.V. Multi-finger high-electron mobility transistor

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09115926A (ja) * 1995-10-20 1997-05-02 Matsushita Electron Corp 電界効果トランジスタ
JPH11283994A (ja) * 1998-03-30 1999-10-15 Toshiba Corp マルチフィンガー型電界効果トランジスタ
JP2010539691A (ja) * 2007-09-12 2010-12-16 フォルシュングスフェアブント ベルリン エー ファウ 改良された移動特性を有する電気デバイスおよび電気デバイスの移動特性の調整方法

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1254302A (en) 1968-03-11 1971-11-17 Associated Semiconductor Mft Improvements in insulated gate field effect transistors
US6316793B1 (en) 1998-06-12 2001-11-13 Cree, Inc. Nitride based transistors on semi-insulating silicon carbide substrates
SE518797C2 (sv) * 2000-07-19 2002-11-19 Ericsson Telefon Ab L M Effekt-LDMOS-transistor innefattande ett flertal parallellkopplade transistorsegment med olika tröskelspänningar
US6831299B2 (en) 2000-11-09 2004-12-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US6548333B2 (en) 2000-12-01 2003-04-15 Cree, Inc. Aluminum gallium nitride/gallium nitride high electron mobility transistors having a gate contact on a gallium nitride based cap segment
US6849882B2 (en) 2001-05-11 2005-02-01 Cree Inc. Group-III nitride based high electron mobility transistor (HEMT) with barrier/spacer layer
US7030428B2 (en) 2001-12-03 2006-04-18 Cree, Inc. Strain balanced nitride heterojunction transistors
US6982204B2 (en) 2002-07-16 2006-01-03 Cree, Inc. Nitride-based transistors and methods of fabrication thereof using non-etched contact recesses
WO2004097941A1 (en) 2003-05-02 2004-11-11 Koninklijke Philips Electronics N.V. Electronic device comprising a field-effect transistor for high-frequency applications
US7045404B2 (en) 2004-01-16 2006-05-16 Cree, Inc. Nitride-based transistors with a protective layer and a low-damage recess and methods of fabrication thereof
US7288803B2 (en) * 2004-10-01 2007-10-30 International Rectifier Corporation III-nitride power semiconductor device with a current sense electrode
US7652519B2 (en) 2006-06-08 2010-01-26 Telefonaktiebolaget Lm Ericsson (Publ) Apparatus and method for exploiting reverse short channel effects in transistor devices
US20080157222A1 (en) 2006-12-27 2008-07-03 Mediatek Inc. Rf integrated circuit device
US8969973B2 (en) * 2010-07-02 2015-03-03 Win Semiconductors Corp. Multi-gate semiconductor devices
JP5728258B2 (ja) * 2011-03-10 2015-06-03 株式会社東芝 半導体装置
JP2013058640A (ja) * 2011-09-08 2013-03-28 Toshiba Corp 半導体装置
WO2013147710A1 (en) * 2012-03-29 2013-10-03 Agency For Science, Technology And Research Iii-nitride high electron mobility transistor structures and methods for fabrication of same
JP6379358B2 (ja) * 2013-07-25 2018-08-29 パナソニックＩｐマネジメント株式会社 半導体装置
US9741653B2 (en) 2013-09-18 2017-08-22 Skyworks Solutions, Inc. Devices and methods related to radio-frequency switches having reduced-resistance metal layout
US9048838B2 (en) * 2013-10-30 2015-06-02 Infineon Technologies Austria Ag Switching circuit
US9837324B2 (en) * 2013-11-12 2017-12-05 Skyworks Solutions, Inc. Devices and methods related to radio-frequency switches having improved on-resistance performance
US9349795B2 (en) * 2014-06-20 2016-05-24 Infineon Technologies Austria Ag Semiconductor switching device with different local threshold voltage
US9711616B2 (en) * 2014-12-23 2017-07-18 Northrop Grumman Systems Corporation Dual-channel field effect transistor device having increased amplifier linearity
SG11201706079YA (en) * 2015-03-09 2017-09-28 Agency Science Tech & Res Self-aligning source, drain and gate process for iii-v nitride mishemts
WO2016205553A1 (en) * 2015-06-16 2016-12-22 Tagore Technology, Inc. High performance radio frequency switch
US9876102B2 (en) * 2015-07-17 2018-01-23 Mitsubishi Electric Research Laboratories, Inc. Semiconductor device with multiple carrier channels
JP6660631B2 (ja) * 2015-08-10 2020-03-11 ローム株式会社 窒化物半導体デバイス
US20170301780A1 (en) 2016-04-15 2017-10-19 Macom Technology Solutions Holdings, Inc. High-voltage gan high electron mobility transistors with reduced leakage current
WO2018119037A1 (en) * 2016-12-20 2018-06-28 Massachusetts Institute Of Technology High-linearity transistors
US10268789B1 (en) * 2017-10-03 2019-04-23 Cree, Inc. Transistor amplifiers having node splitting for loop stability and related methods
US10103239B1 (en) * 2017-12-28 2018-10-16 Vanguard International Semiconductor Corporation High electron mobility transistor structure

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09115926A (ja) * 1995-10-20 1997-05-02 Matsushita Electron Corp 電界効果トランジスタ
JPH11283994A (ja) * 1998-03-30 1999-10-15 Toshiba Corp マルチフィンガー型電界効果トランジスタ
JP2010539691A (ja) * 2007-09-12 2010-12-16 フォルシュングスフェアブント ベルリン エー ファウ 改良された移動特性を有する電気デバイスおよび電気デバイスの移動特性の調整方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022534126A (ja) * 2019-07-19 2022-07-27 中国▲電▼子科技集▲団▼公司第五十五研究所 スプライシングサブデバイスを備えるＧａＮ高電子移動度トランジスタおよびその製造方法
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