KR101377165B1 - 직렬 접속식 고전자 이동도 트랜지스터 디바이스 및 그 제조 방법 - Google Patents

직렬 접속식 고전자 이동도 트랜지스터 디바이스 및 그 제조 방법 Download PDF

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Abstract

등가 회로에 의해 전압의 누적 효과를 달성하는 것이 가능하고, 높은 항복전압의 특성을 갖는 고전자 이동도 트랜지스터 디바이스를 제공한다. 본 발명은 제조 프로세스에서 고전자 이동도 트랜지스터를 정의하고, 내부 접속의 방법으로 상기 고전자 이동도 트랜지스터를 직렬 접속시킨 직렬 접속식 고전자 이동도 트랜지스터 디바이스 및 그 제조 방법을 특징으로 한다.

Description

직렬 접속식 고전자 이동도 트랜지스터 디바이스 및 그 제조 방법{High electron mobility transistor in serial connection and method for forming thereof}
본 발명은 트랜지스터의 구조에 관한 것으로, 특히 직렬 접속식 고전자 이동도 트랜지스터 디바이스 및 그 제조 방법에 관한 것이다.
질화갈륨(GaN)이나 질화갈륨을 주로 하는 재료는 고온, 고효율 및 고주파에 의한 마이크로일렉트로닉스 디바이스(device)에 응용 가능하다. 상기 재료는 에너지 간격(energy gap)이 넓고, 가속반송자(hot carrier) 발생율이 낮으며, 고전계 붕괴, 고전자 이동도 및 고전자 속도 등의 특성을 나타낸다. 따라서, 질화갈륨계 트랜지스터는 고속도, 고온, 고효율 등의 이점을 갖는다.
현재, 제III족 질화물의 재료를 기초로 하는 디바이스에 대한 연구는 예를 들면, 휴대전화의 기지국에 설치된 발신기 등과 같이 고효율, 고주파 용도에 맞춘 것에 진행이 되고 있다. 제III족 질화물 디바이스는 전체 디바이스 구성이 높은 전자 이동도를 갖고 있기 때문에 상술한 특성이 발생한다. 또한, 이종접합(hetero-structure) 전계 효과 트랜지스터(HFET), 고전자 이동도 트랜지스터(HEMT) 혹은 변조 도핑 전계 효과 트랜지스터(MODFET) 등의 다른 명칭을 갖는다. 이 디바이스들은 보통 100V 또는 더 높은 범위의 고전압을 견딜 수 있는 동시에 고주파 (예를 들면, 2~100GHz)의 범위에서 동작을 행할 수 있다.
반도체 물리의 측면으로부터 고찰하면, 상술한 디바이스는 압전극화(壓電極化)에 의해 이차원 전자 가스(2DEG)를 발생하여 동작하고, 대단히 낮은 임피던스에서의 소모에 의해 대단히 높은 전류를 전송하는 것이 가능하다.
또한, 고온, 고전압의 이용 분야에 대한 개발은 급속하게 진행되고 있고, 이에 따라 엄격한 동작 환경 하에 있어서의 디바이스의 신뢰도가 디바이스 발전의 중점이 되었다. 종래의 고전압에 있어서의 트랜지스터를 동작시키는 방법은 게이트 전극 영역에 필드 플레이트(field plate)를 마련하는 것이 있지만, 이 기술에서는 제조의 곤란도가 대폭 증가되는 동시에 디바이스에 대한 항복전압(breakdown voltage)의 조정이 필드 플레이트에 의해 제한되어 버린다.
또한, 다른 하나의 종래 기술로서, 양자(proton) 주입 프로세스에 의해 양자를 트랜지스터의 채널 층에 주입하여 디바이스의 항복전압을 도출하는 방법이 있다. 그러나, 이 방법에 있어서는 격자결함 발생을 야기하여 이차원 전자 가스의 분포에 영향을 미칠 가능성이 있고, 이것이 디바이스의 특성에 영향을 주게 된다.
본 발명은 상술한 문제점을 감안하여 이루어진 것으로, 높은 항복전압 디바이스를 제공하는 것을 하나의 목적으로 한다.
또한, 본 발명은 시장의 요구에 대응하기 위해 제조 공정에 있어서 고전자 이동도 트랜지스터를 직렬 접속시킴으로써, 제조 공정을 간략화하고, 제조 공정이 디바이스의 특성에 대한 영향을 회피할 수 있는 저 단가의 제조 공정을 제공하는 것을 목적으로 한다.
본 발명은 직렬 접속식 고전자 이동도 트랜지스터 디바이스의 제조 방법을 제공한다. 이 직렬 접속식의 고전자 이동도 트랜지스터 장지의 제조 방법은 기판을 준비하는 단계, 기판 위에 버퍼층을 형성하는 단계, 상기 버퍼층 위에 배리어층을 형성하는 단계, 상기 버퍼층과 배리어층의 사이의 이종 재료 접합 계면에 포함되는 이차원 전자 가스가 능동 영역을 정의하고, 적어도 1 개의 격리 구조를 형성하는 단계, 상기 격리 구조는 적어도 2 개의 고전자 이동도 트랜지스터를 정의하고, 상기 고전자 이동도 트랜지스터의 배리어층들 각각에 상기 능동 영역에 전기적으로 접속하는 소스 전극과 드레인 전극을 형성하는 단계, 상기 고전자 이동도 트랜지스터들 각각의 배리어층에 소스 전극과 드레인 전극과의 사이에 위치하며 능동 영역에 전기적으로 접속하는 게이트 전극을 형성하는 단계, 한 쪽의 소스 전극이 다른 쪽의 드레인 전극에 접속되며, 또한 게이트 전극이 서로 접속되는 적어도 2 개의 고전자 이동도 트랜지스터를 직렬 접속하고, 직렬 접속식 고전자 이동도 트랜지스터를 형성하는 단계를 포함한다.
또한, 본 발명은 직렬 접속식 고전자 이동도 트랜지스터 디바이스를 제공한다. 이 직렬 접속식 고전자 이동도 트랜지스터 디바이스는 서로 직렬 접속되는 적어도 2 개의 고전자 이동도 트랜지스터를 포함하고 기판 위에 격리 구조에서 단절되어서 형성된다. 각각의 고전자 이동도 트랜지스터는 기판 위에 마련되는 버퍼층, 버퍼층 위에 마렴되는 배리어층, 버퍼층과 배리어층의 사이의 이종 재료 접합 계면이 능동 영역을 정의하는 이차원의 전자 가스를 가지며, 각각 배리어층 위에 마련되어져 능동 영역에 전기적으로 접속되는 소스 전극, 드레인 전극, 게이트 전극으로서, 적어도 2 개의 고전자 이동도 트랜지스터의 한 쪽의 소스 전극이 다른 쪽의 드레인 전극에 접속되고, 또한 게이트 전극이 서로 접속되는 소스 전극, 드레인 전극, 게이트 전극을 포함한다.
본 발명은 이하의 유익한 효과를 갖는다.
향상된 반도체 제조 프로세스를 이용하고, 제조 프로세스에서 각각의 고전자 이동도 트랜지스터를 직렬 접속시키기 때문에, 제조 프로세스 단가가 낮고, 제조 프로세스의 순응성이 높은 이점이 있다.
또한 제조된 직렬 접속식 고전자 이동도 트랜지스터 디바이스는 누적가능한 항복전압을 갖기 때문에, 다른 응용에 따라서 다수의 트랜지스터를 직렬 접속시킬 수 있다.
따라서 본 발명에 의한 높은 항복전압의 디바이스는 고온, 고압의 전기 회로에 대한 응용 분야에 있어서 그 수요를 만족시킬 수 있다.
이하, 도면을 참조하면서 본 발명에 대하여 상세히 설명한다. 한편, 도면은 참조 및 설명에 사용하는 것으로 본 발명을 국한하는 것이 아니다.
도 1a~도 1h는 본 발명에 있어서의 직렬 접속식 고전자 이동도 트랜지스터 디바이스의 제조 방법을 설명하기 위한 흐름도이다.
도 2는 본 발명에 있어서의 직렬 접속식 고전자 이동도 트랜지스터 디바이스의 평면도이다.
본 발명은 직렬 접속식 고전자 이동도 트랜지스터 디바이스 및 그 제조 방법을 제공한다. 제조 프로세스에 있어서 다수의 고전자 이동도 트랜지스터(HEMT)을 모아서 단일 또는 집적의 직렬 접속식의 고전자 이동도 트랜지스터 디바이스가 형성되고, 이것으로 인해 트랜지스터 디바이스의 항복전압이 향상되며, 디바이스를 높은 전력(power)의 전기 회로 시스템 또는 고온, 고압의 동작 환경에 적용시킬 수 있다.
도 1a ~ 도 1h 및 도2을 참조하여 설명한다. 본 발명이 제공하는 직렬 접속식 고전자 이동도 트랜지스터 디바이스의 제조 방법에 관련되는 공정은 아래와 같다.
우선, 도 1a에 나타내는 바와 같이, 예를 들면, 질화갈륨(GaN) 기판, 실리콘 카바이드(SiC) 기판, 질화 알루미늄(AlN) 기판, 질화 알루미늄 갈륨(AlGaN) 기판, 다이아몬드 기판, 사파이어(sapphire) 기판 또는 실리콘 기판 등과 같이 고전자 이동도 트랜지스터가 탑재가능한 기판(10)을 준비한다. 본 발명에 있어서, 기판(10)의 재질에 대한 제한은 없고, 기판 위에 제III족 질화물을 성장시키는 것이 가능하면 좋다.
그리고, 버퍼층(11)을 기판(10) 위에 형성시키고, 버퍼층(11) 위에 배리어층(barrier layer)(12)을 형성시킨다. 버퍼층(11)은 일층의 도핑(doped) 또는 언도핑(undoped)의 제III(Group III)족 질화물로 이루어지는 고저항값의 구조이다. 구체적인 실시예에 있어서의 버퍼층(11)은 어떤 적절한 방법으로 형성된 질화갈륨(GaN) 층이다. 구체적으로 설명하면, 질화갈륨으로 이루어지는 버퍼층(11)은 기상 증착 기술에 의해 형성되고, 반응가스종(예를 들면, 암모니아, 트리메틸 갈륨)이 상기 기판(10)이 설치되는 성장 반응기(reactor)에 혼입되고, 기판(10)의 윗쪽에 증착되어서 에피텍셜 박막(예를 들면, 암모니아 분자로부터의 질소와 트리메틸 갈륨 분자로부터의 갈륨을 첨가하여 형성된 GaN 박막)을 형성시킨다. 그 반응은 예를 들면 500℃~1200℃의 온도 범위, 바람직하게는 700℃~1100℃의 비교적 바람직한 온도 범위, 더욱 바람직하게는 900℃~1000℃의 온도 범위에서 행하여진다. 반응기 내의 압력은 적절한 조건(예를 들면, 20 밀리바~950 밀리바 범위)에서 유지한다.
버퍼층(11)과 마찬가지로 배리어층(12)은 도핑 또는 언도핑의 제III족 질화물이다. 구체적 실시예에 있어서의 배리어층(12)은 단일층의 AlN이나 AlGaN, 혹은 다층의 제III족 질화물(예를 들면, AlN 및 AlGaN)을 갖는다. 배리어층(12)의 특성은 그 밴드갭(bandgap)이 버퍼층(11)의 밴드갭 보다도 크고, 특정한 알루미늄 함유량이 필요하며, 배리어층(12)과 버퍼층(11)과의 경계가 높은 반송자(carrier) 농도를 갖는다. 바꿔 말하면, 버퍼층(11)과 배리어층(12)과의 사이의 이종 재료 접합 계면(hetero-interface)은 고농도 반송자로 인한 이차원 전자 가스(two dimensional electron gas, 2DEG)를 갖고, 그 이차원 전자 가스를 능동 영역(111)으로 정의한다. 능동 영역(111)은 대략 버퍼층(11)에 위치하고, 이종 재료 접합 계면의 약 수 십 마이크론에 근접된다.
다음 공정에서는 적어도 1 개의 격리 구조(13)를 형성시키고, 적어도 2 개의 고전자 이동도 트랜지스터를 정의한다. 도 1b를 참조하여 설명하면, 본 실시예에서는 2 개의 격리 구조(13)로 이루어지고, 디바이스를 3 개의 트랜지스터의 형태로 분할하여 설명을 하나, 이에 한정되지 않는다.
격리 구조(13)는 상술한 버퍼층(11), 능동 영역(111) 및 배리어층(12)을 다수의 영역으로 분할한다. 분할된 영역은 직렬 접속되는 고전자 이동도 트랜지스터이다. 구체적으로 설명하면, 격리 구조(13)는 버퍼층(11), 배리어층(12) 및 능동 영역(111)을 관통해 분할된 2 개의 고전자 이동도 트랜지스터의 사이에 위치한다. 이에 격리 구조(13)는 2 개의 고전자 이동도 트랜지스터의 버퍼층(11), 배리어층(12) 및 능동 영역(111)을 단절시키는 절연 재료가 된다. 한편, 격리 구조(13)는 포토리소그라피(photolithography), 에칭 등의 반도체 제조 프로세스로 제조할 수 있다.
다음 공정에서는 각각의 고전자 이동도 트란지스터의 배리어층(12) 위에 소스 전극과 드레인 전극을 형성한다. 도 1c ~ 도 1e에 나타내는 바와 같이, 우선 포토리소그라피 프로세스를 이용하여, 포토레지스트(PR1)에 옴 접촉 영역(도 1c)을 정의하고, 다음에 금속층(M1)(도 1d)을 형성한 후, 포토레지스트(PR1)를 제거하고, 상술한 소스 전극과 드레인 전극을 형성한다. 도면에 나타내는 바와 같이, 본 실시예에서는 최좌측의 영역에는 소스 전극(S1)과 드레인 전극(D1)이 형성되고, 중간의 영역에는 소스 전극(S2)과 드레인 전극(D2)이 형성되며, 최우측의 영역에는 소스 전극(S3)과 드레인 전극(D3)이 형성된다. 또한, 소스 전극과 드레인 전극은 능동 영역(111)에 전기적으로 접속된다. 예를 들면, 어닐링(annealing) 등의 제조 프로세스에 의해 저저항값의 접속을 형성시켜서 소스 전극과 드레인 전극을 옴 접촉의 방법으로 능동 영역(111)에 전기적으로 접속시킨다. 또한, 본 실시예에 있어서의 소스 전극과 드레인 전극은 티타늄 알루미늄, 금, 니켈 또는 그 합금이지만, 이에 한정되지 않는다.
다음 공정에서는 각각의 고전자 이동도 트랜지스터의 배리어층(12)에 게이트 전극을 형성시킨다. 게이트 전극은 소스 전극과 드레인 전극 사이에 위치하고, 능동 영역(111)에 전기적으로 접속된다. 도 1f에 나타내는 바와 같이, 우선 포토리소그라피 프로세스를 이용하여, 포토레지스트(PR2)에 게이트 영역을 정의하고, 금속층(M2)(도 1g)을 형성한 후, 포토레지스트(PR2)를 제거하고, 상술한 게이트 전극을 형성시킨다. 본 실시예에서는 최좌측의 영역에는 소스 전극(S1)과 드레인 전극(D1)의 사이에 위치하는 게이트 전극(G1)이 형성되고, 중간의 영역에는 소스 전극(S2)과 드레인 전극(D2)의 사이에 위치하는 게이트 전극(G2)이 형성되며, 최우측의 영역에는 소스 전극(S3)과 드레인 전극(D3)의 사이에 위치하는 게이트 전극(G3)이 형성된다.
상술한 게이트 전극은 니켈, 금, 티타늄. 크롬, 백금 또는 그 합금이고, 게이트 전극은 소스 전극(S3) 및 드레인 전극과 마찬가지로, 능동 영역(111)에 접속된다.
도 1h를 함께 참조하여 설명하면, 본 실시예에 있어서는 3 개의 서로 단절된 고전자 이동도 트랜지스터(HEMT1, HENT2, HEMT3)가 제조된다. 고전자 이동도 트랜지스터(HEMT1)는 게이트 전극(G1)이 바이어스를 받을 경우, 능동 영역(111)을 형성하는 이차원 전자 가스에 의해, 소스 전극(S1)과 드레인 전극(D1) 사이에 전자의 흐름이 생성되고, 온/오프의 스위칭 동작이 행하여진다.
다음 공정에서는 적어도 2 개의 고전자 이동도 트랜지스터를 직렬 접속하고, 직렬 접속식의 고전자 이동도 트랜지스터를 형성시킨다. 도 1h에 나타내는 바와 같이, 고전자 이동도 트랜지스터(HEMT1)의 드레인 전극(D1)이 고전자 이동도 트랜지스터(HEMT2)의 소스 전극(S2)에 접속되고, 고전자 이동도 트랜지스터(HEMT2)의 드레인 전극(D2)이 고전자 이동도 트랜지스터(HEMT3)의 소스 전극(S3)에 접속되며, 고전자 이동도 트랜지스터(HEMT1, HENT2, HEMT3)의 게이트 전극(G1, G2, G3)이 서로 접속됨으로써, 고전자 이동도 트랜지스터(HEMT1, HENT2, HEMT3)가 직렬 접속된다.
고전자 이동도 트랜지스터(HEMT1, HENT2, HEMT3)로 형성된 고전자 이동도 트랜지스터 디바이스는 디바이스의 항복전압이 전기 회로의 직렬 접속에 의한 상승(synergy) 효과에 의해 높은 항복전압의 효과를 얻을 수 있다. 바꾸어 말하면, 본 발명은 적어도 2 개의 고전자 이동도 트랜지스터의 한 쪽의 소스 전극이 다른 쪽의 드레인 전극에 접속되고, 게이트 전극이 서로 접속됨으로써, 트랜지스터에 대한 직렬 접속의 효과가 나타난다.
본 실시예에서는 도 2에 나타내는 본 발명에 있어서의 직렬 접속식 고전자 이동도 트랜지스터 디바이스인 평면도[고전자 이동도 트랜지스터(HEMT1, HEMT2)의 직렬 접속의 구조 만을 나타낸다]에서 개시하는 바와 같이, 예를 들면, 포토리소그라피, 에칭, 금속 증착 등의 반도체 제조 프로세스에 의해 내부 접속 선로(14)을 제조하고, 적어도 2 개의 고전자 이동도 트랜지스터를 직렬 접속시키며, 게이트 전극(G1, G2)의 사이의 내부 접속 선로(14)를 본딩 패드(P1)에 접속시켜서 외부전기 회로와 접속한다. 소스 전극(S1)과 드레인 전극(D2)은 본딩 패드(P2, P3)에 접속시켜서 전기 회로의 입력단과 출력단으로서 사용할 수 있다.
상술한 바와 같이, 본 발명에 있어서의 구체적 실시예의 방법에 따르면, 서로 직렬 접속된 적어도 2 개의 고전자 이동도 트랜지스터[예를 들면, 고전자 이동도 트랜지스터(HEMT1, HEMT2, HEMT3)]로 이루어지는 직렬 접속식의 고전자 이동도 트랜지스터 디바이스를 제공하고, 그 중에서 적어도 2 개의 고전자 이동도 트랜지스터는 기판(10) 위에 형성되며, 격리 구조(13)에서 단절되어 있다. 각각의 고전자 이동도 트랜지스터는 기판(10) 위에 마련되어지는 버퍼층(11)과, 버퍼층(11) 위에 마련되어지는 배리어층(12)을 포함한다. 버퍼층(11)과 배리어층(12)의 사이의 이종 재료 접합 계면은 능동 영역(111), 소스 전극(예를 들면, S1, S2, S3), 드레인 전극(예를 들면, D1, D2, D3), 게이트 전극(예를 들면, G1, G2, G3)을 정의하는 이차원 전자 가스를 갖는다. 소스 전극, 드레인 전극 및 게이트 전극은 함께 배리어층(12) 위에 마련될 수 있고 또한 능동 영역(111)에 접속된다. 적어도 2 개의 고전자 이동도 트랜지스터의 한 쪽의 소스 전극이 다른 쪽의 드레인 전극에 접속되어, 게이트 전극이 서로 접속된다.
본 발명에서 제공된 방법과 구조에 의해, 고전자 이동도 트랜지스터는 제조 프로세스에서 직렬 접속을 행하는 것이 가능하고, 직렬 접속하여 형성된 디바이스는 높은 항복전압의 특성을 갖는다.
(산업상 이용 가능성)
이상 설명한 바와 같이, 본 발명은 이하의 장점을 갖는다.
1. 본 발명에서는 여러 가지의 고전자 이동도 트랜지스터를 직렬 접속시키기 때문에, 직렬 접속된 등가 회로가 전체 디바이스의 항복전압을 대폭 향상시킨다.
2. 본 발명에 이용되는 제조 프로세스는 복잡한 공정을 추가시킬 필요 없어 간단하기 때문에, 저 단가로 높은 항복전압의 목적을 달성한다. 특히 본 발명의 제조 프로세스에는 디바이스의 데미지(손상)에 대한 문제가 없다.
3. 본 발명의 높은 항복전압 디바이스는 차량, 우주 분야에의 응용 또는 높은 전력(power) 디바이스 등의 분야에 적용하고, 전력 전기 회로에는 고온, 고압의 환경 하에서 작동하는 신뢰도가 향상된다.
상술한 설명은 본 발명을 실시하기 위한 바람직한 실시예이고, 본 발명의 특허청구의 범위를 제한하는 것이 아니다. 본 발명에 의한 명세서와 도면에 개시되는 기술과 등가의 변형 등은 본 발명의 범위내에 속한다.
10 : 기판 11 : 버퍼층
111: 능동 영역 12 : 배리어층
13 : 격리 구조 14 : 내부접속 선로
PR1, PR2 : 포토레지스트 M1, M2 : 금속층
HEMT1, HEMT2, HEMT3 : 고전자 이동도 트랜지스터
S1, S2, S3 : 소스 전극 D1, D2, D3 : 드레인 전극
G1, G2, G3 : 게이트 전극 P1, P2, P3 :본딩 패드

Claims (10)

  1. 기판을 준비하는 단계;
    상기 기판 위에 버퍼층을 형성하는 단계;
    상기 버퍼층 위에 배리어층을 형성하는 단계, 상기 버퍼층과 상기 배리어층의 사이의 이종 재료 접합 계면에 능동 영역을 정의하는 이차원 전자 가스가 형성되고;
    상기 기판에 적어도 2 개의 고전자 이동도 트랜지스터를 정의하기 위해서, 상기 버퍼층, 상기 배리어층 및 상기 능동 영역을 가로지르고 전기적 분할을 제공하며, 절연물질로 형성되는 적어도 1 개의 격리 구조를 형성하는 단계, 상기 절연물질은 포토리소그라피에 의해 형성되고;
    각각의 상기 고전자 이동도 트랜지스터의 배리어층의 상부 표면에 상기 능동 영역에 전기적으로 접속하는 금속 소스 전극과 금속 드레인 전극을 형성하는 단계;
    각각의 상기 고전자 이동도 트랜지스터의 배리어층의 상기 상부 표면에 상기 능동 영역에 전기적으로 접속하는 게이트 전극을 형성하는 단계, 상기 게이트 전극의 하부 표면을 정의하는 근위단은 상기 금속 소스 전극의 하부 표면을 정의하는 근위단과 상기 금속 드레인 전극의 하부 표면을 정의하는 근위단과의 사이에 위치하여 동일 평면을 이루고; 그리고,
    상기 적어도 2 개의 고전자 이동도 트랜지스터 중 하나의 금속 소스 전극이 상기 적어도 2 개의 고전자 이동도 트랜지스터의 다른 하나의 금속 드레인 전극에 전기적으로 접속되고, 상기 적어도 2 개의 고전자 이동도 트랜지스터의 게이트 전극들은 서로 연결되도록, 상기 적어도 2 개의 고전자 이동도 트랜지스터를 직렬 접속시키는 단계를 포함하는 것을 특징으로 하는 직렬 접속식 고전자 이동도 트랜지스터 디바이스의 제조 방법.
  2. 제 1 항에 있어서,
    상기 적어도 1 개의 격리 구조를 형성하는 단계에서, 상기 격리 구조는 상기 버퍼층, 상기 배리어층 및 상기 능동 영역을 관통하는 것을 특징으로 하는 직렬 접속식 고전자 이동도 트랜지스터 디바이스의 제조 방법.
  3. 제 1 항에 있어서,
    상기 금속 소스 전극과 상기 금속 드레인 전극을 형성하는 단계에서, 상기 금속 소스 전극과 상기 금속 드레인 전극은 옴 접촉의 방법으로 상기 능동 영역에 전기적으로 접속되는 것을 특징으로 하는 직렬 접속식 고전자 이동도 트랜지스터 디바이스의 제조 방법.
  4. 제 1 항에 있어서,
    상기 적어도 2 개의 고전자 이동도 트랜지스터를 직렬 접속시키는 단계에서, 반도체 제조 프로세스에 의해 내부 접속 선로를 형성해 상기 적어도 2 개의 고전자 이동도 트랜지스터가 직렬 접속되는 것을 특징으로 하는 직렬 접속식 고전자 이동도 트랜지스터 디바이스의 제조 방법.
  5. 기판;
    상기 기판 위에 형성된 버퍼층;
    상기 버퍼층 위에 형성된 배리어층;
    상기 버퍼층과 상기 배리어층의 사이의 이종 재료 접합 계면에 형성되어 능동 영역을 정의하는 이차원 전자 가스;
    절연물질로 형성되고 상기 버퍼층, 상기 배리어층 및 상기 능동 영역을 가로질러 신장하여 상기 버퍼층, 상기 배리어층 및 상기 능동 영역을 분할하고 상기 기판 위에 전기적으로 물리적으로 서로 격리된 제1 고전자 이동도 트랜지스터 및 적어도 하나의 제2 고전자 이동도 트랜지스터를 형성하는 적어도 하나의 격리 구조; 그리고,
    상기 배리어층 위에 형성된 전기적으로 도전성의 내부접속선로들을 포함하고,
    상기 제1 고전자 이동도 트랜지스터 및 상기 적어도 하나의 제2 고전자 이동도 트랜지스터는 각각 금속 소스전극, 금속 드레인 전극, 및 게이트 전극을 포함하며, 상기 금속 소스 전극, 상기 금속 드레인 전극 및 상기 게이트 전극은 상기 배리어층의 상부 표면에 형성되고 상기 능동 영역에 전기적으로 연결되며, 상기 게이트 전극의 하부 표면을 정의하는 근위단은 상기 금속 소스 전극의 하부 표면을 정의하는 근위단과 상기 금속 드레인 전극의 하부 표면을 정의하는 근위단과의 사이에 위치하여 동일 평면을 이루고,
    상기 제1 고전자 이동도 트랜지스터 및 상기 적어도 하나의 제2 고전자 이동도 트랜지스터는, 대응하는 도전성의 내부접속선로를 통해서, 상기 제1 고전자 이동도 트랜지스터의 금속 소스 전극을 상기 적어도 하나의 제2 고전자 이동도 트랜지스터의 금속 드레인 전극에 전기적으로 접속시키고 상기 제1 고전자 이동도 트랜지스터 및 상기 적어도 하나의 제2 고전자 이동도 트랜지스터의 게이트 전극들을 서로 전기적으로 접속시키는 것에 의해 직렬로 서로 결합되는 것을 특징으로 하는 직렬 접속식 고전자 이동도 트랜지스터 디바이스.
  6. 제 5 항에 있어서,
    상기 격리 구조는 고전자 이동도 트랜지스터들 사이에 위치하고, 상기 버퍼층, 상기 배리어층 및 상기 능동 영역을 단절하는 것을 특징으로 하는 직렬 접속식 고전자 이동도 트랜지스터 디바이스.
  7. 제 5 항에 있어서,
    상기 금속 소스 전극과 상기 금속 드레인 전극은 각각의 상기 고전자 이동도 트랜지스터에, 옴 접촉에 의해 상기 능동 영역에 전기적으로 접속되는 것을 특징으로 하는 직렬 접속식 고전자 이동도 트랜지스터 디바이스.
  8. 제 5 항에 있어서,
    상기 기판은 질화갈륨 기판, 실리콘 카바이드 기판, 질화 알루미늄 기판, 질화 알루미늄 갈륨 기판, 다이아몬드 기판, 사파이어 기판 또는 실리콘 기판인 것을 특징으로 하는 직렬 접속식 고전자 이동도 트랜지스터 디바이스.
  9. 제 5 항에 있어서,
    상기 버퍼층은 일층의 도핑 또는 언도핑의 제III족 질화물인 것을 특징으로 하는 직렬 접속식 고전자 이동도 트랜지스터 디바이스.
  10. 제 5 항에 있어서,
    상기 배리어층은 단일층 또는 다층의 도핑 또는 언도핑의 제III족 질화물인 것을 특징으로 하는 직렬 접속식 고전자 이동도 트랜지스터 디바이스.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102204777B1 (ko) * 2013-07-08 2021-01-20 이피션트 파워 컨버젼 코퍼레이션 갈륨 나이트라이드 소자 및 집적회로 내 격리 구조
CN107783022B (zh) * 2017-10-27 2019-10-11 西安电子科技大学 高电子迁移率晶体管的热可靠性评估方法
DE102019121417B4 (de) 2018-09-28 2023-01-19 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtung und Hochspannungsvorrichtung mit einer zwischen zwei HEMT-Vorrichtungen als Diode geschalteten Transistorvorrichtung und Verfahren zum Ausbilden derselben
US11139290B2 (en) * 2018-09-28 2021-10-05 Taiwan Semiconductor Manufacturing Company, Ltd. High voltage cascode HEMT device

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4710478A (en) * 1985-05-20 1987-12-01 United States Of America As Represented By The Secretary Of The Navy Method for making germanium/gallium arsenide high mobility complementary logic transistors
US4729000A (en) * 1985-06-21 1988-03-01 Honeywell Inc. Low power AlGaAs/GaAs complementary FETs incorporating InGaAs n-channel gates
IT1215309B (it) * 1985-09-10 1990-01-31 Sgs Microelettronica Spa Circuito per il pilotaggio in continua ed in alternata di transistori mos di potenza a canale n di standi push-pull a bassa dissipazione.
JP2949518B2 (ja) * 1990-07-30 1999-09-13 富士通株式会社 半導体装置及びその製造方法
US5276340A (en) * 1989-11-21 1994-01-04 Fujitsu Limited Semiconductor integrated circuit having a reduced side gate effect
JP4368095B2 (ja) * 2002-08-21 2009-11-18 富士通マイクロエレクトロニクス株式会社 半導体装置及びその製造方法
US7098755B2 (en) * 2003-07-16 2006-08-29 Analog Devices, Inc. High power, high linearity and low insertion loss single pole double throw transmitter/receiver switch
JP4854980B2 (ja) * 2005-03-30 2012-01-18 住友電工デバイス・イノベーション株式会社 スイッチ回路及び半導体装置の製造方法
JP2008010640A (ja) * 2006-06-29 2008-01-17 Sanyo Electric Co Ltd 化合物半導体スイッチ回路装置
JP2008235952A (ja) * 2007-03-16 2008-10-02 Furukawa Electric Co Ltd:The デプレッション型スイッチング素子の駆動回路
US7952150B1 (en) * 2008-06-05 2011-05-31 Rf Micro Devices, Inc. Enhancement mode MOSFET and depletion mode FET on a common group III-V substrate

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