KR102303083B1 - 원활한 턴온 거동과 개선된 선형성을 갖춘 복수의 단위 셀 트랜지스터를 갖는 반도체 디바이스 - Google Patents

원활한 턴온 거동과 개선된 선형성을 갖춘 복수의 단위 셀 트랜지스터를 갖는 반도체 디바이스 Download PDF

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Abstract

반도체 디바이스는 공통 반도체 구조물 상에 복수의 단위 셀 트랜지스터를 포함하고, 단위 셀 트랜지스터들은 전기적으로 병렬 접속되며, 각각의 단위 셀 트랜지스터는 각각의 게이트 핑거를 포함한다. 단위 셀 트랜지스터들 중 제1 및 제2 단위 셀 트랜지스터의 각각의 임계 전압들은 적어도 0.1 볼트만큼 상이하고/하거나 단위 셀 트랜지스터들 중 제3 단위 셀 트랜지스터의 제1 및 제2 세그먼트의 임계 전압들은 적어도 0.1 볼트만큼 상이하다.

Description

원활한 턴온 거동과 개선된 선형성을 갖춘 복수의 단위 셀 트랜지스터를 갖는 반도체 디바이스
본 명세서에서 설명되는 본 발명은 마이크로전자 디바이스에 관한 것으로, 더 구체적으로는 단위 셀-기반 구조물(unit cell-based structure)을 갖는 고전력 전계 효과 트랜지스터에 관한 것이다.
무선 주파수(500MHz), S-대역(3GHz) 및 X-대역(10GHz) 등의 고주파수에서 동작하면서 고전력 처리 능력을 요구하는 전기 회로가 최근에 더욱 널리 보급되고 있다. 고전력, 고주파 회로의 증가로 인해, 무선 및 마이크로파 주파수에서 신뢰성 있게 동작할 수 있는 동시에 여전히 고전력 부하를 처리할 수 있는 반도체 디바이스에 대한 수요가 대응적으로 증가했다.
증가된 출력 전력을 제공하기 위해, 공통 반도체 구조물 상에 형성되고 전기적으로 병렬 접속된 복수의 "단위 셀" 트랜지스터를 포함하는 반도체 디바이스가 개발되었다. 각각의 단위 셀 트랜지스터는, 도 1에 개략적으로 도시된 바와 같이, 연장된 소스와 드레인 컨택트 사이에서 평행하게 연장되는 게이트 핑거(gate finger)를 포함할 수 있다.
특히, 도 1은, 반도체 구조물(20) 상에 게이트 패드(12), 소스 패드(22) 및 드레인 패드(32)를 포함하는 종래의 반도체 디바이스(10)의 금속 레이아웃을 나타낸다. 도 1은 기저 반도체 구조물(20) 상에 형성된 반도체 디바이스(10)의 다양한 금속 컨택트 구조물을 나타내는 반도체 디바이스(즉, 디바이스를 위에서 내려다 본)의 평면도이다. 도 1에 도시된 바와 같이, 종래의 반도체 디바이스(10)에서, 게이트 패드(12)는, 제1 방향(예를 들어, 도 1에 나타낸 y-방향)으로 평행하게 연장되는 복수의 게이트 핑거(16)에 게이트 버스(14)에 의해 접속된다. 드레인 패드(32)는 드레인 버스(34)를 통해 복수의 드레인 컨택트(36)에 접속된다. 소스 패드(22)는, 상이한 금속화 층(여기서는 게이트 핑거(16) 및 드레인 컨택트(36) 위에서 연장되는 더 높은 금속화 층)에 배치된 소스 버스(24)를 통해 복수의 병렬 소스 컨택트(26)에 접속된다. 수직으로 연장되는(즉, x-방향 및 y-방향에 수직인 z-방향으로 연장) 소스 컨택트 플러그(28)는 각각의 소스 컨택트(26)를 소스 버스(24)에 전기적으로 접속한다.
각각의 게이트 핑거(16)는 한 쌍의 인접한 소스 및 드레인 컨택트들(26, 36) 사이에서 y-방향을 따라 연장된다. 반도체 디바이스(10)의 단위 셀 트랜지스터는 박스(40)에 예시되어 있고, 인접한 소스 및 드레인 컨택트들(26, 36) 사이에서 연장되는 게이트 핑거(16)를 포함한다. "게이트 길이"란, x-방향에서의 게이트 금속화(gate metallization)의 거리인 반면, "게이트 폭"은 게이트 핑거(16)와 소스 및 드레인 컨택트들(26, 36)이 y-방향에서 중첩되는 거리이다. 즉, 게이트 핑거(16)의 "폭"이란, 인접한 소스/드레인 컨택트들(26, 36)에 평행하게 연장되는 게이트 핑거(16)의 치수(y-방향을 따른 거리)를 말한다. 반도체 디바이스(10)의 전력 처리 능력은 "게이트 주변부(gate periphery)"에 비례할 수 있다. 반도체 디바이스(10)의 게이트 주변부는, 반도체 디바이스(10)의 각각의 게이트 핑거(16)에 대한 게이트 폭들의 합이다.
실리콘 탄화물 및/또는 갈륨 질화물계 반도체 재료 등의 넓은 밴드갭 반도체 재료로 형성된 반도체 디바이스는 더 높은 전류 밀도에서 동작할 수 있으며, 따라서 고전력 응용에 널리 이용된다. 특히, GaN, AlGaN, InGaN 등의 갈륨 질화물계 반도체 재료의 하나 이상의 에피택셜 층을 포함하는 갈륨 질화물계 트랜지스터는, 현재 무선 통신용 트랜지스터 증폭기 등의 고전력 응용에 흔하게 이용된다. 이러한 갈륨 질화물계 에피택셜 층은 전형적으로 실리콘 탄화물 또는 사파이어 기판 상에서 성장된다. 그러나, 개선된 성능을 나타내는 고전력 반도체 디바이스가 필요하다.
본 발명의 실시예들에 따르면, 공통 반도체 구조물 상에 형성된 복수의 단위 셀 트랜지스터를 포함하는 반도체 디바이스가 제공된다. 단위 셀 트랜지스터들은 전기적으로 병렬 접속되고, 각각의 단위 셀 트랜지스터는 게이트 핑거를 포함한다. 일부 실시예들에서, 단위 셀 트랜지스터들 중 제1 및 제2 단위 셀 트랜지스터의 각각의 임계 전압들은 적어도 0.1 볼트만큼 상이하고/하거나 단위 셀 트랜지스터들 중 제3 단위 셀 트랜지스터의 제1 및 제2 부분의 임계 전압들은 적어도 0.1 볼트만큼 상이하다.
일부 실시예들에서, 게이트 핑거들은 서로 평행하게 연장될 수 있다. 반도체 구조물은 갈륨 질화물계 채널 층을 포함한다.
일부 실시예들에서, 단위 셀 트랜지스터들 중 제1 및 제2 단위 셀 트랜지스터의 임계 전압들은 적어도 0.25 볼트만큼 상이할 수 있다. 일부 실시예들에서, 단위 셀 트랜지스터들 중 제3 단위 셀 트랜지스터의 제1 및 제2 세그먼트의 임계 전압은 적어도 0.25 볼트 또는 적어도 0.5 볼트만큼 상이할 수 있다. 일부 실시예들에서, 단위 셀 트랜지스터들 중 제1 및 제2 단위 셀 트랜지스터의 임계 전압은 0.1 내지 1.25 볼트만큼 상이할 수 있다. 일부 실시예들에서, 단위 셀 트랜지스터들 중 제3 단위 셀 트랜지스터의 제1 및 제2 부분의 임계 전압은 0.1 내지 1.25 볼트만큼 상이할 수 있다.
일부 실시예들에서, 단위 셀 트랜지스터들은 복수의 그룹으로 분할될 수 있고, 각각의 그룹은 적어도 5개의 단위 셀 트랜지스터를 포함하며, 여기서, 각각의 그룹 내의 단위 셀 트랜지스터들의 임계 전압들은 서로의 0.01 볼트 내에 있다. 각각의 그룹은 대략 동일한 수의 단위 셀 트랜지스터를 포함할 수 있다. 예시적인 실시예들에서 그룹의 수는 2 또는 3일 수 있다.
일부 실시예들에서, 각각의 게이트 핑거는 적어도 0.1 볼트만큼 상이한 임계 전압들을 갖는 적어도 2개의 세그먼트를 포함할 수 있다. 다른 실시예들에서, 각각의 게이트 핑거는 적어도 0.25 볼트 또는 적어도 0.5 볼트만큼 상이한 임계 전압들을 갖는 적어도 2개의 세그먼트를 포함할 수 있다. 또 다른 실시예들에서, 각각의 게이트 핑거는 0.1 내지 1.25 볼트들만큼 상이한 임계 전압들을 갖는 적어도 2개의 세그먼트를 포함할 수 있다.
일부 실시예들에서, 반도체 구조물은 단위 셀 트랜지스터들 각각에 대한 장벽 층으로서 작용하는 갈륨 질화물계 층을 포함할 수 있고, 갈륨 질화물계 층의 두께는 반도체 디바이스의 상이한 영역들에서 변할 수 있다. 예를 들어, 일부 실시예들에서, 갈륨 질화물계 층은 단위 셀 트랜지스터들 중 제3 단위 셀 트랜지스터의 제1 세그먼트 아래에서 제1 두께를 가질 수 있고, 단위 셀 트랜지스터들 중 제3 단위 셀 트랜지스터의 제2 세그먼트 아래에서 제2 상이한 두께를 가질 수 있다. 다른 실시예들에서, 갈륨 질화물계 층은 단위 셀 트랜지스터들 중 제1 단위 셀 트랜지스터 아래에서 제1 두께를 가질 수 있고, 단위 셀 트랜지스터들 중 제2 단위 셀 트랜지스터 아래에서 제2 두께를 가질 수 있다.
일부 실시예들에서, 단위 셀 트랜지스터들 중 제3 단위 셀 트랜지스터의 게이트 핑거 아래에 있는 채널 층 부분의 도핑 농도는 단위 셀 트랜지스터들 중 제3 단위 셀 트랜지스터의 게이트 핑거의 폭을 따라 변할 수 있다.
일부 실시예들에서, 단위 셀 트랜지스터들 핑거들 중 제1 단위 셀 트랜지스터의 게이트 핑거 아래에 있는 채널 층의 제1 부분의 제1 도핑 농도는, 단위 셀 트랜지스터들 중 제2 단위 셀 트랜지스터의 게이트 핑거 아래에 있는 채널 층의 제2 부분의 제2 도핑 농도와는 상이할 수 있다. 예를 들어, 하나는 도핑될 수 있고 다른 하나는 도핑되지 않을 수 있다.
일부 실시예들에서, 단위 셀 트랜지스터들 중 제1 단위 셀 트랜지스터의 게이트 핑거의 적어도 일부는 단위 셀 트랜지스터들 중 제2 단위 셀 트랜지스터의 게이트 핑거의 적어도 일부와는 상이한 재료일 수 있다.
본 발명의 추가 실시예들에 따르면, 반도체 구조물 상에 형성된 복수의 단위 셀 트랜지스터를 포함하는 반도체 디바이스가 제공된다. 단위 셀 트랜지스터들은 전기적으로 병렬 접속되고, 각각의 단위 셀 트랜지스터는 게이트 핑거를 포함한다. 단위 셀 트랜지스터들 중 적어도 제1 서브세트의 임계 전압들은 단위 셀 트랜지스터들 중 제1 서브세트의 단위 셀 트랜지스터들의 각각의 게이트 핑거들의 폭을 따라 변한다.
일부 실시예들에서, 단위 셀 트랜지스터들 중 제1 서브세트의 단위 셀 트랜지스터들의 임계 전압들은 그들 각각의 게이트 핑거의 폭을 따라 적어도 0.1 볼트만큼 변할 수 있다. 다른 실시예들에서, 단위 셀 트랜지스터들 중 제1 서브세트의 단위 셀 트랜지스터들의 임계 전압들은 그들 각각의 게이트 핑거의 폭을 따라 적어도 0.25 볼트(또는 적어도 0.5 볼트)만큼 변할 수 있다. 또 다른 실시예에서, 단위 셀 트랜지스터들 중 제1 서브세트의 단위 셀 트랜지스터들의 임계 전압들은 그들 각각의 게이트 핑거의 폭을 따라 0.1 내지 1.25 볼트만큼 변할 수 있다.
일부 실시예들에서, 단위 셀 트랜지스터들의 게이트 핑거들은 서로 평행하게 연장될 수 있다.
일부 실시예들에서, 반도체 구조물은 갈륨 질화물계 채널 층을 포함할 수 있다.
일부 실시예들에서, 각각의 게이트 핑거는 상이한 임계 전압들을 갖는 적어도 3개의 세그먼트를 포함할 수 있다.
일부 실시예들에서, 반도체 디바이스는 단위 셀 트랜지스터들의 각각에 대한 장벽 층으로서 작용하는 갈륨 질화물계 층을 포함할 수 있다. 갈륨 질화물계 층은 게이트 핑거들의 적어도 절반 아래에서 적어도 2개의 상이한 두께를 가질 수 있다.
일부 실시예들에서, 반도체 디바이스는 채널 층을 포함할 수 있고, 게이트 핑거들 아래에 있는 채널 층의 각각의 부분은, 각각의 게이트 핑거들 각각의 적어도 2개의 상이한 부분 아래에서 상이한 도핑 농도들을 가질 수 있다.
일부 실시예들에서, 단위 셀 트랜지스터들 중 제1 서브세트의 각각의 게이트 핑거는 2개 내지 5개의 세그먼트를 가질 수 있다. 단위 셀 트랜지스터들 중 제1 서브세트의 각각의 단위 셀 트랜지스터의 임계 전압의 값은 각각의 세그먼트를 따라 실질적으로 일정할 수 있는 반면, 상이한 세그먼트들은 적어도 하나의 다른 세그먼트로부터 적어도 0.1 볼트만큼 변하는 임계 전압들을 가질 수 있다.
본 발명의 역시 추가적인 실시예들에 따르면, 반도체 구조물 상에 형성된 복수의 단위 셀 트랜지스터를 포함하는 반도체 디바이스가 제공된다. 단위 셀 트랜지스터들은 전기적으로 병렬 접속되고, 각각의 단위 셀 트랜지스터는 게이트 핑거를 포함한다. 단위 셀 트랜지스터들 중 제1 서브세트의 각각의 단위 셀 트랜지스터는 제1 임계 전압을 가질 수 있고, 단위 셀 트랜지스터들 중 제2 서브세트의 각각의 단위 셀 트랜지스터는 제1 임계 전압과는 상이한 제2 임계 전압을 가질 수 있다.
일부 실시예들에서, 제1 임계 전압은 제2 임계 전압과는 적어도 0.1 볼트만큼 상이할 수 있다.
일부 실시예들에서, 게이트 핑거들은 서로 평행하게 연장될 수 있다.
일부 실시예들에서, 반도체 구조물은 갈륨 질화물계 채널 층을 포함할 수 있다.
일부 실시예들에서, 제1 임계 전압은 제2 임계 전압과는 적어도 0.25 볼트 또는 적어도 0.5 볼트만큼 상이할 수 있다. 일부 실시예들에서, 제1 임계 전압은 제2 임계 전압과는 0.1 내지 1.25 볼트만큼 상이할 수 있다.
일부 실시예들에서, 단위 셀 트랜지스터들 중 제1 서브세트 및 단위 셀 트랜지스터들 중 제2 서브세트는 각각 대략 동일한 수의 단위 셀 트랜지스터를 포함할 수 있다.
일부 실시예들에서, 단위 셀 트랜지스터들 중 제3 서브세트의 각각의 단위 셀 트랜지스터는, 제1 임계 전압 및 제2 임계 전압 양쪽 모두와는 상이한 제3 임계 전압을 가질 수 있다.
일부 실시예들에서, 반도체 구조물은 단위 셀 트랜지스터들 각각의 장벽 층으로서 작용하는 갈륨 질화물계 층을 포함할 수 있다. 단위 셀 트랜지스터들 중 제1 서브세트의 각각의 단위 셀 트랜지스터의 게이트 핑거들 아래의 갈륨 질화물계 층의 두께는, 단위 셀 트랜지스터들 중 제2 서브세트의 각각의 단위 셀 트랜지스터의 게이트 핑거들 아래의 장벽 층의 두께와는 상이할 수 있다.
일부 실시예들에서, 반도체 디바이스는 채널 층을 포함할 수 있고, 단위 셀 트랜지스터들 중 제1 서브세트의 단위 셀 트랜지스터들의 게이트 핑거들 아래에 있는 채널 층의 제1 부분의 제1 도핑 농도는, 단위 셀 트랜지스터들 중 제2 서브세트의 단위 셀 트랜지스터들의 게이트 핑거들 아래에 있는 채널 층의 제2 부분의 제2 도핑 농도와는 상이할 수 있다.
본 발명의 역시 추가적인 실시예에 따르면, 공통 반도체 구조물 상에 복수의 단위 셀 트랜지스터 - 단위 셀 트랜지스터들은 전기적으로 병렬 접속되고, 각각의 단위 셀 트랜지스터는 게이트 핑거를 포함함 - 를 포함하는 반도체 디바이스가 형성되는 반도체 디바이스의 선형성을 증가시키는 방법이 제공된다. 각각의 상이한 레벨들의 전류 흐름에서 반도체 디바이스의 2DEG 채널의 상이한 부분들을 턴온시키기 위하여 하나 이상의 전압 신호가 단위 셀 트랜지스터들의 게이트 핑거들에 인가된다.
일부 실시예들에서, 게이트 핑거들 중 적어도 일부의 제1 및 제2 세그먼트는 적어도 0.1 볼트만큼 상이한 임계 전압들을 가질 수 있다. 다른 실시예들에서, 이들 제1 및 제2 세그먼트는 적어도 0.25 볼트만큼 상이한 임계 전압들을 가질 수 있다.
일부 실시예들에서, 단위 셀 트랜지스터들 중 상이한 것들은 적어도 0.1 볼트만큼 상이한 임계 전압들을 가질 수 있다. 다른 실시예들에서, 단위 셀 트랜지스터들 중 상이한 것들은 적어도 0.25 볼트 또는 적어도 0.5 볼트만큼 상이한 임계 전압들을 가질 수 있다. 또 다른 실시예들에서, 단위 셀 트랜지스터들 중 상이한 것들은 0.1 내지 1.25 볼트들만큼 상이한 임계 전압들을 가질 수 있다.
일부 실시예들에서, 각각의 단위 셀 트랜지스터는 실질적으로 동일한 임계 전압 및 동일한 구조를 갖는다. 이들 실시예에서, 전압 신호들 중 제1 전압 신호는 단위 셀 트랜지스터들의 게이트 핑거들의 제1 서브세트에 인가될 수 있고, 제1 전압 신호와는 적어도 0.1 볼트만큼 상이한 전압 신호들 중 제2 전압 신호는 단위 셀 트랜지스터들의 게이트 핑거들의 제2 서브세트에 동시에 인가될 수 있다. 다른 실시예들에서, 제1 및 제2 전압 신호들은 적어도 0.25 볼트만큼 상이하거나 0.1 내지 1.25 볼트일 수 있다.
일부 실시예들에서, 단위 셀 트랜지스터들은 복수의 그룹으로 분할될 수 있고, 각각의 그룹은 적어도 5개의 단위 셀 트랜지스터를 포함한다. 일부 실시예들에서 각각의 그룹 내의 단위 셀 트랜지스터들의 임계 전압들은 서로 0.01 볼트 내에 있을 수 있다. 각각의 그룹은 일부 실시예들에서 대략 동일한 수의 단위 셀 트랜지스터를 포함할 수 있고, 그룹의 수는 다양한 실시예에서 2, 3 또는 그 이상일 수 있다.
일부 실시예들에서, 반도체 구조물은, 갈륨 질화물계 채널 층, 및 갈륨 질화물계 채널 층 상의 갈륨 질화물계 장벽 층을 포함할 수 있고, 게이트 핑거들은 서로 평행하게 연장될 수 있다. 이러한 실시예들에서, 갈륨 질화물계 장벽 층의 두께는 반도체 디바이스의 상이한 영역들에서 변할 수 있다. 갈륨 질화물계 장벽 층은, 예를 들어, 단위 셀 트랜지스터들 중 제1 단위 셀 트랜지스터의 제1 세그먼트 아래에서 제1 두께, 및 단위 셀 트랜지스터들 중 제1 단위 셀 트랜지스터의 제2 세그먼트 아래에서 제2 상이한 두께를 가질 수 있다. 추가로 또는 대안으로서, 갈륨 질화물계 층은, 단위 셀 트랜지스터들 중 제1 서브세트 아래에서 제1 두께, 및 단위 셀 트랜지스터들 중 제2 서브세트 아래에서 제2 두께를 가질 수 있다.
본 발명의 역시 추가적인 실시예들에 따르면, 반도체 구조물 상에 복수의 단위 셀 트랜지스터를 포함하는 반도체 디바이스가 제공된다. 단위 셀 트랜지스터들은 전기적으로 병렬 접속되고, 각각의 단위 셀 트랜지스터는 반도체 구조물의 갈륨 질화물계 장벽 층 위로 연장되는 게이트 핑거를 포함한다. 갈륨 질화물계 장벽 층의 두께는 반도체 디바이스 내의 상이한 위치들에서 상이하다.
일부 실시예들에서, 갈륨 질화물계 장벽 층은 단위 셀 트랜지스터들 중 제1 서브세트의 게이트 핑거들의 각각의 제1 세그먼트들 아래에서 제1 두께, 및 단위 셀 트랜지스터들 중 제1 서브세트의 게이트 핑거들의 각각의 제2 세그먼트들 아래에서 제2 상이한 두께를 가질 수 있다. 제1 및 제2 두께는 예를 들어 적어도 1 nm만큼 상이할 수 있다.
일부 실시예들에서, 갈륨 질화물계 장벽 층은, 단위 셀 트랜지스터들 중 제1 서브세트 아래에서 제1 두께, 및 단위 셀 트랜지스터들 중 제2 서브세트 아래에서 제2 두께를 가질 수 있다. 제1 및 제2 두께는 예를 들어 적어도 1 nm만큼 상이할 수 있다.
일부 실시예들에서, 단위 셀 트랜지스터들 중 상이한 서브세트들은, 적어도 0.1 볼트 또는 적어도 0.25 볼트 또는 적어도 0.5 볼트만큼 상이한 임계 전압들을 가질 수 있다.
일부 실시예들에서, 게이트 핑거들 중 적어도 하나의 상이한 세그먼트들은, 적어도 0.1 볼트 또는 적어도 0.25 볼트 또는 적어도 0.5 볼트만큼 상이한 임계 전압들을 가질 수 있다.
본 발명의 역시 추가적인 실시예들에 따르면, 갈륨 질화물계 장벽 층을 포함하는 반도체 구조물 상에 복수의 단위 셀 트랜지스터를 포함하는 반도체 디바이스가 제공된다. 단위 셀 트랜지스터들은 전기적으로 병렬 접속되고, 각각의 단위 셀 트랜지스터는 갈륨 질화물계 장벽 층 위로 연장되는 게이트 핑거를 포함한다. 이들 디바이스는, 단위 셀 트랜지스터들 중 제1 서브세트의 게이트 핑거들에 결합된 제1 출력 및 단위 셀 트랜지스터들 중 제2 서브세트의 게이트 핑거들에 결합된 제2 출력을 갖는 전압 분배기를 더 포함한다. 제1 및 제2 출력은, 단위 셀 트랜지스터들의 각각의 제1 및 제2 서브세트의 게이트 핑거들에, 각각의 제1 및 제2 전압을 인가하도록 구성되고, 여기서 제1 및 제2 전압은 적어도 0.1 볼트만큼 상이하다.
일부 실시예들에서, 단위 셀 트랜지스터들 중 제1 및 제2 서브세트의 단위 셀 트랜지스터들은 동일한 설계를 가질 수 있다.
일부 실시예들에서, 제1 및 제2 전압은 적어도 0.25 볼트만큼 상이할 수 있다.
일부 실시예들에서, 전압 분배기는, 단위 셀 트랜지스터들 중 제3 서브세트의 게이트 핑거들에 결합된 제3 출력을 포함할 수 있고, 여기서, 제3 출력은 단위 셀 트랜지스터들의 제3 서브세트의 게이트 핑거들에 제3 전압을 인가하도록 구성되며, 제3 전압은 제1 전압 및 제2 전압 양쪽 모두와는 적어도 0.1 볼트만큼(또는 다른 실시예들에서는 적어도 0.25 볼트 또는 0.5 볼트만큼) 상이하다.
도 1은 종래의 멀티-셀 반도체 디바이스의 금속 레이아웃의 평면도이다.
도 2는, 125 미크론의 폭을 갖는 단위 게이트 핑거들을 갖는 종래의 반도체 디바이스에 대한, 인가된 임계 전압의 함수로서의 트랜스컨덕턴스 및 3차 트랜스컨덕턴스를 나타내는 그래프이다.
도 3은 도 1의 종래의 멀티-셀 반도체 디바이스에서의 임계 전압 변화를 나타내는 개략적인 그래프이다.
도 4a 내지 도 4c는 본 발명의 소정 실시예들에 따른 멀티-셀 반도체 디바이스에서의 임계 전압 변화를 나타내는 개략적인 그래프들이다.
도 5a 내지 도 5c는 상이한 임계 전압들을 갖는 게이트 핑거들을 갖는 본 발명의 실시예들에 따른 멀티-셀 반도체 디바이스의 개략적인 평면도이다.
도 6a 및 도 6b는, 각각의 게이트 핑거의 총 폭이 125 미크론인, 그 게이트 핑거들의 폭을 따라 이산적으로 변화하는 임계 전압들을 갖는 본 발명의 실시예들에 따른 멀티-셀 반도체 디바이스의 개략적인 평면도이다.
도 7a 및 도 7b는, 각각, 도 6a 및 도 6b의 설계를 갖는 반도체 디바이스들에 대한, 인가된 임계 전압의 함수로서의 트랜스컨덕턴스 및 3차 트랜스컨덕턴스를 나타내는 그래프이다.
도 8a는 도 6a의 라인 8A-8A를 따라 취해진 단면도이다.
도 8b는 도 6a의 라인 8B-8B를 따라 취해진 단면도이다.
도 9는 본 발명의 추가 실시예들에 따른 멀티-셀 반도체 디바이스의 개략적인 평면도이다.
도 10a 내지 도 10c는 본 발명의 추가 실시예들에 따른 멀티-셀 트랜지스터에서의 임계 전압 변화를 나타내는 개략적인 그래프들이다.
도 11a 내지 도 11c는 본 발명의 추가 실시예들에 따른 멀티-셀 반도체 디바이스의 개략적인 단면도이다.
도 12는 본 발명의 실시예들에 따른 복수의 반도체 디바이스가 형성된 반도체 웨이퍼의 개략적인 평면도이다.
도 13은 본 발명의 일부 실시예들에 따른 멀티-셀 반도체 디바이스의 회로도이다.
도 14는 본 발명의 추가 실시예들에 따른 멀티-셀 반도체 디바이스의 회로도이다.
도 15는, 도 14의 설계를 갖고 게이트 핑거들의 총 폭이 125 미크론인 반도체 디바이스에 대한, 인가된 임계 전압의 함수로서의 트랜스컨덕턴스 및 3차 트랜스컨덕턴스를 나타내는 그래프이다.
도 16은 온-웨이퍼 전압 분배기(on-wafer voltage divider)를 포함하는 본 발명의 실시예들에 따른 반도체 디바이스의 개략적인 회로도이다.
도 17은 웨이퍼 상에 부분적으로 구현된 전압 분배기를 포함하는 본 발명의 추가 실시예들에 따른 반도체 디바이스의 개략적인 회로도이다.
본 발명의 실시예들은, 개선된 선형성을 나타낼 수 있는 멀티-셀 반도체 디바이스(즉, 복수의 단위 셀 트랜지스터를 포함하는 반도체 디바이스)를 제공한다. 멀티-셀 반도체 디바이스의 선형성에 대한 하나의 일반적인 척도는, 디바이스의 3차 트랜스컨덕턴스 거동이다. 갈륨 질화물 및 기타의 다양한 넓은 밴드갭 반도체 재료 시스템으로 형성된 멀티-셀 반도체 디바이스는 급격한 턴온 거동을 나타낼 수 있기 때문에, 이들 재료 시스템으로 형성된 멀티-셀 반도체 디바이스는 디바이스 턴온시에 3차 트랜스컨덕턴스 응답에서 상당한 변화를 보일 수 있다. 3차 트랜스컨덕턴스에서의 비선형성은 트랜지스터의 출력 신호에서 3차 상호변조 곱(intermodulation product)을 생성할 수 있다. 이들 3차 상호변조 곱이 멀티-셀 반도체 디바이스를 포함하는 통신 시스템의 채널 내에 속하면, 3차 상호변조 곱은 통신 시스템의 성능을 저하시킬 수 있다. 디바이스 턴온시 3차 트랜스컨덕턴스는 종종 멀티-셀 반도체 디바이스에서 3차 상호변조 곱에 기여하는 주요 파라미터이다. 피크 3차 트랜스컨덕턴스 값은 디바이스의 크기에 비례하여 증가한다. 따라서, 응용이 더 큰 고전력 반도체 디바이스를 요구함에 따라, 높은 정도의 선형성을 제공하는 것이 점점 어렵게 될 수 있다.
본 발명의 실시예들에 따르면, 상당히 개선된 선형성을 나타낼 수 있는 멀티-셀 반도체 디바이스가 제공된다. 이 개선된 선형성은, 개선된 선형성을 제공하도록 디바이스의 임계 전압을 공작(engineering)하거나 디바이스의 상이한 부분들에 상이한 게이트 전압들을 인가함으로써 달성될 수 있다. 본 발명의 실시예들에 따른 반도체 디바이스는, 일부 실시예들에서, 전기적으로 병렬 접속된 복수의 단위 셀을 포함하는 고전력 디바이스일 수 있다. 각각의 단위 셀은 게이트 핑거를 포함할 수 있고, 게이트 핑거들은 서로 평행하게 연장될 수 있다.
전계 효과 트랜지스터의 임계 전압이란, 트랜지스터의 소스 및 드레인 단자들 사이에서 전류가 통과하는 것을 허용하는데 필요한 최소 게이트-소스 전압 차분을 말한다. 본 발명의 실시예들에 따른 멀티-셀 반도체 디바이스는, 디바이스 내의 상이한 위치들에서 상이한 가변 임계 전압들을 가질 수 있다. 일부 실시예들에서, 게이트 핑거들의 별개의 서브세트들은 상이한 임계 전압들을 가질 수 있다. 다른 실시예들에서, 임계 전압은 각각의 게이트 핑거들의 폭들을 따라 변할 수 있다. 또 다른 실시예들에서, 상기 2가지 접근법이 결합될 수 있다. 디바이스의 상이한 영역들에서 상이한 임계 전압들을 갖도록 반도체 디바이스를 설계함으로써, 반도체 디바이스의 2DEG 채널의 상이한 부분들은 게이트 전압의 인가에 응답하여 상이한 정도들로 턴온될 수 있다. 다시 말해서, 반도체 디바이스의 2DEG 채널의 상이한 부분들은 상이한 레벨들의 전류 흐름에서 턴온될 수 있다. 예를 들어, 일부 실시예들에서, 반도체 디바이스의 2DEG 채널의 상이한 부분들은 적어도 5%만큼 상이한 레벨들의 전류 흐름을 가질 수 있다. 다른 실시예들에서, 반도체 디바이스의 2DEG 채널의 상이한 부분들은 적어도 10%만큼 상이한 레벨들의 전류 흐름을 가질 수 있다. 또 다른 실시예들에서, 반도체 디바이스의 2DEG 채널의 상이한 부분들은 10% 내지 30%만큼 상이한 레벨들의 전류 흐름을 가질 수 있다. 위에서 논의된 바와 같이, 예를 들어 갈륨 질화물계 반도체 등의 넓은 밴드갭 반도체 재료 시스템으로 형성된 반도체 디바이스는, 모든 단위 셀들이 본질적으로 동시에 턴온되는 빠른 턴온 거동을 나타낼 수 있다. 3차 트랜스컨덕턴스는 턴온시에 피크가 되는 경향이 있기 때문에, 이러한 재료 시스템으로 형성된 멀티-셀 반도체 디바이스는, 모든 단위 셀들이 동시에 턴온되므로, 디바이스 턴온시에 3차 트랜스컨덕턴스에서 큰 스파이크를 경험할 수 있다. 디바이스의 상이한 부분들이 상이한 임계 전압들을 갖도록 임계 전압을 변화시킴으로써, 임의의 주어진 시간에 채널이 턴온되는 정도는 디바이스에 따라 변할 것이고, 3차 트랜스컨덕턴스에서 스파이크의 크기를 감소시킨다.
일부 실시예들에서, 반도체 디바이스들은, 채널 층 및 장벽 층을 포함하는 높은 전자 이동도 트랜지스터(high electron mobility transistor)("HEMT")일 수 있다. 이러한 디바이스에서, 임계 전압은 장벽 층의 두께를 변화시킴으로써 디바이스의 상이한 영역들에서 변화될 수 있다. 다른 실시예들에서, 장벽 층 및/또는 채널 층의 도핑 농도는 임계 전압을 변화시키기 위해 디바이스의 상이한 부분들에서 변화될 수 있다. 또 다른 실시예에서, 게이트 핑거들의 조성은, 게이트 핑거의 폭을 따라 그리고/또는 상이한 게이트 핑거들 사이에서 변경될 수 있다. 예를 들어, 임계 전압을 변화시키기 위하여 상이한 조성들을 갖는 상이한 금속들 및/또는 금속 합금들이 이용될 수 있다.
또 다른 실시예들에서, 디바이스의 상이한 단위 셀들에 상이한 게이트 전압들을 제공하도록 구성될 수 있는 연관된 전압 분배기 회로를 포함할 수 있는 멀티-셀 반도체 디바이스가 제공된다. 이들 디바이스는 동일한 구조물 및 구성을 갖는 단위 셀들을 가질 수 있다. 그러나, 게이트 핑거들의 상이한 서브세트들에 상이한 게이트 전압들을 인가함으로써, 상이한 단위 셀 트랜지스터들은, 3차 트랜스컨덕턴스에서 피크를 평활화하기 위하여 상이한 정도들로(즉, 상이한 레벨들의 전류 흐름에서) 턴온되도록 구성될 수 있다.
본 발명의 실시예들에 따른 반도체 디바이스는 상당히 개선된 선형성을 나타낼 수 있다. 예를 들어, 반도체 디바이스가 상이한 임계 전압 값들을 갖는 2개의 영역으로 분할된다면, 피크 3차 트랜스컨덕턴스 값은, 전체에 걸쳐 균일한 임계 전압을 갖는 디바이스에 비해 30% 정도 감소될 수 있다. 반도체 디바이스가 상이한 임계 전압 값들을 갖는 3개의 영역으로 분할된다면, 피크 3차 트랜스컨덕턴스 값은, 전체에 걸쳐 균일한 임계 전압을 갖는 디바이스에 비해 65% 정도 감소될 수 있다. 임계 전압에서 더 큰 변화를 갖는 반도체 디바이스에서, 3차 트랜스컨덕턴스의 추가적인 감소가 달성될 수 있다. 선형성에서의 이러한 개선은, 예를 들어 디바이스의 이득 등의, 디바이스의 다른 동작 특성에 거의 영향을 미치지 않으면서 달성될 수 있다.
일부 예시적인 실시예들에서, 공통 반도체 구조물 상에 형성된 복수의 단위 셀 트랜지스터를 포함하는 반도체 디바이스가 제공된다. 단위 셀 트랜지스터들은 전기적으로 병렬 접속되고, 각각의 단위 셀 트랜지스터는 각각의 게이트 핑거를 포함한다. 단위 셀 트랜지스터들 중 제1 및 제2 서브세트의 임계 전압들은, 예를 들어, 일부 실시예들에서 적어도 0.1 볼트만큼 상이하도록 설계된다. 다른 실시예들에서, 이 차이는 적어도 0.25 볼트일 수 있다. 추가 실시예들에서, 이 차이는 적어도 0.5 볼트일 수 있다. 또 다른 실시예들에서, 이 차이는 0.1 내지 1.25 볼트일 수 있다.
다른 예시적인 실시예들에서, 공통 반도체 구조물 상에 형성된 복수의 단위 셀 트랜지스터를 포함하는 반도체 디바이스가 제공된다. 단위 셀 트랜지스터들은 전기적으로 병렬 접속되고, 각각의 단위 셀 트랜지스터는 각각의 게이트 핑거를 포함한다. 단위 셀 트랜지스터들 중 적어도 일부의 제1 및 제2 세그먼트의 임계 전압들은, 예를 들어, 일부 실시예들에서 적어도 0.1 볼트만큼 상이하도록 설계된다. 다른 실시예들에서, 이 차이는 적어도 0.25 볼트 또는 적어도 0.5 볼트일 수 있다. 또 다른 실시예들에서, 이 차이는 0.1 내지 1.25 볼트일 수 있다.
역시 추가의 예시적인 실시예들에서, 반도체 구조물 상에 복수의 단위 셀 트랜지스터를 포함하는 반도체 디바이스가 제공된다. 단위 셀 트랜지스터들은 전기적으로 병렬 접속되고, 각각의 단위 셀 트랜지스터는 반도체 구조물의 갈륨 질화물계 장벽 층 위로 연장되는 게이트 핑거를 포함한다. 갈륨 질화물계 장벽 층의 두께는, 반도체 디바이스 전체에 걸쳐 임계 전압을 변화시키기 위하여 반도체 디바이스 내의 상이한 위치들에서 상이하다.
역시 추가의 예시적인 실시예들에서, 반도체 구조물 상에 복수의 단위 셀 트랜지스터를 포함하는 반도체 디바이스가 제공된다. 단위 셀 트랜지스터들은 전기적으로 병렬 접속되고, 각각의 단위 셀 트랜지스터는 반도체 구조물의 갈륨 질화물계 장벽 층 위로 연장되는 게이트 핑거를 포함한다. 반도체 디바이스는, 단위 셀 트랜지스터들 중 제1 서브세트의 게이트 핑거들에 결합된 제1 출력 및 단위 셀 트랜지스터들 중 제2 서브세트의 게이트 핑거들에 결합된 제2 출력을 갖는 전압 분배기를 포함한다. 제1 및 제2 출력은, 단위 셀 트랜지스터들 중 제1 및 제2 서브세트의 게이트 핑거들에 각각 제1 및 제2 전압을 인가하도록 구성되고, 여기서 제1 및 제2 전압은, 예를 들어, 다른 실시예들에서 적어도 0.1 볼트 또는 적어도 0.25 볼트만큼 상이하다.
반도체 디바이스의 선형성을 증가시키는 방법들이 또한 제공된다. 이들 방법에 따라, 공통 반도체 구조물 상에 복수의 단위 셀 트랜지스터를 포함하는 반도체 디바이스가 형성된다. 단위 셀 트랜지스터들은 전기적으로 병렬 접속되고, 각각의 단위 셀 트랜지스터는 게이트 핑거를 포함한다. 하나 이상의 전압 신호가, 각각의 상이한 정도들에서 반도체 디바이스의 2개 내지 10개의 상이한 부분들 사이에서 턴온하기 위하여 단위 셀 트랜지스터들의 게이트 핑거들에 인가된다.
본 발명의 실시예들이 이제 도 2 내지 도 17을 참조하여 더 상세히 설명될 것이다.
도 2는, 도 1의 반도체 디바이스(10) 등의, 종래의 갈륨 질화물계 멀티-셀 반도체 디바이스에 대한, 게이트-소스 전압 차분의 함수로서의 트랜스컨덕턴스(gm) 및 3차 트랜스컨덕턴스(gm3)를 나타내는 그래프이다. 도 2에 도시된 바와 같이, 3차 트랜스컨덕턴스는 높은 양의 피크에 이어 높은 음의 피크를 가지며, 그 다음, 인가된 게이트 전압이 디바이스 턴온으로부터 포화로 갈수록 평활화되는 경향이 있다. 갈륨 질화물계 트랜지스터의 급격한 턴온 거동으로 인해, 3차 트랜스컨덕턴스는 핀치 오프(pinch off) 근처에서 피크가 되는데, 핀치 오프란, 소정의 레인 대 소스 전압 레벨로서, 그 이후에 드레인 대 소스 전류가 거의 일정하게 되는(즉, 트랜지스터가 포화 영역에 진입하는) 드레인 대 소스 전압 레벨을 지칭한다. 도 2에서 알 수 있는 바와 같이, 3차 트랜스컨덕턴스는 -70.2mS/V의 값에서 피크가 된다. 위에서 언급된 바와 같이, 3차 트랜스컨덕턴스에서의 비선형성은, 디바이스를 포함하는 통신 시스템의 성능을 저하시킬 수 있는 디바이스의 출력 신호에서 3차 상호변조 곱을 생성할 수 있다. 결과적으로, 3차 트랜스컨덕턴스에 대한 허용가능한 값은 종종 다양한 무선 통신 응용 등의 응용들에 대해 명시되며, 이러한 시스템에서의 동작에 적합한 반도체 디바이스는 명시된 값보다 작은 피크 3차 트랜스컨덕턴스 값을 가져야 한다.
도 3은 도 1의 반도체 디바이스(10)의 설계를 갖는 종래의 멀티-셀 반도체 디바이스에서의 임계 전압 변화를 나타내는 그래프이다.
도 3을 참조하면, 수직축은 임계 전압(즉, 단위 셀 트랜지스터가 턴온되는 게이트-소스 전압 차분)을 나타내고, 수평축은, 디바이스를 가로질러 순서대로 배열된(즉, 도 1의 x-축 방향으로 배열된) 종래의 반도체 디바이스(10)에 포함된 게이트 핑거들을 나타낸다. 다시 말해서, 도 3의 수평축의 좌측 부분은 도 1의 반도체 디바이스(10)의 좌측 상의 게이트 핑거(16)들에 대응하는 반면, 도 3의 수평축의 우측 부분은 도 1의 반도체 디바이스(10)의 우측 상의 게이트 핑거(16)들에 대응한다. 따라서, 도 3은 반도체 디바이스(10)의 단위 셀 트랜지스터들 각각에 대한 임계 전압을 도시한다. 도 3에 도시된 바와 같이, 종래의 반도체 디바이스(10)에서, 모든 단위 셀 트랜지스터(40)는 동일한 임계 전압 값(VTH-C)을 갖는다. 또한, 종래의 반도체 디바이스(10)에서, 임계 전압 값(VTH-C)은 각각의 게이트 핑거(16)의 폭을 따라 일정함에 유의해야 한다.
도 4a 내지 도 4c는 본 발명의 소정 실시예들에 따른 멀티-셀 반도체 디바이스에서의 임계 전압 변화를 나타내는 그래프이다. 도 3에서와 같이, 도 4a 내지 도 4c에서, 수평축은 도 1의 x-축 방향(뿐만 아니라, 이하에서 논의되는, 도 5a 내지 도 5c의 x-축 방향)을 따라 트랜지스터 내의 게이트 핑거들의 위치를 나타내는 반면, 수직축은 각각의 해당 게이트 핑거에 대응하는 단위 셀 트랜지스터들에 대한 임계 전압을 나타낸다.
도 4a에 도시된 바와 같이, 제1 예시적인 실시예에서, 단위 셀 트랜지스터들 중 제1 서브세트는 제1 임계 전압 값(VTH-1)을 갖도록 설계되고, 단위 셀 트랜지스터들 중 제2 서브세트는 제1 임계 전압 값(VTH-1)보다 큰 제2 임계 전압 값(VTH-2)을 갖도록 설계된다. 제1 임계 전압 값(VTH-1)은 예를 들어 VTH-C보다 낮을 수 있는 반면, 제2 임계 전압 값(VTH-2)은 예를 들어 VTH-C보다 높을 수 있다. 예시적인 실시예들에 있어서, VTH-2 - VTH-1은 0.1 내지 0.8 볼트일 수 있지만, 본 발명의 실시예들은 이것으로 제한되지 않는다.
그 다음, 도 4b를 참조하면, 제2 예시적인 실시예에서, 단위 셀 트랜지스터들 중 제1 서브세트는 제1 임계 전압 값(VTH-1)을 갖도록 설계되고, 단위 셀 트랜지스터들 중 제2 서브세트는 제1 제2 임계 전압 값(VTH-1)보다 큰 제2 임계 전압 값(VTH-2)을 갖도록 설계되고, 단위 셀 트랜지스터들 중 제3 서브세트는 제2 임계 전압 값(VTH-2)보다 큰 제3 임계 전압 값(VTH-3)을 갖도록 설계된다. 제1 임계 전압 값(VTH-1)은 예를 들어 VTH-C보다 낮을 수 있고, 제2 임계 전압 값(VTH-2)은 예를 들어 VTH-C와 대략 동일할 수 있으며, 제3 임계 전압 값(VTH-3)은 예를 들어 VTH-C보다 높을 수 있다. 예시적인 실시예들에 있어서, VTH-3 - VTH-1은 0.1 내지 0.8 볼트일 수 있지만, 본 발명의 실시예들은 이것으로 제한되지 않는다. 제3 이산 임계 전압 값(VTH-3)을 추가함으로써, 디바이스 턴온시 3차 트랜스컨덕턴스의 피크 값은 더 넓은 범위의 인가된 게이트 전압에 걸쳐 디바이스 턴온을 확산(spreading out)(평활화)함으로써 더 감소될 수 있다.
그 다음 도 4c를 참조하면, 제3 예시적인 실시예에서, 각각의 단위 셀 트랜지스터는 상이한 임계 전압 값을 가질 수 있다. 특히, 도 4c에 대응하는 반도체 디바이스는 임계 전압 값들이 꾸준히 증가하는 단위 셀 트랜지스터들을 갖는다. 따라서, N개의 단위 셀 트랜지스터를 갖는 반도체 디바이스의 경우, 임계 전압 값은 VTH-1 내지 VTH-N의 범위일 수 있다. 중앙 단위 셀 트랜지스터의 임계 전압 값(VTH-N/2)은 예를 들어 VTH-C와 대략 동일할 수 있다. 도 4c에 대응하는 설계는, 디바이스의 게이트 패드로의 턴온 전압의 인가에 응답하여 디바이스의 상이한 부분들이 턴온될 때 더 확산될 수 있다. 도 4c에 대응하는 반도체 디바이스의 설계는 디바이스 턴온시 3차 트랜스컨덕턴스의 피크 값을 더 감소시킬 수 있다.
도 4a 내지 도 4c는 디바이스를 가로질러 좌측에서 우측으로(또는 대안으로서, 우측에서 좌측으로) 이동할 때 단위 셀 트랜지스터 (또는 동등하게, 게이트 핑거 위치)가 증가함에 따라 임계 전압이 (연속적으로 또는 이산 그룹으로) 증가하는 것을 나타내지만, 반드시 그럴 필요는 없다는 것을 이해할 것이다. 예를 들어, 아래의 도 10a 내지 도 10c는 상이한 세트들의 단위 셀 트랜지스터들에 대한 임계 전압들이 디바이스 전체에 걸쳐 더욱 무작위로 분포되어 있는 추가의 예시적인 실시예들을 나타낸다.
도 5a 내지 도 5c는, 본 발명의 소정 실시예들에 따른 3개의 예시적인 멀티-셀 반도체 디바이스의 금속 레이아웃의 평면도이다. 도 5a 내지 도 5c의 반도체 디바이스는 각각 도 4a 내지 도 4c를 참조하여 위에서 논의된 디바이스에 대응한다.
도 5a에 도시된 바와 같이, 멀티-셀 반도체 디바이스(100)는 반도체 구조물(120) 상에 형성된 다양한 금속 패턴을 포함한다. 반도체 구조물(120)의 예시적인 조성은 도 8a 및 도 8b를 참조하여 이하에서 더 상세히 논의될 것이다. 도 5a에 도시된 바와 같이, 멀티-셀 반도체 디바이스(100)는 반도체 구조물(120) 상에 형성된 게이트 패드(112), 소스 패드(122), 및 드레인 패드(132)를 포함한다. 게이트 패드(112)는, 제1 방향(y-방향)으로 평행하게 연장되는 복수의 게이트 핑거(116)에 게이트 버스(114)에 의해 접속된다. 드레인 패드(132)는 드레인 버스(134)를 통해 복수의 병렬 드레인 컨택트(136)에 접속된다. 소스 패드(122)는, 예를 들어 게이트 버스(114) 및 드레인 버스(134)와는 상이한 금속화 층에 배치될 수 있는 소스 버스(124)를 통해 복수의 병렬 소스 컨택트(126)에 접속된다. 도시된 실시예에서의 소스 버스(124)는 게이트 핑거(116) 및 드레인 컨택트(136) 위로 연장된다. 수직으로 연장되는 소스 컨택트 플러그(128)는 각각의 소스 컨택트(126)를 소스 버스(124)에 전기적으로 접속한다. 각각의 게이트 핑거(116)는 한 쌍의 인접한 소스 및 드레인 컨택트들(126, 136) 사이에서 y-방향을 따라 연장된다. 트랜지스터(100)의 단위 셀은 박스(140)에 도시되어 있고, 인접한 소스 및 드레인 컨택트들(126, 136) 사이에서 연장되는 게이트 핑거(116)를 포함한다.
도 5a에 더 도시된 바와 같이, 게이트 핑거(116)는 제1 게이트 핑거(116a) 및 제2 게이트 핑거(116b)를 포함할 수 있다. 게이트 핑거(116a)는 반도체 구조물(120)의 제1 영역(1021)에 있을 수 있고, 게이트 핑거(116b)는 반도체 구조물(120)의 제2 영역(1022)에 있을 수 있다. 제1 영역(1021)에서, 단위 셀 트랜지스터들(140)(즉, 게이트 핑거(116a)를 포함하는 단위 셀 트랜지스터들) 각각은, 각각의 게이트 핑거(116a)의 폭을 따라 제1 임계 전압 값(VTH-1)을 가질 수 있다. 제2 영역(1022)에서, 단위 셀 트랜지스터(140)들(즉, 게이트 핑거(116b)를 포함하는 단위 셀 트랜지스터들) 각각은, 각각의 게이트 핑거(116b)의 폭을 따라 제2 임계 전압 값(VTH-2)을 가질 수 있다. 제2 임계 전압 값(VTH-2)은 제1 임계 전압 값(VTH-1)보다 클 수 있다. 아래 논의되는 바와 같이, 제1 및 제2 영역(1021 및 1022)의 단위 셀 트랜지스터들은, 게이트 핑거를 형성하기 위해 상이한 재료들을 이용하거나, 조성을 변경하거나, 게이트 핑거 아래에 있는 하나 이상의 층의 도핑 농도 및/또는 두께를 변경하는 것을 포함한 다양한 방식으로 상이한 임계 전압 값들을 갖도록 만들어 질 수 있다. 설명의 편의를 위해, 제1 임계 전압 값(VTH-1)을 갖는 단위 셀 트랜지스터들의 게이트 핑거(116a)들은 도 5a에서 제1 형태의 크로스 해칭(cross-hatching)을 이용하여 도시된 반면, 제2 임계 전압 값(VTH-2)을 갖는 단위 셀 트랜지스터들의 게이트 핑거(116b)들은 제2 형태의 크로스 해칭을 이용하여 도시되어 있다. 동일한 규약이 본 발명의 추가 실시예들을 도시한 도면에도 이용된다. 그러나, 상이한 임계 전압 값들을 제공하는데 이용되는 기술에 따라 게이트 핑거들(예를 들어, 게이트 핑거들(116a 및 116b))은 동일한 조성을 가질 수 있거나 갖지 않을 수 있다는 것을 이해할 것이다.
일부 실시예들에서, VTH-2 - VTH-1은 적어도 0.1 볼트일 수 있다. 다른 실시예들에서, VTH-2 - VTH-1은 적어도 0.25 볼트일 수 있다. 또 다른 실시예들에서, VTH-2 - VTH-1은 적어도 0.5 볼트일 수 있다. 또 다른 실시예들에서, VTH-2 - VTH-1은 적어도 0.05 볼트 또는 0.1 내지 1.25 볼트일 수 있다. 대조적으로, 주어진 영역(예를 들어, 제1 영역(1021)) 내에 있는 단위 셀 트랜지스터들 각각은 실질적으로 동일한 임계 전압을 가질 수 있다. 예를 들어, 각각의 영역 내의 단위 셀 트랜지스터들은 일부 실시예들에서 서로 0.025 볼트 내에 있는 임계 전압들을 가질 수 있다. 다른 실시예들에서, 각각의 영역 내의 단위 셀 트랜지스터들은 서로 0.01 볼트 내에 있는 임계 전압들을 가질 수 있다.
도 5b에 도시된 바와 같이, 본 발명의 추가 실시예들에 따른 멀티-셀 반도체 디바이스(200)는, 반도체 디바이스(200)가 반도체 디바이스(100)의 경우에서와 같이 2개의 영역 대신에 3개의 영역(2021, 2022, 2023)으로 분할된다는 것을 제외하고는, 도 5a를 참조하여 위에 논의된 멀티-셀 반도체 디바이스(100)와 유사할 수 있다. 제1 영역(2021)에서, 게이트 핑거(216a)를 갖는 단위 셀 트랜지스터들은, 각각의 단위 셀 트랜지스터가 각각의 게이트 핑거(216a)의 폭을 따라 제1 임계 전압 값(VTH-1)을 갖도록 배치될 수 있다. 제2 영역(2022)에서, 게이트 핑거(216b)를 갖는 단위 셀 트랜지스터들은, 각각의 단위 셀 트랜지스터가 각각의 게이트 핑거(216b)의 폭을 따라 제2 임계 전압 값(VTH-2)을 갖도록 배치될 수 있고, 여기서 제2 임계 전압 값(VTH-2)은 제1 임계 전압 값(VTH-1)보다 크다. 제3 영역(2023)에서, 게이트 핑거(216c)를 갖는 단위 셀 트랜지스터들은, 각각의 단위 셀 트랜지스터가 각각의 게이트 핑거(216c)의 폭을 따라 제3 임계 전압 값(VTH-3)을 갖도록 배치될 수 있고, 여기서 제3 임계 전압 값(VTH-3)은 제2 임계 전압 값(VTH-2)보다 크다. 반도체 디바이스(100)의 대응하는 요소들과 동일한 반도체 디바이스(200)의 요소들은 동일한 참조 번호들에 의해 식별되고 이들 요소들의 추가 설명은 생략된다.
도 5c에 도시된 바와 같이, 본 발명의 역시 추가의 실시예들에 따른 멀티-셀 반도체 디바이스(300)는, 반도체 디바이스(300)가 디바이스(100)의 경우와 같이 2개의 영역 또는 디바이스(200)의 경우와 같이 3개의 영역 대신에 N개의 영역들(3021, 3022,... 302N)로 분할된 것을 제외하고는, 위에 논의된 반도체 디바이스(100, 200)와 유사할 수 있다. N개의 영역들(3021, 3022, ... 302N) 각각은 게이트 핑거(316)를 갖는 단일의 단위 셀 트랜지스터(340)를 포함한다. 각각의 단위 셀 트랜지스터(340)는 다른 모든 단위 셀 트랜지스터(340)의 임계 전압 값들과는 상이한 임계 전압 값을 갖도록 구성될 수 있다. 단위 셀 트랜지스터(340)에 대한 임계 전압 값은 도 5c에서 좌측으로부터 우측으로 단조 증가하여, 반도체 디바이스(300)가 도 4c에 도시된 바와 같이 VTH-1 내지 VTH-N의 범위에 이르는 임계 전압 값들을 갖는 단위 셀 트랜지스터(340)를 가질 것이다. 반도체 디바이스(100)의 대응하는 요소들과 동일한 반도체 디바이스(300)의 요소들은 동일한 참조 번호들에 의해 식별되고 이들 요소들의 추가 설명은 생략된다.
도 4a 내지 도 4c와 도 5a 내지 도 5c는 각각의 디바이스들 내의 상이한 위치들에서 상이한 가변 임계 전압들을 갖는 반도체 디바이스들(100, 200, 300)을 제공하기 위하여 상이한 단위 셀 트랜지스터들이 상이한 임계 전압 값들을 갖는 반도체 디바이스 설계를 나타낸다. 다른 실시예들에서, 대신에 임계 전압은, 임계 전압이 개개의 게이트 핑거들의 적어도 일부의 게이트 폭을 따라 변하도록 단위 셀들을 구성함으로써, 개개의 단위 셀 트랜지스터 내에서 변하도록 만들어 질 수 있다(위에서 언급된 바와 같이, 게이트 핑거의 "폭"이란, 게이트 핑거가 소스 컨택트와 드레인 컨택트 사이에서 평행하게 연장되는 거리를 말하며, 종종 게이트 핑거의 "길이"보다 길다). 예를 들어, 도 6a 및 도 6b는 각각의 게이트 핑거의 폭을 따라 이산적으로 변화하는 임계 전압 값들을 갖는 본 발명의 다른 실시예들에 따른 멀티-셀 반도체 디바이스의 평면도이다(여기서, 위에서 논의된 바와 같이, 게이트 핑거의 "폭"은 게이트 핑거가 도면에서 y-방향으로 연장되는 거리이다).
특히, 도 6a는 멀티-셀 반도체 디바이스(400)의 평면도이다. 반도체 디바이스(400)는, 그 각각의 게이트 핑거(416)의 폭을 따라 2개의 상이한 임계 전압 값을 갖도록 설계된다. 즉, 임계 전압 값은, 각각의 단위 셀 트랜지스터(440) 내에서 변화할 수 있다. 도 4a의 실시예에서, 각각의 단위 셀 트랜지스터(440)의 제1 절반(440-1)은 제1 임계 전압 값(VTH-1)을 가질 수 있고 각각의 단위 셀 트랜지스터(440)의 제2 절반(440-2)은 제2 임계 전압 값(VTH-2)을 가질 수 있다. 도시된 실시예에서, 각각의 단위 셀 트랜지스터(440)의 제1 절반(440-1)은 게이트 버스(114)에 가장 가까운 절반이고, 각각의 단위 셀 트랜지스터(440)의 제2 절반(440-2)은 게이트 버스(114)로부터 먼 절반이다. 제2 임계 전압 값(VTH-2)은 제1 임계 전압(VTH-1)보다 작거나 클 수 있다. 도 6a(뿐만 아니라 도 6b 및 도 9의 실시예들)에서, 소스 버스(124)는 기저 금속 층을 더욱 상세히 드러내도록 윤곽선 형태로 도시되어 있다.
도 6b는, 그 각각의 게이트 핑거(516)의 폭을 따라 3개의 상이한 임계 전압 값을 갖는 멀티-셀 반도체 디바이스(500)의 평면도이다. 특히, 각각의 단위 셀 트랜지스터(540)의 처음 1/3(540-1)은 제1 임계 전압 값(VTH-1)을 가질 수 있고, 각각의 단위 셀 트랜지스터(540)의 중간 1/3(540-2)은 제2 임계 전압 값(VTH-2)를 가질 수 있고, 각각의 단위 셀 트랜지스터(540)의 말단 1/3(540-3)은 제3 임계 전압 값(VTH-3)을 가질 수 있다. 제1, 제2 및 제3 임계 전압 값들은 서로 상이할 수 있다.
도 7a 내지 도 7b는, 각각, 도 6a 및 도 6b와 관련하여 위에서 논의된 설계를 갖는 멀티-셀 반도체 디바이스에 대한, 게이트-소스 전압 차분의 함수로서의 트랜스컨덕턴스 및 3차 트랜스컨덕턴스를 도시하는 그래프이다(점선 참조). 도 7a 및 도 7b의 그래프는 또한, 기준점으로서 도 1의 종래의 반도체 디바이스에 대한, 게이트-소스 전압 차분의 함수로서의 트랜스컨덕턴스 및 3차 트랜스컨덕턴스를 포함한다(실선 참조).
도 7a 및 도 7b에 도시된 바와 같이, 3차 트랜스컨덕턴스의 피크 값은 각각의 게이트 핑거의 폭을 따라 임계 전압을 변화시킴으로써 크게 감소될 수 있다. 임계 전압을 변화시킴으로써, 디바이스의 상이한 부분들은 상이한 인가된 게이트 전압들에서 턴온될 수 있다. 그 결과 디바이스는 개선된 선형성을 가질 수 있다. 도시된 바와 같이, 디바이스 내에 제공된 임계 전압의 이산 레벨들이 많을수록 3차 트랜스컨덕턴스 감소에서의 개선은 더 크다. 특히, 종래의 반도체 디바이스는 피크 3차 트랜스컨덕턴스 값 -70.2를 나타냈다. 도 7a에 도시된 바와 같이, 디바이스가 그 상이한 영역들에서 2개의 상이한 임계 전압 값을 갖도록 설계함으로써, 피크 3차 트랜스컨덕턴스 값은 -49.78로, 즉, 약 30%만큼 감소된다. 도 7b에 도시된 바와 같이, 디바이스가 그 상이한 영역들에서 3개의 상이한 임계 전압 값을 갖도록 설계함으로써, 피크 3차 트랜스컨덕턴스 값은 -22.5로, 즉, 약 67%만큼 감소된다. 각각의 경우에, 3차 트랜스컨덕턴스에서의 비선형성은 더 큰 전압 범위에 걸쳐 연장되지만, 일반적으로 문제를 발생시키는 피크 값은 상당히 감소될 수 있다.
도 8a는 멀티-셀 반도체 디바이스(400)의 단면의 일부를 도시하는 도 6a의 라인 8A-8A을 따라 취해진 단면도이다. 반도체 디바이스(400)는, 예를 들어 4H-SiC 또는 6H-SiC를 포함할 수 있는 기판(600)을 포함한 반도체 구조물(120)을 포함한다. 기판(600) 상에 채널 층(610)이 형성되고, 채널 층(610) 상에 장벽 층(620)이 형성된다. 채널 층(610) 및 장벽 층(620)은 III족 질화물계 재료를 포함할 수 있고, 여기서, 장벽 층(620)의 재료는 채널 층(610)의 재료보다 높은 밴드갭을 갖는다. 예를 들어, 채널 층(610)은 GaN을 포함할 수 있는 반면, 장벽 층(620)은 AlGaN을 포함할 수 있다. 일부 실시예들에서, 채널 층(610)과 장벽 층(620) 중 어느 하나 또는 양쪽 모두는 의도적으로 도핑된 층이 아닐 수도 있다. 채널 층(610)과 장벽 층(620)은 동일한 도전형(예를 들어, n형)을 가질 수 있다. 도 8a에 도시된 바와 같이, 게이트 핑거(416), 소스 컨택트(126), 드레인 컨택트(136), 소스 버스(124) 및 소스 컨택트 플러그(128)를 포함하는 금속 컨택트 구조물은, 도 6a에 도시된 다른 금속 컨택트 구조물들과 같이, 장벽 층(620) 상에 형성된 하나 이상의 층간 절연 층(630, 640)에 형성될 수 있다. 층간 절연 층들(630, 640)은, SiN, SiO2 등의 유전체 재료를 포함할 수 있다.
장벽 층(620)과 채널 층(610) 사이의 밴드갭에서의 차이 및 장벽 층(620)과 채널 층(610) 사이의 계면에서의 압전 효과로 인해, 2차원 전자 개스(2DEG)가 채널 층(610)과 장벽 층(620) 사이의 접합부에서 채널 층(610) 내에 유도된다. 2DEG는, 각각, 소스 컨택트 세그먼트(126)와 드레인 컨택트(136) 아래에 있는 디바이스의 소스 영역과 드레인 영역 사이에서의 전도를 허용하는 고도의 전도성 층으로서 작용한다. 장벽 층(620) 상에 소스 컨택트(126) 및 드레인 컨택트(136)가 형성된다. 게이트 핑거(416)는 드레인 컨택트(136)와 소스 컨택트(126) 사이의 장벽 층(620) 상에 형성된다. 소스 버스(124)는, 소스 컨택트(126), 드레인 컨택트(136) 및 게이트 핑거(416) 위로 연장된다. 소스 컨택트(126)는, 제1 층간 절연 층(630)을 관통하는 각각의 수직 컨택트 플러그(128)를 통해 소스 버스(124)에 물리적 및 전기적으로 접속된다.
게이트 핑거(416)의 재료는 장벽 층(620)의 조성에 기초하여 선택될 수 있다. 소정 실시예들에서, Ni, Pt, NiSix, Cu, Pd, Cr, W 및/또는 WSiN 등의, 질화물계 반도체 재료에 대한 쇼트키 컨택트(Schottky contact)를 형성할 수 있는 종래의 재료가 이용될 수 있다. 드레인 컨택트(136) 및 소스 컨택트(126)는, 예를 들어, GaN 및/또는 AlGaN에 오옴 컨택트를 형성할 수 있는 TiAlN 등의 금속을 포함할 수 있다.
본 명세서에 개시된 본 발명의 실시예들에 따른 다양한 다른 반도체 디바이스들에 대한 단면도는 제공되지 않지만, 이들 디바이스들 각각은 도 8a에 도시된 것과 동일한 일반적인 반도체 구조물(120)를 가질 수 있다는 것을 이해할 것이다. 특정한 실시예들은, 본 명세서에서 설명된 바와 같이, 장벽 층(620)의 도핑 농도 또는 오목부(recess)에서의 변화 등의, 특정한 변형을 가질 수 있다. 개시된 실시예들 중 임의의 것이, 예를 들어, 도 8a에 도시되지 않은 버퍼 층들 등의 추가적인 층들을 포함할 수 있다는 것도 이해할 것이다.
도 8b는, y-방향으로 취해진 도 6a의 멀티-셀 반도체 디바이스(400)의 단면을 도시하는 도 6a의 라인 8B-8B를 따라 취해진 단면도이다. 반도체 디바이스(400)는, 기판(600), 채널 층(610), 및 장벽 층(620)을 포함하는 전술된 반도체 구조물(120)을 포함한다. 게이트 핑거(416)는 y-방향으로 반도체 구조물을 따라 연장된다. 도 8b에 도시된 바와 같이, 장벽 층(620)의 상위 표면은 반도체 구조물(120)의 우측에서 오목화될 수 있다. 게이트 핑거(416)는 z-방향으로 일정한 두께를 가질 수 있다. 그러나, 장벽 층(620)의 오목부(622) 때문에, 게이트 핑거(416)의 제1 절반(416-1)의 하단 표면의 높이는, 게이트 핑거(416)의 제2 절반부(416-2)의 하단 표면보다 채널 층(610)에 더 가까울 수 있다. 그 결과, 각각의 게이트 핑거(416)의 제1 절반(416-1)에 대한 임계 전압 값(VTH-1)은, 각각의 게이트 핑거(416)의 제2 절반(416-2)에 대한 임계 전압 값(VTH-2)보다 작을 수 있다.
장벽 층(620)은, 각각의 게이트 핑거(416)의 제1 절반(416-1) 아래에 있는 장벽 층(620) 부분의 상단 표면이, 각각의 게이트 핑거(416)의 제2 절반(416-2) 아래에 있는 장벽 층(620) 부분의 상단 표면보다 z-방향에서 예를 들어, 1 내지 15 nm만큼 더 낮도록 오목화될 수 있다. 이 거리는 본 명세서에서 오목부(622)의 "깊이"라고 지칭될 수 있다. 오목부(622)의 깊이는, 제1 및 제2 임계 전압 값들(VTH-1, VTH-2) 사이의 원하는 양의 차이를 얻도록 선택될 수 있다.
도 9는 본 발명의 추가 실시예들에 따른 멀티-셀 반도체 디바이스(700)의 개략적인 평면도이다. 반도체 디바이스(700)는 도 5a의 반도체 디바이스(100)와 도 6a의 반도체 디바이스(400)의 양태들을 결합한다. 도 9에 도시된 바와 같이, 반도체 디바이스(700)는 복수의 게이트 핑거(716)를 포함한다. 게이트 핑거(716)는 제1 게이트 핑거(716a) 및 제2 게이트 핑거(716b)를 포함할 수 있다. 게이트 핑거(716a)는 반도체 구조물(120)의 제1 영역(7021)에 있을 수 있고, 게이트 핑거(716b)는 반도체 구조물(120)의 제2 영역(7022)에 있을 수 있다. 게이트 핑거(716a)들 각각은 단위 셀 트랜지스터(740a)의 일부일 수 있고, 게이트 핑거(716b)들 각각은 단위 셀 트랜지스터(740b)의 일부일 수 있다. 각각의 단위 셀 트랜지스터(740a)는 그 폭을 따라 2개의 상이한 임계 전압 값을 갖도록 설계된다. 특히, 각각의 단위 셀 트랜지스터(740a)의 제1 절반(740-1)은 제1 임계 전압 값(VTH-1)을 가질 수 있고 각각의 단위 셀 트랜지스터(740a)의 제2 절반(740-2)은 제2 임계 전압 값(VTH-2)을 가질 수 있다.
제2 영역(7022)에서, 각각의 단위 셀 트랜지스터(740b)는 그 폭을 따라 2개의 상이한 임계 전압 값을 갖도록 유사하게 설계된다. 특히, 각각의 단위 셀 트랜지스터(740b)의 제1 절반(740-1)은 제3 임계 전압 값(VTH-3)을 가질 수 있고 각각의 단위 셀 트랜지스터(740b)의 제2 절반(740-2)은 제4 임계 전압 값(VTH-4)을 가질 수 있다. 제1 내지 제4 임계 전압 값들(VTH-1 내지 VTH-4)은 상이한 임계 전압 값들을 포함할 수 있다.
상이한 임계 전압 값들을 갖는 어떤 특정한 단위 셀 트랜지스터 및/또는 그 일부가 임의로 선택될 수 있다는 것을 이해할 것이다. 따라서, 도 4a 내지 도 4c의 그래프, 및 도 5a 내지 도 5c, 도 6a 및 도 6b와 도 9의 평면도는, 도면들에서 x-방향을 따라 (이산적으로 또는 연속적으로) 단조 증가하는 임계 전압들을 갖는 단위 셀 트랜지스터들을 갖는 멀티-셀 반도체 디바이스를 도시하지만, 본 발명의 실시예들은 이것으로 제한되지 않는다. 이것은, 본 발명의 추가 실시예들에 따른 멀티-셀 반도체 디바이스에서의 임계 전압 변동을 나타내는 개략적인 그래프인 도 10a 내지 도 10c를 참조하여 개략적으로 도시되어 있다.
도 10a에 도시된 바와 같이, 한 예시적인 실시예에서, 단위 셀 트랜지스터들 중 제1 서브세트는 제1 임계 전압 값(VTH-1)을 갖도록 설계되고, 단위 셀 트랜지스터들 중 제2 서브세트는 제2 임계 전압 값(VTH-2)을 갖도록 설계되고, 단위 셀 트랜지스터들 중 제3 서브세트는 제3 임계 전압 값(VTH-3)을 갖도록 설계된다. 단위 셀 트랜지스터들 중 제1 서브세트는 트랜지스터의 좌측에 있고, 단위 셀 트랜지스터들 중 제2 서브세트는 트랜지스터의 중간에 있고, 단위 셀 트랜지스터들 중 제3 서브세트는 트랜지스터의 우측에 있다. 도 10a에 도시된 바와 같이, 제1 임계 전압 값(VTH-1)은 최고 값이고, 제2 임계 전압 값(VTH-2)은 최저 임계 전압 값이고, 제3 임계 전압 값(VTH-3)은 중간 임계 전압 값이다.
그 다음, 도 10b를 참조하면, 또 다른 예시적인 실시예에서, 모든 단위 셀 트랜지스터가 상이한 임계 전압 값을 갖는 멀티-셀 반도체 디바이스에서 유사한 접근법이 취해질 수 있다는 것을 알 수 있다. 도 10b의 실시예에서, 단위 셀 트랜지스터들은, 인접한 단위 셀 트랜지스터들의 3개의 서브세트로 분할되고, 여기서 단위 셀 트랜지스터들의 각각의 서브세트는 단조 증가 임계 전압 값들을 갖는다. 도 10b는, 단위 셀 트랜지스터들이 인접한 단위 셀 트랜지스터들의 3개의 서브세트로 분할될 수 있다는 것을 도시하지만, 더 많거나 적은 서브세트가 제공될 수도 있다는 것을 이해할 것이다.
그 다음, 도 10c를 참조하면, 역시 또 다른 예시적인 실시예에서, 멀티-셀 반도체 디바이스는, 단조 증가하는 임계 전압 값들을 갖는 인접한 단위 셀 트랜지스터들의 서브세트 뿐만 아니라, 단조 감소하는 임계 전압 값들을 갖는 인접한 단위 셀 트랜지스터들의 서브세트를 가질 수도 있다.
도 10a 내지 도 10c는 많은 가능한 설계들 중 3가지를 도시한다는 것을 이해할 것이다. 극단적으로, 반도체 디바이스는 많은 수의 단위 셀 트랜지스터들(예를 들어, 100)을 가질 수 있고, 그 각각은 상이한 임계 전압 값을 가지며, 여기서 단위 셀 트랜지스터들은 디바이스 전체에 무작위로 분포된다. 또한, 각각의 단위 셀 트랜지스터의 폭을 따라 동일한 종류의 변화가 이루어질 수 있다는 것을 이해할 것이다.
도 8b를 참조하여 위에서 논의된 바와 같이, 본 발명의 실시예들에 따라 트랜지스터들의 상이한 영역들에서 임계 전압을 변화시키기 위한 한 기술은, 게이트 핑거들의 일부 또는 전부의 부분들 아래에서 장벽 층의 두께를 변화시키는 것이다. 이 기술은, 예를 들어, 각각, 도 6a 및 도 6b의 반도체 디바이스들(400 및 500)을 형성하는데 이용될 수 있다. 유사하게, 장벽 층의 두께는 단위 셀 트랜지스터들의 상이한 서브세트들 아래에서 변화될 수 있다. 이러한 기술은, 각각, 도 5a 내지 도 5c의 반도체 디바이스들(100, 200 및 300)을 형성하는데 이용될 수 있다. 이들 2개의 기술은 결합되어 도 9의 반도체 디바이스(700)를 형성할 수 있다. 그러나, 본 발명의 실시예들에 따른 반도체 디바이스들의 상이한 영역들에서 임계 전압을 변화시키기 위해 다른 기술들이 이용될 수 있다는 것을 이해할 것이다.
예를 들어, 도 11a를 참조하면, 본 발명의 추가 실시예들에 따라, 임계 전압은, 상이한 금속들 또는 금속 합금들을 이용하여 상이한 게이트 핑거들 및/또는 동일한 게이트 핑거(650)의 상이한 부분들을 형성함으로써 변화될 수 있다. 도 11a에 도시된 바와 같이, 게이트 핑거(650)가 장벽 층(620) 상에 형성된다. 게이트 핑거(650)는 y-방향을 따라 연장되고, 3개의 상이한 금속들 또는 금속 합금들(652, 654, 656)을 이용하여 형성된다. 게이트 핑거(650)의 3개의 상이한 섹션들 아래에서 임계 전압에서의 원하는 변화를 달성하기 위해 상이한 금속들이 선택될 수 있다.
그 다음, 도 11b를 참조하면, 또 다른 접근법에서, 채널 층(610) 부분들은 게이트 핑거(650)의 상이한 부분들 아래에서 임계 전압을 변화시키도록 도핑될 수 있다. 도 11b에 도시된 바와 같이, 하나 이상의 게이트 핑거(650)의 상이한 부분 아래에 있는 채널 층(610) 부분들(612, 614, 616)은 상이한 도펀트 농도들을 가질 수 있다. 도핑 농도(예를 들어, 채널 층(610)이 갈륨 질화물계 채널 층을 포함하는 경우 예컨대 실리콘일 수 있는 n형 도펀트)는, 게이트 핑거(650)의 3개의 상이한 섹션들 아래에서 임계 전압들에서의 원하는 변화를 달성하도록 선택될 수 있다. 일부 실시예들에서, p형 도펀트가 대신 이용될 수 있거나, 어떤 부분에서는 n형 도펀트 및 다른 부분들에서는 p형 도펀트의 조합이 이용될 수도 있다. 장벽 층(620)의 섹션들을 도핑함으로써 동일한 효과를 달성하는 것이 가능할 수 있다.
도 11c를 참조하면, 역시 또 다른 접근법에서, 장벽 층(620)의 상이한 부분들은 상이한 재료 조성들을 가질 수 있다. 예를 들어, 장벽 층은 AlxGa1-xN 층을 포함할 수 있다. "x"의 값은, 임계 전압 값을 변화시키기 위해 게이트 핑거(650)의 상이한 부분들 아래에 있는 장벽 층(620)의 다양한 부분들(622, 624, 626) 각각에서 상이할 수 있다.
도 8a 및 도 11a 내지 도 11c는, 멀티-게이트 핑거 트랜지스터의 상이한 영역들에서 임계 전압을 변화시키기 위한 몇 가지 예시적인 방식들을 도시하지만, 본 발명의 실시예들은 이들 기술들로 제한되지 않는다는 것을 이해할 것이다. 예를 들어, 역시 또 다른 접근법에서, 상이한 임계 전압 값들을 갖는 단위 셀 트랜지스터들을 제공하기 위해 게이트 핑거들의 각각의 서브세트들 사이의 장벽 층 사이에 상이한 두께들을 갖는 절연 층들이 형성될 수 있다. 다양한 임계 전압 값들을 갖는 단위 셀 트랜지스터들을 제공하기 위해 게이트 핑거들의 폭을 따라 동일한 기술이 이용될 수 있다.
그 다음, 도 12를 참조하면, 복수의 멀티-셀 반도체 디바이스(810)가 형성된 반도체 웨이퍼(800)가 개략적으로 도시되어 있다. 도 12에 도시된 바와 같이, 많은 수의 멀티-셀 반도체 디바이스(810)가 웨이퍼(800) 상에 형성될 수 있다. 도시된 실시예에서, 대략 40개의 멀티-셀 반도체 디바이스(810)는 웨이퍼(800)의 직경을 따라 꼭 맞다. 더 많거나 더 적은 수의 멀티-셀 반도체 디바이스(810)가 제공될 수 있다. 게다가, 개개의 멀티-셀 반도체 디바이스(810)가 도 12에서는 정사각형으로 도시되어 있지만, 더욱 흔하게는 각각의 멀티-셀 반도체 디바이스는 대체로 직사각형의 형상을 가지며, 인접한 측면들의 길이는 예시적인 실시예들에서 아마 인자 10에 의해 변한다는 것을 이해할 것이다.
반도체 성장 및 처리 기술에서의 변동으로 인해, 반도체 웨이퍼에 걸쳐 임계 전압에는 전형적으로 약간의 변화가 존재한다. 예를 들어, 전형적인 변화는 0.1 내지 0.4 볼트의 범위일 수 있다. 그러나, 웨이퍼(800) 상에 형성된 많은 수의 멀티-셀 반도체 디바이스(810)가 주어지면, 임의의 특정한 멀티-셀 반도체 디바이스의 풋프린트 내에서의 처리 변동으로 인한 임계 전압에서의 변화는, 예를 들어 0.0001 내지 0.0004 볼트의 범위 등으로, 훨씬 더 적을 것이다. 이러한 작은 변화는, 디바이스 턴온을 확산시키는데 있어서 본질적으로 아무런 영향을 미치지 않는다. 위에서 논의된 바와 같이, 본 발명의 실시예들에 따라, 0.05 내지 1.0 볼트 정도의 변화 등의, 임계 전압 값에서의 더 큰 변동이 디바이스 설계 내에 의도적으로 공작될 수 있다. 이러한 변화는, 멀티-셀 반도체 디바이스의 상이한 부분들이 턴온되는 임계 전압들을 확산시킴으로써, 개선된 선형성을 제공하기 위해 피크 3차 트랜스컨덕턴스 값을 상당히 낮추는데 이용될 수 있다.
도 13은 도 5a의 멀티-셀 반도체 디바이스(100)의 개략적인 회로도이다. 도 13에 도시된 바와 같이, 반도체 디바이스(100)는 복수의 단위 셀 트랜지스터(140)를 포함한다. 단위 셀 트랜지스터(140)는 전기적으로 병렬 접속된다. 단위 셀 트랜지스터(140)들의 제1 서브세트는 제1 임계 전압 값(VTH-1)을 가질 수 있는 반면, 단위 셀 트랜지스터(140)들의 제2 서브세트는 제1 임계 전압 값(VTH-1)과는 상이한 제2 임계 전압 값(VTH-2)을 가질 수 있다.
임계 전압을 공작하는 것은 멀티-셀 반도체 디바이스의 선형성을 개선하는 한 방식이지만, 디바이스의 상이한 부분들에 상이한 게이트 전압들을 인가함으로써 동일한 효과가 달성될 수 있다는 것을 이해할 것이다. 도 14는 이러한 접근법을 개략적으로 나타낸다.
특히, 도 14에 도시된 바와 같이, 본 발명의 추가 실시예들에 따르면, 개선된 선형성을 제공하기 위하여 디바이스 턴온시에 3차 트랜스컨덕턴스를 평활화하도록 반도체 디바이스의 상이한 부분들에 상이한 임계 전압들이 인가될 수 있다. 도 14에 도시된 바와 같이, 본 발명의 실시예들에 따른 반도체 디바이스(900)는 도 1의 반도체 디바이스(10) 등의 종래의 반도체 디바이스를 포함할 수 있다. 도 1을 참조하여 전술된 바와 같이, 및 도 14에 회로도 형식으로 도시된 바와 같이, 종래의 반도체 디바이스(10)는, 공통 반도체 구조물 상에 형성되고 전기적으로 병렬 접속된 복수의 단위 셀 트랜지스터(40)를 포함할 수 있다. 각각의 단위 셀 트랜지스터(40)는 게이트 핑거를 포함할 수 있다. 임계 전압은 각각의 게이트 핑거의 폭을 따라 동일할 수 있고, 각각의 단위 셀 트랜지스터(40)는 동일한 임계 전압을 가질 수 있다.
전술된 바와 같이, 종래의 반도체 디바이스(10)는, 모든 단위 셀 트랜지스터(40)가 임계 전압의 인가에 응답하여 동일한 정도로 턴온될 때 디바이스 턴온시에 큰 3차 트랜스컨덕턴스 값을 나타낼 수 있다. 이를 피하기 위하여, 반도체 디바이스(900)는 전압 분배기 회로(910)를 더 포함한다. 전압 분배기 회로(910)는 그 입력에서 전압 신호를 수신하고 이에 응답하여 복수의 출력 전압 신호를 출력할 수 있다. 각각의 출력 전압 신호는 상이한 값을 가질 수 있다. 도시된 실시예에서, 전압 분배기(910)는 2개의 출력을 갖지만, 다른 실시예들에서 전압 분배기(910)는 2개보다 많은 출력을 가질 수 있다.
또한 도 14에 도시된 바와 같이, 전압 분배기(910)의 각각의 출력은 단위 셀 트랜지스터(40)들의 서브세트에 결합되어 그 게이트 핑거들에 인가될 수 있다. 따라서, 단위 셀 트랜지스터(40)들의 제1 서브세트의 게이트 핑거들은 전압 분배기(910)로부터 제1 출력 전압 신호를 수신하고, 단위 셀 트랜지스터(40)들의 제2 서브세트의 게이트 핑거들은 전압 분배기(910)로부터 제2 출력 전압 신호를 수신한다. 전압 분배기(910)의 제1 및 제2 출력 전압 신호는, 예를 들어, 적어도 0.1 볼트만큼 상이할 수 있다. 일부 실시예들에서, 전압 분배기(910)의 제1 및 제2 출력 전압 신호는, 예를 들어, 적어도 0.25 볼트만큼 상이할 수 있다. 다른 실시예들에서, 전압 분배기(910)의 제1 및 제2 출력 전압 신호는, 예를 들어, 적어도 0.5 볼트만큼 상이할 수 있다. 또 다른 실시예들에서, 전압 분배기(910)의 제1 및 제2 출력 전압 신호는, 예를 들어, 0.1 내지 1.25 볼트만큼 상이할 수 있다. 단위 셀 트랜지스터(40)들의 제1 및 제2 서브세트의 게이트 핑거들은 상이한 전압들을 수신하기 때문에, 이들 서브세트들의 단위 셀 트랜지스터(40)은 상이한 정도들에서 턴온될 수 있다. 전술된 바와 같이, 다양한 그룹들의 단위 셀 트랜지스터들에 대한 턴온 전압을 확산시킴으로써, 피크 3차 트랜스컨덕턴스 값이 감소될 수 있다. 전압 분배기(910)가 2개보다 많은 출력을 가진다면, 반도체 디바이스(10)의 단위 셀 트랜지스터(40)들은 2개보다 많은 서브그룹들로 분할될 수 있고, 각각의 서브그룹은 전압 분배기의 출력들 중 하나를 수신한다.
도 15는, 종래의 디바이스(도 15의 실선)와 비교하여 도 14의 반도체 디바이스(900)(도 15의 점선)에 대한, 인가된 임계 전압의 함수로서의 트랜스컨덕턴스 및 3차 트랜스컨덕턴스를 나타내는 그래프이다. 도 15에 도시된 바와 같이, 피크 3차 트랜스컨덕턴스 값은 종래의 디바이스와 비교하여 절반으로 감소된다.
도 16은, 도 14의 반도체 디바이스(900)와 유사한 반도체 디바이스(900’)를 구현하기 위하여 웨이퍼 상에 전압 분배기가 어떻게 구현될 수 있는지를 개략적으로 나타내는 회로도이다. 도 16에 도시된 바와 같이, 전압 분배기 회로(910’)는, 도 1의 반도체 디바이스(10)의 단위 셀 트랜지스터(40)의 게이트 핑거들 사이에 배치된 일련의 저항기(920)를 이용하여 구현될 수 있다. 저항기(920)들은, 게이트로의 전압의 인가에 응답하여 인접한 단위 셀 트랜지스터(40)들의 게이트 핑거들에 인가되는 전압에서 차이를 생성하도록 크기가 정해질 수 있다. 도 16의 실시예에서, 총 4개의 단위 셀 트랜지스터(40) 및 전압 분배기(910’)가 예로서 도시되어 있다. 그 결과, 게이트로의 전압의 인가에 응답하여 각각의 단위 셀 트랜지스터(40)의 게이트 핑거들에 상이한 전압이 인가될 것이다(즉, 도 16의 실시예에서, 모든 단위 셀 트랜지스터(40)는 상이한 게이트 전압을 수신한다). 다른 실시예들에서, 게이트 핑거들의 서브세트들은 동일한 게이트 전압을 수신할 수 있다는 것을 이해할 것이다. 예를 들어, 또 다른 실시예에서, 도 16의 각각의 단위 셀 트랜지스터(40)은, 병렬로 배치된 2개, 3개, 4개 또는 그 이상의 단위 셀 트랜지스터(40)로 대체될 수 있다. 이러한 디바이스에서, 단위 셀 트랜지스터(40)는 게이트 전압의 인가에 응답하여 4개의 상이한 레이트(정도)로 턴온될 것이다.
인덕터(930)는 DC 커플링을 위해 제공될 수 있고 바이패스 커패시터(940)는 RF 디커플링을 위해 추가될 수 있다. 저항기(920)들은, 예를 들어, 나머지 도전 라인들과는 상이한(더 높은) 저항을 갖는 도전 재료들을 퇴적하거나, 또는 (예를 들어, 산화에 의해) 도전 라인들의 선택된 부분들의 속성을 변경함으로써 웨이퍼 상에 형성될 수 있다. 온웨이퍼 저항기를 형성하기 위한 이러한 기술들은 본 기술분야에 널리 공지되어 있다. 인덕터(930)들은 또한 웨이퍼 상에 구현될 수 있다. 예를 들어, 인덕터(930)들은 웨이퍼 상의 사행 전도성 라인(meandered conductive line)들로서 구현될 수 있다. 도시된 실시예에서, 커패시터(940)들은 웨이퍼로부터 떨어져 형성된다.
도 17은 웨이퍼 상에 부분적으로 구현되는 전압 분배기를 포함하는 본 발명의 추가 실시예들에 따른 반도체 디바이스(900")의 개략적인 회로도이다. 도 17에 도시된 바와 같이, 반도체 디바이스(900")는, 반도체(900")의 전압 분배기(910")의 인덕터(930)가 웨이퍼로부터 떨어져 구현된다는 것을 제외하고는, 도 16의 반도체 디바이스(900')와 매우 유사하다. 이러한 구현은, 필요한 인덕턴스의 크기가 일부 경우에는 더 커서 웨이퍼 상에 구현하기 어려울 수 있기 때문에, 그리고/또는 (커패시터(940)와 같이) 인덕터(930)가 웨이퍼로부터 떨어져 별도로 구현되면 연관된 손실이 감소될 수 있기 때문에, 일부 실시예에서는 유익할 수 있다. 그외는 반도체 디바이스(900")는 도 16의 반도체 디바이스(900’)와 동일하므로, 그 추가적인 설명은 생략될 것이다.
본 발명의 실시예들은, III족 질화물계 고 전자 이동도 트랜지스터(HEMT; high electron mobility transistor) 디바이스와 관련하여 이용하기에 특히 적합할 수 있다. 본 명세서에서 사용될 때, 용어 "III족 질화물"이란, 질소와 주기율표의 Ⅲ족 원소, 대개는 알루미늄(Al), 갈륨(Ga) 및/또는 인듐(In) 중에서 형성된 반도체성 화합물을 말한다. 이 용어는 또한 AlGaN 및 AlInGaN 등의 3원소 및 4원소 화합물을 지칭한다. 이들 화합물들 모두는, 1 몰의 질소가 총 1 몰의 III 족 원소와 결합된 실험식을 갖는다.
본 발명의 실시예들을 이용할 수 있는 GaN계 HEMT에 대한 적절한 구조물은, 예를 들어, 참조로 그 전체 내용이 본 명세서에 포함하는, 발명의 명칭이 "Aluminum Gallium Nitride/Gallium Nitride High Electron Mobility Transistors Having A Gate Contact On A Gallium Nitride Based Cap Segment And Methods Of Fabricating Same"이고 2002년 6월 6일 공개되고 일반 양도된 미국 공보 제2002/0066908A1호, 발명의 명칭이 "Group-Ill Nitride Based High Electron Mobility Transistor (HEMT) With Barrier/Spacer Layer"이고 2002년 11월 14일 공개된 미국 공보 제2002/0167023A1호, 발명의 명칭이 "Nitride-Based Transistors And Methods Of Fabrication Thereof Using Non-Etched Contact Recesses"이고 2004년 4월 1일 공개된 미국 공보 제2004/0061129호, 발명의 명칭이 "Nitride-Based Transistors With A Protective Layer And A Low-Damage Recess"이고 2011년 3월 15일 허여된 미국 특허 제7,906,799호, 및 발명의 명칭이 "Nitride Based Transistors On Semi-Insulating Silicon Carbide Substrates"이고 2001년 11월 13일 허여된 미국 특허 제6,316,793호에 설명되어 있다.
본 발명의 특정한 실시예들에서, 기판(600)은, 예를 들어 실리콘 탄화물의 4H 폴리타입(polytype)일 수 있는 반절연성(semi-insulating) 실리콘 탄화물(SiC) 기판일 수 있다. 다른 실리콘 탄화물 후보 폴리타입은, 3C, 6H 및 15R 폴리타입을 포함한다.
임의적인 버퍼, 핵형성(nucleation) 및/또는 전이 층(미도시)이 기판(600) 상에서 채널 층(610) 아래에 제공될 수 있다. 예를 들어, 실리콘 탄화물 기판과 디바이스의 나머지 부분 사이에 적절한 결정 구조물 전이를 제공하기 위해 AlN 버퍼 층이 포함될 수 있다. 추가로, 예를 들어, 참조로 그 전체 내용이 본 명세서에 마치 완전히 개시된 것처럼 포함되는, 발명의 명칭이 "Strain Balanced Nitride Hetrojunction Transistors And Methods Of Fabricating Strain Balanced Nitride Heterojunction Transistors"이고, 2003년 6월 5일 공개되고 일반 양도된 미국 공보 제2003/0102482A1호에 설명된 바와 같이, 스트레인 밸런싱 전이 층(들)이 역시 제공될 수 있다. 게다가, SiN 캡핑 층 등의, 하나 이상의 캡핑 층이 장벽 층(620) 상에 제공될 수 있다.
실리콘 탄화물은, Ⅲ족 질화물 디바이스에 대한 매우 일반적인 기판 재료인 사파이어(Al2O3)보다 III족 질화물에 훨씬 더 가까운 결정 격자 정합을 갖는다. SiC의 더 가까운 격자 정합은, 사파이어 상에서 일반적으로 이용가능한 것보다 더 높은 품질의 Ⅲ족 질화물 막을 생성할 수 있다. 실리콘 탄화물은 또한, 매우 높은 열 전도성을 가지므로, 실리콘 탄화물 상의 Ⅲ족 질화물 디바이스의 총 출력 전력은, 전형적으로, 사파이어 상에 형성된 동일한 디바이스의 경우와 같이 기판의 열 소산(thermal dissipation)에 의해 제한되지 않는다. 또한, 반절연성 실리콘 탄화물 기판의 가용성은 디바이스 절연 및 감소된 기생 커패시턴스를 제공할 수 있다. 적절한 SiC 기판은, 예를 들어, 본 발명의 양수인인 Durham, N.C.의 Cree, Inc.에 의해 제조된다.
실리콘 탄화물이 기판 재료로서 이용될 수 있지만, 본 발명의 실시예들은, 사파이어, 알루미늄 질화물, 알루미늄 갈륨 질화물, 갈륨 질화물, 실리콘, GaAs, LGO, ZnO, LAO, InP 등의, 임의의 적절한 기판을 이용할 수 있다. 일부 실시예에서, 적절한 버퍼 층도 역시 형성될 수 있다.
본 발명의 일부 실시예에서, 채널 층(610)의 전도 대역 엣지의 에너지가 채널 층과 장벽 층 사이의 계면에 있는 장벽 층(620)의 전도 대역 엣지의 에너지보다 작다면, 채널 층(610)은 AlxGa1-xN 등의 Ⅲ족 질화물이고, 여기서, 0 ≤ x < 1이다. 본 발명의 소정 실시예들에서, x=0인 것은, 채널 층(610)이 GaN임을 나타낸다. 채널 층(610)은, InGaN, AlInGaN 등의 다른 Ⅲ족 질화물일 수도 있다. 채널 층(610)은 도핑되지 않거나(undope) 비의도적으로 도핑될 수 있고 약 20Å보다 큰 두께로 성장될 수 있다. 채널 층(610)은 또한, 초격자(superlattice) 또는 GaN, AlGaN의 조합 등의, 다층 구조물일 수 있다.
채널 층(610)은 장벽 층(620)의 밴드갭보다 작은 밴드갭을 가질 수 있고, 채널 층(610)은 또한, 장벽 층(620)보다 큰 전자 친화도를 가질 수 있다. 본 발명의 소정 실시예들에서, 장벽 층(620)은 AlN, AllnN, AlGaN 또는 AlInGaN이다. 본 발명의 특정한 실시예들에서, 장벽 층(620)은 충분히 두껍고 채널 층(610)과 장벽 층(620) 사이의 계면에서 상당한 캐리어 농도를 유도하기에 충분히 높은 Al 조성과 도핑을 갖는다.
장벽 층(620)은 Ⅲ족 질화물일 수 있고, 채널 층(610)의 밴드갭보다 큰 밴드갭과 채널 층(610)보다 작은 전자 친화도를 갖는다. 따라서, 본 발명의 소정 실시예들에서, 장벽 층(620)은, AlGaN, AlInGaN 및/또는 AlN 또는 이들의 층들의 조합을 포함할 수 있다. 장벽 층(620)은, 예를 들어, 약 0.1 nm 내지 약 30 nm의 두께일 수 있다. 본 발명의 소정 실시예들에서, 장벽 층(620)은 도핑되지 않거나 n형 도펀트로 약 1019 cm-3 미만의 농도까지 도핑된다. 본 발명의 일부 실시예에서, 장벽 층(620)은 AlxGa1-xN이고, 여기서, 0 < x < 1이다. 특정한 실시예들에서, 알루미늄 농도는 약 25 %이다. 그러나, 본 발명의 다른 실시예들에서, 장벽 층(620)은 약 5% 내지 약 100%의 알루미늄 농도를 갖는 AlGaN을 포함한다. 본 발명의 특정한 실시예들에서, 알루미늄 농도는 약 10%보다 크다.
본 발명의 실시예들이 갈륨 질화물계 HEMT 구조물을 참조하여 예시되었지만, 본 발명은 이러한 디바이스들로 제한되지 않는다. 따라서, 본 발명의 실시예들은 임의 전계 효과 트랜지스터에 이용하기에 적합할 수 있고, 단위 셀 구조물을 갖거나 갖지 않는 디바이스에 이용될 수 있다. 마찬가지로, 본 명세서에 개시된 기술은 갈륨 질화물계 재료 시스템 이외의 재료 시스템에도 역시 이용될 수 있다는 것을 이해할 것이다.
전술된 실시예들의 피처들은 복수의 추가적인 실시예들을 생성하기 위해 임의의 방식으로 결합될 수 있다는 것을 이해할 것이다.
본 발명의 실시예들이 첨부된 도면들을 참조하여 전술되었다. 그러나, 본 발명은 많은 상이한 형태들로 구현될 수 있고, 본 명세서에서 설명되고/되거나 도면들에 도시된 실시예들로 제한되는 것으로 해석되어서는 안된다. 오히려, 이들 실시예들은 본 개시내용이 철저하고 완전하도록, 그리고 본 기술분야의 통상의 기술자에게 본 발명의 범위를 충분히 전달하도록 제공되는 것이다. 유사한 참조 번호는 전체를 통해 유사한 요소를 가리킨다.
용어, "제1", "제2" 등이 본 명세서에서는 다양한 요소들을 설명하기 위해 사용될 수 있지만, 이들 요소들은 이들 용어에 의해 제한되어서는 안 된다는 것을 이해할 것이다. 이들 용어들은 한 요소를 다른 요소로부터 구분하기 위해서만 사용된다. 예를 들어, 본 발명의 범위로부터 벗어나지 않고, 제1 요소는 제2 요소라고 명명될 수 있고, 마찬가지로 제2 요소는 제1 요소라고 명명될 수 있다. 본 명세서에서 사용될 때, 용어 "및/또는"은 열거된 연관된 항목들 중 하나 이상의 임의의 조합 및 모든 조합을 포함한다.
본 명세서에서 사용되는 용어는 특정한 실시예를 설명하기 위한 목적일 뿐이며, 본 발명을 제한하고자 함이 아니다. 본 명세서에서 사용될 때, 단수 형태, "한(a)", "하나의(an)", 그 하나의(the)"는, 문맥상 명확하게 달리 표시하지 않는 한, 복수 형태도 역시 포함하는 것을 의도한다. 용어 "포함한다(comprise)", "포함하는(comprising)", "내포한다(include)", 및/또는 "내포하는(including)"은, 본 명세서에서 사용될 때, 진술된 피처, 완전체, 단계, 동작, 요소, 및/또는 컴포넌트의 존재를 명시하지만, 하나 이상의 다른 피처, 완전체, 단계, 동작, 요소, 컴포넌트, 및/또는 이들의 그룹의 존재나 추가를 배제하는 것은 아님을 추가로 이해할 것이다.
달리 정의되지 않는 한, 본 명세서에서 사용되는 (기술적 및 과학적 용어를 포함한) 모든 용어는 본 발명이 속하는 기술분야의 통상의 기술자가 통상적으로 이해하는 바와 동일한 의미를 가진다. 본 명세서에서 사용되는 용어들은, 본 명세서 및 관련 기술의 정황에서의 그들의 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명시적으로 특별히 정의하지 않는 한, 이상적이거나 과도하게 형식적 의미로 해석되어서는 안 된다는 점을 추가로 이해할 것이다.
층, 영역, 또는 기판 등의 요소가 또 다른 요소 "상"에 있거나 또 다른 요소 "상으로" 연장된다고 언급될 때, 이것은 그 다른 요소 상에 직접 있거나 그 다른 요소 상으로 직접 연장되거나, 또는 중간 요소가 존재할 수도 있다는 것임을 이해할 것이다. 대조적으로, 한 요소가 또 다른 요소 "상에 직접" 있거나 또 다른 요소 "상으로 직접" 연장된다고 언급될 때, 어떠한 중간 요소도 존재하지 않는다. 한 요소가 또 다른 요소에 "접속"되거나 "결합"된다고 언급될 때, 이 요소는 그 다른 요소에 직접 접속되거나 결합될 수 있고, 또는 중간 요소가 존재할 수도 있다는 것을 이해할 것이다. 대조적으로, 한 요소가 또 다른 요소에 "직접 접속"되거나 "직접 결합"된다고 언급될 때, 어떠한 중간 요소도 존재하지 않는다.
"아래" 또는 "위" 또는 "상위" 또는 "하위" 또는 "수평" 또는 "측방향" 또는 "수직" 등의 상대적 용어들은, 본 명세서에서는, 도면에서 예시될 때 하나의 요소, 층, 또는 영역의 또 다른 요소, 층, 또는 영역에 대한 관계를 기술하기 위해 사용될 수 있다. 이들 용어들은 도면들에 도시된 배향 외에도 디바이스의 상이한 배향들을 포괄하도록 의도된 것임을 이해할 것이다.
본 발명의 실시예들이 본 발명의 이상적인 실시예들(및 중간 구조물들)의 개략도인 단면도를 참조하여 여기서 설명되었다. 도면에서 층 및 영역의 두께는 명료성을 위해 과장되었을 수 있다. 추가로, 예를 들어, 제조 기술 및/또는 허용공차의 결과로서 예시된 형상으로부터의 변형이 예상된다. 따라서, 본 발명의 실시예들은, 본 명세서에서 예시된 영역들의 특정한 형상으로 제한되는 것으로 해석되어서는 안되고, 예를 들어, 제조시에 발생하는 형상에서의 편차를 포함하는 것으로 해석되어야 한다.
도면 및 명세서에서, 본 발명의 전형적인 실시예들이 개시되었고, 비록 특정한 용어들이 채용되었지만, 이들은 총칭적 및 설명의 의미로만 사용된 것이지 제한을 위한 것은 아니므로, 본 발명의 범위는 이하의 청구항들에서 개시된다.

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  35. 반도체 디바이스의 선형성을 증가시키는 방법으로서,
    공통 반도체 구조물 상에 복수의 단위 셀 트랜지스터 - 상기 단위 셀 트랜지스터들은 전기적으로 병렬 접속되고, 상기 단위 셀 트랜지스터들 각각은 각각의 게이트 핑거를 포함함 - 를 포함하는 반도체 디바이스를 형성하는 단계, 및
    각각의 상이한 레벨들의 전류 흐름에서 상기 반도체 디바이스의 상이한 부분들을 턴온시키기 위하여 하나 이상의 전압 신호를 상기 단위 셀 트랜지스터들의 각각의 게이트 핑거들에 인가하는 단계
    를 포함하고, 상기 반도체 구조물은 갈륨 질화물계 채널 층 및 상기 갈륨 질화물계 채널 층 상의 갈륨 질화물계 장벽 층을 포함하고,
    상기 각각의 게이트 핑거들은 서로 평행하게 연장되고,
    상기 단위 셀 트랜지스터들은 복수의 그룹으로 분할되고,
    상기 그룹들 각각 내의 상기 단위 셀 트랜지스터들의 임계 전압들은 서로의 0.01 볼트 내에 있고,
    상이한 그룹들 내의 상기 단위 셀 트랜지스터들은 적어도 0.1 볼트만큼 상이한 임계 전압들을 갖는, 방법.
  36. 제35항에 있어서, 상이한 그룹들 내의 상기 단위 셀 트랜지스터들은 적어도 0.25 볼트만큼 상이한 임계 전압들을 갖는 방법.
  37. 제35항에 있어서, 상기 갈륨 질화물계 장벽 층은 상기 단위 셀 트랜지스터들의 제1 서브세트 아래에서 제1 두께를 갖고 상기 단위 셀 트랜지스터들의 제2 서브세트 아래에서 제2 두께를 갖는 방법.
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  40. 제35항에 있어서, 상기 반도체 디바이스의 상이한 부분들 중 2개는 10-30%만큼 상이한 레벨들의 전류 흐름을 갖는 방법.
  41. 제35항에 있어서, 상기 단위 셀 트랜지스터들은 RF 전력 증폭기의 3차 트랜스컨덕턴스 응답이 적어도 3개의 피크를 포함하도록 구성되는 방법.
  42. 제35항에 있어서, 상기 그룹들 각각은 동일한 수의 단위 셀 트랜지스터들을 포함하는 방법.
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  44. 제35항에 있어서, 상기 복수의 그룹은 2개의 그룹이고, 상기 2개의 그룹 내의 상기 단위 셀 트랜지스터들의 임계 전압들은 0.1-0.8볼트만큼 상이한 방법.
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  62. 제35항에 있어서, 상기 단위 셀 트랜지스터들 중 상이한 것들은 0.1 내지 1.25 볼트만큼 상이한 임계 전압들을 갖는 방법.
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  67. 제35항에 있어서, 상기 반도체 디바이스의 상이한 부분들 중 2개는 적어도 10%만큼 상이한 레벨들의 전류 흐름을 갖는 방법.
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