JP2017201722A - 半導体装置 - Google Patents

Abstract

【課題】トランジスタを有する半導体装置において、配線に起因した抵抗成分を小さくする。【解決手段】複数のトランジスタユニットＴＲＵの間を、ソース配線ＳＯＩ及びドレイン配線ＤＲＩが交互に設けられている。ボンディングワイヤＷＩＲ１のひとつは、ソース配線ＳＯＩ１に複数個所で接続している。ボンディングワイヤＷＩＲ１の他の一つは、ソース配線ＳＯＩ２に複数個所で接続している。また、ボンディングワイヤＷＩＲ２のひとつは、ドレイン配線ＤＲＩ１に複数個所で接続している。またボンディングワイヤＷＩＲ２の他の一つは、ドレイン配線ＤＲＩ２に複数個所で接続している。【選択図】図１

Description

本発明は、半導体装置に関し、例えばトランジスタ及び配線を有する半導体装置に適用可能な技術である。

半導体チップを使用する際には、半導体チップをボンディングワイヤなどでリード端子などの外部の端子に接続する必要がある。

ボンディングワイヤを用いた半導体装置に関する技術としては、例えば特許文献１に記載の技術がある。特許文献１において、半導体チップにはバイポーラトランジスタ及びユニポーラトランジスタが形成されている。そして、バイポーラトランジスタのエミッタ電極に接続する配線には、同一のワイヤが複数個所で接続されている。また、ユニポーラトランジスタのドレイン電極に接続する配線には、同一のワイヤが複数個所で接続されている。そして、特許文献１には、ワイヤの接続箇所が増えるにつれて、トランジスタの応答の遅延時間が短くなる、と記載されている。

一方、近年は、化合物半導体層をチャネルとして用いたトランジスタの開発も進められている。このトランジスタは、オン抵抗が低い、という特徴を有している。

なお、特許文献２，３には、ＩＧＢＴ（InsulatedGateBipolarTransistor）を有する半導体装置において、ワイヤを複数個所でＩＧＢＴの表面電極に接続することが記載されている。

特開２０００−１３３７３０号公報 特開２００９−２０６１４０号公報 特開２０１１−２１０７７１号公報

トランジスタを有する半導体装置において、オン抵抗を低くすることが求められている。このオン抵抗には、トランジスタに起因する成分と、配線に起因する成分がある。本発明者は、この配線に起因した抵抗成分を低くすることを検討した。その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

一実施の形態によれば、半導体装置は、第１トランジスタユニット、第２トランジスタユニット、及び第３トランジスタユニットを備えている。これらトランジスタユニットは、第１の方向にこの順に並んで配置されており、いずれも、ゲート電極が第１の方向に延在している複数のトランジスタを有している。第１トランジスタユニットと第２トランジスタユニットの間には第１配線が延在しており、第１トランジスタユニットを介して第１配線とは逆側には第２配線が延在しており、第２トランジスタユニットと第３トランジスタユニットの間には第３配線が延在おり、第３トランジスタユニットを介して第３配線とは逆側には第４配線が延在している。第１配線は、第１トランジスタユニットの複数のトランジスタのソース電極、及び第２トランジスタユニットの複数のトランジスタのソース電極に接続している。第２配線は、第１トランジスタユニットの複数のトランジスタのドレイン電極に接続している。第３配線は、第２トランジスタユニットの複数のトランジスタのドレイン電極、及び第３トランジスタユニットの複数のトランジスタのドレイン電極に接続している。第４配線は、第２の方向に延在しており、第３トランジスタユニットの複数のトランジスタのソース電極に接続している。そして、半導体装置は、第１ボンディング部材、第２ボンディング部材、第３ボンディング部材、及び第４ボンディング部材を備えている。第１ボンディング部材は第１配線に複数個所で接続し、第２ボンディング部材は第２配線に複数個所で接続し、第２ボンディング部材は記第３配線に複数個所で接続し、第４ボンディング部材は第４配線に複数個所で接続する。

前記一実施の形態によれば、トランジスタを有する半導体装置において、配線に起因した抵抗成分を小さくすることができる。

第１の実施形態に係る半導体装置の構成を示す平面図である。 図１のＡ−Ａ´断面図である。 ボンディングワイヤがドレイン配線に接続している箇所を説明するための図である。 トランジスタユニットの構成を示す平面図である。 図４のＢ−Ｂ´断面の第１例を示す図である。 図４のＢ−Ｂ´断面の第２例を示す図である。 図４のＢ−Ｂ´断面の第３例を示す図である。 図４のＢ−Ｂ´断面の第４例を示す図である。 図４のＢ−Ｂ´断面の第５例を示す図である。 図４のＣ−Ｃ´断面図である。 第２の実施形態に係る半導体装置の構成を示す平面図である。 第３の実施形態に係る半導体装置の構成を示す平面図である。 図１２の変形例を示す図である。 第４の実施形態に係る半導体装置の構成を示す平面図である。 図１４に示した半導体装置のＤ−Ｄ´断面図である。 第５の実施形態に係る半導体装置の構成を示す図である。 第６の実施形態に係る電子機器の構成を示す図である。 図１７の変形例を示す図である。

以下、実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。

（第１の実施形態）
図１は、第１の実施形態に係る半導体装置ＳＤの構成を示す平面図である。図２は、図１のＡ−Ａ´断面図である。本図に示す半導体装置ＳＤは、複数のトランジスタユニットＴＲＵ（第１トランジスタユニット（ＴＲＵ１）、第２トランジスタユニット（ＴＲＵ２）、および第３トランジスタユニット（ＴＲＵ３））、複数のドレイン配線ＤＲＩ（第２配線及び第３配線）、及び複数のソース配線ＳＯＩ（第１配線及び第４配線）を備えている。

複数のトランジスタユニットＴＲＵは、第１の方向（図中Ｙ方向）に並んで配置されており、いずれも複数のトランジスタＴＲ（後述）を有している。トランジスタＴＲは、例えば電力制御用のトランジスタであり、ゲート電極ＧＥ（図４を用いて後述）が第１の方向に延在している。複数のトランジスタユニットＴＲＵは、いずれも基板ＳＵＢを用いて形成されている。

ドレイン配線ＤＲＩとソース配線ＳＯＩは、トランジスタユニットＴＲＵの間に交互に位置しており、第１の方向に交わる方向（第２の方向：図中Ｘ方向）、例えば第１の方向に直交する方向に延在している。言いかえると、トランジスタユニットＴＲＵの間には一つおきにドレイン配線ＤＲＩが形成されており、かつ、トランジスタユニットＴＲＵの間のうちドレイン配線ＤＲＩが配置されていない部分にはソース配線ＳＯＩが形成されている。さらに言い換えると、第１トランジスタユニットＴＲＵ１と第２トランジスタユニットＴＲＵ２の間を第１のソース配線ＳＯＩ１（第１配線）が延在しており、第２トランジスタユニットＴＲＵ２と第３トランジスタユニットＴＲＵ３の間を第２のドレイン配線ＤＲＩ２（第３配線）が延在している。そして、第１のソース配線ＳＯＩ１を介して第１トランジスタユニットＴＲＵ１とは逆側には第１のドレイン配線ＤＲＩ１（第２配線）が延在しており、第２のドレイン配線ＤＲＩ２を介して第３トランジスタユニットＴＲＵ３とは逆側には第２のソース配線ＳＯＩ２（第４配線）が延在している。

第１のソース配線ＳＯＩ１には、第１トランジスタユニットＴＲＵ１が有するトランジスタＴＲのソース電極ＳＯＥおよび第２トランジスタユニットＴＲＵ２が有するトランジスタＴＲのソース電極ＳＯＥのそれぞれが接続している。第１のドレイン配線ＤＲＩ１には、第１トランジスタユニットＴＲＵ１が有するトランジスタＴＲのドレイン電極ＤＲＥが接続している。第２のドレイン配線ＤＲＩ２には、第２トランジスタユニットＴＲＵ２が有するトランジスタＴＲのドレイン電極ＤＲＥおよび第３のトランジスタユニットＴＲＵ２が有するトランジスタＴＲのドレイン電極ＤＲＥのそれぞれが接続している。第２のソース配線ＳＯＩ２には、第３のトランジスタユニットＴＲＵ１が有するトランジスタＴＲのソース電極ＳＯＥが接続している。

なお、本図に示す例では、半導体装置ＳＤはトランジスタユニットＴＲＵを３つのみ有しているが、さらに多くのトランジスタユニットＴＲＵを有していても良い。この場合、第１のドレイン配線ＤＲＩ１には、さらに第１トランジスタユニットＴＲＵ１の隣に位置するトランジスタユニットＴＲＵ（図示省略）が有するトランジスタＴＲのドレイン電極が接続している。また、第２のソース配線ＳＯＩ２には、さらに第３トランジスタユニットＴＲＵ３のとなりに位置するトランジスタユニットＴＲＵ（図示省略）が有するトランジスタＴＲのソース電極が接続している。

そして、半導体装置ＳＤはさらに、複数のボンディングワイヤＷＩＲ１及び複数のボンディングワイヤＷＩＲ２を備えている。ボンディングワイヤＷＩＲ１の一端はソース配線ＳＯＩに接続されており、ボンディングワイヤＷＩＲ２の一端は、ドレイン配線ＤＲＩに接続されている。

詳細には、ボンディングワイヤＷＩＲ１のひとつ（第１ボンディングワイヤＷＩＲ１１）は、ソース配線ＳＯＩ１（第１配線）に複数個所で接続している。ボンディングワイヤＷＩＲ１の他の一つ（第４ボンディングワイヤＷＩＲ１２）は、ソース配線ＳＯＩ２（第４配線）に複数個所で接続している。また、ボンディングワイヤＷＩＲ２のひとつ（第２ボンディングワイヤＷＩＲ２１）は、ドレイン配線ＤＲＩ１（第２配線）に複数個所で接続している。またボンディングワイヤＷＩＲ２の他の一つ（第３ボンディングワイヤＷＩＲ２２）は、ドレイン配線ＤＲＩ２（第３配線）に複数個所で接続している。

なお、ボンディングワイヤＷＩＲ１の他端及びボンディングワイヤＷＩＲ２の他端は、いずれも外部端子（例えばリードフレームのリード端子）に接続している。

本図に示す例において、基板ＳＵＢは矩形である。そして平面視において、ボンディングワイヤＷＩＲ１は、いずれも基板ＳＵＢの辺ＳＩＤ１（本実施形態では第１辺）から基板ＳＵＢの外部に延在しており、また、ボンディングワイヤＷＩＲ２は、いずれも基板ＳＵＢのうち辺ＳＩＤ１とは逆側の辺ＳＩＤ２（本実施形態では第３辺）から基板ＳＵＢの外部に延在している。このため、ボンディングワイヤＷＩＲ１とボンディングワイヤＷＩＲ２の間で絶縁破壊が生じるリスクを小さくすることができる。なお、辺ＳＩＤ１，ＳＩＤ２は、いずれも、基板ＳＵＢの４辺のうちソース配線ＳＯＩ及びドレイン配線ＤＲＩが延在する方向に対して交わる辺である。

図３は、ボンディングワイヤＷＩＲ２がドレイン配線ＤＲＩに接続している箇所を説明するための図である。上記したように、ボンディングワイヤＷＩＲ２はドレイン配線ＤＲＩに複数個所で接続している。そして、接続箇所の数をｎとして、ドレイン配線ＤＲＩの長さをＬとした場合、接続箇所の間隔は、Ｌ／ｎでとなっている。また、最もドレイン配線ＤＲＩの端部に近い接続箇所と、ドレイン配線ＤＲＩの端部との間隔はＬ／（２ｎ）である。本図に示す例ではｎ＝３であり、接続箇所の間隔はＬ／３となっている。そして、最もドレイン配線ＤＲＩの端部に近い接続箇所と、ドレイン配線ＤＲＩの端部との間隔はＬ／６である。このようにすると、ドレイン配線ＤＲＩの特定の部分に電流が集中することを抑制できる。

なお、ボンディングワイヤＷＩＲ１がソース配線ＳＯＩに接続している箇所も、図３に示した例と同様になっている。

図４は、トランジスタユニットＴＲＵの構成を示す平面図である。半導体装置ＳＤは基板ＳＵＢを用いて形成されている。基板ＳＵＢには、素子分離領域ＥＩが形成されている。素子分離領域ＥＩは、複数のトランジスタＴＲが形成される領域（以下、素子形成領域と記載）を他の領域から分離している。素子分離領域ＥＩは、例えばバリア層ＢＡＲ（図５を用いて後述）及びチャネル層ＣＮＬ（図５を用いて後述）に、高濃度のＢを導入して高抵抗化した領域である。素子分離領域ＥＩの下端は、バッファ層ＢＵＦの表層に位置している。

素子形成領域は、トランジスタユニットＴＲＵそれぞれに設けられている。素子形成領域には、複数のトランジスタＴＲが形成されている。複数のトランジスタＴＲは、第２の方向（Ｘ方向）に並んでいる。複数のトランジスタＴＲは、それぞれゲート電極ＧＥを有している。これら複数のゲート電極ＧＥは、互いに平行に第１の方向（Ｙ方向）に延在している。具体的には、素子形成領域は長方形である。ゲート電極ＧＥは、素子形成領域の短辺に平行に延在している。ゲート電極ＧＥは、例えばＡｕ又はＡｌを含む金属により形成されている。

ゲート電極ＧＥの両端は、素子分離領域ＥＩ上に位置している。そしてゲート電極ＧＥの一方の端部は、ゲート配線ＧＥＩを介してゲートプレートＧＥＰに接続している。ゲート配線ＧＥＩは、素子分離領域ＥＩ上に形成されており、第２方向（Ｘ方向）に延在している。すなわちゲート電極ＧＥは、櫛歯状になっている。

そして、ゲート電極ＧＥの間には、ソース電極ＳＯＥ及びドレイン電極ＤＲＥが交互に設けられている。言い換えると、素子形成領域には、第２の方向（Ｘ方向）に沿って、ソース電極ＳＯＥ、ゲート電極ＧＥ、ドレイン電極ＤＲＥ、及びゲート電極ＧＥが、この順に繰り返し配置されている。そして複数のソース電極ＳＯＥは、ソース配線ＳＯＩを介して互いに並列に接続されており、複数のドレイン電極ＤＲＥは、ドレイン配線ＤＲＩを介して互いに接続している。

ソース配線ＳＯＩはソース電極ＳＯＥと一体であるため、ソース電極ＳＯＥの一部ともいえる。同様に、ドレイン配線ＤＲＩはドレイン電極ＤＲＥと一体であるため、ドレイン電極ＤＲＥの一部ともいえる。すなわち本実施形態では、ソース電極ＳＯＥ及びドレイン電極ＤＲＥは、いずれも櫛歯形状を有している。なお、ソース電極ＳＯＥ及びドレイン電極ＤＲＥは、例えばＡｌである。

なお、ソース配線ＳＯＩが延在する方向（図中Ｘ方向）において、互いに隣り合うトランジスタユニットＴＲＵが有するソース配線ＳＯＩは互い違いに配置されており、また、互いに隣り合うトランジスタユニットＴＲＵが有するドレイン配線ＤＲＩも互い違いに配置されている。

図５は、図４のＢ−Ｂ´断面の第１例を示す図である。基板ＳＵＢは、基板ＳＵＢ２上にバッファ層ＢＵＦ、チャネル層ＣＮＬ、及びバリア層ＢＡＲをこの順にエピタキシャル成長させた構成を有している。基板ＳＵＢ２は、例えばｐ^＋型のバルクのシリコン基板である。バッファ層ＢＵＦは、チャネル層ＣＮＬと基板ＳＵＢとのバッファである。バッファ層ＢＵＦは、化合物半導体層、例えばＡｌＮ／ＧａＮを繰り返し積層した窒化物半導体層である。チャネル層ＣＮＬは、バッファ層ＢＵＦ上にエピタキシャル成長した層である。チャネル層ＣＮＬは、例えばＧａＮであるが、ＡｌＧａＮなどの他の窒化物半導体層であってもよい。バリア層ＢＡＲは、チャネル層ＣＮＬとは格子定数が異なる材料により形成されている。バリア層ＢＡＲは、例えばＡｌＧａＮである。バリア層ＢＡＲが形成されることにより、チャネル層ＣＮＬには、キャリアとなる２次元電子ガスが生成する。

そして、バリア層ＢＡＲ上にはドレイン電極ＤＲＥ及びソース電極ＳＯＥが形成されている。さらに、バリア層ＢＡＲのうちドレイン電極ＤＲＥとソース電極ＳＯＥの間の領域の上には、絶縁膜ＩＮＳ２及びゲート電極ＧＥが形成されている。本図に示す例において、絶縁膜ＩＮＳ２はゲート絶縁膜を兼ねている。本図に示す例において、絶縁膜ＩＮＳ２は、例えば、アモルファス状態のＡｌ_２Ｏ_３又はＳｉＯ_２である。本図に示す例では、ゲート電極ＧＥからドレイン電極ＤＲＥまでの距離は、ゲート−ドレイン間の耐圧を持たせるために、ゲート電極ＧＥからソース電極ＳＯＥまでの距離よりも長くなっている。

図６は、図４のＢ−Ｂ´断面の第２例を示す図である。本図に示す例は、ゲート電極ＧＥとバリア層ＢＡＲの間には、ゲート絶縁膜ＧＩＮＳではなく化合物半導体層ＧＳＬが形成されている点を除いて、図３に示した第１例と同様の構成である。化合物半導体層ＧＳＬは、基板ＳＵＢ２と同一導電型（例えばｐ型）の窒化物半導体層（例えばＡｌＧａＮまたはＧａＮ）である。なお、本図に示す例では、バリア層ＢＡＲ及びチャネル層ＣＮＬは、基板ＳＵＢ２とは逆導電型（例えばｎ型）の化合物半導体層である。

図７は、図４のＢ−Ｂ´断面の第３例を示す図である。本図に示す例において、トランジスタＴＲはＭＩＳ−ＨＪ−ＦＥＴ（Metal-Insulator-SemiconductorHetero-JunctionField-EffectTransistor）である。具体的には、ゲート電極ＧＥの一部は絶縁膜ＩＮＳ２に埋め込まれており、絶縁膜ＩＮＳ１を介してバリア層ＢＡＲに接続している。絶縁膜ＩＮＳ１は、絶縁膜ＩＮＳ２上、および絶縁膜ＩＮＳ２とゲート電極ＧＥの間にも形成されている。本図に示す例において、絶縁膜ＩＮＳ１はゲート絶縁膜を兼ねている。本図に示す例において、絶縁膜ＩＮＳ２は、例えばＳｉＮ膜である。そして絶縁膜ＩＮＳ１は、例えば、アモルファス状態のＡｌ_２Ｏ_３又はＳｉＯ_２である。このような構造において、チャネル層ＣＮＬに形成された２次元電子ガスは、ゲート電極ＧＥの下に位置する部分で途切れる。このため、ゲート電極ＧＥに閾値よりも小さい電圧が印加されている状態では、チャネル層ＣＮＬには電流が流れない。そしてゲート電極ＧＥに電圧が印加されると、チャネル層ＣＮＬに電流が流れる。

図８は、図４のＢ−Ｂ´断面の第４例を示す図である。本図に示す例において、トランジスタＴＲはＭＩＳ−ＦＥＴ（Metal-Insulator-SemiconductorField-EffectTransistor）であり、ノーマリーオフ型のトランジスタである。具体的には、ゲート電極ＧＥの一部は、絶縁膜ＩＮＳ２、及びバリア層ＢＡＲを貫通して、チャネル層ＣＮＬに達している。絶縁膜ＩＮＳ２、バリア層ＢＡＲ、及びチャネル層ＣＮＬと、ゲート電極ＧＥとの間には、絶縁膜ＩＮＳ１が形成されている。絶縁膜ＩＮＳ１，ＩＮＳ２の構成は、図６に示した第２例と同様である。そして、絶縁膜ＩＮＳ１はゲート絶縁膜を兼ねている。チャネル層ＣＮＬに形成された２次元電子ガスは、ゲート電極ＧＥによって分断される。このため、ゲート電極ＧＥに電圧が印加されていない状態では、チャネル層ＣＮＬには電流が流れない。ゲート電極ＧＥに閾値以上の電圧が印加されると、チャネル層ＣＮＬに電流が流れる。

図９は、図４のＢ−Ｂ´断面の第５例を示す図である。本図に示す例において、トランジスタＴＲは、Ｊ−ＦＥＴ（JunctionField-EffectTransistor）であり、ノーマリーオフ型のトランジスタである。具体的には、バリア層ＢＡＲとゲート電極ＧＥの間には、第１導電型層ＳＥＭが形成されている。第１導電型層ＳＥＭは、例えばＡｌＧａＮである。

図１０は、図４のＣ−Ｃ´断面図である。絶縁膜ＩＮＳ２は、素子分離領域ＥＩの上にも形成されている。そしてゲート配線ＧＥＩは、絶縁膜ＩＮＳ２の上に位置している。絶縁膜ＩＮＳ２上及びゲート配線ＧＥＩ上には、層間絶縁膜ＩＮＳＬ１が形成されている。層間絶縁膜ＩＮＳＬ１は、例えばＳｉＮ膜により形成されている。層間絶縁膜ＩＮＳＬ１は、素子形成領域の上には形成されていない。そして、ソース配線ＳＯＩ及びドレイン配線ＤＲＩは、層間絶縁膜ＩＮＳＬ１上に形成されている。

次に、半導体装置ＳＤの製造方法の一例を説明する。まず、基板ＳＵＢ２上に、バッファ層ＢＵＦ、チャネル層ＣＮＬ、及びバリア層ＢＡＲをこの順にエピタキシャル成長させる。なお、基板ＳＵＢ２にバッファ層ＢＵＦ及びチャネル層ＣＮＬを形成した基板を準備してもよい。次いで、バリア層ＢＡＲ及びチャネル層ＣＮＬに、素子分離領域ＥＩを形成する。

次いで、バリア層ＢＡＲ及び素子分離領域ＥＩ上に、絶縁膜ＩＮＳ２を、例えばＣＶＤ法を用いて形成する。次いで、絶縁膜ＩＮＳ２上にゲート電極ＧＥ、ゲート配線ＧＥＩ、及びゲートプレートＧＥＰとなる膜をスパッタリング法により形成する。次いで、この膜を選択的に除去する。これにより、ゲート電極ＧＥ、ゲート配線ＧＥＩ、及びゲートプレートＧＥＰが形成される。次いで、ゲート電極ＧＥ上および絶縁膜ＩＮＳ２上に、層間絶縁膜ＩＮＳＬ１をＣＶＤ法により形成する。

次いで、層間絶縁膜ＩＮＳＬ１上にマスクパターンを形成し、マスクパターンをマスクとして層間絶縁膜ＩＮＳＬ１をエッチングする。これにより、層間絶縁膜ＩＮＳＬ１のうち素子形成領域に位置する部分が除去される。その後、マスクパターンを除去する。

次いで、層間絶縁膜ＩＮＳＬ１上、及び素子形成領域内に位置するバリア層ＢＡＲ上に、ソース電極ＳＯＥ、ソース配線ＳＯＩ、ドレイン電極ＤＲＥ、及びドレイン配線ＤＲＩとなる金属膜を、例えばスパッタリング法により形成する。ついで、この金属膜を選択的に除去する。これにより、ソース電極ＳＯＥ、ソース配線ＳＯＩ、ドレイン電極ＤＲＥ、及びドレイン配線ＤＲＩが形成される。

その後、ボンディングワイヤＷＩＲ１をソース配線ＳＯＩに複数個所で接続し、またボンディングワイヤＷＩＲ２をドレイン配線ＤＲＩに複数個所で接続する。

次に、本実施形態の効果について説明する。本実施形態によれば、第１のソース配線ＳＯＩは、第１トランジスタユニットＴＲＵ１が有するソース電極ＳＯＥ及び第２トランジスタユニットＴＲＵ２が有するソース電極ＳＯＥに接続している。また、第１のドレイン配線ＤＲＩは、第２トランジスタユニットＴＲＵ２が有するドレイン電極ＤＲＥ及び第３トランジスタユニットＴＲＵ３が有するドレイン電極ＤＲＥに接続している。このため、隣り合うトランジスタユニットＴＲＵの間には、ドレイン配線ＤＲＩ及びソース配線ＳＯＩのいずれか一方のみを設ければよい。従って、隣り合うトランジスタユニットＴＲＵの間にドレイン配線ＤＲＩ及びソース配線ＳＯＩの双方を配置した場合と比較して、隣り合うドレイン配線ＤＲＩとソース配線ＳＯＩの間隔を空けなくて良い分、配線の幅を広くすることができる。従って、半導体装置ＳＤが有する寄生抵抗のうち、配線に起因した抵抗成分を低くすることができる。

また、ボンディングワイヤＷＩＲ１はソース配線ＳＯＩに複数個所で接続しており、ボンディングワイヤＷＩＲ２はドレイン配線ＤＲＩに複数個所で接続している。従って、ボンディングワイヤＷＩＲ１とソース配線ＳＯＩの接続抵抗、及びボンディングワイヤＷＩＲ２とドレイン配線ＤＲＩの接続抵抗は、いずれも小さくなる。さらに、ボンディングワイヤＷＩＲ１，ＷＩＲ２の単位長さあたりの抵抗は、半導体チップ内のソース配線やドレイン配線の抵抗よりもはるかに低いため、全体の配線抵抗成分も小さくなる。

特に本実施形態では、トランジスタＴＲのチャネルはチャネル層ＣＮＬに形成される。チャネル層ＣＮＬは化合物半導体層であり、シリコンと比較して低抵抗である。この場合、トランジスタＴＲの寄生抵抗を小さくしても、配線抵抗や接続抵抗が大きいままでは、化合物半導体層を用いた意味が小さくなってしまう。本実施形態では、配線に起因した抵抗成分を低くすることができるため、トランジスタＴＲのチャネル層に化合物半導体層を用いることの効果が大きくなる。

（第２の実施形態）
図１１は、第２の実施形態に係る半導体装置ＳＤの構成を示す平面図である。本実施形態に係る半導体装置ＳＤは、以下の点を除いて、第１の実施形態に係る半導体装置ＳＤと同様の構成である。

まず、半導体装置ＳＤは、ボンディングワイヤＷＩＲ１の代わりにボンディングリボンＬＢ１（第１ボンディングリボンＬＢ１１及び第４ボンディングリボンＬＢ１２）を有しており、ボンディングワイヤＷＩＲ２の代わりにボンディングリボンＬＢ２（第２ボンディングリボンＬＢ２１及び第３ボンディングリボンＬＢ２２）を有している。ボンディングリボンＬＢ１，ＬＢ２は、いずれもボンディングワイヤＷＩＲ１，ＷＩＲ２よりも幅広であり、単位長さあたりの抵抗が小さくなっている。ボンディングリボンＬＢ１，ＬＢ２の幅は、例えばボンディングリボンＬＢ１，ＬＢ２の厚さの１０倍以上である。

そして、ソース配線ＳＯＩのうちボンディングリボンＬＢ１が接続する部分の幅は、ソース配線ＳＯＩの他の部分の幅よりも広くなっている。同様に、ドレイン配線ＤＲＩのうちボンディングリボンＬＢ２が接続する部分の幅は、ドレイン配線ＤＲＩの他の部分の幅よりも広くなっている。なお、本図に示す例では、ソース配線ＳＯＩ及びドレイン配線ＤＲＩは、第１トランジスタユニットＴＲＵ１（又は第３トランジスタユニットＴＲＵ３）に向けて幅が広くなっているが、第２トランジスタユニットＴＲＵ２に向かう方向には広くなっていない。このため、第２トランジスタユニットＴＲＵ２の実効面積は狭くならない。

本実施形態によっても、第１の実施形態と同様の効果が得られる。また、ボンディングワイヤＷＩＲ１，ＷＩＲ２の代わりにボンディングリボンＬＢ１，ＬＢ２を用いているため、ドレイン配線ＤＲＩ及びソース配線ＳＯＩと外部端子の間の抵抗を小さくすることができる。また、各接続点の面積も広くなるため、ドレイン配線ＤＲＩとボンディングリボンＬＢ２の接続抵抗も小さくなり、かつソース配線ＳＯＩとボンディングリボンＬＢ１の接続抵抗も小さくなる。従って、トランジスタＴＲのチャネル層に化合物半導体層を用いることの効果がさらに大きくなる。

（第３の実施形態）
図１２は、第３の実施形態に係る半導体装置ＳＤの構成を示す平面図である。本実施形態に係る半導体装置ＳＤは、以下の点を除いて第１の実施形態に係る半導体装置ＳＤと同様の構成である。

まず、ボンディングワイヤＷＩＲ１及びボンディングワイヤＷＩＲ２は、いずれもソース配線ＳＯＩ及びドレイン配線ＤＲＩと交わる方向（例えば直交する方向）に延在している。そして、ボンディングワイヤＷＩＲ１は、いずれもすべてのソース配線ＳＯＩ（例えばソース配線ＳＯＩ１（第１配線）及びソース配線ＳＯＩ２（第４配線））に接続している。またボンディングワイヤＷＩＲ２は、いずれもすべてのドレイン配線ＤＲＩ（例えばドレイン配線ＤＲＩ１（第２配線）及びドレイン配線ＤＲＩ２（第３配線））に接続している。

そして、平面視において、ボンディングワイヤＷＩＲ１のうちソース配線ＳＯＩに接続していない側の端部は、辺ＳＩＤ１，ＳＩＤ２とは異なる辺ＳＩＤ３（本実施形態における第１辺）、すなわちソース配線ＳＯＩ及びドレイン配線ＤＲＩと平行な方向の辺から基板ＳＵＢの外部に延在している。また、ボンディングワイヤＷＩＲ２のうちドレイン配線ＤＲＩに接続していない側の端部は、辺ＳＩＤ３とは逆側の辺ＳＩＤ４（本実施形態における第２辺）から基板ＳＵＢの外部に延在している。

本実施形態によれば、一本のソース配線ＳＯＩに対して複数のボンディングワイヤＷＩＲ１が接続しており、また、一本のドレイン配線ＤＲＩに対して複数のボンディングワイヤＷＩＲ２が接続している。このため、ボンディングワイヤＷＩＲ１とソース配線ＳＯＩの接続抵抗、及びボンディングワイヤＷＩＲ２とドレイン配線ＤＲＩの接続抵抗は、いずれも小さくなる。従って、第１の実施形態と同様の効果が得られる。

なお、本実施形態において、図１３に示すように、ボンディングワイヤＷＩＲ１，ＷＩＲ２の代わりにボンディングリボンＬＢ１，ＬＢ２を用いてもよい。この場合、第２の実施形態と同様の効果が得られる。また、ソース配線ＳＯＩ及びドレイン配線ＤＲＩのうちボンディングリボンに接続する部分を幅広にする必要がない。従って、第２の実施形態と比較して、トランジスタユニットＴＲＵの実効面積を広くすることができる。

また、平面視において、ボンディングリボンＬＢ１とボンディングリボンＬＢ２は、互いに逆方向に延在している。従って、ボンディングリボンＬＢ１とボンディングリボンＬＢ２の間で絶縁破壊が生じるリスクを小さくすることができる。

（第４の実施形態）
図１４は、第４の実施形態に係る半導体装置ＳＤの構成を示す平面図であり、図１５は図１４に示した半導体装置ＳＤのＤ−Ｄ´断面図である。図１４は第１の実施形態における図１に対応しており、図１５は第１の実施形態における図１０に対応している。本実施形態に係る半導体装置ＳＤは、以下の点を除いて、第１または第２の実施形態に係る半導体装置ＳＤと同様の構成である。本図は、第１の実施形態と同様の場合を示している。

まず、半導体装置ＳＤは、複数のドレインパッド電極ＤＲＰ（第２上層導電パターン及び第３上層導体パターン）、複数のドレインコンタクトＤＲＣ（第２接続部材及び第３接続部材）、複数のソースパッド電極ＳＯＰ（第１上層導電パターン及び第４上層導体パターン）、及び複数のソースコンタクトＳＯＣ（第１接続部材及び第４接続部材）を備えている。

ソースパッド電極ＳＯＰ及びドレインパッド電極ＤＲＰは、いずれもドレイン配線ＤＲＩ及びソース配線ＳＯＩよりも上層に設けられており、ドレイン配線ＤＲＩ及びソース配線ＳＯＩよりも幅広である。そしてソースパッド電極ＳＯＰ及びドレインパッド電極ＤＲＰは、第２の方向（図中Ｘ方向）に延在している。

図１４に示すように、ソースパッド電極ＳＯＰの少なくとも一部はソース配線ＳＯＩと重なっており、ドレインパッド電極ＤＲＰの少なくとも一部はドレイン配線ＤＲＩと重なっている。そして、ソースパッド電極ＳＯＰとソース配線ＳＯＩとが重なっている領域には、複数のソースコンタクトＳＯＣが位置している。また、ドレインパッド電極ＤＲＰとドレイン配線ＤＲＩとが重なっている領域には、複数のドレインコンタクトＤＲＣが位置している。ソースコンタクトＳＯＣはソース配線ＳＯＩをソースパッド電極ＳＯＰに接続しており、ドレインコンタクトＤＲＣはドレイン配線ＤＲＩをドレインパッド電極ＤＲＰに接続している。ソースパッド電極ＳＯＰは、ソース配線ＳＯＩの見かけ上の抵抗を低くするために設けられており、ドレインパッド電極ＤＲＰはドレイン配線ＤＲＩの見かけ上の抵抗を低くするために設けられている。

図１５に示すように、ソース配線ＳＯＩ、ドレイン配線ＤＲＩ、及び層間絶縁膜ＩＮＳＬ１の上には、層間絶縁膜ＩＮＳＬ２が形成されている。層間絶縁膜ＩＮＳＬ２は、例えば酸化シリコン膜である。そして、ソースパッド電極ＳＯＰ及びドレインパッド電極ＤＲＰは、層間絶縁膜ＩＮＳＬ２の上に形成されており、ソースコンタクトＳＯＣ及びドレインコンタクトＤＲＣは、層間絶縁膜ＩＮＳＬ２の中に埋め込まれている。ソースコンタクトＳＯＣはソースパッド電極ＳＯＰと一体に形成されていても良い。同様に、ドレインコンタクトＤＲＣはドレインパッド電極ＤＲＰと一体に形成されていても良い。ソースパッド電極ＳＯＰ及びドレインパッド電極ＤＲＰは、例えばＡｌなどの金属によって形成されている。

また、図１４に示すように、平面視において、第１のドレイン配線ＤＲＩ１に接続しているドレインパッド電極ＤＲＰ（第１のドレインパッド電極ＤＲＰ１）の一部は、第１トランジスタユニットＴＲＵ１と重なっている。また、第１のソース配線ＳＯＩ１に接続しているソースパッド電極ＳＯＰ（第１のソースパッド電極ＳＯＰ１）の一部は、第１トランジスタユニットＴＲＵ１及び第２トランジスタユニットＴＲＵ２の少なくとも一方に重なっている。また、第２のドレイン配線ＤＲＩ２に接続している第２のドレインパッド電極ＤＲＰ２の一部は、第２トランジスタユニットＴＲＵ２及び第３トランジスタユニットＴＲＵ３の少なくとも一方に重なっている。さらに、第２のソース配線ＳＯＩ２に接続している第２のソースパッド電極ＳＯＰ２の一部は、第３のトランジスタユニットＴＲＵ１と重なっている。このようにすると、半導体装置ＳＤの平面形状を大きくしなくても、ドレインパッド電極ＤＲＰ及びソースパッド電極ＳＯＰの平面形状を大きくして、ソース電極ＳＯＥの見かけ上の抵抗およびドレイン電極ＤＲＥの見かけ上の抵抗をさらに小さくすることができる。

本図に示す例では、第１のソースパッド電極ＳＯＰの一部は第１トランジスタユニットＴＲＵ１に重なっており、第１のソースパッド電極ＳＯＰの他の一部は第２トランジスタユニットＴＲＵ２に重なっている。そして、第１のソースパッド電極ＳＯＰ１のうち第１トランジスタユニットＴＲＵ１に重なっている部分の幅と、第１のソースパッド電極ＳＯＰ１のうち第２トランジスタユニットＴＲＵ２に重なっている部分の幅はほぼ等しい。また、第２のドレインパッド電極ＤＲＰ２の一部は第２トランジスタユニットＴＲＵ２に重なっており、第２のドレインパッド電極ＤＲＰ２の他の一部は第３トランジスタユニットＴＲＵ３の少なくとも一方に重なっている。そして、第２のドレインパッド電極ＤＲＰ２のうち第２トランジスタユニットＴＲＵ２に重なっている部分の幅と、第２のドレインパッド電極ＤＲＰ２のうち第３トランジスタユニットＴＲＵ３に重なっている部分の幅はほぼ等しい。

ただし、第１のソースパッド電極ＳＯＰ１のうち第１トランジスタユニットＴＲＵ１に重なっている部分の幅と、第１のソースパッド電極ＳＯＰ１のうち第２トランジスタユニットＴＲＵ２に重なっている部分の幅は、互いに異なっていても良い。また、第２のドレインパッド電極ＤＲＰ２のうち第２トランジスタユニットＴＲＵ２に重なっている部分の幅と、第２のドレインパッド電極ＤＲＰ２のうち第３トランジスタユニットＴＲＵ３に重なっている部分の幅も、互いに異なっていても良い。

また、第１のドレインパッド電極ＤＲＰ１は第２トランジスタユニットＴＲＵ２のみに重なっていても良いし、第２のソースパッド電極ＳＯＰ２は第３トランジスタユニットＴＲＵ３のみに重なっていても良い。

また、図１５に示すように、ソースパッド電極ＳＯＰ及びドレインパッド電極ＤＲＰと同層には、ゲートパッド電極ＧＥＰが形成されている。ゲートパッド電極ＧＥＰ２は、層間絶縁膜ＩＮＳＬ２に埋め込まれたゲートコンタクトＧＥＣを介してゲートプレートＧＥＰに接続している。

そして、ボンディングリボンＬＢ１（またはボンディングワイヤＷＩＲ１）はソースパッド電極ＳＯＰに接続しており、ボンディングリボンＬＢ２（またはボンディングワイヤＷＩＲ２）はドレインパッド電極ＤＲＰに接続している。ソースパッド電極ＳＯＰに対するボンディングリボンＬＢ１（またはボンディングワイヤＷＩＲ１）の接続構造は、第１または第２の実施形態におけるソース配線ＳＯＩに対するボンディングワイヤＷＩＲ１の接続構造と同様である。また、ドレインパッド電極ＤＲＰに対するボンディングリボンＬＢ２（またはボンディングワイヤＷＩＲ２）の接続構造は、第１または第２の実施形態におけるドレイン配線ＤＲＩに対するボンディングワイヤＷＩＲ２の接続構造と同様である。

本実施形態によっても、第１または第２の実施形態と同様の効果が得られる。また、ソースパッド電極ＳＯＰ及びドレインパッド電極ＤＲＰが設けられているため、ソース電極ＳＯＥの見かけ上の抵抗及びドレイン電極ＤＲＥの見かけ上の抵抗を低くすることができる。

（第５の実施形態）
図１６は、第５の実施形態に係る半導体装置ＳＤの構成を示す図である。本実施形態に係る半導体装置ＳＤは、以下の点を除いて、第３の実施形態に係る半導体装置ＳＤと同様の構成である。

まず、半導体装置ＳＤは、第４の実施形態に示したドレインパッド電極ＤＲＰ及びソースパッド電極ＳＯＰを有している。そして、ボンディングリボンＬＢ１（またはボンディングワイヤＷＩＲ１）はソースパッド電極ＳＯＰに接続しており、ボンディングリボンＬＢ２（またはボンディングワイヤＷＩＲ２）はドレインパッド電極ＤＲＰに接続している。ソースパッド電極ＳＯＰに対するボンディングリボンＬＢ１（またはボンディングワイヤＷＩＲ１）の接続構造は、第３の実施形態におけるソース配線ＳＯＩに対するボンディングワイヤＷＩＲ１の接続構造と同様である。また、ドレインパッド電極ＤＲＰに対するボンディングリボンＬＢ２（またはボンディングワイヤＷＩＲ２）の接続構造は、第３の実施形態におけるドレイン配線ＤＲＩに対するボンディングワイヤＷＩＲ２の接続構造と同様である。

本実施形態によっても、第４の実施形態と同様の効果が得られる。

（第６の実施形態）
図１７は、第６の実施形態に係る電子機器ＥＤの構成を示す図である。電子機器ＥＤは、半導体装置ＳＤを有している。半導体装置ＳＤの構成は、第１〜第５の実施形態のいずれかに示した通りである。

そして、半導体装置ＳＤは、保持部材ＨＬＤの上に実装されている。保持部材ＨＬＤは、例えば半導体パッケージのリードフレームであり、ゲート端子ＧＥＴ、ソース端子ＳＯＴ、及びドレイン端子ＤＲＴを有している。ゲート端子ＧＥＴは、ボンディングワイヤＷＩＲ３（またはボンディングリボン）を介してゲートパッド電極ＧＥＰ２に接続している。そして、ソース端子ＳＯＴは、ボンディングワイヤＷＩＲ１（またはボンディングリボンＬＢ１）を介してソースパッド電極ＳＯＰに接続しており、ドレイン端子ＤＲＴは、ボンディングワイヤＷＩＲ２（またはボンディングリボンＬＢ２）を介してドレインパッド電極ＤＲＰに接続している。本図に示す例において、ソース端子ＳＯＴ、ドレイン端子ＤＲＴ、及びゲート端子ＧＥＴは、半導体装置ＳＤを基準にしたときに同一の方向に位置している。なお、半導体装置ＳＤはダイパッドＤＰの上に搭載されている。

ただし、図１８に示すように、ソース端子ＳＯＴ及びドレイン端子ＤＲＴは、半導体装置ＳＤを基準に互いに逆側に位置していてもよい。この場合、ゲート端子ＧＥＴは、相対的に電位が低いソース端子ＳＯＴと同じ側に位置するのが好ましい。このようにすると、ゲート端子ＧＥＴと他の端子の間で絶縁破壊が生じることを抑制できる。

本実施形態によっても、第１〜第５の実施形態のいずれかと同様の効果が得られる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

ＢＡＲ バリア層
ＬＢ１ ボンディングリボン
ＬＢ２ ボンディングリボン
ＢＵＦ バッファ層
ＣＮＬ チャネル層
ＤＰ ダイパッド
ＤＲＣ ドレインコンタクト
ＤＲＥ ドレイン電極
ＤＲＩ ドレイン配線
ＤＲＰ ドレインパッド電極
ＤＲＴ ドレイン端子
ＥＤ 電子機器
ＥＩ 素子分離領域
ＧＥ ゲート電極
ＧＥＣ ゲートコンタクト
ＧＥＩ ゲート配線
ＧＥＰ ゲートプレート
ＧＥＰ２ ゲートパッド電極
ＧＥＴ ゲート端子
ＧＩＮＳ ゲート絶縁膜
ＧＳＬ 化合物半導体層
ＨＬＤ 保持部材
ＩＮＳＬ１ 層間絶縁膜
ＩＮＳＬ２ 層間絶縁膜
ＳＤ 半導体装置
ＳＥＭ 第１導電型層
ＳＯＣ ソースコンタクト
ＳＯＥ ソース電極
ＳＯＩ ソース配線
ＳＯＰ ソースパッド電極
ＳＯＴ ソース端子
ＳＵＢ 基板
ＳＵＢ２ 基板
ＴＲ トランジスタ
ＴＲＵ トランジスタユニット
ＷＩＲ１ ボンディングワイヤ
ＷＩＲ２ ボンディングワイヤ

Claims (6)

1. 複数の半導体層を含む基板と、
   前記基板の外側に配置された第１リードおよび第２リードと、
   前記基板に形成され、第１の方向にこの順に並んで配置されている第１トランジスタユニット、第２トランジスタユニット、及び第３トランジスタユニットを備え、
   前記第１トランジスタユニット、前記第２トランジスタユニット、及び前記第３トランジスタユニットは、いずれも、ゲート電極が第１の方向に延在している複数のトランジスタを有しており、
   さらに、
   前記第１トランジスタユニットと前記第２トランジスタユニットの間を前記第１の方向と交わる第２の方向に延在しており、前記第１トランジスタユニットの前記複数のトランジスタのソース電極、及び前記第２トランジスタユニットの前記複数のトランジスタのソース電極に接続している第１配線と、
   前記第１トランジスタユニットを介して前記第１配線とは逆側に位置しており、前記第２の方向に延在しており、前記第１トランジスタユニットの前記複数のトランジスタのドレイン電極に接続している第２配線と、
   前記第２トランジスタユニットと前記第３トランジスタユニットの間を前記第２の方向に延在しており、前記第２トランジスタユニットの前記複数のトランジスタのドレイン電極、及び前記第３トランジスタユニットの前記複数のトランジスタのドレイン電極に接続している第３配線と、
   前記第３トランジスタユニットを介して前記第３配線とは逆側に位置しており、前記第２の方向に延在しており、前記第３トランジスタユニットの前記複数のトランジスタのソース電極に接続している第４配線と、
   前記第１配線に、前記第２の方向に並ぶ複数個所で接続する第１ボンディング部材と、
   前記第２配線に、前記第２の方向に並ぶ複数個所で接続する第２ボンディング部材と、
   前記第３配線に、前記第２の方向に並ぶ複数個所で接続する第３ボンディング部材と、
   前記第４配線に、前記第２の方向に並ぶ複数個所で接続する第４ボンディング部材と、
   を備え、
   平面視において、
   前記第１ボンディング部材は前記基板の第１辺から前記基板の外部に延在しており、かつ、前記第１リードに接続され、
   前記第２ボンディング部材は前記基板の前記第１辺に対向する第２辺から前記基板の外部に延在しており、かつ、前記第２リードに接続され、
   前記第３ボンディング部材は前記基板の前記第１辺から前記基板の外部に延在しており、かつ、前記第２リードに接続され、
   前記第４ボンディング部材は前記基板の前記第２辺から前記基板の外部に延在しており、かつ、前記第１リードに接続されている、半導体装置。
2. 請求項１に記載の半導体装置において、
   前記第１リードと、前記第２リードは、平面視で、前記第２の方向において、反対側に配置されている、半導体装置。
3. 請求項１に記載の半導体装置において、
   前記第１配線と前記第２配線は、同一層で形成されている、半導体装置。
4. 請求項１に記載の半導体装置において、
   前記第１ボンディング部材、前記第２ボンディング部材、前記第３ボンディング部材、及び前記第４ボンディング部材はボンディングワイヤである半導体装置。
5. 請求項１に記載の半導体装置において、
   前記基板は矩形であり、
   平面視において、
   前記第１ボンディング部材及び前記第４ボンディング部材は、前記基板の第１辺から前記基板の外部に延在しており、
   前記第２ボンディング部材及び前記第３ボンディング部材は、前記基板の前記第１辺に対向する第２辺から前記基板の外部に延在している半導体装置。
6. 請求項１に記載の半導体装置において、
   前記第１ボンディング部材、前記第２ボンディング部材、前記第３ボンディング部材、及び前記第４ボンディング部材のそれぞれは、接続箇所の数をｎとして、当該ボンディング部材が接続している配線の長さをＬとした場合、
   前記接続箇所の間隔は、Ｌ／ｎであり、
   最も前記配線の端部に近い接続箇所と、前記配線の前記端部との間隔はＬ／（２ｎ）である半導体装置。

Images