JP2010278333A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】低コストかつ低抵抗の半導体装置およびその製造方法を提供すること。
【解決手段】基板と、前記基板上に形成された半導体層と、前記半導体層上に形成され、該半導体層の表面方向における幅が該半導体層の表面と垂直方向における高さ以上である櫛歯状の電極と、を備える。また、基板上に半導体層を形成する半導体層形成工程と、前記半導体層上に、前記半導体層の表面方向における幅が該半導体層の表面と垂直方向における高さ以上である櫛歯状の電極を形成する電極形成工程と、を含む。
【選択図】図1
【解決手段】基板と、前記基板上に形成された半導体層と、前記半導体層上に形成され、該半導体層の表面方向における幅が該半導体層の表面と垂直方向における高さ以上である櫛歯状の電極と、を備える。また、基板上に半導体層を形成する半導体層形成工程と、前記半導体層上に、前記半導体層の表面方向における幅が該半導体層の表面と垂直方向における高さ以上である櫛歯状の電極を形成する電極形成工程と、を含む。
【選択図】図1
Description
本発明は、半導体装置およびその製造方法に関するものである。
化学式AlxInyGa1-x-yAsuPvN1-u-v(ただし、0≦x≦1、0≦y≦1、x+y≦1、0≦u≦1、0≦v≦1、u+v<1)で表されるIII族窒化物系化合物半導体、たとえばGaN系の材料を用いた半導体装置は、GaAs系の材料に比べてそのバンドギャップエネルギーが大きく、しかも耐熱温度が高く高温動作に優れており、近年盛んに研究されている。
また、一般的に、GaN系の半導体装置において、基板としてSi等の異種基板を用いた電界効果トランジスタやショットキーバリアダイオードなどは、電極が半導体層上に配置された横型装置である(たとえば、特許文献1参照)。
半導体装置を実用化する際には、低コスト化のために、半導体装置のチップ面積をなるべく小さくして小型化し、半導体材料のコストを低減することが好ましい。しかしながら、半導体装置を小型化するのにともなって、その電極の幅を狭くすると、電極の電気抵抗が高くなり、高抵抗の半導体装置になってしまうという問題があった。
本発明は、上記に鑑みてなされたものであって、低コストかつ低抵抗の半導体装置およびその製造方法を提供することを目的とする。
上述した課題を解決し、目的を達成するために、本発明に係る半導体装置は、基板と、前記基板上に形成された半導体層と、前記半導体層上に形成され、該半導体層の表面方向における幅が該半導体層の表面と垂直方向における高さ以上である櫛歯状の電極と、を備えることを特徴とする。
また、本発明に係る半導体装置は、上記の発明において、前記電極の幅は、1μm以上20μm以下であることを特徴とする。
また、本発明に係る半導体装置は、上記の発明において、前記電極の高さは、前記幅よりも大きいことを特徴とする。
また、本発明に係る半導体装置は、上記の発明において、前記電極は、電極材料として、Cu、Au、Ag、Ti、Al、W、Ni、Moおよびこれらの合金の少なくともいずれか一つを含むことを特徴とする。
また、本発明に係る半導体装置は、上記の発明において、前記電極の一部または全部が、電極材料のナノ粒子を含む塗布剤を塗布し、該塗布剤を焼成して形成したものであることを特徴とする。
また、本発明に係る半導体装置は、上記の発明において、電界効果トランジスタであることを特徴とする。
また、本発明に係る半導体装置は、上記の発明において、ショットキーバリアダイオードであることを特徴とする。
また、本発明に係る半導体装置の製造方法は、基板上に半導体層を形成する半導体層形成工程と、前記半導体層上に、前記半導体層の表面方向における幅が該半導体層の表面と垂直方向における高さ以上である櫛歯状の電極を形成する電極形成工程と、を含むことを特徴とする。
また、本発明に係る半導体装置の製造方法は、上記の発明において、前記電極形成工程は、電極材料のナノ粒子を含む塗布剤を塗布する塗布工程と、前記塗付した塗布剤を焼成する焼成工程とを含むことを特徴とする。
また、本発明に係る半導体装置の製造方法は、上記の発明において、前記塗付工程において、インクジェット法を用いて前記塗付剤を塗布することを特徴とする。
本発明によれば、電極の電気抵抗値を低く維持したままに電極幅を狭くでき、小型化できるので、低コストかつ低抵抗の半導体装置を実現できるという効果を奏する。
以下に、図面を参照して本発明に係る半導体装置およびその製造方法の実施の形態を詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。また、各図面は模式的なものであり、各層の厚みと幅との関係、各層の比率などは、現実と異なるように表示されている部分も存在することに留意する必要がある。図面の相互間においても、互いの寸法の関係や比率が異なる部分が含まれている。
(実施の形態1)
図1は、本発明の実施の形態1に係る半導体装置1000の模式的な平面図である。この半導体装置1000は、複数の単位素子を含んで構成されている。図2は、図1に示す半導体装置1000の単位素子100を矢印Aの方向から見た断面斜視図である。
図1は、本発明の実施の形態1に係る半導体装置1000の模式的な平面図である。この半導体装置1000は、複数の単位素子を含んで構成されている。図2は、図1に示す半導体装置1000の単位素子100を矢印Aの方向から見た断面斜視図である。
この単位素子100は、Siからなる基板1と、AlN層とGaN層とを交互に積層して形成したバッファ層2と、アンドープのGaNからなる電子走行層3と、AlGaNからなる電子供給層4と、電子供給層4上に形成されたソース電極5、ドレイン電極6、ゲート電極7を備えている。すなわち、この単位素子100は、AlGaN/GaNのヘテロ構造を有する電界効果トランジスタ(HFET)であり、電子走行層3に発生する2次元電子ガスをキャリアとして動作する。
また、ソース電極5、ドレイン電極6、ゲート電極7は、電子供給層4と接触する接触部5b〜7bと、接触部5b〜7b上に積層した積層部5c〜7cを、それぞれ有している。接触部5b、6bは、電子供給層4とオーミック接触させるためにTi/AlSi/Mo構造を有している。また、接触部7bは、電子供給層4とショットキー接触させるためにNi/Au構造を有している。また、積層部5c〜7cはいずれもCuからなる。
また、ソース電極5、ドレイン電極6はそれぞれ、外部と電気的に接続する共通のボンディングパッド5a、6aから櫛歯状に電極が延伸した構造を有しており、各櫛歯電極は単位素子100を含めた各単位素子に電極を提供している。ゲート電極7は、図示しないボンディングパッドにつながる連結電極7aからループ状に電極が延伸した構造を有しており、各ループ電極は単位素子100を含めた各単位素子に電極を提供している。このため、ソース電極5、ドレイン電極6、ゲート電極7には、ボンディングパッド5a、6a、連結電極7aから図2における紙面奥行き方向に手前側または奥側に向かって電流が流れることとなる。以下、この方向を電極の長さ方向という。
ここで、この半導体装置1000においては、装置の小型化のために、ソース電極5、ドレイン電極6は、その電子供給層4の表面方向における幅が狭くなっているが、これとともに、ソース電極5、ドレイン電極6の電子供給層4の表面と垂直方向における高さは、その幅以上の大きさになっている。その結果、ソース電極5、ドレイン電極6は、その幅を狭くしたにもかかわらず、電極の電気抵抗が低く維持される。
以下、具体的に説明する。たとえば、横型装置である半導体装置1000のソース−ドレイン間の電気抵抗値Rtotalは、以下の式(1)で表される。
Rtotal=Rs+2Rc+2Rm ・・・ (1)
Rtotal=Rs+2Rc+2Rm ・・・ (1)
ただし、Rsは、半導体部分(電子走行層3、電子供給層4)の電気抵抗値であり、Rcは、半導体層である電子供給層4と電極(ソース電極5またはドレイン電極6)との接触抵抗値であり、Rmは、電極(ソース電極5またはドレイン電極6)の電気抵抗値である。
したがって、装置の小型化のために、Rcが大きくならない範囲で、できるだけソース電極5の幅を狭くするとよい。しかし、ソース電極5の高さがそのままの場合は、ソース電極5の長さ方向と垂直の断面の断面積が小さくなるのでRmが大きくなり、Rtotalも大きくなる。
これに対して、この半導体装置1000では、ソース電極5の幅を狭くするとともに、高さを高く、具体的には幅以上に大きくし、ソース電極5の断面積が小さくならないようにすることによってその電気抵抗値Rmを低く維持している。また、ドレイン電極6についても、幅を狭くするとともに、高さを幅以上に大きくしている。その結果、ソース−ドレイン間の電気抵抗値Rtotalは低く維持される。その結果、半導体装置1000は、全体的に低抵抗の半導体装置となる。一方、これとともに、ソース電極5、ドレイン電極6の幅を狭くしたことにより、半導体装置1000の幅も狭くできるので、小型となり、半導体材料等の材料コストが削減されるので低コストとなる。
なお、ゲート電極7については、その幅が半導体装置1000の諸特性に影響を与えるために、所定の幅とし、小型化のために幅を狭くしてはいない。しかしながら、ゲート電極7の高さを高くしているため、半導体装置1000のゲート抵抗が低減するので、スイッチング特性が向上することとなる。
また、この半導体装置1000では、ソース電極5、ドレイン電極6、ゲート電極7のそれぞれの構造を、電子供給層4との接触状態を所望のオーミック接触またはショットキー接触とする積層構造を有する接触部5b〜7bと、Cu単一の材質からなる積層部5c〜7cとの2層構造にしている。その結果、ソース電極5、ドレイン電極6、ゲート電極7のそれぞれについて、電子供給層4との所望の接触状態を確保しつつ、電極の高さを容易に高く形成することができる。
また、ソース電極5、ドレイン電極6の幅と高さとを例示すると、いずれの電極についても、幅は1μm以上20μmであり、高さは幅以上の大きさでありかつ1000μm以下である。また、高さが幅より大きければ、電極の電気抵抗値を低く維持しつつ幅を狭める効果が顕著であり、より好ましい。また高さが1000μm以下であれば、素子最表面のパッシベーション膜形成時の電極側面のカバレッジ(被覆性)がよく、パッケージ工程でのモールド樹脂中に気泡が入りにくいなどの点で、好ましい。
また、電極の幅を狭くしすぎると、半導体層と電極との接触抵抗値Rcも高くなるが、1μm以上の幅があれば、接触抵抗値に影響は出ない。
また、この半導体装置1000のように電極の幅を狭くするとともに高さを幅以上に大きくすることによって、電極内の電流密度の増大も抑制される。その結果、電極内でのエレクトロマイグレーションの発生による電極の劣化も抑制されるので、長期的な信頼性も維持される。
以上説明したように、本実施の形態1に係る半導体装置1000は、低コストかつ低抵抗であり、長期信頼性も維持された半導体装置となる。
(製造方法)
つぎに、この半導体装置1000の製造方法の一例について説明する。はじめに、MOCVD(Metal organic chemical vapor deposition)装置等の結晶成長装置を用いて、基板1上に、バッファ層2、電子走行層3、電子供給層4を順次成長する。なお、各半導体層の厚さについては、たとえば、バッファ層2についてはAlN層を20nm、GaN層を300nmとしてそれぞれ12層ずつ成長し、電子走行層3、電子供給層4についてはそれぞれ700nm、20nmとする。
つぎに、この半導体装置1000の製造方法の一例について説明する。はじめに、MOCVD(Metal organic chemical vapor deposition)装置等の結晶成長装置を用いて、基板1上に、バッファ層2、電子走行層3、電子供給層4を順次成長する。なお、各半導体層の厚さについては、たとえば、バッファ層2についてはAlN層を20nm、GaN層を300nmとしてそれぞれ12層ずつ成長し、電子走行層3、電子供給層4についてはそれぞれ700nm、20nmとする。
つぎに、電子供給層4上に、例えばプラズマCVD(Chemical Vapor Deposition)により、SiO2膜を形成する。SiO2膜の厚さは300nm程度である。次に、パターニングを行って、ゲート電極7を形成すべき箇所のSiO2膜をマスクして、ソース電極5とドレイン電極6を形成すべき箇所を開口して電子供給層4の表面を露出させ、そこに、Ti、AlとSiの合金膜、Moを順次蒸着してソース電極5の接触部5bとドレイン電極6の接触部6bとを形成する。その後、900℃で1分の熱処理をおこなう。Ti層の厚さは0.025μm、AlとSiの合金層の厚さは0.10μmであり、Al:Siの組成比は0.88:0.12である。次いで、逆に、接触部5b、6bの上をマスクし、ゲートとなる部分に開口部を設けたSiO2マスクを形成し、Ni、Auを順次蒸着してゲート電極7の接触部7bを形成する。
さらに、接触部5b〜7b上に開口部を設けた不図示の層間絶縁膜を形成し、接触部5b〜7b上に、それぞれ積層部5c〜7cを形成する。図3は、図1に示す半導体装置1000の各電極の積層部5c〜7cの形成方法の一例を説明する説明図である。この製造方法では、たとえば特許文献2に開示されるインクジェット法を用いて各電極を形成する。すなわち、ガラス製キャピラリ等からなるノズルに、一次粒径がナノメートルオーダーの銅の微粒子(ナノ粒子)を分散させた塗布剤を充填する。そして、この塗布剤に所定の電圧を印加して帯電させ、ノズルから塗布剤の液滴をピコリットル程度の量で吐出させて、各接触部5b〜7bに、塗布層5ca〜7caを塗布する塗布工程を行う。その後、たとえば窒素ガス等の不活性ガス雰囲気中で300℃、60分の焼成工程により塗布層5ca〜7caを焼結する。その後、さらに、塗布層5cb〜7cbの塗布工程および焼成工程、塗布層5cc〜7ccの塗布工程および焼成工程を繰り返し行い、積層部5c〜7cを形成する。このようにして、所望の高さを有するソース電極5、ドレイン電極6、ゲート電極7を形成し、半導体装置1000が完成する。なお、塗布工程と焼成工程との組み合わせは、所望の高さに応じて適宜の回数だけ行なえばよい。
上述の塗布剤としては、たとえば独立分散型の銅ナノメタルインクを用いることができる。また、塗布剤を塗布し、焼成により緻密な焼結体を形成すること等を考慮すると、塗布剤に分散させる銅のナノ粒子の一次粒子の平均粒径は、1〜150nmであることが好ましく、ナノ微粒子の製造性を考慮すると、1〜100nmであることが好ましい。
また、銅は酸化しやすく、室温でも空気中の酸素と容易に反応して表面に酸化被膜を形成してしまうことが知られている。特に、表面積比率の高い微粒子状の銅の場合には、空気中であっても微粒子のほぼ全体が酸化銅になってしまう。したがって、形成する電極の導電性を高めるために酸化銅の微粒子を還元することが好ましい。この還元の方法としては、たとえば特許文献3に記載のように、塗布剤にカーボン材料を混合させ、焼結工程において酸化性雰囲気中で一次焼結を行う等の方法があるが、その方法は特に限定されない。
上述したインクジェット法によれば、電極を短時間かつ高いパターン精度で高く形成できるので好ましい。また、高価なステッパ、フォトマスク、スパッタ装置等を用いずに電極を高く形成できるので、低コストでの製造が可能となる。
ただし、半導体装置1000の各電極の形成方法については、上述した方法に限られない。たとえば、インクジェット法によって電子供給層4に直接、ソース電極5、ドレイン電極6、ゲート電極7を形成してもよい。さらには、電極形成方法は、インクジェット法を用いる方法に限られない。たとえば、層間絶縁膜上に厚い銅めっき膜を蒸着し、フォトリソグラフィ技術と高温ドライエッチングを用いて銅をパターニングしてソース電極5、ドレイン電極6、ゲート電極7を形成してもよい。なお、この場合は、銅膜が厚いため、ドライエッチングが終了するまでにマスクとなるレジスト材がエッチングされて、マスクのパターンの形状が変化してしまうおそれがある。したがって、電子供給層4とレジスト材の間に、レジスト材よりもエッチング速度が遅い絶縁膜を形成し、マスクを2層構造として、その形状変化を防止することが好ましい。なお、上記のドライエッチングの代わりにウェットエッチングを使用すると、銅膜が厚いため、サイドエッチにより電極の上側が幅狭になるようにその側壁が傾斜し、さらにはレジスト材が剥がれてしまうおそれがある。また、パターニング後に部分めっきする方法を用いる場合は、レジスト材を厚く形成しなければならない。そのため、フォトマスクを用いてレジスト材をパターニングする際に、光の回折の影響等でパターン精度が低下し、その結果電極のパターン精度が低下するおそれがあるので、この点にも留意して、パターンの形成を行なう必要がある。
なお、上記実施の形態1では、各電極を接触部と積層部との2層構造としているが、本発明の電極はこのような構造のものに限られず、たとえば電極全体が、その直下の層と所望の接触状態を確保できるような構造を有していてもよい。
(実施の形態2)
つぎに、本発明の実施の形態2について説明する。本実施の形態2に係る半導体装置は、双方向スイッチとして用いることができるFETである。本実施の形態2に係る半導体装置は、複数の単位素子を含んで構成されている。
つぎに、本発明の実施の形態2について説明する。本実施の形態2に係る半導体装置は、双方向スイッチとして用いることができるFETである。本実施の形態2に係る半導体装置は、複数の単位素子を含んで構成されている。
図4は、実施の形態2に係る半導体装置の単位素子200の模式的な断面図である。この単位素子200は、基板8と、バッファ層9と、p−GaNからなるチャネル層10とを備えている。チャネル層10は、ソース領域、ドレイン領域に形成されたn+−GaNからなるコンタクト領域11、12と、コンタクト領域11、12のそれぞれに隣接して形成されたn−−GaNからなるリサーフ領域13、14を有している。また、この単位素子200は、さらにコンタクト領域11上に形成されたソース/ドレイン電極16と、コンタクト領域12上に形成されたドレイン/ソース電極17と、SiO2からなるゲート絶縁膜15を介してゲート領域に形成されたゲート電極18とを備えている。すなわち、この単位素子200は、MOS構造のFETである。
また、ソース/ドレイン電極16、ドレイン/ソース電極17、ゲート電極18は、それらの直下に位置する層と接触する接触部16b〜18bと、接触部16b〜18b上に積層した積層部16c〜18cを、それぞれ有している。接触部16b、17bは、Ti/AlSi/Mo構造を有している。また、接触部18bは、りん(P)を添加したポリシリコンからなる。また、積層部16c〜18cはいずれもCuからなる。
また、ソース/ドレイン電極16、ドレイン/ソース電極17、ゲート電極18は、半導体装置1000の場合と同様に、それぞれ、外部と電気的に接続する共通の部分から延伸した櫛歯電極である。このため、ソース/ドレイン電極16、ドレイン/ソース電極17、ゲート電極18には、図4における紙面奥行き方向(長さ方向)に電流が流れることとなる。
本実施の形態2に係る半導体装置においても、半導体装置1000の場合と同様に、ソース/ドレイン電極16、ドレイン/ソース電極17の幅を狭くするとともに、これらの高さを幅以上に大きくしているので、低コストかつ低抵抗の半導体装置となる。また、本実施の形態2に係る半導体装置は、電流の流れる向きに応じて、ソース/ドレイン電極16をソース電極またはドレイン電極として使用することで、1素子で双方向スイッチを実現できる。また、本実施の形態2に係る半導体装置は、半導体材料としてオン抵抗が低い低損失のGaNを用いているため、半導体材料としてたとえばSiを用いた場合と比べて装置の損失を大幅に低減できる。また、本実施の形態2に係る半導体装置は、リサーフ領域13、14を有しているため、より耐圧が高い装置となる。
なお、本実施の形態2に係る半導体装置は、たとえば以下のように製造できる。はじめに、結晶成長装置を用いて、基板8上に、バッファ層9、チャネル層10を順次成長する。なお、チャネル層10は、たとえばMg、Zn等のp型ドーパントを添加して厚さ500nmだけ成長する。つぎに、イオン注入法を用いて、チャネル層10の所定の領域に、n型ドーパントであるSiイオンを所定の加速電圧、ドーズ量で注入し、その後活性化アニール処理を行って、コンタクト領域11、12およびリサーフ領域13、14を形成する。その後、ゲート絶縁膜15をたとえば厚さ60nmで形成し、半導体装置1000の場合と同様の方法を用いてソース/ドレイン電極16、ドレイン/ソース電極17、ゲート電極18を形成し、本実施の形態2に係る半導体装置が完成する。
(実施の形態3)
つぎに、本発明の実施の形態3について説明する。本実施の形態3に係る半導体装置は、実施の形態2と同様に双方向スイッチとして用いることができるものであるが、ゲート電極を2つ備えている点で実施の形態2とは異なる。
つぎに、本発明の実施の形態3について説明する。本実施の形態3に係る半導体装置は、実施の形態2と同様に双方向スイッチとして用いることができるものであるが、ゲート電極を2つ備えている点で実施の形態2とは異なる。
本実施の形態3に係る半導体装置は、複数の単位素子を含んで構成されている。図5は、本実施の形態3に係る半導体装置の単位素子300の模式的な断面図である。この単位素子300は、基板19と、バッファ層20と、p−GaNからなるチャネル層21を備えている。チャネル層21は、ソース領域、ドレイン領域に形成されたn+−GaNからなるコンタクト領域22、23と、コンタクト領域22、23の間に形成されたリサーフ領域24とを有している。また、この単位素子300は、さらにコンタクト領域22上に形成されたソース/ドレイン電極27と、コンタクト領域23上に形成されたドレイン/ソース電極28と、SiO2からなるゲート絶縁膜25、26を介してゲート領域に形成されたゲート電極29a、29bとを備えている。
また、ソース/ドレイン電極27、ドレイン/ソース電極28、ゲート電極29a、29bは、それらの直下に位置する層と接触する接触部27b、28b、29ab、29bbと、接触部27b〜29bb上に積層した積層部27c、28c、29ac、29bcを、それぞれ有している。接触部27b、28bは、Ti/AlSi/Mo構造を有している。また、接触部29ab、29bbは、りんを添加したポリシリコンからなる。また、積層部27c〜29bcはいずれもCuからなる。
また、ソース/ドレイン電極27、ドレイン/ソース電極28、ゲート電極29a、29bは、半導体装置1000の場合と同様に、それぞれ、外部と電気的に接続する共通の部分から延伸した櫛歯電極である。このため、ソース/ドレイン電極27、ドレイン/ソース電極28、ゲート電極29a、29bには、図5における紙面奥行き方向(長さ方向)に電流が流れることとなる。
本実施の形態3に係る半導体装置は、実施の形態2に係る半導体装置と同様に、ソース/ドレイン電極27、ドレイン/ソース電極28の幅を狭くするとともに、これらの高さを幅以上に大きくしているので、低コストかつ低抵抗の半導体装置となる。また、本実施の形態3に係る半導体装置は、実施の形態2と同様に、1素子で双方向スイッチを実現できる。さらに、本実施の形態3に係る半導体装置は、ゲート電極を2つ備えており、ゲート電極29aはソース/ドレイン電極27のより近くに配置しており、ゲート電極29bはドレイン/ソース電極28のより近くに配置している。そして、或る電流の向きに対してソース/ドレイン電極27とゲート電極29aとの組み合わせをソース−ゲート電極として用い、逆の向きに対してドレイン/ソース電極28とゲート電極29bとの組み合わせをソース−ゲート電極として用いることができる。これによって、ゲート電極が1つの場合よりも、いずれの向きの電流に対してもソース−ゲート間の距離を小さくできるので、いずれの向きの電流に対してもオン抵抗がより低くなる。
(実施の形態4)
つぎに、本発明の実施の形態4について説明する。本実施の形態4に係る半導体装置は、実施の形態3と同様にゲート電極を2つ備え、双方向スイッチとして用いることができるものであるが、2つのゲートの構造が異なるものである。
つぎに、本発明の実施の形態4について説明する。本実施の形態4に係る半導体装置は、実施の形態3と同様にゲート電極を2つ備え、双方向スイッチとして用いることができるものであるが、2つのゲートの構造が異なるものである。
本実施の形態4に係る半導体装置は、複数の単位素子を含んで構成されている。図6は、本実施の形態4に係る半導体装置の単位素子400の模式的な断面図である。この単位素子400は、基板30と、バッファ層31と、p−GaNからなるチャネル層32と、アンドープのGaNからなる電子走行層33と、AlGaNからなる電子供給層34とを備えている。また、電子供給層34の表面からチャネル層32に到る深さまで幅が1μmで深さが50nmのリセス部35が形成されている。また、電子供給層34の表面からリセス部35の内部にわたってゲート絶縁膜36が形成されている。また、この単位素子400は、さらに電子供給層34上のリセス部35近傍に形成されたソース/ドレイン電極37と、電子供給層34上のソース/ドレイン電極37とは反対側に形成されたドレイン/ソース電極38と、ゲート絶縁膜36上に形成されたゲート電極39aと、電子供給層34上のドレイン/ソース電極38近傍に形成されたゲート電極39bとを備えている。なお、符号Gは、電子走行層33と電子供給層34とのヘテロ構造により、電子走行層33に発生する2次元電子ガスを示している。
また、ソース/ドレイン電極37、ドレイン/ソース電極38、ゲート電極39bは、それらの直下に位置する層と接触する接触部37b、38b、39bbと、接触部37b〜39bb上に積層した積層部37c、38c、39bcを、それぞれ有している。接触部37b、38bは、Ti/AlSi/Mo構造を有している。また、接触部39bbは、りんを添加したポリシリコンからなる。また、積層部37c〜39bcはいずれもCuからなる。また、ゲート電極39aについては、りんを添加したポリシリコンからなる。なお、ゲート電極39aをゲート電極39bと同様に2層構造としてもよい。
また、ソース/ドレイン電極37、ドレイン/ソース電極38、ゲート電極39a、39bは、半導体装置1000の場合と同様に、それぞれ、外部と電気的に接続する共通の部分から延伸した櫛歯電極である。このため、ソース/ドレイン電極37、ドレイン/ソース電極38、ゲート電極39a、39bには、図6における紙面奥行き方向(長さ方向)に電流が流れることとなる。
本実施の形態4に係る半導体装置は、実施の形態3に係る半導体装置と同様に、ソース/ドレイン電極37、ドレイン/ソース電極38の幅を狭くするとともに、これらの高さを幅以上に大きくしているので、低コストかつ低抵抗の半導体装置となる。また、本実施の形態4に係る半導体装置は、実施の形態3と同様に、1素子で双方向スイッチを実現でき、さらに、ソース/ドレイン電極37とゲート電極39aとの組み合わせと、ドレイン/ソース電極38とゲート電極39bとの組み合わせとのいずれかをソース−ゲート電極として用いることによって、オン抵抗がより低くなる。さらに、本実施の形態4に係る半導体装置は、ゲート電極39aを用いた場合はリセス部35の存在によりノーマリオフ特性を有し、ゲート電極39bを用いた場合はノーマリオン特性を有するスイッチ装置となるので、電流の向きによって異なる特性を有する双方向スイッチを実現できる。
(実施の形態5)
つぎに、本発明の実施の形態5について説明する。本実施の形態5に係る半導体装置は、ショットキーバリアダイオードである。
つぎに、本発明の実施の形態5について説明する。本実施の形態5に係る半導体装置は、ショットキーバリアダイオードである。
本実施の形態5に係る半導体装置は、複数の単位素子を含んで構成されている。図7は、本実施の形態5に係る半導体装置の単位素子500の模式的な断面図である。この単位素子500は、基板40と、バッファ層41と、アンドープのGaNからなる電子走行層42と、AlGaNからなる電子供給層43と、電子供給層43上に形成された、オーミック電極44と、ショットキー電極45とを備えている。すなわち、この単位素子500は、ショットキーバリアダイオードである。
また、オーミック電極44、ショットキー電極45は、電子供給層43と接触する接触部44b、45bと、接触部44b、45b上に積層した積層部44c、45cを、それぞれ有している。接触部44bは、Ti/AlSi/Mo構造を有している。また、接触部45bは、Ni/Au構造を有している。また、積層部44c、45cはいずれもCuからなる。
なお、オーミック電極44、ショットキー電極45は、半導体装置1000の場合と同様に、それぞれ、外部と電気的に接続する共通のボンディングパッドから延伸した櫛歯電極である。このため、オーミック電極44、ショットキー電極45には、図7における紙面奥行き方向(長さ方向)に電流が流れることとなる。
本実施の形態5に係る半導体装置も、オーミック電極44、ショットキー電極45の幅を狭くするとともに、これらの高さの方を大きくしているので、低コストかつ低抵抗の半導体装置となる。
なお、本発明において、上記実施の形態では、各電極を形成するための電極材料は、上記実施の形態において示したCu、Au、Ti、Al、Si、Ni、Moの他、銀(Ag)、タングステン(W)等、およびこれらの合金の少なくともいずれか一つを含むものでもよい。特に、Cu、Au、Ag、Ti、Al、W、およびこれらの合金が好ましい。
また、上記実施の形態では、半導体層がGaNまたはAlGaNからなるものであるが、他の窒化物系化合物半導体や、GaAs系化合物半導体等の他の半導体材料からなるものでもよい。
また、上記実施の形態では、ゲート絶縁膜はSiO2からなるものであるが、SiNx、SiON、Al2O3、MgO、GaOx、GdOx、AlNの少なくともいずれか一つからなるものでもよい。
また、上記実施の形態では、基板はSiからなるものであるが、基板材料としてはサファイアやSiC等でもよい。
また、上記実施の形態では、半導体装置は電界効果トランジスタまたはショットキーバリアダイオードであるが、本発明は他の横型の半導体装置に対しても適用できる。
1、8、19、30、40 基板
2、9、20、31、41 バッファ層
3、33、42 電子走行層
4、34、43 電子供給層
5 ソース電極
5a、6a ボンディングパッド
5b〜7b、16b〜18b、27b、28b、29ab、29bb、37b、38b、39bb、44b、45b 接触部
5c〜7c、16c〜18c、27c、28c、29ac、29bc、37c、38c、39bc、44c、45c 積層部
5ca〜5cc、6ca〜6cc、7ca〜7cc 塗布層
6、16 ドレイン電極
7、18、29a、29b、39a、39b ゲート電極
7a 連結電極
10、21、32 チャネル層
11、12、22、23 コンタクト領域
13、14、24 リサーフ領域
15、25、26、36 ゲート絶縁膜
16、27、37 ソース/ドレイン電極
17、28、38 ドレイン/ソース電極
35 リセス部
44 オーミック電極
45 ショットキー電極
100〜500 単位素子
1000 半導体装置
A 矢印
G 2次元電子ガス
2、9、20、31、41 バッファ層
3、33、42 電子走行層
4、34、43 電子供給層
5 ソース電極
5a、6a ボンディングパッド
5b〜7b、16b〜18b、27b、28b、29ab、29bb、37b、38b、39bb、44b、45b 接触部
5c〜7c、16c〜18c、27c、28c、29ac、29bc、37c、38c、39bc、44c、45c 積層部
5ca〜5cc、6ca〜6cc、7ca〜7cc 塗布層
6、16 ドレイン電極
7、18、29a、29b、39a、39b ゲート電極
7a 連結電極
10、21、32 チャネル層
11、12、22、23 コンタクト領域
13、14、24 リサーフ領域
15、25、26、36 ゲート絶縁膜
16、27、37 ソース/ドレイン電極
17、28、38 ドレイン/ソース電極
35 リセス部
44 オーミック電極
45 ショットキー電極
100〜500 単位素子
1000 半導体装置
A 矢印
G 2次元電子ガス
Claims (10)
- 基板と、
前記基板上に形成された半導体層と、
前記半導体層上に形成され、該半導体層の表面方向における幅が該半導体層の表面と垂直方向における高さ以上である櫛歯状の電極と、
を備えることを特徴とする半導体装置。 - 前記電極の幅は、1μm以上20μm以下であることを特徴とする請求項1に記載の半導体装置。
- 前記電極の高さは、前記幅よりも大きいことを特徴とする請求項1または2に記載の半導体装置。
- 前記電極は、電極材料として、Cu、Au、Ag、Ti、Al、W、Ni、Moおよびこれらの合金の少なくともいずれか一つを含むことを特徴とする請求項1〜3のいずれか一つに記載の半導体装置。
- 前記電極の一部または全部が、電極材料のナノ粒子を含む塗布剤を塗布し、該塗布剤を焼成して形成したものであることを特徴とする請求項1〜4のいずれか一つに記載の半導体装置。
- 電界効果トランジスタであることを特徴とする請求項1〜5のいずれか一つに記載の半導体装置。
- ショットキーバリアダイオードであることを特徴とする請求項1〜5のいずれか一つに記載の半導体装置。
- 基板上に半導体層を形成する半導体層形成工程と、
前記半導体層上に、前記半導体層の表面方向における幅が該半導体層の表面と垂直方向における高さ以上である櫛歯状の電極を形成する電極形成工程と、
を含むことを特徴とする半導体装置の製造方法。 - 前記電極形成工程は、電極材料のナノ粒子を含む塗布剤を塗布する塗布工程と、前記塗付した塗布剤を焼成する焼成工程とを含むことを特徴とする請求項8に記載の半導体装置の製造方法。
- 前記塗付工程において、インクジェット法を用いて前記塗付剤を塗布することを特徴とする請求項9に記載の半導体装置の製造方法。
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