TW201633532A - 半導體裝置及半導體裝置之製造方法 - Google Patents

半導體裝置及半導體裝置之製造方法 Download PDF

Info

Publication number
TW201633532A
TW201633532A TW104137794A TW104137794A TW201633532A TW 201633532 A TW201633532 A TW 201633532A TW 104137794 A TW104137794 A TW 104137794A TW 104137794 A TW104137794 A TW 104137794A TW 201633532 A TW201633532 A TW 201633532A
Authority
TW
Taiwan
Prior art keywords
layer
region
nitride semiconductor
film
semiconductor layer
Prior art date
Application number
TW104137794A
Other languages
English (en)
Inventor
三宅慎一
中山達峰
Original Assignee
瑞薩電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 瑞薩電子股份有限公司 filed Critical 瑞薩電子股份有限公司
Publication of TW201633532A publication Critical patent/TW201633532A/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
    • H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66431—Unipolar field-effect transistors with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/291—Oxides or nitrides or carbides, e.g. ceramics, glass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/432—Heterojunction gate for field effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
    • H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
    • H01L29/7785—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material with more than one donor layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

本發明使半導體裝置的特性提高。本發明之半導體裝置包含：形成於基板S的上方的緩衝層BU、通道層CH與障壁層BA，以及在貫通障壁層BA並到達通道層CH的中間部位的開口部OA1內隔著閘極絶緣膜GI配置的閘極電極GE。該半導體裝置以如下方式構成：使形成通道的開口部OA2的兩側的區域ASB的二維電子氣體的濃度，比區域ASB的端部與源極電極SE或汲極電極DE之間的區域AF的二維電子氣體的濃度更低。像這樣，藉由使區域ASB的二維電子氣體2DEG的濃度降低，便可防止分極電荷PC提升傳導帶的功效降低。藉此，便可防止閾値電位下降，並可達到提高常閉運作性之目的。

Description

半導體裝置及半導體裝置之製造方法
本發明係關於一種半導體裝置以及半導體裝置的製造方法，例如，可適當應用於使用了氮化物半導體的半導體裝置。
近年來，使用了具有比矽（Si）更大的能帶間隙的III－V族的化合物的半導體裝置受到矚目。其中，使用了氮化鎵（GaN）的MISFET，具有：（1）絶緣破壞電場較大、（2）電子飽和速度較大、（3）熱傳導率較大、（4）可在AlGaN與GaN之間形成良好的異質接合，以及（5）為無毒且安全性較高的材料等的優點。
例如，專利文獻1（日本特開2012－156164號公報）揭示了一種具有第1凹陷部、比第1凹陷部更淺的第2凹陷部以及閘極部的異質接合型的半導體裝置。 ［先前技術文獻］ ［專利文獻］
［專利文獻1］日本特開2012－156164號公報
［發明所欲解決的問題］ 本發明人，從事上述的使用了氮化物半導體的半導體裝置的研究開發，針對提高其特性，專心致力檢討。在其過程中，確認到：關於使用了氮化物半導體的半導體裝置的特性，當為了使導通電阻下降，而使障壁層的Al濃度上升時，閾値會降低。
其他的問題與新穎性特徴，根據本說明書的記載以及所附圖式應可明瞭。 ［解決問題的手段］
在本案所揭示的實施態樣之中，若簡單説明代表性態樣的概要內容，則如以下所述。
本案所揭示的其中一個實施態樣的半導體裝置，包含在基板的上方依序形成的第1氮化物半導體層、第2氮化物半導體層與第3氮化物半導體層，以及在第1開口部內隔著閘極絶緣膜配置的閘極電極。第1開口部，貫通第3氮化物半導體層，並到達第2氮化物半導體層的中間部位，在第1開口部的兩側，配置了第1區域。然後，第1電極側的第1區域的二維電子氣體的濃度，比第1電極側的第1區域的端部與第1電極之間的第2區域的二維電子氣體的濃度更低。
本案所揭示的其中一個實施態樣的半導體裝置的製造方法，包含在基板的上方依序形成第1氮化物半導體層、第2氮化物半導體層以及第3氮化物半導體層的步驟。然後，包含形成溝槽的步驟，該溝槽具有：貫通第1區域的第3氮化物半導體層，並到達第2氮化物半導體層的中間部位的第1開口部，以及到達第2區域的第3氮化物半導體層的中間部位的第2開口部。然後，包含在溝槽內隔著閘極絶緣膜形成閘極電極的步驟。 ［發明的功效］
若根據本案所揭示的以下的代表性實施態樣的半導體裝置，便可使半導體裝置的特性提高。
若根據本案所揭示的以下的代表性實施態樣的半導體裝置的製造方法，便可製造出特性良好的半導體裝置。
在以下的實施態樣中，於便宜作法上有其必要時，會分割成複數個段落或實施態樣進行説明，惟除了特別明示的情況之外，該等內容並非互無相關，而係具有其中一方為另一方的部分或全部的變化實施例、應用實施例、詳細說明、補充説明等的關係。另外，在以下的實施態樣中，當提及要件的數目等（包含個數、數値、數量、範圍等）時，除了特別明示的情況以及在原理上明顯限定於特定數值的情況等之外，並非僅限於該特定的數值，在該特定的數值以上或以下均可。
再者，在以下的實施態樣中，其構成要件（亦包含要件步驟等），除了特別明示的情況以及認為在原理上明顯為必須的情況等之外，並非必定為必要構件。同樣地，在以下的實施態樣中，當提及構成要件等的形狀、位置關係等時，除了特別明示的情況以及認為在原理上明顯並非如此的情況等之外，亦包含實質上與該形狀等近似或類似的態樣等。此點，針對上述數目等（包含個數、數値、數量、範圍等）也是同樣。
以下，根據圖式詳細説明實施態樣。另外，在用來說明實施態樣的全部圖式中，對具有相同功能的構件會附上相同或相關的符號，其重複説明省略。另外，當存在複數個類似的構件（部位）時，有時會對統稱的符號追加記號以表示個別或特定的部位。另外，在以下的實施態樣中，除了特別有其必要時以外，相同或同樣的部分的説明原則上不重複。
另外，在實施態樣所使用的圖式中，即使是剖面圖，為了使圖式更容易檢視，有時也會省略影線。另外，即使是俯視圖，為了使圖式更容易檢視，有時也會附上影線。
另外，在剖面圖以及俯視圖中，各部位的大小並未與實際裝置對應，為了使圖式容易理解，有時會將特定的部位顯示成相對較大。另外，即使在剖面圖與俯視圖對應的情況下，為了使圖式容易理解，有時會將特定的部位顯示成相對較大。
（實施態樣1） 以下，一邊參照圖式一邊針對本實施態樣的半導體裝置詳細進行説明。
［構造説明］ 圖1，係表示本實施態樣的半導體裝置的構造的剖面圖。圖1所示之本實施態樣的半導體裝置（半導體元件），係使用了氮化物半導體的MIS（Metal Insulator Semiconductor，金屬絕緣體半導體）型的電場效應電晶體（FET，Field Effect Transistor）。該半導體裝置，可作為高電子移動率電晶體（HEMT，High Electron Mobility Transistor）型的功率電晶體使用。本實施態樣的半導體裝置，係所謂的凹陷閘極型的半導體裝置。
在本實施態樣的半導體裝置中，在基板S上，依序形成了核生成層NUC、應力緩和層STR、緩衝層BU、通道層（亦稱為電子傳遞層）CH以及障壁層BA。另外，在障壁層BA上，形成了絶緣膜IF。
閘極電極GE，在由開口部OA1以及開口部OA2所構成的溝槽T的內部以及絶緣膜IF上隔著閘極絶緣膜GI形成。該溝槽T，具有淺底部（淺溝部）SB與深底部（深溝部）DB。淺底部SB，形成於深底部DB的兩側。另外，亦可以包圍深底部DB的方式形成淺底部SB（參照圖2）。若以另一種說法，閘極電極GE，係形成於開口部OA2以及淺底部SB（後述的區域ASB）上。
另外，開口部OA1，貫通絶緣膜IF，到達障壁層BA的中間部位（參照圖6）。開口部OA1的底面（亦稱為底部），與淺底部SB對應。該淺底部SB，位於障壁層BA中。換言之，障壁層BA從淺底部SB露出。另外，若以另一種說法，則係在淺底部SB下殘留著障壁層BA。另外，開口部OA2，貫通絶緣膜IF以及障壁層BA，到達通道層CH的中間部位（參照圖7）。開口部OA2的底面（亦稱為底部），與深底部DB對應。該深底部DB，位於通道層CH中。換言之，通道層CH從深底部DB露出。上述淺底部SB的形成區域為區域ASB，上述深底部DB的形成區域為區域ADB。另外，並未形成溝槽T的區域（障壁層BA並未受到蝕刻的區域）為區域AF。
在此，於通道層CH與障壁層BA的界面附近的通道層CH側，產生了二維電子氣體2DEG。另外，當對閘極電極GE施加正電位（閾値電位）時，會在閘極絶緣膜GI與通道層CH的界面附近形成通道。上述二維電子氣體2DEG以如下機制形成。構成通道層CH或障壁層BA的氮化物半導體（在此為氮化鎵系的半導體），各自的禁帶寬度（band gap）或電子親和力並不相同。因此，會在該等半導體的接合面產生方阱位勢。電子累積在該方阱位勢內，會使通道層CH與障壁層BA的界面附近產生二維電子氣體2DEG（參照圖1）。
然後，形成於通道層CH與障壁層BA的界面附近的二維電子氣體2DEG，被形成了閘極電極GE的開口部OA2斷開。因此，在本實施態樣的半導體裝置中，可在並未對閘極電極GE施加正電位（閾値電位）的狀態下維持切斷狀態，並在對閘極電極GE施加正電位（閾値電位）的狀態下維持導通狀態。如是，便可實行常閉運作。
另外，藉由在通道層CH之下設置緩衝層BU，在通道層CH與緩衝層BU的界面附近的緩衝層BU側會產生分極電荷（負的固定電荷）PC。藉由該分極電荷PC，便可提升傳導帶，並使閾値電位往正側上升（參照圖15）。藉此，便可達到提高常閉運作性之目的。
另外，在閘極電極GE的一側（在圖1中為左側）的障壁層BA上，設置了源極電極SE。另外，在閘極電極GE的另一側（在圖1中為右側）的障壁層BA上，設置了汲極電極DE。源極電極SE以及汲極電極DE，配置在形成於層間絶緣膜IL1中的接觸孔C1內以及其上部。另外，源極電極SE以及汲極電極DE，被層間絶緣膜IL2所覆蓋。
在此，在本實施態樣中，由於係設置成使薄障壁層BA殘留在深底部DB（開口部OA2，通道被引發的區域，通道區域）的兩側之淺底部SB的構造，故淺底部SB的下方的二維電子氣體2DEG的濃度會降低。像這樣，藉由使淺底部SB的下方的二維電子氣體2DEG的濃度降低，便可防止分極電荷PC提升傳導帶的功效降低。藉此，便可防止閾値電位降低，進而達到提高常閉運作性之目的。
另外，藉由設置淺底部SB，便可個別地調整形成了淺底部SB的區域ASB與並未形成溝槽T的區域AF的二維電子氣體2DEG的濃度。因此，例如，可藉由增加障壁層的Al濃度等，使區域AF的二維電子氣體2DEG高濃度化，進而降低導通電阻（運行電阻）。
另外，針對該等功效，進一步詳細説明（參照圖13～圖17）。
另外，在淺底部SB中，當對閘極電極GE施加閾値電位時，通道會被引發。藉此，便可降低導通電阻。
另外，藉由設置淺底部SB，閘極電極GE的下方的電場集中部位會分散成2個部位（參照圖1的虛線所包圍的圓形部分）。藉此，電場集中情況有所緩和，閘極耐壓提高。
一邊參照圖1～圖3，一邊更進一步詳細説明本實施態樣的半導體裝置。圖2以及圖3，係表示本實施態樣的半導體裝置的構造的俯視圖。圖2，係閘極電極附近的俯視圖，圖3，係配置複數個閘極電極時的布局的一例。例如，圖1對應圖3的A－A部位。
如圖2所示的，從閘極電極GE之上觀察的平面形狀（以下稱為「平面形狀」），係在Y方向上具有長邊的矩形形狀（四角形狀）。如前所述的，閘極電極GE，係隔著閘極絶緣膜GI配置在溝槽（開口部OA1、OA2）T的內部以及絶緣膜IF上（參照圖1）。該開口部OA2，配置在閘極電極GE的形成區域（亦稱為閘極電極形成區域）內，且配置在閘極電極GE的中央部位，其平面形狀係在Y方向上具有長邊的矩形形狀。另外，開口部OA1，配置在閘極電極GE的形成區域內，且以包圍開口部OA2的形成區域的方式配置，其平面形狀係在Y方向上具有長邊的矩形形狀。
另外，在閘極電極GE的一側，設置了源極電極SE。源極電極SE的平面形狀，例如，係在Y方向上具有長邊的矩形形狀。另外，在閘極電極GE的另一側，設置了汲極電極DE。汲極電極DE的平面形狀，例如，係在Y方向上具有長邊的矩形形狀。
上述閘極電極GE、源極電極SE以及汲極電極DE的布局並無限制，該等電極，例如，以圖3的方式配置。閘極電極GE、源極電極SE以及汲極電極DE，配置在沿著X方向具有長邊的矩形形狀的活性區域AC上。該活性區域AC，被元件分離區域ISO所包圍、區劃。
如前所述的，源極電極SE與汲極電極DE，例如，係在Y方向上具有長邊的矩形形狀。源極電極SE與汲極電極DE，交替地在X方向上並排配置。然後，在源極電極SE與汲極電極DE之間配置了閘極電極GE。例如，複數個閘極電極GE的一側的端部（圖中上側），與在X方向上延伸的閘極線GL連接。另外，複數個閘極電極GE的另一側端部（圖中下側），亦與在X方向上延伸的閘極線GL連接。另外，亦可省略2條閘極線GL之中的任一條，而使閘極電極GE以及閘極線GL的整體形狀形成梳齒狀。另外，複數個源極電極SE，透過栓塞（連接部）PG與在X方向上延伸的源極線SL連接。另外，複數個汲極電極DE，透過栓塞（連接部）PG與在X方向上延伸的汲極線DL連接。另外，在圖1中，省略了比層間絶緣膜IL2更上層的例如栓塞PG、源極線SL以及汲極線DL等的圖式。
基板S，例如，可使用由矽（Si）所構成的半導體基板。基板S，除了上述的矽之外，亦可使用由GaN等的氮化物半導體所構成的基板，或是使用由AlN、SiC或藍寶石等所構成的基板。
核生成層NUC，係為了生成形成於上部之膜層成長用的結晶核而形成者。另外，係為了防止形成於上部之膜層的構成元素（例如Ga等）從形成於上部之膜層擴散到基板S，使基板S變質而形成者。核生成層NUC，例如，可使用氮化鋁（AlN）層。另外，當使用GaN基板等作為基板S時，可省略核生成層NUC。
應力緩和層STR，係為了緩和作用於基板S的應力，以防止基板S發生翹曲或裂痕而形成者。應力緩和層STR，例如，可使用將氮化鎵（GaN）層與氮化鋁（AlN）層的堆疊膜（AlN／GaN膜），反覆堆疊的超晶格構造體。
緩衝層BU，如前所述的，係為了使通道的正下方分極，並提升傳導帶而形成者。緩衝層BU，例如，可使用AlGaN層。對該緩衝層BU，並未實行刻意的雜質摻雜。緩衝層BU，除了AlGaN層之外，亦可使用InAlN層等。
通道層CH，例如，可使用GaN層。通道層CH的材料，除了GaN之外，亦可使用AlN、InN等。另外，亦可使用該等氮化物半導體的混合晶體。另外，在本實施態樣中，係使用無摻雜的通道層CH，惟亦可因應用途摻雜適當的雜質。摻雜雜質，可使用n型雜質或p型雜質。
另外，通道層CH，必須使用電子親和力比緩衝層BU或障壁層BA更大的氮化物半導體。
障壁層BA，例如，可使用AlGaN層。在此，當使用AlGaN層作為緩衝層BU以及障壁層BA時，障壁層BA的Al濃度比較大。例如，當將緩衝層BU表示成AlX Ga1 － X N，並將障壁層BA表示成AlZ Ga1 － Z N時，Al濃度（x，z）的關係為x＜z。緩衝層BU的電子親和力比障壁層BA更大。障壁層BA的材料，除了AlGaN層之外，亦可使用InAlN層等。另外，亦可使用堆疊了Al濃度不同的膜層的多層構造的障壁層BA。另外，障壁層BA的材料，可使用GaN層、AlN層、InN層等，或是該等膜層的混合晶體（例如GaN／AlN／InN等）。
絶緣膜IF，例如，可使用氮化矽膜。另外，亦可使用氮化矽膜以外的絶緣膜（例如氧化矽膜或氮氧化矽膜等）。
閘極絶緣膜GI，可使用氧化鋁（Al2 O3 ）膜。閘極絶緣膜GI，亦可使用氧化鋁膜以外的絶緣膜。另外，亦可設置成數種絶緣膜的堆疊構造。
閘極電極GE，可使用氮化鈦（TiN）膜。閘極電極GE，亦可使用氮化鈦膜以外的導電性膜。例如，亦可使用摻雜了硼（B）或磷（P）等的雜質的多晶矽膜。另外，亦可使用由Ti、Al、Ni、Au等所構成的金屬或是該等金屬與Si的化合物膜（金屬矽化物膜）。另外，亦可使用由Ti、Al、Ni、Au等所構成的金屬膜的氮化物。
層間絶緣膜IL1，例如，可使用氧化矽膜。另外，亦可使用氧化矽膜以外的絶緣膜。另外，亦可設置成數種絶緣膜的堆疊構造。
源極電極SE以及汲極電極DE，各自係由接觸孔C1內以及其上的導電性膜所構成。源極電極SE以及汲極電極DE，可使用TiN膜與其上的Al膜的堆疊膜。源極電極SE以及汲極電極DE的材料，只要是與接觸孔C1的底部的氮化物半導體層（障壁層BA）歐姆接觸的材料即可。構成源極電極SE以及汲極電極DE的材料，亦可使用由Ti、Al、Mo（鉬）、Nb（鈮）、V（釩）等所構成的金屬膜。另外，亦可使用該等金屬的混合物（合金），或是該等金屬與Si的化合物膜（金屬矽化物膜），或是該等金屬的氮化物等。另外，亦可使用該等材料的堆疊膜。
源極電極SE或汲極電極DE上的層間絶緣膜IL2，例如，可使用氧化矽膜。
［製法説明］ 接著，一邊參照圖4～圖12，一邊説明本實施態樣的半導體裝置的製造方法，以使該半導體裝置的構造更明確。圖4～圖12，係表示本實施態樣的半導體裝置的製造步驟的剖面圖。
如圖4所示的，在基板S上，依序形成核生成層NUC、應力緩和層STR以及緩衝層BU。基板S，例如，使用露出（111）面的由矽（Si）所構成的半導體基板，在其上部，例如， 使用有機金屬氣相沉積（MOCVD，Metal Organic Chemical Vapor Deposition）法等，以異質磊晶成長方式形成膜厚200nm左右的氮化鋁（AlN）層，作為核生成層NUC。
另外，基板S，除了上述的矽之外，亦可使用由SiC或藍寶石等所構成的基板。再者，通常，核生成層NUC以及該核生成層NUC之後的氮化物半導體層（III－V族的化合物半導體層），全部以III族元素面成長（亦即，在本案的情況下，為鎵面成長或鋁面成長）形成。
接著，在核生成層NUC上，形成將氮化鎵（GaN）層與氮化鋁（AlN）層的堆疊膜（AlN／GaN膜）反覆堆疊的超晶格構造體，作為應力緩和層STR。例如，使用有機金屬氣相沉積法等，以異質磊晶成長方式，交替地形成膜厚20nm左右的氮化鎵（GaN）層與膜厚5nm左右的氮化鋁（AlN）層。例如，將上述的堆疊膜形成40層。
接著，在應力緩和層STR上，例如，使用有機金屬氣相成長法等，以異質磊晶成長方式，形成膜厚0.5μm以上的AlGaN層，作為緩衝層BU。AlGaN層的Al濃度（Al組成比），例如為0％～10％。另外，當表示成A～B時，係表示在A以上且在B以下的意思。
接著，在緩衝層BU上，形成通道層CH。例如，在緩衝層BU上，使用有機金屬氣相沉積法等，使氮化鎵（GaN）層異質磊晶成長。該通道層CH的膜厚，例如為10nm～100nm左右。
接著，在通道層CH上，例如，使用有機金屬氣相沉積法等，以異質磊晶成長方式，形成膜厚5nm～20nm的AlGaN層，作為障壁層BA。AlGaN層的Al濃度，例如為20％～40％，使障壁層BA的AlGaN層的Al濃度，比緩衝層BU的AlGaN層的Al濃度更大。
如是，形成緩衝層BU、通道層CH以及障壁層BA的堆疊體。在該堆疊體之中，於通道層CH與障壁層BA的界面附近，產生了二維電子氣體（2DEG）。
接著，如圖5所示的，在障壁層BA上，使用CVD法等，堆積例如膜厚50nm～200nm左右的氮化矽膜，作為絶緣膜IF。
接著，利用微影處理，將在元件分離區域開口的光阻膜（圖中未顯示）形成於絶緣膜IF上。接著，以該光阻膜為遮罩，導入氮離子，藉此形成元件分離區域（圖中未顯示，參照圖3）。像這樣，藉由導入氮（N）或硼（B）等的離子物種，使結晶狀態產生變化，進而高電阻化。之後，將光阻膜除去。
接著，如圖6～圖8所示的，形成由開口部（亦稱為凹陷部）OA1以及開口部OA2所構成的溝槽T。
例如，如圖6所示的，在絶緣膜IF上，形成光阻膜PR1，並利用微影處理，將閘極電極形成區域（區域ASB以及區域ADB）的光阻膜PR1除去。換言之，在絶緣膜IF上，形成於閘極電極形成區域具有開口部的光阻膜PR1。
接著，以該光阻膜PR1為遮罩，對絶緣膜IF以及障壁層BA進行乾蝕刻，藉此形成貫通絶緣膜IF並到達障壁層BA的中間部位的開口部OA1。當使用氮化矽膜作為絶緣膜IF時，蝕刻氣體，例如，係使用含有SF6 等的氟系氣體的乾蝕刻氣體。另外，障壁層BA的蝕刻氣體，例如，係使用含有BCl3 等的氯系氣體的乾蝕刻氣體。蝕刻所除去的障壁層BA的厚度為T1。該厚度T1，對應開口部OA1的底面與障壁層BA的表面的高低差。殘留於開口部OA1的底面的障壁層BA的厚度為T2。之後，將光阻膜PR1除去。
接著，如圖7所示的，在絶緣膜IF以及障壁層BA上，形成光阻膜PR2，並利用微影處理，將區域ADB的光阻膜PR2除去。換言之，在絶緣膜IF以及障壁層BA上，形成於區域ADB具有開口部的光阻膜PR2。
接著，以該光阻膜PR2為遮罩，對障壁層BA以及通道層CH進行乾蝕刻，藉此形成貫通絶緣膜IF以及障壁層BA並到達通道層CH的中間部位的開口部OA2。蝕刻氣體，例如，係使用含有BCl3 等的氯系氣體的乾蝕刻氣體。蝕刻所除去的障壁層BA以及通道層CH的厚度的和為T3。該厚度T3，對應開口部OA1的底面與開口部OA2的底面的高低差。之後，將光阻膜PR2除去。
藉此，便可如圖8所示的，形成具有淺底部SB與深底部DB的溝槽T。淺底部SB，與開口部OA1的底面對應，深底部DB，與開口部OA2的底面對應。如前所述的，開口部OA1，以包圍開口部OA2的方式形成（參照圖2）。例如，淺底部SB的寬度，為0.2μm～5μm左右。
接著，如圖9以及圖10所示的，在包含溝槽T內的絶緣膜IF上，隔著閘極絶緣膜GI形成閘極電極GE。例如，如圖9所示的，在包含溝槽T內的絶緣膜IF上，使用ALD（Atomic Layer Deposition，原子層沉積）法等，堆積膜厚50nm左右的氧化鋁膜，作為閘極絶緣膜GI。
閘極絶緣膜GI，除了氧化鋁膜之外，亦可使用氧化矽膜，或是介電常數比氧化矽膜更高的高介電常數膜。高介電常數膜，亦可使用SiN膜（氮化矽），或是HfO2 膜（氧化鉿膜）、鋁酸鉿膜、HfON膜（氮氧化鉿膜）、HfSiO膜（矽氧化鉿膜）、HfSiON膜（氮氧化矽鉿膜）、HfAlO膜等鉿系絶緣膜。
接著，例如，在閘極絶緣膜GI上，例如，使用濺鍍法等堆積膜厚200nm左右的TiN（氮化鈦）膜，作為構成閘極電極GE的導電性膜。接著，如圖10所示的，使用微影技術，在閘極電極形成區域形成光阻膜PR3，以該光阻膜PR3為遮罩，對TiN膜進行蝕刻，藉此形成閘極電極GE。在進行該蝕刻時，亦可對TiN膜的下層的閘極絶緣膜GI也進行蝕刻。例如，在對TiN膜進行加工時，係使用含有Cl2 等氯系氣體的乾蝕刻氣體進行乾蝕刻，在對氧化鋁膜進行加工時，係使用含有BCl3 等氯系氣體的乾蝕刻氣體進行乾蝕刻。
另外，在進行該蝕刻時，係將閘極電極GE，形成往一側（在圖10中為右側，汲極電極DE側）伸出的形狀。該伸出部，稱為場板電極部。該場板電極部，係從汲極電極DE側的溝槽T的端部往汲極電極DE側延伸的閘極電極GE的一部分的區域。之後，將光阻膜PR3除去。
接著，如圖11所示的，在包含閘極電極GE之上的絶緣膜IF上，例如，使用CVD法等堆積2000nm左右的氧化矽膜，作為層間絶緣膜IL1。接著，使用微影技術以及蝕刻技術，在層間絶緣膜IL1以及絶緣膜IF中，形成接觸孔C1。接觸孔C1，分別形成於源極電極形成區域以及汲極電極形成區域。例如，在層間絶緣膜IL1上，形成分別在源極電極連接區域以及汲極電極連接區域具有開口部的光阻膜（圖中未顯示）。接著，以該光阻膜為遮罩，對層間絶緣膜IL1以及絶緣膜IF進行蝕刻，藉此形成接觸孔C1。之後，將光阻膜除去。障壁層BA從上述步驟所形成之接觸孔C1的底面露出。
接著，如圖12所示的，在閘極電極GE的兩側的障壁層BA上，形成源極電極SE以及汲極電極DE。例如，在包含接觸孔C1內的層間絶緣膜IL1上形成導電性膜。例如，使用濺鍍法等形成由氮化鈦（TiN）膜與其上部的鋁（Al）膜所構成的堆疊膜（Al／TiN），作為導電性膜。氮化鈦膜，例如，膜厚為50nm左右，鋁膜，例如，膜厚為1000nm左右。
接著，使用微影技術，在源極電極SE以及汲極電極DE的形成區域形成光阻膜（圖中未顯示），以該光阻膜（圖中未顯示）為遮罩，對導電性膜（Al／TiN）進行蝕刻。藉由該步驟，形成源極電極SE以及汲極電極DE。
接著，在包含源極電極SE以及汲極電極DE之上的層間絶緣膜IL1上，例如，使用CVD法等堆積氧化矽膜，作為層間絶緣膜IL2。以後的步驟的圖式省略，之後，例如，形成栓塞（PG）或配線（源極線SL或汲極線DL等），並在最上層的配線上，形成保護膜（亦稱為絶緣膜、覆蓋膜、表面保護膜）。
藉由以上的步驟，便可形成本實施態樣的半導體裝置。另外，上述步驟，僅為一例，亦可利用上述步驟以外的步驟，製造出本實施態樣的半導體裝置。例如，開口部OA1與開口部OA2，無論哪個先形成都可以。另外，在蝕刻步驟中，可使用乾蝕刻，亦可使用濕蝕刻。
在此，在本實施態樣中，由於係設置成在深底部DB的兩側的淺底部SB殘留薄障壁層BA的構造，故可防止閾値電位降低，並可達到提高常閉運作性之目的。
若根據本發明人的檢討，確認出：在淺底部SB的形成區域（區域ASB）並未使障壁層變薄的比較例的半導體裝置（參照後述的圖16）中，當為了降低導通電阻，而使障壁層的Al濃度從22％上升到30％時，閾値會降低。圖13，係表示障壁層的Al濃度與閾値的關係圖。針對各裝置之間的障壁層的Al濃度差為10％的比較例的半導體裝置調查IV特性。圖式的横軸，為閘極電壓Vg［a.u.］，縱軸，為汲極電流Id［a.u.］。圖14，係表示Ns與閾値的關係圖。如後所述的，藉由調整緩衝層（AlGaN）與障壁層（AlGaN）的Al濃度差或是障壁層（AlGaN）的膜厚，便可調整Ns（片載子密度）。圖式的横軸，為Ns［cm－ 2 ］，縱軸，為閾値Vt［a.u.］。
如圖13所示的，比較障壁層的Al濃度差為10％的各裝置之間的特性，當Al濃度高時，閾値便降低。另外，如圖14所示的，隨著Ns的上升，閾値便下降。
吾人認為這是因為，使障壁層的Al濃度上升，二維電子氣體便高濃度化，故通道下的分極電荷的功效會減弱的關係。圖15，係通道的形成區域附近的能帶圖。圖16，係表示當使用高Al濃度的障壁層時閾値的降低情況的示意圖。
例如，如圖15所示的，在通道被引發的閘極絶緣膜（Al2 O3 ）之下，在通道層（GaN）與緩衝層（AlGaN）的界面附近的緩衝層側，會產生分極電荷。藉由該分極電荷，便可提升傳導帶，並使閾値電位往正側上升。
然而，如圖16所示的，在淺底部SB的形成區域（區域ASB）並未使障壁層變薄的比較例的半導體裝置，當使用高Al濃度的障壁層而使二維電子氣體2DEG高濃度化時，分極電荷PC的相對濃度（密度）會降低，分極電荷PC的功效會減弱。因此，吾人認為閾値會降低。
相對於此，在本實施態樣中，由於在淺底部SB僅堆疊了薄障壁層BA，故可使淺底部SB的二維電子氣體的濃度降低（參照圖1）。
換言之，由於淺底部SB（區域ASB）的障壁層BA的膜厚，比並未形成溝槽T的區域（區域AF）的障壁層BA的膜厚更小（更薄），淺底部SB（區域ASB）的二維電子氣體2DEG的濃度，比並未形成溝槽T的區域（區域AF）的二維電子氣體2DEG的濃度更小。因此，可緩和淺底部SB的二維電子氣體2DEG對分極電荷PC的影響。
圖17，係表示緩衝層與障壁層的Al濃度的差和障壁層的膜厚的關係圖。圖式的横軸，係緩衝層（AlGaN）與障壁層（AlGaN）的Al濃度的差［％］，縱軸，係障壁層（AlGaN）的膜厚［nm］。針對Ns［cm－ 2 ］為1E13／cm2 、5E12／cm2 以及0／cm2 的情況，調查緩衝層（AlGaN）與障壁層（AlGaN）的Al濃度的差和障壁層（AlGaN）的膜厚的關係。
淺底部SB（區域ASB）的障壁層BA的膜厚宜因應所欲設定的Ns，進而形成不妨礙緩衝層的分極電荷的功效的濃度。例如，當欲將淺底部SB（區域ASB）的Ns，設定在0～5E12／cm2 的範圍內時，只要從圖17適當選擇緩衝層（AlGaN）與障壁層（AlGaN）的Al濃度的差和障壁層（AlGaN）的膜厚的組合即可。
在此，障壁層的膜厚，宜在2nm以上。另外，只要淺底部SB（區域ASB）的寬度在0.2μm以上，便可避免分極電荷的功效的降低。另外，在並未形成溝槽T的區域（區域AF）中，宜以Ns形成5E12／cm2 以上的濃度的方式進行設定。例如，只要以形成所期望之Ns的方式，根據圖17適當設定緩衝層（AlGaN）與障壁層（AlGaN）的Al濃度的差和障壁層（AlGaN）的膜厚，便可達到降低導通電阻之目的。
像這樣，藉由設置淺底部SB，便可個別地調整淺底部SB與並未形成溝槽T的區域（區域AF）的二維電子氣體2DEG的濃度。藉此，便可將並未形成溝槽T的區域（區域AF）的二維電子氣體2DEG設置成高濃度，進而降低導通電阻。
例如，當在淺底部SB（區域ASB）中，存在Al濃度25％且膜厚6nm左右的障壁層（AlGaN）時，二維電子氣體2DEG的濃度為2E12／cm2 左右，為不會導致閾値降低的濃度。另外，當在並未形成溝槽T的區域（障壁層BA並未受到蝕刻的區域）中，存在Al濃度25％且膜厚17nm左右的障壁層（AlGaN）時，二維電子氣體2DEG的濃度為7E12／cm2 左右，可使汲極－閘極間以及源極－閘極間的運行電阻充分地降低。
（應用例1） 在圖1所示的半導體裝置中，對緩衝層，並未實行刻意的雜質摻雜，然而，例如，亦可使緩衝層中含有p型雜質。
圖18，係表示本實施態樣的應用例1的半導體裝置的構造的剖面圖。另外，由於除了緩衝層PBU的構造以外，其他部分均與圖1的半導體裝置的態樣相同，故關於同樣的構造以及其製造步驟的説明省略。
在本應用例1的半導體裝置中，緩衝層BU，例如，係使用p型的AlGaN層。p型雜質，例如，可使用Mg等。該等緩衝層PBU，可與實施態樣1同樣使用有機金屬氣相沉積法等方法形成。
像這樣，在使用p型的AlGaN作為緩衝層PBU的情況下，亦可使淺底部SB的形成區域的二維電子氣體2DEG的濃度比並未形成溝槽T的區域（區域AF）的二維電子氣體2DEG的濃度更小，進而獲得提高閾値的功效。
（應用例2） 在圖1所示之半導體裝置中，係使用了緩衝層，惟亦可省略緩衝層。
由於本實施態樣的應用例2的半導體裝置，除了省略緩衝層BU以外，其他部分均與圖1的半導體裝置的態樣相同，故關於同樣的構造以及其製造步驟的説明省略。
在本應用例2的半導體裝置中，省略緩衝層BU，例如，在應力緩和層STR上，形成通道層CH。
圖19的（a），係比較例的半導體裝置的剖面圖以及凹陷溝槽低部（B－B’部位）的能帶圖，其顯示出傳導帶的能量位準。（b），係本應用例2的半導體裝置的剖面圖以及凹陷溝槽低部（B－B’部位）的能帶圖。
如圖19所示的，即使在並未使用緩衝層的情況下，比起並未設置淺底部SB，而在淺底部SB的形成區域中並未使障壁層變薄的比較例的半導體裝置（a）而言，在本應用例2的半導體裝置（b）中，仍可藉由使鄰接溝部的二維電子氣體的濃度降低而抑制通道的位勢下降。藉此，便可防止閾値電位下降，進而達到提高常閉運作性之目的。
（實施態樣2） 在本實施態樣中，障壁層係由Al濃度不同的2層所構成。另外，由於除了障壁層的構造以外，其他部分均與實施態樣1的半導體裝置相同，故關於對應的構造以及其製造步驟，其詳細説明省略。
以下，一邊參照圖式一邊針對本實施態樣的半導體裝置詳細進行説明。
［構造説明］ 圖20，係表示本實施態樣的半導體裝置的構造的剖面圖。圖20所示之本實施態樣的半導體裝置（半導體元件），係使用了氮化物半導體的MIS型的電場效應電晶體。該半導體裝置，可作為高電子移動度電晶體型的功率電晶體使用。本實施態樣的半導體裝置，係所謂的凹陷閘極型的半導體裝置。
在本實施態樣的半導體裝置中，與實施態樣1（圖1）同樣，在基板S上，依序形成了核生成層NUC、應力緩和層STR、緩衝層BU、通道層CH以及障壁層BA。另外，在障壁層BA上，形成了絶緣膜IF。
在此，在本實施態樣中，障壁層BA，係由位於通道層CH側（下側）的低Al障壁層BA1與位於絶緣膜IF側（上側）的高Al障壁層BA2這2層所構成。低Al障壁層BA1，係Al濃度（Al組成比）比高Al障壁層BA2更低的膜層。
閘極電極GE，在由開口部OA1以及開口部OA2所構成的溝槽T的內部以及絶緣膜IF上隔著閘極絶緣膜GI形成。該溝槽T，具有淺底部SB與深底部DB。淺底部SB，形成於深底部DB的兩側。另外，亦可以包圍深底部DB的方式形成淺底部SB（參照圖2）。
另外，開口部OA1，貫通絶緣膜IF，到達高Al障壁層BA2的底面（換言之，低Al障壁層BA1的表面）（參照圖23）。開口部OA1的底面，與淺底部SB對應。低Al障壁層BA1的表面從淺底部SB露出。另外，若以另一種說法，則係在淺底部SB之下殘留著低Al障壁層BA1。
另外，開口部OA2，貫通絶緣膜IF以及障壁層BA（低Al障壁層BA1、高Al障壁層BA2），到達通道層CH的中間部位（參照圖24）。開口部OA2的底面，與深底部DB對應。該深底部DB，位於通道層CH中。換言之，通道層CH從深底部DB露出。上述淺底部SB的形成區域為區域ASB，上述深底部DB的形成區域為區域ADB。另外，並未形成溝槽T的區域（障壁層BA並未受到蝕刻的區域）為區域AF。
然後，在本實施態樣中，形成於通道層CH與障壁層BA的界面附近的二維電子氣體2DEG，亦被形成了閘極電極GE的開口部OA2斷開。因此，在本實施態樣的半導體裝置中，可在並未對閘極電極GE施加正電位（閾値電位）的狀態下維持切斷狀態，並在對閘極電極GE施加正電位（閾値電位）的狀態下維持導通狀態。像這樣，便可實行常閉運作。
另外，藉由在通道層CH之下設置緩衝層BU，在通道層CH與緩衝層BU的界面附近的緩衝層BU側會產生分極電荷（負的固定電荷）PC。藉由該分極電荷PC，便可提升傳導帶，並使閾値電位往正側上升（參照圖15）。藉此，便可達到提高常閉運作性之目的。
另外，在閘極電極GE的一側（在圖20中為左側）的障壁層BA上，設置了源極電極SE。另外，在閘極電極GE的另一側（在圖20中為右側）的障壁層BA上，設置了汲極電極DE。源極電極SE以及汲極電極DE，配置在形成於層間絶緣膜IL1中的接觸孔C1內以及其上部。另外，源極電極SE以及汲極電極DE，被層間絶緣膜IL2所覆蓋。
由於在本實施態樣中，亦設置成使低Al障壁層BA1殘留在深底部DB的兩側的淺底部SB的構造，故如在實施態樣1所詳細説明的，淺底部SB的下方的二維電子氣體2DEG的濃度降低。像這樣，藉由使淺底部SB的下方的二維電子氣體2DEG的濃度降低，便可防止分極電荷PC提升傳導帶的功效降低。藉此，便可防止閾値電位下降，進而達到提高常閉運作性之目的。
另外，藉由設置淺底部SB，便可個別地調整淺底部SB與並未形成溝槽T的區域（區域AF）的二維電子氣體2DEG的濃度。具體而言，由於在溝槽（淺底部SB）T的兩側存在高Al障壁層BA2，故可使二維電子氣體2DEG高濃度化。藉此，便可降低導通電阻。
另外，在淺底部SB中，當對閘極電極GE施加閾値電位時，通道會被引發。藉此，便可降低導通電阻。
另外，藉由設置淺底部SB，閘極電極GE的下方的電場集中部位分散成2個部位（參照圖1的虛線所包圍的圓形部分）。藉此，電場集中情況有所緩和，閘極耐壓提高。
然後，再者，在本實施態樣中，由於將障壁層BA設置成2層構造，故可對每一層調整Al的濃度，進而使加工餘裕增大。
圖21，係表示障壁層的Al濃度與Ns的關係圖。針對障壁層（AlGaN）的Al濃度為15％～40％的情況下的Ns進行調查。緩衝層，使用Al濃度為5％的AlGaN。圖式的横軸為AlGaN障壁層的膜厚［nm］，縱軸為Ns［cm－ 2 ］。1.5E＋13係表示1.5×1013 。
如圖21所示的，在高Al濃度的薄膜區域，膜厚的Ns感度非常高。亦即，當使用Al濃度為40％的障壁層（AlGaN）時，在0～10nm的膜厚的範圍內， Ns急遽地上升。因此，藉由將障壁層BA設置成多層構造，並設置低Al障壁層BA1，便可增加障壁層BA的總膜厚。藉此，便可大幅確保形成溝槽T時的加工餘裕。
例如，當使用單層的高Al障壁層BA2作為障壁層BA時，在淺底部SB中，為了減少二維電子氣體2DEG，必須使高Al障壁層BA2以非常薄的方式殘留。例如，當使用單層的Al濃度為30％的AlGaN層作為障壁層BA時，在淺底部SB中，必須將AlGaN層蝕刻到6nm左右的膜厚。因此，高精度的蝕刻控制有其必要。再者，如用圖21所説明的，由於在高Al濃度的薄膜區域，Ns感度非常高，故膜厚的差異對二維電子氣體2DEG的濃度會造成很大的影響。因此，使殘留膜厚很薄且均勻地進行蝕刻的高精度蝕刻控制有其必要。
相對於此，在本實施態樣中，由於將障壁層BA設置成多層構造，故藉由以低Al障壁層BA1構成下層，便可增加在淺底部SB所殘留之低Al障壁層BA1的膜厚，另外，亦可減少膜厚的差異所導致的二維電子氣體2DEG的濃度差異。
本實施態樣的半導體裝置的各部位的平面布局，例如，可設置成與實施態樣1（參照圖2、圖3）同樣的布局。
另外，本實施態樣的半導體裝置的各部位的構成材料，可使用與實施態樣1同樣的材料。另外，本實施態樣的半導體裝置的障壁層BA（低Al障壁層BA1、高Al障壁層BA2），例如，可使用AlGaN層。例如，高Al障壁層BA2的Al濃度為25％～50％，膜厚為2nm～20nm左右。另外，低Al障壁層BA1的Al濃度為10％～25％，膜厚為5nm～50nm左右。各個膜厚的上限以產生點缺陷等原因而決定為臨界膜厚。然後，當使用Al濃度15％、膜厚22nm的AlGaN作為低Al障壁層BA1時，二維電子氣體2DEG的濃度，為2.5E12／cm2 左右。例如，在本實施態樣的半導體裝置中，上述二維電子氣體2DEG的濃度，為不會導致閾値降低的濃度。另外，在並未形成溝槽T的區域（障壁層BA並未受到蝕刻的區域），由於高Al障壁層BA2（Al濃度40％、膜厚9nm）的關係，障壁層BA1以及障壁層BA2所產生的二維電子氣體約為1E13／cm2 左右，故可使汲極－閘極間以及源極－閘極間的運行電阻充分地降低。另外，當使用低Al障壁層BA1與高Al障壁層BA2的堆疊膜作為障壁層BA，且將緩衝層BU表示為AlX Ga1 － X N，將障壁層BA1表示為AlY Ga1 － Y N，將障壁層BA2表示為AlZ Ga1 － Z N時，Al濃度（x、y、z）的關係為x＜y＜z。另外，障壁層BA的材料，除了AlGaN層之外，亦可使用InAlN層等。在使用InAlN層的情況下，亦只要使用低Al障壁層BA1與高Al障壁層BA2的堆疊膜作為障壁層BA即可。
［製法説明］ 接著，一邊參照圖22～圖28，一邊說明本實施態樣的半導體裝置的製造方法，以使該半導體裝置的構造更明確。圖22～圖28，係表示本實施態樣的半導體裝置的製造步驟的剖面圖。
如圖22所示的，在基板S上，依序形成核生成層NUC、應力緩和層STR、緩衝層BU、通道層CH、障壁層BA1、BA2以及絶緣膜IF。核生成層NUC、應力緩和層STR、緩衝層BU以及通道層CH，可使用在實施態樣1所説明的材料，並與實施態樣1以同樣的方式形成。接著，在通道層CH上，形成由低Al障壁層BA1與高Al障壁層BA2所構成的障壁層BA。例如，在通道層CH上，使用有機金屬氣相沉積法等，以異質磊晶成長方式，形成Al濃度10％～25％且膜厚5nm～50nm的AlGaN層，作為低Al障壁層BA1。然後，於低Al障壁層BA1，使用有機金屬氣相沉積法等，以異質磊晶成長方式，形成Al濃度25％～50％且膜厚2nm～20nm的AlGaN層，作為高Al障壁層BA2。Al濃度，可藉由改變有機金屬氣相沉積法所使用的Al原料氣體的流量進行調整。接著，與實施態樣1同樣，在障壁層BA上，形成氮化矽膜作為絶緣膜IF，然後，形成元件分離區域（圖中未顯示，參照圖3）。
接著，如圖23～圖25所示的，形成由開口部OA1以及開口部OA2所構成的溝槽T。
例如，如圖23所示的，在絶緣膜IF上，形成光阻膜PR1，並利用微影處理，將閘極電極形成區域（區域ASB以及區域ADB）的光阻膜PR1除去。
接著，以該光阻膜PR1為遮罩，對絶緣膜IF以及高Al障壁層BA2進行乾蝕刻，形成貫通絶緣膜IF以及高Al障壁層BA2，並露出低Al障壁層BA1的表面的開口部OA1。若以另一種說法，則係將厚度T1的高Al障壁層BA2蝕刻除去。蝕刻氣體，可使用與實施態樣1同樣的氣體。此時，在開口部OA1的底面，殘留著厚度T2的低Al障壁層BA1。另外，亦可在蝕刻高Al障壁層BA2之後，更進一步蝕刻到低Al障壁層BA1的中間部位。之後，將光阻膜PR1除去。
接著，如圖24所示的，在絶緣膜IF以及低Al障壁層BA1上，形成光阻膜PR2，並利用微影處理，將區域ADB的光阻膜PR2除去。換言之，在絶緣膜IF以及低Al障壁層BA1上，形成於區域ADB具有開口部的光阻膜PR2。
接著，以該光阻膜PR2為遮罩，對低Al障壁層BA1以及通道層CH進行乾蝕刻，藉此形成貫通絶緣膜IF以及障壁層BA（低Al障壁層BA1、高Al障壁層BA2）並到達通道層CH的中間部位的開口部OA2。蝕刻氣體，可使用與實施態樣1同樣的氣體。蝕刻所除去的障壁層BA以及通道層CH的厚度的和為T3。該厚度T3，對應開口部OA1的底面與開口部OA2的底面的高低差。之後，將光阻膜PR2除去。
藉此，如圖25所示的，便可形成具有淺底部SB與深底部DB的溝槽T。淺底部SB，與開口部OA1的底面對應，深底部DB，與開口部OA2的底面對應。如前所述的，開口部OA1，以包圍開口部OA2的方式形成（參照圖2）。
接著，如圖26以及圖27所示的，在包含溝槽T內的絶緣膜IF上，隔著閘極絶緣膜GI形成閘極電極GE。閘極絶緣膜GI以及閘極電極GE，可與實施態樣以同樣的方式形成。例如，如圖26所示的，堆疊閘極絶緣膜GI的材料以及閘極電極GE的材料，如圖27所示的，以光阻膜PR3為遮罩，對該等材料進行蝕刻。之後，將光阻膜PR3除去。
接著，如圖28所示的，在包含閘極電極GE之上的絶緣膜IF上，形成層間絶緣膜IL1，然後，形成源極電極SE以及汲極電極DE。接著，在包含源極電極SE以及汲極電極DE之上的層間絶緣膜IL1上，形成層間絶緣膜IL2。層間絶緣膜IL1、源極電極SE、汲極電極DE以及層間絶緣膜IL2，可使用在實施態樣1所説明的材料，並與實施態樣1以同樣的方式形成。之後，亦可如在實施態樣1所説明的，形成栓塞（PG）或配線（源極線SL或汲極線DL等），並在最上層的配線上，形成保護膜。
藉由以上的步驟，便可形成本實施態樣的半導體裝置。另外，上述步驟，僅為一例，亦可利用上述步驟以外的步驟，製造出本實施態樣的半導體裝置。
另外，在本實施態樣中，係將障壁層BA設置成2層構造，惟亦可將障壁層BA設置成3層以上的構造。此時，宜從緩衝層BU側開始依序使Al濃度變大。
（實施態樣3） 以下，一邊參照圖式一邊針對本實施態樣的半導體裝置詳細進行説明。
［構造説明］ 圖29，係表示本實施態樣的半導體裝置的構造的剖面圖。圖29所示之本實施態樣的半導體裝置（半導體元件），係使用了氮化物半導體的MIS型的電場效應電晶體。該半導體裝置，可作為高電子移動度電晶體型的功率電晶體使用。本實施態樣的半導體裝置，係所謂的凹陷閘極型的半導體裝置。
在本實施態樣的半導體裝置中，與實施態樣1（圖1）同樣，在基板S上，依序形成了核生成層NUC、應力緩和層STR、緩衝層BU以及通道層CH。另外，在通道層CH上，形成障壁層BA1，並在障壁層BA1上，形成絶緣膜IF。
在此，在本實施態樣中，於障壁層BA1，設置了開口部OA2，於絶緣膜IF，設置了開口部OA1。然後，在開口部OA2的兩側的障壁層BA1上，形成了障壁層BA2。障壁層BA2，電子親和力比障壁層BA1更大。例如，開口部OA1，在閘極電極GE的形成區域內，以包圍開口部OA2的形成區域的方式配置（參照圖2）。
另外，開口部OA1，貫通絶緣膜IF，到達障壁層BA2的表面（參照圖33）。開口部OA1的底面，與障壁層BA2的表面對應。另外，開口部OA2，貫通絶緣膜IF以及障壁層BA1、BA2，到達通道層CH的中間部位（參照圖34）。開口部OA2的底面，位於通道層CH中。換言之，通道層CH從開口部OA2的底面露出。在此，開口部OA2的形成區域為區域ADB，開口部OA1的端部與開口部OA2的端部之間的區域為區域ABA2。另外，並未形成溝槽T的區域為區域AF。另外，區域ABA2，與障壁層BA2的形成區域對應。
閘極電極GE，在由開口部OA1以及開口部OA2所構成的溝槽T的內部以及絶緣膜IF上隔著閘極絶緣膜GI形成。
然後，在本實施態樣中，形成於通道層CH與障壁層BA1的界面附近的二維電子氣體2DEG，亦被形成了閘極電極GE的開口部OA2斷開。因此，在本實施態樣的半導體裝置中，可在並未對閘極電極GE施加正電位（閾値電位）的狀態下維持切斷狀態，並在對閘極電極GE施加正電位（閾値電位）的狀態下維持導通狀態。像這樣，便可實行常閉運作。
另外，藉由在通道層CH之下設置緩衝層BU，在通道層CH與緩衝層BU的界面附近的緩衝層BU側會產生分極電荷（負的固定電荷）PC。藉由該分極電荷PC，便可提升傳導帶，並使閾値電位往正側上升（參照圖15）。藉此，便可達到提高常閉運作性之目的。
另外，在閘極電極GE的一側（在圖29中為左側）的障壁層BA1上，設置了源極電極SE。另外，在閘極電極GE的另一側（在圖29中為右側）的障壁層BA上，設置了汲極電極DE。源極電極SE以及汲極電極DE，配置在形成於層間絶緣膜IL1中的接觸孔C1內以及其上部。另外，源極電極SE以及汲極電極DE，被層間絶緣膜IL2所覆蓋。
由於在本實施態樣中，構成在開口部OA2的兩側的區域（區域ABA2），在障壁層BA1上，配置電子親和力比障壁層BA1更大的障壁層BA2的構造，故可降低該區域（區域ABA2）的二維電子氣體2DEG的濃度。亦即，電子親和力較大的障壁層BA2減弱下層的障壁層BA1的壓電極化功效，降低二維電子氣體2DEG的濃度。像這樣，藉由使開口部OA2的兩側的區域的二維電子氣體2DEG的濃度降低，便可防止分極電荷PC提升傳導帶的功效的降低。藉此，便可防止閾値電位下降，進而達到提高常閉運作性之目的。
另外，藉由設置障壁層BA2，便可個別地調整開口部OA2的兩側的區域（區域ABA2）與開口部OA1的兩側的區域（區域AF）的二維電子氣體2DEG的濃度。具體而言，由於在開口部OA1的兩側的區域（區域AF）並未形成障壁層BA2，故其二維電子氣體2DEG濃度比區域ABA2更高。藉此，便可降低導通電阻。
另外，在開口部OA2的兩側的區域（區域ABA2），當對閘極電極GE施加閾値電位時，通道會被引發。藉此，便可降低導通電阻。
另外，藉由設置深度不同的2個開口部（OA1、OA2），閘極電極GE的下方的電場集中部位分散成2個部位（參照圖29的虛線所包圍的圓形部分）。藉此，電場集中有所緩和，閘極耐壓提高。
另外，本實施態樣的半導體裝置的障壁層BA1，例如，可使用AlGaN層，障壁層BA2，例如，可使用GaN層。例如，當緩衝層BU使用Al濃度為5％的AlGaN層，通道層CH使用GaN層，障壁層BA1使用Al濃度為30％且膜厚為12nm左右的AlGaN層時，開口部OA1的兩側的區域（區域AF）的二維電子氣體2DEG的濃度為8E12／cm2 左右。像這樣，便可使汲極－閘極間以及源極－閘極間的運行電阻充分地降低。另外，在形成GaN層作為障壁層BA2的區域（區域ABA2）中，二維電子氣體的濃度降低，例如，其濃度為1E12／cm2 ～5E12／cm2 左右。此為不會導致閾値降低的濃度。
另外，在本實施態樣中，如在後述的製法説明中所明確可知的，由於在開口部OA2的兩側的區域（區域ABA2），並未直接蝕刻障壁層BA1，故可抑制二維電子氣體的差異，而輕易獲得所期望的二維電子氣體的濃度。
本實施態樣的半導體裝置的各部位的平面布局，例如，可設置成與實施態樣1（參照圖2、圖3）同樣的布局。
另外，本實施態樣的半導體裝置的各部位的構成材料，可使用與實施態樣1同樣的材料。
［製法説明］ 接著，一邊參照圖30～圖35，一邊說明本實施態樣的半導體裝置的製造方法，使該半導體裝置的構造更明確。圖30～圖35，係表示本實施態樣的半導體裝置的製造步驟的剖面圖。
如圖30所示的，在基板S上，依序形成核生成層NUC、應力緩和層STR、緩衝層BU、通道層CH、障壁層BA1以及障壁層BA2。核生成層NUC、應力緩和層STR、緩衝層BU以及通道層CH，可使用在實施態樣1所説明的材料，並與實施態樣1以同樣的方式形成。接著，在通道層CH上，依序形成障壁層BA1以及障壁層BA2。例如，在通道層CH上，使用有機金屬氣相沉積法等，以異質磊晶成長方式，形成Al濃度25％～40％且膜厚5nm～30nm的AlGaN層，作為障壁層BA1。然後，在障壁層BA1上，使用有機金屬氣相沉積法等，以異質磊晶成長方式，形成膜厚5nm～20nm的GaN層，作為障壁層BA2，例如，設置成開口部OA1的兩側的區域（區域AF）的二維電子氣體2DEG的濃度為5E12／cm2 ～1E13／cm2 左右，且形成了GaN層的區域（區域ABA2）的二維電子氣體2DEG的濃度為1E12／cm2 ～5E12／cm2 左右。
接著，如圖31所示的，在障壁層BA2上，形成光阻膜PR41，並利用微影處理，使光阻膜PR41殘留在區域ADB以及區域ABA2。接著，以該光阻膜PR41為遮罩，對障壁層BA2進行乾蝕刻，藉此使障壁層BA2殘留在區域ADB以及區域ABA2。蝕刻氣體，可使用與在實施態樣1中所説明的GaN層的蝕刻氣體同樣的氣體。之後，將光阻膜PR41除去。
接著，如圖32所示的，在障壁層BA1以及障壁層BA2上，例如，以與實施態樣1同樣的方式形成氮化矽膜，作為絶緣膜IF。另外，之後，與實施態樣1同樣，形成元件分離區域（圖中未顯示，參照圖3）。
接著，如圖33以及圖34所示的，形成開口部OA1以及開口部OA2。例如，開口部OA1，以包圍開口部OA2的方式形成（參照圖2）。如圖33所示的，在絶緣膜IF上，形成光阻膜PR42，並利用微影處理，將區域ABA2以及區域ADB的光阻膜PR42除去。
接著，以該光阻膜PR42為遮罩，對絶緣膜IF進行乾蝕刻，藉此形成開口部OA1。障壁層BA2在開口部OA1的底面露出。蝕刻氣體，可使用與實施態樣1同樣的氣體。之後，將光阻膜PR42除去。另外，若因為遮罩偏移或蝕刻尺寸誤差等原因，而在障壁層BA2上殘留寬度0.1μm左右的絶緣膜IF，也沒有關係，另外，障壁層BA1上的絶緣膜IF亦可受到寬度0.1μm左右的蝕刻。
接著，如圖34所示的，在絶緣膜IF以及障壁層BA2上，形成光阻膜PR43，並利用微影處理，將區域ADB的光阻膜PR43除去。接著，以該光阻膜PR43為遮罩，對障壁層BA2、障壁層BA1以及通道層CH進行乾蝕刻，藉此形成貫通障壁層BA2以及障壁層BA1並到達通道層CH的中間部位的開口部OA2。蝕刻氣體，可使用與在實施態樣1中所説明的GaN層或AlGaN層的蝕刻氣體同樣的氣體。之後，將光阻膜PR43除去。例如，障壁層BA2的寬度為0.2μm～5μm左右。
接著，在包含開口部OA1以及開口部OA2的內部的絶緣膜IF上，形成閘極絶緣膜GI以及閘極電極GE。閘極絶緣膜GI以及閘極電極GE，可與實施態樣以同樣的方式形成。例如，如圖35所示的，堆疊閘極絶緣膜GI的材料以及閘極電極GE的材料，並蝕刻該等材料（參照圖29）。
接著，如圖29所示的，在包含閘極電極GE之上的絶緣膜IF上，形成層間絶緣膜IL1，然後，形成源極電極SE以及汲極電極DE。接著，在包含源極電極SE以及汲極電極DE之上的層間絶緣膜IL1上，形成層間絶緣膜IL2。層間絶緣膜IL1、源極電極SE、汲極電極DE以及層間絶緣膜IL2，可使用在實施態樣1所説明的材料，並與實施態樣1以同樣的方式形成。之後，亦可如在實施態樣1所説明的，形成栓塞（PG）或配線（源極線SL或汲極線DL等），並在最上層的配線上，形成保護膜。
藉由以上的步驟，便可形成本實施態樣的半導體裝置。另外，上述步驟，僅為一例，亦可利用上述步驟以外的步驟，製造出本實施態樣的半導體裝置。
（實施態樣4） 在本實施態樣中，針對上述實施態樣的應用例進行説明。
（應用例A） 圖36，係表示本實施態樣的應用例A的半導體裝置的構造的剖面圖。如圖36所示的，在實施態樣2（圖20）的半導體裝置中，亦可使用含有p型雜質的緩衝層PBU。另外，由於除了緩衝層PBU的構造以外，其他部分均與實施態樣2（圖20）的半導體裝置的情況相同，故關於同樣的構造以及其製造步驟的説明省略。
像這樣，含有p型雜質的緩衝層PBU，例如，在使用p型AlGaN或p型GaN的情況下，區域ASB的二維電子氣體2DEG的濃度，亦比區域AF的二維電子氣體2DEG的濃度更小，故可使提高閾値的功效增強。
另外，圖式雖省略，惟在實施態樣2（圖20）的半導體裝置中，亦可省略緩衝層BU，或是將p型GaN層當作緩衝層PBU使用。像這樣，即使在並未使用緩衝層的情況下，藉由使區域ASB的二維電子氣體2DEG的濃度，比區域AF的二維電子氣體2DEG的濃度更小，仍可抑制通道的位勢下降（參照實施態樣1的應用例2）。藉此，便可防止閾値電位下降，進而達到提高常閉運作性之目的。
（應用例B） 圖37，係表示本實施態樣的應用例B的半導體裝置的構造的剖面圖。如圖37所示的，在實施態樣3（圖29）的半導體裝置中，亦可使用含有p型雜質的緩衝層PBU。另外，由於除了緩衝層PBU的構造以外，其他部分均與實施態樣3（圖29）的半導體裝置的情況相同，故關於同樣的構造以及其製造步驟的説明省略。
像這樣，含有p型雜質的緩衝層PBU，例如，在使用p型AlGaN或p型GaN的情況下，區域ASB的二維電子氣體2DEG的濃度，亦比區域AF的二維電子氣體2DEG的濃度更小，故可使提高閾値的功效增強。
另外，圖式雖省略，惟在實施態樣3（圖29）的半導體裝置中，亦可省略緩衝層BU，或是將p型GaN層當作緩衝層PBU使用。像這樣，即是在並未使用緩衝層的情況下，藉由使區域ASB的二維電子氣體2DEG的濃度，比區域AF的二維電子氣體2DEG的濃度更小，仍可抑制通道的位勢下降（參照實施態樣1的應用例2）。藉此，便可防止閾値電位下降，進而達到提高常閉運作性之目的。
（應用例C） 在圖1所示的半導體裝置中，係在障壁層BA上形成了絶緣膜IF，惟亦可省略該絶緣膜IF。圖38，係表示本實施態樣的應用例C的半導體裝置的構造的剖面圖。
本應用例的半導體裝置，由於除了省略絶緣膜IF以外，其他部分均與圖1的半導體裝置的態樣相同，故關於同樣的構造以及其製造步驟的説明省略。
像這樣，即使省略絶緣膜IF，仍可獲得與圖1的半導體裝置幾乎相同的功效。另外，由於即使省略絶緣膜IF，仍會因為淺底部SB與障壁層BA的表面而形成高低差，故會如在實施態樣1中所詳細説明的，電場集中有所緩和，閘極耐壓提高（參照圖1）。
圖39，係表示本實施態樣的應用例C的半導體裝置的另一構造的剖面圖。如圖39所示的，亦可更換圖38所示的半導體裝置的緩衝層BU，而使用p型的緩衝層PBU。像這樣，在使用p型的AlGaN緩衝層的情況下，便可獲得與實施態樣1的應用例1等相同的提高閾値的功效。
（應用例D） 在圖20所示之半導體裝置中，係在障壁層BA2上形成了絶緣膜IF，惟亦可省略該絶緣膜IF。圖40，係表示本實施態樣的應用例D的半導體裝置的構造的剖面圖。
本應用例的半導體裝置，由於除了省略絶緣膜IF以外，其他部分均與圖20的半導體裝置的態樣相同，故關於同樣的構造以及其製造步驟的説明省略。
像這樣，即使省略絶緣膜IF，仍可獲得與圖20的半導體裝置幾乎相同的功效。另外，由於即使省略絶緣膜IF，仍會因為淺底部SB與障壁層BA的表面而形成高低差，故會如在實施態樣1中所詳細説明的，電場集中有所緩和，閘極耐壓提高。
圖41，係表示本實施態樣的應用例D的半導體裝置的另一構造的剖面圖。如圖41所示的，亦可更換圖40所示的半導體裝置的緩衝層BU，而使用p型的緩衝層PBU。像這樣，在使用p型的緩衝層的情況下，便可如在實施態樣1的應用例1等所説明的，使提高閾値的功效增強。
（應用例E） 在圖29所示之半導體裝置中，係在障壁層BA1上形成了絶緣膜IF，惟亦可省略該絶緣膜IF。圖42，係表示本實施態樣的應用例E的半導體裝置的構造的剖面圖。
本應用例的半導體裝置，由於除了省略絶緣膜IF以外，其他部分均與圖29的半導體裝置的態樣相同，故關於同樣的構造以及其製造步驟的説明省略。
像這樣，即使省略絶緣膜IF，仍可獲得與圖29的半導體裝置幾乎相同的功效。另外，由於即使省略絶緣膜IF，障壁層BA2的表面與障壁層BA1的表面仍會形成高低差，故電場集中有所緩和，閘極耐壓提高。
圖43，係表示本實施態樣的應用例E的半導體裝置的另一構造的剖面圖。如圖43所示的，亦可更換圖42所示之半導體裝置的緩衝層BU，而使用p型的緩衝層PBU。像這樣，在使用p型的緩衝層的情況下，便可如在實施態樣1的應用例1等所説明的，使提高閾値的功效增強。
（實施態樣5） 在實施態樣1（圖1、圖6）中，絶緣膜IF的側面以及從障壁層BA的表面算起厚度T1的部分的側面，會從開口部OA1的側面（側壁）露出，惟亦可使絶緣膜IF的側面往源極電極SE或汲極電極DE側後退。另外，由於除了絶緣膜IF的側面的位置以外，其他部分均與實施態樣1的半導體裝置相同，故關於對應的構造以及其製造步驟，其詳細説明省略。
以下，一邊參照圖式一邊針對本實施態樣的半導體裝置詳細進行説明。
［構造説明］ 圖44，係表示本實施態樣的半導體裝置的構造的剖面圖。圖44所示之本實施態樣的半導體裝置（半導體元件），係使用了氮化物半導體的MIS型的電場效應電晶體。該半導體裝置，可作為高電子移動度電晶體型的功率電晶體使用。本實施態樣的半導體裝置，係所謂的凹陷閘極型的半導體裝置。
在本實施態樣的半導體裝置中，與實施態樣1（圖1）同樣，在基板S上，依序形成了核生成層NUC、應力緩和層STR、緩衝層BU、通道層CH以及障壁層BA。另外，在障壁層BA上形成了絶緣膜IF。
閘極電極GE，在開口部OAIF、開口部OA1以及開口部OA2的內部以及絶緣膜IF上隔著閘極絶緣膜GI形成。例如，開口部OA1，以包圍開口部OA2的形成區域的方式配置（參照圖2），開口部OAIF，以包圍開口部OA1的形成區域的方式配置。
另外，開口部OAIF，貫通絶緣膜IF，並到達障壁層BA的表面（參照圖45）。另外，開口部OA1，貫通絶緣膜IF，並到達障壁層BA的中間部位（參照圖46）。開口部OA1的底面，與淺底部SB對應。該淺底部SB，位於障壁層BA中。換言之，障壁層BA從淺底部SB露出。另外，若以另一種說法，則係在淺底部SB下殘留著障壁層BA。另外，開口部OA2，貫通絶緣膜IF以及障壁層BA，到達通道層CH的中間部位（參照圖47）。開口部OA2的底面，與深底部DB對應。該深底部DB，位於通道層CH中。換言之，通道層CH從深底部DB露出。上述淺底部SB的形成區域為區域ASB，上述深底部DB的形成區域為區域ADB。另外，並未形成溝槽T的區域（障壁層BA並未受到蝕刻的區域）為區域AF。另外，障壁層BA的表面的露出區域（開口部OAIF與開口部OA1之間的區域）為區域AR。該障壁層BA的表面的露出區域，與絶緣膜IF的後退面對應。
然後，在本實施態樣中，形成於通道層CH與障壁層BA的界面附近的二維電子氣體2DEG，亦被形成了閘極電極GE的開口部OA2斷開。因此，在本實施態樣的半導體裝置中，可在並未對閘極電極GE施加正電位（閾値電位）的狀態下維持切斷狀態，並在對閘極電極GE施加正電位（閾値電位）的狀態下維持導通狀態。像這樣，便可實行常閉運作。
另外，藉由在通道層CH之下設置緩衝層BU，在通道層CH與緩衝層BU的界面附近的緩衝層BU側會產生分極電荷（負的固定電荷）PC。藉由該分極電荷PC，便可提升傳導帶，並使閾値電位往正側上升（參照圖15）。藉此，便可達到提高常閉運作性之目的。
另外，在閘極電極GE的一側（在圖44中為左側）的障壁層BA上，設置了源極電極SE。另外，在閘極電極GE的另一側（在圖44中為右側）的障壁層BA上，設置了汲極電極DE。源極電極SE以及汲極電極DE，配置在形成於層間絶緣膜IL1中的接觸孔C1內以及其上部。另外，源極電極SE以及汲極電極DE，被層間絶緣膜IL2所覆蓋。
由於在本實施態樣中，亦與實施態樣1的情況同樣，係設置成在深底部DB的兩側的淺底部SB殘留薄障壁層BA的構造，故淺底部SB的下方的二維電子氣體2DEG的濃度會降低。像這樣，藉由使淺底部SB的下方的二維電子氣體2DEG的濃度降低，便可防止分極電荷PC提升傳導帶的功效降低。藉此，便可防止閾値電位下降，進而達到提高常閉運作性之目的。
另外，藉由設置淺底部SB，便可個別地調整形成了淺底部SB的區域ASB與並未形成溝槽T的區域AF的二維電子氣體2DEG的濃度。因此，例如，可藉由增加障壁層的Al濃度等，使區域AF的二維電子氣體2DEG高濃度化，進而降低導通電阻。
另外，在淺底部SB中，當對閘極電極GE施加閾値電位時，通道會被引發。藉此，便可降低導通電阻。
另外，藉由設置淺底部SB，閘極電極GE的下方的電場集中部位會分散，而且，會使絶緣膜IF的側面往源極電極SE或汲極電極DE側後退，藉此電場集中部位便分散成3個部位（參照圖44的虛線所包圍的圓形部分）。因此，電場集中有所緩和，閘極耐壓提高。
［製法説明］ 接著，一邊參照圖45～圖48，一邊說明本實施態樣的半導體裝置的製造方法，使該半導體裝置的構造更明確。圖45～圖48，係表示本實施態樣的半導體裝置的製造步驟的剖面圖。
如圖45所示的，在基板S上，依序形成核生成層NUC、應力緩和層STR、緩衝層BU、通道層CH、障壁層BA以及絶緣膜IF。該等膜層，可使用在實施態樣1所説明的材料，並與實施態樣1以同樣的方式形成。另外，之後，形成元件分離區域（圖中未顯示，參照圖3）。
接著，依序形成開口部OAIF、開口部OA2以及開口部OA1（參照圖45～圖47）。例如，在絶緣膜IF上，形成光阻膜PRF，並利用微影處理，將閘極電極形成區域（區域ASB、區域ADB以及區域AR）的光阻膜PRF除去。接著，以該光阻膜PRF為遮罩，對絶緣膜IF進行乾蝕刻，藉此形成貫通絶緣膜IF，並使障壁層BA的表面露出的開口部OAIF。蝕刻氣體，可使用與在實施態樣1中所説明的絶緣膜IF的蝕刻氣體同樣的氣體。之後，將光阻膜PRF除去。
接著，如圖46所示的，在絶緣膜IF以及障壁層BA上，形成光阻膜PR1，並利用微影處理，將區域ADB以及區域ASB的光阻膜PR1除去。接著，以該光阻膜PR1為遮罩，從障壁層BA的表面將厚度T1的部分蝕刻除去。蝕刻氣體，可使用與實施態樣1同樣的氣體。此時，在開口部OA1的底面，殘留厚度T2的障壁層BA。之後，將光阻膜PR1除去。
接著，如圖47所示的，在絶緣膜IF以及障壁層BA上，形成光阻膜PR2，並利用微影處理，將區域ADB的光阻膜PR2除去。
接著，以該光阻膜PR2為遮罩，對障壁層BA以及通道層CH進行乾蝕刻，藉此形成貫通障壁層BA並到達通道層CH的中間部位的開口部OA2。蝕刻氣體，可使用與實施態樣1同樣的氣體。蝕刻所除去的障壁層BA以及通道層CH的厚度的和為T3。該厚度T3，對應開口部OA1的底面與開口部OA2的底面的高低差。之後，將光阻膜PR2除去。
藉此，便可如圖48所示的，形成開口部OAIF、開口部OA2以及開口部OA1。開口部OAIF的底面，與障壁層BA的表面對應，開口部OA1的底面，與淺底部SB對應，開口部OA2的底面，與深底部DB對應。另外，如前所述的，開口部OAIF，以包圍開口部OA1的方式形成，開口部OA1，以包圍開口部OA2的方式形成。
接著，如圖44所示的，在包含開口部OAIF、開口部OA2以及開口部OA1內的絶緣膜IF上，隔著閘極絶緣膜GI形成閘極電極GE。閘極絶緣膜GI以及閘極電極GE，可使用在實施態樣1所説明的材料，並與實施態樣1以同樣的方式形成。
接著，在包含閘極電極GE之上的絶緣膜IF上，形成層間絶緣膜IL1，然後，形成源極電極SE以及汲極電極DE。接著，在包含源極電極SE以及汲極電極DE之上的層間絶緣膜IL1上，形成層間絶緣膜IL2。層間絶緣膜IL1、源極電極SE、汲極電極DE以及層間絶緣膜IL2，可使用在實施態樣1所説明的材料，並與實施態樣1以同樣的方式形成。之後，亦可如在實施態樣1所説明的，形成栓塞（PG）或配線（源極線SL或汲極線DL等），並在最上層的配線上，形成保護膜。
藉由以上的步驟，便可形成本實施態樣的半導體裝置。另外，上述步驟，僅為一例，亦可利用上述步驟以外的步驟，製造出本實施態樣的半導體裝置。
另外，在本實施態樣中，亦可使絶緣膜IF往汲極電極DE側後退。
（實施態樣6） 圖49，係表示本實施態樣的半導體裝置的構造的剖面圖。如圖49所示的，亦可在開口部OA2的兩側的區域（與實施態樣1的區域ASB對應的區域），設置低Al障壁層BA1，並在開口部OA1的兩側的區域（與實施態樣1的區域AF對應的區域），設置高Al障壁層BA2。另外，對於與實施態樣1相同的構造部位，會附上相同的符號，並省略其説明。
設置成該等構造，亦可使低Al障壁層BA1的下方的二維電子氣體2DEG的濃度，比高Al障壁層BA2的下方的二維電子氣體2DEG的濃度更低。因此，如在實施態樣1等所詳細説明的，可防止閾値電位下降，進而達到提高常閉運作性之目的。
以上，係根據實施態樣具體説明本發明人之發明，惟本發明並非僅限於上述實施態樣，在不超出其發明精神的範圍內可作出各種變更，自不待言。例如，亦可將上述實施態樣5所説明的緩衝層，如在實施態樣1的應用例1所説明的設置成p型。另外，亦可將上述實施態樣5所説明的緩衝層，如在實施態樣1的應用例2所説明的，將其省略。此外，在各實施態樣所説明的各部位的構造或製造步驟中可作出各種的組合。 ［附註1］ 一種半導體裝置的製造方法，其特徵為包含：（a）在基板的上方形成第1氮化物半導體層的步驟；（b）在該第1氮化物半導體層上形成第2氮化物半導體層的步驟；（c）在該第2氮化物半導體層上形成第3氮化物半導體層的步驟；（d）形成具有貫通第1區域的該第3氮化物半導體層並到達該第2氮化物半導體層的中間部位的第1開口部以及到達第2區域的該第3氮化物半導體層的中間部位的第2開口部的溝槽的步驟；（e）在該溝槽內隔著閘極絶緣膜形成閘極電極的步驟；以及（f）在該閘極電極的一側的該第3氮化物半導體層的上方形成第1電極，並在該閘極電極的另一側的該第3氮化物半導體層的上方形成第2電極的步驟；該第2氮化物半導體層的電子親和力，比該第1氮化物半導體層與該第3氮化物半導體層的電子親和力更大；該第1氮化物半導體層的電子親和力，比該第3氮化物半導體層的電子親和力更大。 ［附註2］ 如附註1所記載的半導體裝置的製造方法，其中，該第1氮化物半導體層含有p型雜質。 ［附註3］ 如附註1所記載的半導體裝置的製造方法，其中，在該（c）步驟與該（d）步驟之間，具有在該第3氮化物半導體層上形成絶緣膜的步驟。 ［附註4］ 如附註3所記載的半導體裝置的製造方法，其中，該（d）步驟，係形成該第1開口部、該第2開口部以及貫通該絶緣膜並包圍該第2開口部的第3開口部的步驟；該（e）步驟，係在包含該第1開口部、該第2開口部以及該第3開口部內的該絶緣膜上，隔著閘極絶緣膜形成閘極電極的步驟。 ［附註5］ 如附註1所記載的半導體裝置的製造方法，其中，該（c）步驟包含：（c1）在該第2氮化物半導體層上形成第1膜的步驟；以及（c2）在該第1膜上形成第2膜的步驟；該（d）步驟，係形成具有貫通該第1區域的該第1膜與該第2膜並到達該第2氮化物半導體層的中間部位的第1開口部以及貫通該第2區域的該第2膜並到達該第1膜的第2開口部的溝槽的步驟。 ［附註6］ 如附註5所記載的半導體裝置的製造方法，其中，該第1膜以及該第2膜，各自含有Al，該第1膜的Al組成比，比該第2膜的Al組成比更低。 ［附註7］ 一種半導體裝置的製造方法，其特徵為包含：（a）在基板的上方形成第1氮化物半導體層的步驟；（b）在該第1氮化物半導體層上形成第2氮化物半導體層的步驟；（c）在該第2氮化物半導體層上形成第3氮化物半導體層的步驟；（d）形成貫通第1區域的該第3氮化物半導體層，並到達該第2氮化物半導體層的中間部位的第1開口部的步驟；（e）在該第1開口部內隔著閘極絶緣膜形成閘極電極的步驟；以及（f）在該閘極電極的一側的該第3氮化物半導體層的上方形成第1電極，並在該閘極電極的另一側的該第3氮化物半導體層的上方形成第2電極的步驟；該（c）步驟包含：（c1）在該第2氮化物半導體層上形成第1膜的步驟；以及（c2）在該第1膜上形成第2膜的步驟；在該（d）步驟之前，包含使該第2膜殘留在該第1開口部的兩側的第2區域的步驟；該第2氮化物半導體層的電子親和力，比該第1氮化物半導體層與該第3氮化物半導體層的電子親和力更大；該第1氮化物半導體層的電子親和力，比該第3氮化物半導體層的電子親和力更大；該第1膜含有Al；該第2膜的Al組成比，比該第1膜的Al組成比更低。 ［附註8］ 一種半導體裝置，其特徵為包含：第1氮化物半導體層，其形成於基板的上方；第2氮化物半導體層，其形成於該第1氮化物半導體層上；第3氮化物半導體層，其形成於該第2氮化物半導體層上；第1開口部，其貫通該第3氮化物半導體層，並到達該第2氮化物半導體層的中間部位；閘極電極，其在該第1開口部內隔著閘極絶緣膜配置；以及第1電極與第2電極，其分別形成於該閘極電極的兩側的該第3氮化物半導體層的上方；該第2氮化物半導體層的電子親和力，比該第1氮化物半導體層與該第3氮化物半導體層的電子親和力更大；該第1氮化物半導體層的電子親和力，比該第3氮化物半導體層的電子親和力更大；第1區域配置在該第1開口部的兩側；該第1區域的該第3氮化物半導體層的膜厚，比該第1電極側的該第1區域的端部與該第1電極之間的第2區域的該第3氮化物半導體層的膜厚更薄。 ［附註9］ 一種半導體裝置，其特徵為包含：第1氮化物半導體層，其形成於基板的上方；第2氮化物半導體層，其形成於該第1氮化物半導體層上；第1開口部，其貫通該第2氮化物半導體層，並到達該第1氮化物半導體層的中間部位；閘極電極，其在該第1開口部內隔著閘極絶緣膜配置；以及第1電極與第2電極，其分別形成於該閘極電極的兩側的該第2氮化物半導體層的上方；該第1氮化物半導體層的電子親和力，比該第2氮化物半導體層的電子親和力更大；第1區域配置在該第1開口部的兩側；該第1區域的該第2氮化物半導體層的膜厚，比該第1電極側的該第1區域的端部與該第1電極之間的第2區域的該第2氮化物半導體層的膜厚更薄。
2DEG‧‧‧二維電子氣體
ABA2‧‧‧區域
AC‧‧‧活性區域
ADB‧‧‧區域
AF‧‧‧區域
AR‧‧‧區域
ASB‧‧‧區域
BA‧‧‧障壁層
BA1‧‧‧障壁層
BA2‧‧‧障壁層
BU‧‧‧緩衝層
C1‧‧‧接觸孔
CH‧‧‧通道層
DB‧‧‧深底部
DE‧‧‧汲極電極
DL‧‧‧汲極線
GE‧‧‧閘極電極
GI‧‧‧閘極絶緣膜
GL‧‧‧閘極線
IF‧‧‧絶緣膜
IL1‧‧‧層間絶緣膜
IL2‧‧‧層間絶緣膜
ISO‧‧‧元件分離區域
NUC‧‧‧核生成層
OA1‧‧‧開口部
OA2‧‧‧開口部
OAIF‧‧‧開口部
PBU‧‧‧緩衝層
PC‧‧‧分極電荷
PG‧‧‧栓塞
PR1‧‧‧光阻膜
PR2‧‧‧光阻膜
PR3‧‧‧光阻膜
PR41‧‧‧光阻膜
PR42‧‧‧光阻膜
PR43‧‧‧光阻膜
PRF‧‧‧光阻膜
S‧‧‧基板
SB‧‧‧淺底部
SE‧‧‧源極電極
SL‧‧‧源極線
STR‧‧‧應力緩和層
T‧‧‧溝槽
T1‧‧‧厚度
T2‧‧‧厚度
T3‧‧‧厚度
Vg‧‧‧閘極電壓
Id‧‧‧汲極電流
Ns‧‧‧片載子密度
Vt‧‧‧閾値
X‧‧‧方向
Y‧‧‧方向
A－A‧‧‧部位
B－B’‧‧‧部位
［圖1］係表示實施態樣1的半導體裝置的構造的剖面圖。 ［圖2］係表示實施態樣1的半導體裝置的構造的俯視圖。 ［圖3］係表示實施態樣1的半導體裝置的構造的俯視圖。 ［圖4］係表示實施態樣1的半導體裝置的製造步驟的剖面圖。 ［圖5］係表示實施態樣1的半導體裝置的製造步驟的剖面圖，且係表示圖4接下來的製造步驟的剖面圖。 ［圖6］係表示實施態樣1的半導體裝置的製造步驟的剖面圖，且係表示圖5接下來的製造步驟的剖面圖。 ［圖7］係表示實施態樣1的半導體裝置的製造步驟的剖面圖，且係表示圖6接下來的製造步驟的剖面圖。 ［圖8］係表示實施態樣1的半導體裝置的製造步驟的剖面圖，且係表示圖7接下來的製造步驟的剖面圖。 ［圖9］係表示實施態樣1的半導體裝置的製造步驟的剖面圖，且係表示圖8接下來的製造步驟的剖面圖。 ［圖10］係表示實施態樣1的半導體裝置的製造步驟的剖面圖，且係表示圖9接下來的製造步驟的剖面圖。 ［圖11］係表示實施態樣1的半導體裝置的製造步驟的剖面圖，且係表示圖10接下來的製造步驟的剖面圖。 ［圖12］係表示實施態樣1的半導體裝置的製造步驟的剖面圖，且係表示圖11接下來的製造步驟的剖面圖。 ［圖13］係表示障壁層的Al濃度與閾値的關係圖。 ［圖14］係表示Ns與閾値的關係圖。 ［圖15］係通道的形成區域附近的能帶圖。 ［圖16］係表示當使用了高Al濃度的障壁層時閾値下降的情況的示意圖。 ［圖17］係表示緩衝層與障壁層的Al濃度的差和障壁層的膜厚的關係圖。 ［圖18］係表示實施態樣1的應用例1的半導體裝置的構造的剖面圖。 ［圖19］（a）係比較例的半導體裝置的剖面圖以及溝部的能帶圖，（b）係實施態樣1的應用例2的半導體裝置的剖面圖以及溝部的能帶圖。 ［圖20］係表示實施態樣2的半導體裝置的構造的剖面圖。 ［圖21］係表示障壁層的Al濃度與Ns的關係圖。 ［圖22］係表示實施態樣2的半導體裝置的製造步驟的剖面圖。 ［圖23］係表示實施態樣2的半導體裝置的製造步驟的剖面圖，且係表示圖22接下來的製造步驟的剖面圖。 ［圖24］係表示實施態樣2的半導體裝置的製造步驟的剖面圖，且係表示圖23接下來的製造步驟的剖面圖。 ［圖25］係表示實施態樣2的半導體裝置的製造步驟的剖面圖，且係表示圖24接下來的製造步驟的剖面圖。 ［圖26］係表示實施態樣2的半導體裝置的製造步驟的剖面圖，且係表示圖25接下來的製造步驟的剖面圖。 ［圖27］係表示實施態樣2的半導體裝置的製造步驟的剖面圖，且係表示圖26接下來的製造步驟的剖面圖。 ［圖28］係表示實施態樣2的半導體裝置的製造步驟的剖面圖，且係表示圖27接下來的製造步驟的剖面圖。 ［圖29］係表示實施態樣3的半導體裝置的構造的剖面圖。 ［圖30］係表示實施態樣3的半導體裝置的製造步驟的剖面圖。 ［圖31］係表示實施態樣3的半導體裝置的製造步驟的剖面圖，且係表示圖30接下來的製造步驟的剖面圖。 ［圖32］係表示實施態樣3的半導體裝置的製造步驟的剖面圖，且係表示圖31接下來的製造步驟的剖面圖。 ［圖33］係表示實施態樣3的半導體裝置的製造步驟的剖面圖，且係表示圖32接下來的製造步驟的剖面圖。 ［圖34］係表示實施態樣3的半導體裝置的製造步驟的剖面圖，且係表示圖33接下來的製造步驟的剖面圖。 ［圖35］係表示實施態樣3的半導體裝置的製造步驟的剖面圖，且係表示圖34接下來的製造步驟的剖面圖。 ［圖36］係表示實施態樣4的應用例A的半導體裝置的構造的剖面圖。 ［圖37］係表示實施態樣4的應用例B的半導體裝置的構造的剖面圖。 ［圖38］係表示實施態樣4的應用例C的半導體裝置的構造的剖面圖。 ［圖39］係表示實施態樣4的應用例C的半導體裝置的另一構造的剖面圖。 ［圖40］係表示實施態樣4的應用例D的半導體裝置的構造的剖面圖。 ［圖41］係表示實施態樣4的應用例D的半導體裝置的另一構造的剖面圖。 ［圖42］係表示實施態樣4的應用例E的半導體裝置的構造的剖面圖。 ［圖43］係表示實施態樣4的應用例E的半導體裝置的另一構造的剖面圖。 ［圖44］係表示實施態樣5的半導體裝置的構造的剖面圖。 ［圖45］係表示實施態樣5的半導體裝置的製造步驟的剖面圖。 ［圖46］係表示實施態樣5的半導體裝置的製造步驟的剖面圖，且係表示圖45接下來的製造步驟的剖面圖。 ［圖47］係表示實施態樣5的半導體裝置的製造步驟的剖面圖，且係表示圖46接下來的製造步驟的剖面圖。 ［圖48］係表示實施態樣5的半導體裝置的製造步驟的剖面圖，且係表示圖47接下來的製造步驟的剖面圖。 ［圖49］係表示實施態樣6的半導體裝置的構造的剖面圖。
2DEG‧‧‧二維電子氣體
ADB‧‧‧區域
AF‧‧‧區域
ASB‧‧‧區域
BA‧‧‧障壁層
BU‧‧‧緩衝層
C1‧‧‧接觸孔
CH‧‧‧通道層
DB‧‧‧深底部
DE‧‧‧汲極電極
GE‧‧‧閘極電極
GI‧‧‧閘極絶緣膜
IF‧‧‧絶緣膜
IL1‧‧‧層間絶緣膜
IL2‧‧‧層間絶緣膜
NUC‧‧‧核生成層
OA1‧‧‧開口部
OA2‧‧‧開口部
PC‧‧‧分極電荷
S‧‧‧基板
SB‧‧‧淺底部
SE‧‧‧源極電極
STR‧‧‧應力緩和層
T‧‧‧溝槽

Claims (15)

  1. 一種半導體裝置，其特徵為包含： 第1氮化物半導體層，其形成於基板的上方； 第2氮化物半導體層，其形成於該第1氮化物半導體層上； 第3氮化物半導體層，其形成於該第2氮化物半導體層上； 第1開口部，其貫通該第3氮化物半導體層，並到達該第2氮化物半導體層的中間部位； 閘極電極，其隔著閘極絶緣膜配置在該第1開口部內；以及 第1電極與第2電極，其分別形成於該閘極電極的兩側之該第3氮化物半導體層的上方； 該第2氮化物半導體層的電子親和力，比該第1氮化物半導體層與該第3氮化物半導體層的電子親和力更大； 該第1氮化物半導體層的電子親和力，比該第3氮化物半導體層的電子親和力更大； 在該第1開口部的兩側配置了第1區域； 該第1電極側的該第1區域的二維電子氣體的濃度，比該第1電極側的該第1區域的端部與該第1電極之間的第2區域的二維電子氣體的濃度更低。
  2. 如申請專利範圍第1項之半導體裝置，其中， 該第2電極側的該第1區域之二維電子氣體的濃度，比該第2電極側的該第1區域之端部與該第2電極之間的該第2區域的二維電子氣體的濃度更低。
  3. 如申請專利範圍第1項之半導體裝置，其中， 該閘極電極，形成於該第1開口部以及該第1區域上。
  4. 如申請專利範圍第1項之半導體裝置，其中， 該第1電極為源極電極。
  5. 如申請專利範圍第1項之半導體裝置，其中， 該第1電極為汲極電極。
  6. 如申請專利範圍第項1之半導體裝置，其中， 該第1區域的該第3氮化物半導體層之膜厚，比該第2區域的該第3氮化物半導體層之膜厚更薄。
  7. 如申請專利範圍第6項之半導體裝置，其中， 該閘極電極，隔著該閘極絶緣膜配置在溝槽內； 該溝槽具有：該第1開口部，以及到達該第3氮化物半導體層的中間部位的第2開口部； 該溝槽的底部具有：與該第1開口部的底部對應的第1底部，以及位於該第1底部的兩側並與該第2開口部的底部對應之第2底部； 該第1區域，為該第2底部的形成區域。
  8. 如申請專利範圍第1項之半導體裝置，其中， 該第1氮化物半導體層含有p型雜質。
  9. 如申請專利範圍第1項之半導體裝置，其中， 具有形成於該第2區域的該第3氮化物半導體層上之絶緣膜。
  10. 如申請專利範圍第7項之半導體裝置，其中， 具有形成於該第2區域的該第3氮化物半導體層上之絶緣膜； 該絶緣膜具有第3開口部； 該第3開口部的端部，位於比該第2開口部的端部更靠近該第1電極側或該第2電極側之處。
  11. 如申請專利範圍第1項之半導體裝置，其中， 該第3氮化物半導體層具有：形成於該第2氮化物半導體層上的第1膜，以及形成於該第1膜上的第2膜； 該第1區域的該第3氮化物半導體層，係由該第1膜所構成； 該第2區域的該第3氮化物半導體層，具有該第1膜以及該第2膜。
  12. 如申請專利範圍第11項之半導體裝置，其中， 該第1膜以及該第2膜，各自含有Al； 該第1膜的Al組成比，比該第2膜的Al組成比更低。
  13. 如申請專利範圍第1項之半導體裝置，其中， 該第3氮化物半導體層，含有Al； 該第1區域的該第3氮化物半導體層的Al組成比，比該第2區域的該第3氮化物半導體層的Al組成比更低。
  14. 如申請專利範圍第項1之半導體裝置，其中， 該第3氮化物半導體層具有：形成於該第2氮化物半導體層上的第1膜，以及形成於該第1膜上的第2膜； 該第1區域的該第3氮化物半導體層具有：該第1膜，以及該第2膜； 該第2區域的該第3氮化物半導體層，係僅由該第1膜所構成； 該第1膜含有Al； 該第2膜的Al組成比，比該第1膜的Al組成比更低。
  15. 一種半導體裝置的製造方法，其特徵為包含： （a）在基板的上方形成第1氮化物半導體層的步驟； （b）在該第1氮化物半導體層上形成第2氮化物半導體層的步驟； （c）在該第2氮化物半導體層上形成第3氮化物半導體層的步驟； （d）形成具有貫通第1區域的該第3氮化物半導體層並到達該第2氮化物半導體層的中間部位的第1開口部、與到達第2區域的該第3氮化物半導體層的中間部位的第2開口部之溝槽的步驟； （e）在該溝槽內隔著閘極絶緣膜形成閘極電極的步驟；以及 （f）在該閘極電極的一側之該第3氮化物半導體層的上方形成第1電極，並在該閘極電極的另一側之該第3氮化物半導體層的上方形成第2電極的步驟； 該第2氮化物半導體層的電子親和力，比該第1氮化物半導體層與該第3氮化物半導體層的電子親和力更大； 該第1氮化物半導體層的電子親和力，比該第3氮化物半導體層的電子親和力更大。
TW104137794A 2014-12-10 2015-11-17 半導體裝置及半導體裝置之製造方法 TW201633532A (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014249833A JP6404697B2 (ja) 2014-12-10 2014-12-10 半導体装置および半導体装置の製造方法

Publications (1)

Publication Number Publication Date
TW201633532A true TW201633532A (zh) 2016-09-16

Family

ID=54771039

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104137794A TW201633532A (zh) 2014-12-10 2015-11-17 半導體裝置及半導體裝置之製造方法

Country Status (5)

Country Link
US (3) US9508842B2 (zh)
EP (1) EP3041053A3 (zh)
JP (1) JP6404697B2 (zh)
CN (1) CN105702734B (zh)
TW (1) TW201633532A (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI732593B (zh) * 2020-06-15 2021-07-01 世界先進積體電路股份有限公司 半導體結構及具有半導體結構的高電子遷移率電晶體裝置
US11387356B2 (en) 2020-07-31 2022-07-12 Vanguard International Semiconductor Corporation Semiconductor structure and high-electron mobility transistor device having the same
US12027562B2 (en) 2019-03-15 2024-07-02 Sony Semiconductor Solutions Corporation Imaging element and semiconductor element

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6401053B2 (ja) * 2014-12-26 2018-10-03 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
JP6468886B2 (ja) * 2015-03-02 2019-02-13 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
ITUB20155536A1 (it) 2015-11-12 2017-05-12 St Microelectronics Srl Transistore hemt di tipo normalmente spento includente una trincea contenente una regione di gate e formante almeno un gradino, e relativo procedimento di fabbricazione
CN105789296B (zh) * 2015-12-29 2019-01-25 中国电子科技集团公司第五十五研究所 一种铝镓氮化合物/氮化镓高电子迁移率晶体管
US10062776B2 (en) * 2016-02-05 2018-08-28 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
US10651317B2 (en) 2016-04-15 2020-05-12 Macom Technology Solutions Holdings, Inc. High-voltage lateral GaN-on-silicon Schottky diode
US10541323B2 (en) * 2016-04-15 2020-01-21 Macom Technology Solutions Holdings, Inc. High-voltage GaN high electron mobility transistors
US20180061975A1 (en) * 2016-08-24 2018-03-01 Rohm Co., Ltd. Nitride semiconductor device and nitride semiconductor package
US10340352B2 (en) * 2017-03-14 2019-07-02 Globalfoundries Inc. Field-effect transistors with a T-shaped gate electrode
CN106783614A (zh) * 2017-04-12 2017-05-31 成都海威华芯科技有限公司 一种基于GaN HEMT结构的欧姆接触制备方法
US11621328B2 (en) * 2017-11-16 2023-04-04 Panasonic Holdings Corporation Nitride semiconductor device
US11233047B2 (en) 2018-01-19 2022-01-25 Macom Technology Solutions Holdings, Inc. Heterolithic microwave integrated circuits including gallium-nitride devices on highly doped regions of intrinsic silicon
US11056483B2 (en) 2018-01-19 2021-07-06 Macom Technology Solutions Holdings, Inc. Heterolithic microwave integrated circuits including gallium-nitride devices on intrinsic semiconductor
US10950598B2 (en) 2018-01-19 2021-03-16 Macom Technology Solutions Holdings, Inc. Heterolithic microwave integrated circuits including gallium-nitride devices formed on highly doped semiconductor
JP7102796B2 (ja) * 2018-03-12 2022-07-20 富士通株式会社 半導体装置及び半導体装置の製造方法
JP7071878B2 (ja) * 2018-05-29 2022-05-19 株式会社東芝 半導体装置
JP7065692B2 (ja) * 2018-05-29 2022-05-12 株式会社東芝 半導体装置
US10797152B2 (en) * 2018-06-04 2020-10-06 Semiconductor Components Industries, Llc Process of forming an electronic device including an access region
CN108807510B (zh) * 2018-07-10 2021-05-14 电子科技大学 一种逆阻型氮化镓高电子迁移率晶体管
CN109411349A (zh) * 2018-09-10 2019-03-01 西安电子科技大学 一种基于电荷分部调制的高线性毫米波器件
JP7021034B2 (ja) 2018-09-18 2022-02-16 株式会社東芝 半導体装置
US10680092B2 (en) * 2018-10-01 2020-06-09 Semiconductor Components Industries, Llc Electronic device including a transistor with a non-uniform 2DEG
US10707322B2 (en) * 2018-10-22 2020-07-07 Vanguard International Semiconductor Corporation Semiconductor devices and methods for fabricating the same
TWI846726B (zh) * 2019-09-04 2024-07-01 聯華電子股份有限公司 增強型高電子遷移率電晶體
US11600614B2 (en) 2020-03-26 2023-03-07 Macom Technology Solutions Holdings, Inc. Microwave integrated circuits including gallium-nitride devices on silicon
CN114551590A (zh) * 2020-11-26 2022-05-27 联华电子股份有限公司 高电子迁移率晶体管及其制作方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008035403A1 (en) * 2006-09-20 2008-03-27 Fujitsu Limited Field-effect transistor
US7795642B2 (en) * 2007-09-14 2010-09-14 Transphorm, Inc. III-nitride devices with recessed gates
JP4761319B2 (ja) * 2008-02-19 2011-08-31 シャープ株式会社 窒化物半導体装置とそれを含む電力変換装置
JP4729067B2 (ja) * 2008-03-31 2011-07-20 古河電気工業株式会社 電界効果トランジスタ
CN101604704B (zh) * 2008-06-13 2012-09-05 西安能讯微电子有限公司 Hemt器件及其制造方法
JP5653607B2 (ja) * 2008-11-26 2015-01-14 古河電気工業株式会社 ＧａＮ系電界効果トランジスタおよびその製造方法
JP5487615B2 (ja) * 2008-12-24 2014-05-07 サンケン電気株式会社 電界効果半導体装置及びその製造方法
KR20110026798A (ko) * 2009-09-08 2011-03-16 삼성전기주식회사 반도체 소자 및 그 제조 방법
JP5589329B2 (ja) * 2009-09-24 2014-09-17 豊田合成株式会社 Ｉｉｉ族窒化物半導体からなる半導体装置、電力変換装置
KR20120027987A (ko) * 2010-09-14 2012-03-22 삼성엘이디 주식회사 질화갈륨계 반도체소자 및 그 제조방법
JP5801560B2 (ja) * 2011-01-21 2015-10-28 株式会社豊田中央研究所 半導体装置
JP5866766B2 (ja) * 2011-02-10 2016-02-17 富士通株式会社 化合物半導体装置及びその製造方法
JP5919626B2 (ja) * 2011-02-25 2016-05-18 富士通株式会社 化合物半導体装置及びその製造方法
JP5654512B2 (ja) * 2012-03-26 2015-01-14 株式会社東芝 窒化物半導体装置
JP6253886B2 (ja) * 2013-01-09 2017-12-27 トランスフォーム・ジャパン株式会社 半導体装置及び半導体装置の製造方法
JP6200227B2 (ja) * 2013-02-25 2017-09-20 ルネサスエレクトロニクス株式会社 半導体装置
JP6024579B2 (ja) * 2013-04-11 2016-11-16 株式会社デンソー Ｈｅｍｔを備えた半導体装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12027562B2 (en) 2019-03-15 2024-07-02 Sony Semiconductor Solutions Corporation Imaging element and semiconductor element
TWI732593B (zh) * 2020-06-15 2021-07-01 世界先進積體電路股份有限公司 半導體結構及具有半導體結構的高電子遷移率電晶體裝置
US11387356B2 (en) 2020-07-31 2022-07-12 Vanguard International Semiconductor Corporation Semiconductor structure and high-electron mobility transistor device having the same

Also Published As

Publication number Publication date
US20160172474A1 (en) 2016-06-16
US20180076312A1 (en) 2018-03-15
CN105702734A (zh) 2016-06-22
CN105702734B (zh) 2021-11-05
EP3041053A3 (en) 2016-09-14
US20170054016A1 (en) 2017-02-23
US9508842B2 (en) 2016-11-29
JP2016111288A (ja) 2016-06-20
EP3041053A2 (en) 2016-07-06
US10084077B2 (en) 2018-09-25
US9837524B2 (en) 2017-12-05
JP6404697B2 (ja) 2018-10-10

Similar Documents

Publication Publication Date Title
TW201633532A (zh) 半導體裝置及半導體裝置之製造方法
JP6251071B2 (ja) 半導体装置
JP6468886B2 (ja) 半導体装置の製造方法および半導体装置
JP6401053B2 (ja) 半導体装置および半導体装置の製造方法
JP6462456B2 (ja) 半導体装置および半導体装置の製造方法
TW201528503A (zh) 半導體裝置
JP2014078537A (ja) 横型半導体装置
JP2016149404A (ja) 半導体装置の製造方法および半導体装置
JP2011204717A (ja) 化合物半導体装置
US10566183B2 (en) Method of manufacturing semiconductor device and the semiconductor device
JP2023052520A (ja) 窒化物半導体装置
JP2013065612A (ja) 窒化物半導体装置およびその製造方法
TWI803845B (zh) 半導體結構
JP6639593B2 (ja) 半導体装置および半導体装置の製造方法
JP2019009462A (ja) 半導体装置
JP6176677B2 (ja) 窒化物半導体装置
WO2024116612A1 (ja) 窒化物半導体デバイス
WO2024116739A1 (ja) 窒化物半導体デバイスおよびその製造方法
JP2018174196A (ja) 半導体装置および半導体装置の製造方法
JP2023133798A (ja) 窒化物半導体デバイス
JP2015226044A (ja) 半導体装置
JP2022145319A (ja) 半導体装置