JP2017139518A - 半導体装置および送信器 - Google Patents

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Abstract

【課題】高周波で利得および効率が低下しない増幅器を有する半導体装置の実現。【解決手段】半導体基板100と、半導体基板上に形成された増幅器と、を有し、増幅器は、半導体基板の活性領域の表面に櫛歯状に配置された複数のゲートフィンガー電極Gと、複数のゲートフィンガー電極の両端をそれぞれ共通に接続する２つのゲート接続電極11A,11Bと、複数のゲートフィンガー電極の間の半導体基板の表面に交互に配置された複数のソース電極Sおよび複数のドレイン電極Dと、複数のドレイン電極を順に接続する複数のドレイン接続素子21と、を有し、各ドレイン接続素子のインダクタンス値の、対応するドレイン電極とソース電極間のドレイン−ソース電極間の寄生容量に対する比は、一定である半導体装置。【選択図】図３

Description

本発明は、半導体装置および送信器に関する。
パワー増幅器（アンプ）は信号を増幅する働きをしており、特に高周波パワーアンプは、無線通信機およびレーダ装置の送信部に用いられる。電波の到達距離を延ばすためには送信電力を大きくしなければならない。パワーアンプ（トランジスタ）の出力電力は、トランジスタの物性によってきまるものであり、近年では窒化ガリウム(GaN) HEMTなどを用いることにより出力電力を高めている。
１個のトランジスタの出力電力は、トランジスタのゲート幅に比例することが知られている。使用するトランジスタの種類や物性が決まっているとすると、出力電力を高めるためには、トランジスタのゲート幅を増やす必要がある。しかし、トランジスタのゲート幅は大きくするとゲート抵抗が増え、高周波領域では利得の低下が顕著となる。そのため、ゲート幅はあまり長くすることができず、トランジスタのゲート幅を長くして出力電力を増加させるには限界がある。
そこで、半導体基板上に複数のトランジスタを形成し、複数のトランジスタに同じ信号を入力し、その出力を結合することで大きな出力電力を得ることが行われる。これは、複数のトランジスタのゲート幅を合わせることにより、総ゲート幅を増加させるといえる。この場合、増幅器の出力電力は、トランジスタ１個あたりの出力電力とトランジスタ数の積を上限とし、結合時の損失（ロス）分を減じた値になる。
総ゲート幅を増加させるために、複数のトランジスタを配列する場合、ゲート電極の伸びる方向（Ｘ方向）に垂直な方向（Ｙ方向）に、ゲート電極を櫛歯状に複数配置することが行われる。櫛歯状に多数配置したゲート電極は、ゲートフィンガーと称される。さらにゲート電極の伸びる方向（Ｘ方向）に、ゲートフィンガーを複数列配置することも行われる。言い換えれば、複数のトランジスタを二次元的に配置する。このような配置を行うため、大きなトランジスタ領域が必要であり、チップのＹ方向のサイズは、ゲートフィンガーのピッチと本数の積で決められる。チップのＸ方向のサイズは、ゲート幅に配線および分離領域の幅を加えた長さとゲートフィンガーの列数の積で決められる。
さらに、チップ領域を一定に保ったまま、トランジスタの総ゲート幅を増やすためには、トランジスタの密度を増加させることが考えられる。しかし、トランジスタの密度を高めると、トランジスタから発する熱がこもり、チップの温度が上昇する。この温度により、増幅利得が低下するという課題が生ずる。
特開平１０−２４２１６９号公報 特開２０１２−２３４９１０号公報 特開２００５−１８３７７０号公報
"Thermal Analysis of GaN Devices" Charles Suckling and Deena Nguyen, Arms RF and Microwave Society, 2012 Conference
上記の二次元配置を行う場合、ゲート電極、ソース電極およびドレイン電極は、半導体基板（チップ）の内側領域に二次元的に配置され、半導体基板（チップ）の周囲に設けられたパッドに配線によりそれぞれ接続される。このため、半導体基板の内側領域に多数のトランジスタを配置できる。ただし、基板内の配線にドレイン端子などが接続されているため、それに付随して寄生容量が生成され、高周波においては利得が下がってしまうという課題があった。高周波で利得が低下すると出力電力が下がり、電力効率が低下してしまう。
実施形態によれば、高周波で利得および効率が低下しない増幅器を有する半導体装置が実現される。
第１の態様の半導体装置は、半導体基板と、半導体基板上に形成された増幅器と、を有する。増幅器は、複数のゲートフィンガー電極と、２つのゲート接続電極と、複数のソース電極および複数のドレイン電極と、複数のドレイン接続素子と、を有する。複数のゲートフィンガー電極は、半導体基板の活性領域の表面に櫛歯状に配置される。２つのゲート接続電極は、複数のゲートフィンガー電極の両端をそれぞれ共通に接続する。複数のソース電極および複数のドレイン電極は、複数のゲートフィンガー電極の間の半導体基板の表面に交互に配置される。複数のドレイン接続素子は、複数のドレイン電極を順に接続する。各ドレイン接続素子のインダクタンス値の、対応するドレイン電極とソース電極間のドレイン−ソース電極間の寄生容量に対する比は、一定である。
実施形態によれば、高周波での利得および効率を低下させること無しに、増幅器の出力電力を高くできる。
複数のトランジスタの配列例を示す図であり、（Ａ）がレイアウトを示し、（Ｂ）が等価回路を示す。 基板厚で規格化したトランジスタのゲートフィンガー間隔（ピッチ）に対するチップの熱抵抗の変化を示す。 第１実施形態の高周波パワーアンプの構成を示す図であり、（Ａ）が回路図を示し、（Ｂ）がレイアウトの一部を示す。 第１実施形態の高周波パワーアンプの最大有能利得の周波数特性の測定結果を示す図であり、（Ａ）は比較例である図１の場合のレイアウトを示し、（Ｂ）は最大有能利得の周波数特性を示す。 第１実施形態の高周波パワーアンプの最大有能利得の周波数特性の測定結果を示す図であり、（Ａ）は比較例である高周波パワーアンプのレイアウトを示し、（Ｂ）は最大有能利得の周波数特性を示す。 第１実施形態の高周波パワーアンプと図５の（Ａ）のレイアウトの比較例の電力効率を示す図であり、実線が第１実施形態の高周波パワーアンプの特性を、点線が比較例の特性を示す。 図２のトランジスタ間隔（ピッチ）／基板厚(Lgg/h)に対するチップの熱抵抗の変化を示すグラフに、配置されるトランジスタサイズを表すグラフを追加した図である。 図７において、トランジスタサイズを表すグラフの代わりに、トランジスタ間隔に対するインダクタのインダクタンス値LとCdsから計算した特性インピーダンスを示すグラフを加えた図である。 第２実施形態の高周波パワーアンプのレイアウト構成を示す図であり、上面図および２方向の断面図を示す。 第２実施形態の高周波パワーアンプの１列のゲートフィンガーによるトランジスタ列の等価回路を示す図である。 第３実施形態の高周波パワーアンプにおける１列のゲートフィンガーに対応するトランジスタ列のレイアウト例を示す図であり、（Ａ）が概略レイアウトを、（Ｂ）が具体的なレイアウト構成を示す。 第３実施形態の高周波パワーアンプの１列のゲートフィンガーによるトランジスタ列の等価回路を示す図である。 第１の比較例の高周波パワーアンプにおける１列のゲートフィンガーに対応するトランジスタ列の構成を示す図であり、（Ａ）がレイアウトを、（Ｂ）が等価回路を示す。 第２の比較例の高周波パワーアンプにおける１列のゲートフィンガーに対応するトランジスタ列の構成を示す図であり、（Ａ）がレイアウトを、（Ｂ）が等価回路を示す。 第２実施形態、第３実施形態、第１の比較例および第２の比較例の高周波パワーアンプにおける最大有能利得の周波数特性を示す。
実施形態を説明する前に、高周波用の高出力増幅器を有する半導体装置について説明する。
高周波信号を出力する無線通信機およびレーダ装置の送信部は、高出力増幅器（パワーアンプ）を含む半導体装置を有し、送信電力を大きくすることが求められている。上記のパワーアンプは、トランジスタにより実現されるのが一般的である。トランジスタの出力電力は、トランジスタの物性によってきまるものであり、近年では窒化ガリウム(GaN) HEMTなどを用いることにより出力を高めている。使用するトランジスタの種類や物性が決まっているとすると、出力電力を高めるためには、トランジスタのゲート幅を増やす必要がある。
トランジスタの出力電力はゲート幅に比例するが、トランジスタでゲート幅を大きくするとゲート抵抗が増え、高周波領域では利得の低下が顕著となる。そのため、ゲート幅はあまり長くすることができず、ゲート幅自体を長くする方法には限界がある。
そこで、半導体基板上に複数のトランジスタを形成し、複数のトランジスタに同じ信号を入力し、その出力を結合することで大きな出力電力を得ることが行われる。半導体基板上に複数のトランジスタを形成し、複数のトランジスタに同じ信号を入力し、その出力を結合することで大きな出力電力を得ることが行われる。これは、複数のトランジスタのゲート幅を合わせることにより、総ゲート幅を増加させることに相当する。この場合、増幅器の出力電力は、トランジスタ１個あたりの出力電力とトランジスタ数の積を上限とし、結合時の損失（ロス）分を減じた値になる。
図１は、複数のトランジスタの配列例を示す図であり、（Ａ）がレイアウトを示し、（Ｂ）が等価回路を示す。
複数のトランジスタを配列する場合、図１の（Ａ）に示すように、ゲート電極Ｇの伸びる方向（Ｘ方向）に垂直な方向（Ｙ方向）に、ゲート電極を櫛歯状に複数配置する。櫛歯状に多数配置したゲート電極は、ゲートフィンガーと称される。一部拡大して示すように、ゲート電極Ｇは、半導体基板の活性領域の表面に配置され、ゲート電極Ｇの配置される活性領域（チャネル領域）の両側にはソースおよびドレインに対応する第１および第２の導電性領域が設けられる。第１および第２の導電性領域の上にはソース電極Ｓおよびドレイン電極Ｄが配置される。１組のゲート電極Ｇ、ソース電極Ｓおよびドレイン電極Ｄを含む領域が１個のトランジスタに相当し、図１の（Ａ）では複数のトランジスタが形成される。なお、後述するように、ソース電極Ｓおよびドレイン電極Ｄの両側にはそれぞれゲート電極が配置され、両端部を除いて、１個のソース電極Ｓおよび１個のドレイン電極Ｄは、２個のトランジスタのソース電極Ｓおよびドレイン電極として機能する。
複数のトランジスタのゲート電極Ｇおよびドレイン電極Ｄは、図示していない接続電極によりそれぞれ共通に接続され、それぞれの接続電極は、半導体基板（チップ）の周辺部に設けられたパッドに接続される。例えば、複数のゲート電極Ｇは、図の左側に設けたゲート接続電極に共通に接続され、ゲート接続電極は増幅器の入力端子となる。複数のドレイン電極Ｄは、図の右側に設けたドレイン接続電極に共通に接続され、ドレイン接続電極は増幅器の出力端子となる。ソース電極Ｓは、例えば、下側に設けたソース接続電極に共通に接続され、ソース接続電極は接地されるソース端子となる。なお、ソース接続電極をゲート接続電極またはドレイン接続電極と並行に設け、他の電極を跨ぐように接続する場合もある。
このように接続した複数のトランジスタは、図１の（Ｂ）に示す等価回路を有し、ソース端子は接地され、ゲート端子には信号が入力され、ドレイン端子から信号が出力される。
図１の（Ａ）において、Ｗは各トランジスタのゲート幅（ユニットゲート幅）を示す。前述のように、トランジスタでゲート幅を大きくするとゲート抵抗が増え、高周波領域では利得の低下が顕著となるため、ユニットゲート幅Ｗには限界がある。
図１の（Ａ）および（Ｂ）に示すように、ゲートフィンガーを多数配置することにより総ゲート幅が増加するが、このような配置を行うため、大きなトランジスタ領域が必要であり、チップのＹ方向の長さは、ゲートフィンガーのピッチと本数の積で決められる。そのため、Ｙ方向の長さが制限されるとそれに応じてゲートフィンガーの本数、すなわち総ゲート幅も制限される。
ここで、チップ領域のＹ方向の長さを一定に保ったまま、トランジスタの総ゲート幅を増加させるために、トランジスタの密度を増加させたレイアウトが考えられる。しかし、トランジスタの密度を高めると、トランジスタから発する熱がこもり、チップの温度が上昇する。この温度により、増幅利得が低下するという問題が生ずる。
図２は、基板厚で規格化したトランジスタのゲートフィンガー間隔（ピッチ）に対するチップの熱抵抗の変化を示す。トランジスタ間隔を狭めるに従って熱抵抗が上昇し、高温になることを示している。なお、図２で使用した熱抵抗の値は、非特許文献１に記載されたものである。
チップ領域に配置するトランジスタ数を更に増加するため、ゲート電極の伸びる方向（Ｘ方向）に、ゲートフィンガーを複数列配置することも行われる。言い換えれば、複数のトランジスタを二次元的に配置する。この場合、チップのＸ方向のサイズは、ユニットゲート幅に配線およびアイソレーション領域の幅を加えた長さとゲートフィンガーの列数の積で決められる。
上記の二次元配置では、チップ領域に多数のトランジスタを配置でき、トランジスタのゲート電極、ソース電極およびドレイン電極はチップ領域の周辺部のパッドにそれぞれの接続電極（接続配線）により接続される。しかし、半導体基板上の配線によりドレイン電極などが接続されているため、付随して寄生容量が生じる。そのため、トランジスタのドレイン電極を接続する信号経路で、ドレイン−ソース間の寄生容量により、高周波においては利得が下がってしまう。高周波で利得が低下すると出力電力が下がり、電力効率が低下してしまう。
以下に説明する実施形態では、多数のトランジスタを有することにより出力電力を高め、高周波での利得および効率の低下が少ない高周波パワーアンプを有する半導体装置が開示される。
図３は、第１実施形態の高周波パワーアンプの構成を示す図であり、（Ａ）が回路図を示し、（Ｂ）がレイアウトの一部を示す。
図３の（Ａ）に示すように、第１実施形態の高周波パワーアンプは、二次元配置された複数のトランジスタＱ１０１−Ｑ１０ＮおよびＱ２０１−Ｑ２０Ｎを有する。図３の（Ａ）における垂直方向が各トランジスタのゲート電極の伸びる方向（Ｘ方向）であり、水平方向がＸ方向に垂直なＹ方向である。Ｙ方向に配列される複数のトランジスタＱ１０１およびＱ２０１の複数のゲートフィンガーが、ゲートフィンガー列をなす。Ｘ方向には複数のゲートフィンガー列が並列に配置される。なお、ここでは図示を容易にするためにゲートフィンガー列が２本のゲートフィンガーを有する例を示すが、実際には３本以上のゲートフィンガーを有するものとして説明する。
Ｙ方向に隣接するトランジスタＱ１０１とＱ２０１の配列ピッチ、すなわちＱ１０１とＱ２０１のゲートフィンガーの間隔は、半導体基板の厚さの０．４から２倍程度とする。
図３の（Ａ）に示すように、複数のトランジスタのソース端子（電極）は、ビアを介して基板側に設けたソース接続電極に共通に接続されて接地される。以下、ソース接続電極はビアを介して基板側に設けたソース接続電極に共通に接続されるものとして説明し、ソース接続電極の図示を省略する。なお、他の形でソース接続電極を設けることも可能である。Ｙ方向に配列された複数のトランジスタのゲート端子（電極）は共通に接続され、さらに各列の左端の複数のトランジスタのゲート端子（電極）は共通に接続される。Ｙ方向に配列された複数のトランジスタのドレイン端子は、隣接するトランジスタのドレイン端子間がインダクタンス素子（インダクタ）Ｌ１０１−Ｌ１０ＮおよびＬ２０１−Ｌ２０Ｎを介して順に接続され、さらに各列の右端の複数のトランジスタのドレイン端子は共通に接続される。
図３の（Ｂ）は、第１実施形態におけるＹ方向の１列のトランジスタ列のレイアウトの一部を示す。ゲート電極Ｇが設けられる半導体基板の活性領域の両側に第１および第２の導電性領域が交互に設けられ、その上にソース電極Ｓおよびドレイン電極Ｄが設けられる。トランジスタは、１つのゲート電極と、その両側のソース電極およびドレイン電極が形成される領域に形成される。したがって、ソース電極Ｓおよびドレイン電極Ｄは、隣接する２個のトランジスタのソース電極およびドレイン電極として機能し、図３の（Ｂ）では３個のトランジスタが示されている。
図３の（Ｂ）において、ゲート電極、ソース電極およびドレイン電極の列の上側に第１のゲート接続電極１１Ａが、下側に第２のゲート接続電極１１Ｂが設けられる。複数のゲート電極Ｇは、第１のゲート接続電極１１Ａおよび第２のゲート接続電極１１Ｂに接続される。隣接するドレイン電極Ｄは、インダクタを含む配線２１で接続される。前述のように、ソース電極は下側のソース接続電極に接続されるので、図示していない。図３の（Ｂ）のレイアウトは、Ｙ方向のトランジスタ数分に対応する長さを有し、Ｘ方向に配列された複数のトランジスタ列分だけ同じレイアウトが配置される。前述のように、複数組の第１のゲート接続電極１１Ａおよび第２のゲート接続電極１１Ｂは、左端で共通に接続され、図示していない周辺部の入力信号パッドに接続される。各列の左端のドレイン電極は、インダクタを含む配線２１を介して共通に接続され、図示していない周辺部の出力信号パッドに接続される。
したがって、正確には２個のトランジスタのドレイン電極は共通で、２個のトランジスタのドレイン電極が、隣接する２個のトランジスタのドレイン電極にインダクタを含む配線２１を介して接続される。これは、図３の（Ａ）の各トランジスタは、２個のトランジスタを合わせて示しているとみなせることを意味する。
隣接するドレイン電極Ｄを接続するドレイン接続電極のインダクタのインダクタンス値Lは、下記の式（１）および（２）を満たし、トランジスタのドレインーソース電極間の寄生容量Cdsとの比が一定となるように設定する。これにより、インダクタおよび寄生容量から構成されるＬ−Ｃ線路の特性インピーダンスZ0が一定となり、遮断周波数fcまで動作することが可能となる。実用上は特性インピーダンスが20Ω〜100Ω程度に設定することが望ましい。
Z0=(L/Cds)1/2 : 一定 （１）
fc=1/(2π(L/Cds)1/2) （２）
ドレイン電極間を接続するインダクタを含む接続電極（配線）は、ワイヤボンディング、配線のエアブリッジ、多層配線で形成するスパイラルインダクタにより形成する。
図４は、第１実施形態の高周波パワーアンプの最大有能利得の周波数特性の測定結果を示す図であり、（Ａ）は比較例である図１の場合のレイアウトを示し、（Ｂ）は最大有能利得の周波数特性を示す。図４の（Ｂ）では、横軸が周波数を、縦軸が最大有能利得（ｄＢ）を示し、実線が第１実施形態の高周波パワーアンプの特性を、点線が比較例の特性を示す。この特性を測定した第１実施形態および比較例の高周波パワーアンプは、６本のゲートフィンガーを有し、すなわち１２個のトランジスタを有し、ユニットゲート幅が３２０μｍのものである。
最大有能利得は、トランジスタの入力および出力部分が完全に整合したときに得られる利得を表している。第１実施形態の高周波パワーアンプは、比較例に比べて、高い周波数まで高い利得を有する。第１実施形態では、ゲートフィンガーの両端は第１および第２ゲート接続電極１１Ａおよび１１Ｂに接続しており、等価的なゲート抵抗は比較例の１／２になっている。このため高周波での利得を高めることが可能である。
図５は、第１実施形態の高周波パワーアンプの最大有能利得の周波数特性の測定結果を示す図であり、（Ａ）は比較例である高周波パワーアンプのレイアウトを示し、（Ｂ）は最大有能利得の周波数特性を示す。図５の（Ｂ）の表示は、図４の（Ｂ）の表示と同じである。
図５の（Ａ）に示すように、この比較例では、ゲート電極Ｇ（ゲートフィンガー）の両端は第１および第２ゲート接続電極３Ａおよび３Ｂに接続しており、等価的なゲート抵抗は比較例の１／２になっている。これは、第１実施形態と同じである。ドレイン電極は、第２ゲート接続電極３Ｂの下辺に平行に設けられたドレイン接続電極４に、第２ゲート接続電極３Ｂを跨いで接続される。なお、第２ゲート接続電極３Ｂがドレイン電極４を跨ぐようにしてもよい。言い換えれば、第１実施形態では、隣接するトランジスタのドレイン端子間にインダクタンス素子（インダクタ）を接続して順に接続されていたのに対して、図５の（Ａ）の比較例では、所定のインダクタンス値のインダクタを介さずに接続されていることが異なる。
この特性を測定した第１実施形態および比較例の高周波パワーアンプは、１５本のゲートフィンガーを有し、すなわち２９個のGaN HEMTトランジスタを有し、ユニットゲート幅が３２０μｍである。さらに、第１実施形態では、ドレインーソース間容量とのＬ−Ｃ回路の特性インピーダンスが25Ωとなるように、インダクタを30pHとした。
図５の（Ｂ）に示すように、比較例は、ドレインーゲート間の容量が寄生しているため、低周波から高周波にかけて、第１実施形態の特性と比較して利得が低い。
図６は、第１実施形態の高周波パワーアンプと図５の（Ａ）のレイアウトの比較例の電力効率を示す図であり、実線が第１実施形態の高周波パワーアンプの特性を、点線が比較例の特性を示す。第１実施形態のように、インダクタ（この例でも30pH）を設けることにより、電力効率が10ポイント程度向上する。
図７は、図２のトランジスタ間隔（ピッチ）／基板厚(Lgg/h)に対するチップの熱抵抗の変化を示すグラフに、配置されるトランジスタサイズを表すグラフを追加した図である。破線が熱抵抗の変化を、点線がトランジスタサイズを表す。図７は、総ゲート幅を１ｍｍ、ユニットゲート幅１００μｍ（ゲートフィンガー列１０本）と仮定した場合の値である。トランジスタ間隔が小さい場合は前述のように熱抵抗が高く、温度上昇が大きい。間隔を広げた場合は配置されるトランジスタに必要な領域が広くなる。このことから、トランジスタ間隔／基板厚が０．４倍から２倍程度が望ましいことが分かる。このようなトランジスタ間隔はインダクタを形成する上でも有利である。ワイヤボンディングによるインダクタは１ｍｍあたり0.75nH〜1.2nH程度である。基板厚を１００μｍと仮定すると、トランジスタ間隔が０．４倍となるのは30pH〜48pH程度となり、よい効果が得られる。
図８は、図７において、トランジスタサイズを表すグラフの代わりに、トランジスタ間隔に対するインダクタのインダクタンス値LとCdsから計算した特性インピーダンスを示すグラフを加えた図である。図８では、第２の縦軸（右側の縦軸）に、特性インピーダンスのメモリを示す。図８では、Cdsを60fFとしている。基板厚に対するトランジスタ間隔が０．４−２倍の範囲では特性インピーダンスが20-50Ω程度であり、実用的な範囲である。
図９は、第２実施形態の高周波パワーアンプのレイアウト構成を示す図であり、上面図および２方向の断面図を示す。
第２実施形態の高周波パワーアンプは、第１実施形態の高周波パワーアンプにおいて、ドレイン電極Ｄ間を接続するインダクタを含む接続電極（配線）を、エアブリッジで実現した２次元配列の複数のGaN HEMTトランジスタを含む。複数のGaN HEMTトランジスタは、厚さ０．１ｍｍの半導体基板１００上に形成される。
図示のように、１列のゲートフィンガーに対応するトランジスタ列は、０．０５ｍｍピッチで配列された長さ０．３ｍｍのゲート電極Ｇと、ゲート電極Ｇの両側に交互に配置された幅０．０３５ｍｍのソース電極Ｓおよびドレイン電極Ｄと、を有する。ゲート電極Ｇは、半導体基板１００の表面の活性領域上に配置される。ソース電極Ｓおよびドレイン電極Ｄは、半導体基板１００の表面に形成された第１および第２導電性領域上に配置される。ここでは、１列のゲートフィンガーに対応するトランジスタ列は、６本のゲート電極（ゲートフィンガー）と、４本のソース電極と、３本のドレイン電極を有する。したがって、１列のゲートフィンガーに対応するトランジスタ列は、６個のトランジスタを有する。２列のゲートフィンガー列が設けられるので、合計１２個のトランジスタを有する。
配列されたゲート電極Ｇ、ソース電極Ｓおよびドレイン電極Ｄの両端（図では上下部分）には、第１のゲート接続電極１３１Ａ；２３１Ａおよび第２のゲート接続電極１３１Ｂ；２３１Ｂが配置され、ゲート電極Ｇと接続される。第１のゲート接続電極１３１Ａと第２のゲート接続電極１３１Ｂは、左側で１本のゲート接続電極１３１に接続される。同様に、第１のゲート接続電極２３１Ａと第２のゲート接続電極２３１Ｂは、左側で１本のゲート接続電極２３１に接続される。図示していないが、ゲート接続電極１３１と２３１は、さらに半導体基板１００の周辺部に設けられた入力信号端子のパッドに接続される。
隣接するドレイン電極Ｄは、高さ０．０１ｍｍのエアブリッジ４０により接続される。中心間距離が０．１ｍｍで、高さが０．０１ｍｍのエアブリッジ４０のインダクタンス値は、約30pHである。右端のドレイン電極Ｄは、エアブリッジ４０によりドレイン引出電極ＤＸに接続される。図９では、１列目のエアブリッジ４０およびドレイン引出電極ＤＸはドレイン配線１４０で、２列目のエアブリッジ４０およびドレイン引出電極ＤＸはドレイン配線２４０で示される。図示していないが、ドレイン配線１４０とドレイン配線２４０は、さらに半導体基板１００の周辺部に設けられた出力信号端子のパッドに接続される。エアブリッジ４０の高さは0.01ｍｍである。
図１０は、第２実施形態の高周波パワーアンプの１列のゲートフィンガーによるトランジスタ列の等価回路を示す図である。
６本のゲートフィンガーに対応する６個のトランジスタＱ１−Ｑ６は、隣接する２個のトランジスタがドレイン電極を共有する。したがって、１番目と２番目のトランジスタＱ１とＱ２のドレイン（電極）は、共通であり、３番目と４番目のトランジスタＱ３とＱ４の共通のドレイン（電極）に、インダクタＬ１(30pH)を介して接続される。同様に、３番目と４番目のトランジスタＱ３とＱ４の共通のドレイン（電極）は、５番目と６番目のトランジスタＱ５とＱ６の共通のドレイン（電極）に、インダクタＬ２(30pH)を介して接続される。さらに、５番目と６番目のトランジスタＱ５とＱ６の共通のドレイン（電極）は、ドレイン引出電極ＤＸに、インダクタＬ３(30pH)を介して接続される。ドレイン引出電極ＤＸは、出力信号端子のパッドに接続される。６個のトランジスタＱ１−Ｑ６のゲートは、入力信号端子のパッドに共通に接続される。
図１０に示すように、この構成例では、１個のトランジスタＱ１では、相互コンダクタンスgm=30ms、ゲート−ソース容量Cgs=700fF、ドレイン−ソース容量Cds=150fF、ゲート−ドレイン容量Cgd=20fF、ドレイン−ソース抵抗Rds=2800Ω、ゲート抵抗Rg=5Ωである。
シミュレーションによる第２実施形態の最大有能利得の周波数特性は、図１５の（Ａ）に示すグラフのようになった。
図１１は、第３実施形態の高周波パワーアンプにおける１列のゲートフィンガーに対応するトランジスタ列のレイアウト例を示す図であり、（Ａ）が概略レイアウトを、（Ｂ）が具体的なレイアウト構成を示す。
図１１の（Ａ）に示すように、第３実施形態の高周波パワーアンプは、図３の（Ｂ）に示した第１実施形態に類似したレイアウトを有するが、第１および第２のゲート接続電極１１Ａおよび１１Ｂが斜めで、入力側の間隔が出力側に比べて広いことが異なる。これに応じて、配列されたソース電極Ｓ、ゲート電極Ｇおよびドレイン電極Ｄの幅は、入力側が広く、出力側が狭い。
前述の式（１）の関係を保つ限りにおいて、トランジスタ配列のレイアウトを図１１の（Ａ）のように変形することができる。第３実施形態では、入力側から出力側に行くにしたがって寄生容量であるドレイン−ソース容量Cdsが小さくなるので、この変化に合わせてドレイン電極Ｄを接続するエアブリッジ（インダクタ）のインダクタンス値を小さくし、式（１）を満たすようにしている。
第３実施形態の高周波パワーアンプは、図９に示した第２実施形態の高周波パワーアンプと類似のレイアウトを有するが、ゲートフィンガー列に対応するトランジスタ列が、図１１の（Ｂ）に示すレイアウトを有することが異なり、他は同じである。
図１１の（Ｂ）に示すように、第３実施形態のゲートフィンガー列に対応するトランジスタ列において、ソース電極Ｓ、ゲート電極Ｇ、ドレイン電極およびドレイン引出電極ＤＸの信号の進行方向（図で左から右）における配置は、第２実施形態と同じである。しかし、ソース電極Ｓ、ゲート電極Ｇおよびドレイン電極の幅が、左端（入力側）から右端（出力側）に進むにしたがって段階的に短くなる。具体的には、左端（入力側）のソース電極Ｓの幅は０．４５ｍｍであり、右端（出力側）のソース電極Ｓの幅は０．１５ｍｍであり、その間のゲート電極Ｇ、ドレイン電極およびソース電極Ｓの幅は、この変化に応じて変化する。さらに、この変化に応じて、第１のゲート接続電極１３２Ａおよび第２のゲート接続電極１３２Ｂは信号の進行方向に対して斜めに配置される。
さらに、１番目と２番目のドレイン電極Ｄを接続するエアブリッジ４１は、高さが０．０１２５ｍｍであり、そのインダクタンス値は、約45pHである。２番目と３番目のドレイン電極Ｄを接続するエアブリッジ４１は、高さが０．０１ｍｍであり、そのインダクタンス値は、約30pHである。３番目のドレイン電極Ｄとドレイン引出電極ＤＸを接続するエアブリッジ４１は、高さが０．００７５ｍｍであり、そのインダクタンス値は、約20pHである。
図１２は、第３実施形態の高周波パワーアンプの１列のゲートフィンガーによるトランジスタ列の等価回路を示す図である。
６本のゲートフィンガーに対応する６個のトランジスタＱ１１−Ｑ１６のドレインは、３番目と４番目のトランジスタ１Ｑ３とＱ１４のドレインに、インダクタＬ１１(45pH)を介して接続される。同様に、３番目と４番目のトランジスタＱ１３とＱ１４のドレインは、５番目と６番目のトランジスタＱ１５とＱ１６のドレインに、インダクタＬ１２(30pH)を介して接続される。さらに、５番目と６番目のトランジスタＱ１５とＱ１６のドレインは、ドレイン引出電極ＤＸに、インダクタＬ１３(20pH)を介して接続される。
トランジスタＱ１１は、ゲート幅Ｗｇ＝０．４５ｍｍで、相互コンダクタンスgm=45ms、ゲート−ソース容量Cgs=1050fF、ドレイン−ソース容量Cds=225fF、ゲート−ドレイン容量Cgd=30fF、ドレイン−ソース抵抗Rds=1866Ω、ゲート抵抗Rg=7.5Ωである。トランジスタＱ１３は、ゲート幅Ｗｇ＝０．３ｍｍで、相互コンダクタンスgm=30ms、ゲート−ソース容量Cgs=700fF、ドレイン−ソース容量Cds=150fF、ゲート−ドレイン容量Cgd=20fF、ドレイン−ソース抵抗Rds=2800Ω、ゲート抵抗Rg=5Ωである。トランジスタＱ１５は、ゲート幅Ｗｇ＝０．２ｍｍで、相互コンダクタンスgm=20ms、ゲート−ソース容量Cgs=466fF、ドレイン−ソース容量Cds=100fF、ゲート−ドレイン容量Cgd=13fF、ドレイン−ソース抵抗Rds=4200Ω、ゲート抵抗Rg=3Ωである。他のトランジスタＱ１２、Ｑ１４およびＱ１６の特性は、隣接するトランジスタの特性が線形に変化するものとして得られる。
シミュレーションによる第３実施形態の最大有能利得の周波数特性は、図１５の（Ｂ）に示すグラフのようになった。
ここで、第２および第３実施形態の高周波パワーアンプの性能を、これまでの一般的な構成例を有する高周波パワーアンプの性能と比較した。
図１３は、第１の比較例の高周波パワーアンプにおける１列のゲートフィンガーに対応するトランジスタ列の構成を示す図であり、（Ａ）がレイアウトを、（Ｂ）が等価回路を示す。
図１３の（Ａ）に示すように、第１の比較例の高周波パワーアンプは、図９に示した第２実施形態に類似したレイアウトを有するが、ドレイン電極Ｄが、エアブリッジではなく、平面状の配線４２（１４２）で接続されていることが異なる。他の部分は、第２実施形態と同じである。したがって、ドレイン電極Ｄ間を接続する配線のインダクタンス値は小さく、図１３の（Ｂ）に示すように、インダクタが設けられないことになる。そのため、前述の式（１）の関係を満たさない。
トランジスタＱ２１は、相互コンダクタンスgm=30ms、ゲート−ソース容量Cgs=700fF、ドレイン−ソース容量Cds=230fF、ゲート−ドレイン容量Cgd=25fF、ドレイン−ソース抵抗Rds=2800Ω、ゲート抵抗Rg=5Ωである。他のトランジスタＱ２２−２６も同じ特性を有する。したがって、第１の比較例では、第２実施形態に比べて、ドレイン−ソース容量Cdsが150fFから230fFに増加している。
シミュレーションによる第１の比較例の最大有能利得の周波数特性は、図１５の（Ｃ）に示すグラフのようになった。
図１４は、第２の比較例の高周波パワーアンプにおける１列のゲートフィンガーに対応するトランジスタ列の構成を示す図であり、（Ａ）がレイアウトを、（Ｂ）が等価回路を示す。
図１４の（Ａ）に示すように、第２の比較例の高周波パワーアンプは、図１および図４の（Ａ）に示した一般的なレイアウトを有し、配列されたソース電極Ｓ、ゲート電極Ｇおよびドレイン電極の一方の端にのみゲート接続電極１３４が設けられる。なお、ドレイン接続電極は、図１３の（Ａ）に示す配列されたソース電極Ｓおよびゲート電極Ｇを跨ぐ平面状の配線でも、図４の（Ａ）に示すゲート接続電極１３４と反対側に設けた電極でもよい。第２の比較例でも、ドレイン電極Ｄ間を接続する配線のインダクタンス値は小さく、図１４の（Ｂ）に示すように、インダクタが設けられないことになる。そのため、前述の式（１）の関係を満たさない。
トランジスタＱ３１は、相互コンダクタンスgm=47ms、ゲート−ソース容量Cgs=610fF、ドレイン−ソース容量Cds=150fF、ゲート−ドレイン容量Cgd=30fF、ドレイン−ソース抵抗Rds=2500Ω、ゲート抵抗Rg=10Ωである。他のトランジスタＱ３２−３６も同じ特性を有する。したがって、第２の比較例では、第２実施形態に比べて、ゲート抵抗Rgが5Ωから10Ωに増加している。
シミュレーションによる第２の比較例の最大有能利得の周波数特性は、図１５の（Ｄ）に示すグラフのようになった。
上記のように、図１５の（Ａ）から（Ｄ）は、第２実施形態、第３実施形態、第１の比較例および第２の比較例の高周波パワーアンプにおける最大有能利得の周波数特性を示す。これから、第１の比較例における最大有能利得は、４ＧＨｚ付近より高い周波数で急激に低下する。これに対して、第２の比較例における最大有能利得は、７ＧＨｚ付近まで比較的高い値に維持され、第１の比較例より高い周波数まで高い値が維持される。第２実施形態における最大有能利得は、８ＧＨｚ付近まで比較的高い値に維持され、第２の比較例より高い周波数まで高い値が維持される。第３実施形態における最大有能利得は、１０ＧＨｚ付近まで比較的高い値に維持され、第２実施形態よりさらに高い周波数まで高い値が維持される。
以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものである。特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。
Ｇ ゲート電極
Ｓ ソース電極
Ｄ ドレイン電極
１１Ａ 第１のゲート接続電極
１１Ｂ 第２のゲート接続電極
２１ インダクタを含む配線
Ｑ１０１−Ｑ２０Ｎ トランジスタ
Ｌ１０１−Ｌ２０Ｎ インダクタ

Claims (7)

  1. 半導体基板と、前記半導体基板上に形成された増幅器と、を有し、
    前記増幅器は、
    前記半導体基板の活性領域の表面に櫛歯状に配置された複数のゲートフィンガー電極と、
    前記複数のゲートフィンガー電極の両端をそれぞれ共通に接続する２つのゲート接続電極と、
    前記複数のゲートフィンガー電極の間の前記半導体基板の表面に交互に配置された複数のソース電極および複数のドレイン電極と、
    前記複数のドレイン電極を順に接続する複数のドレイン接続素子と、を有し、
    各ドレイン接続素子のインダクタンス値の、対応する前記ドレイン電極と前記ソース電極間のドレイン−ソース電極間の寄生容量に対する比は、一定であることを特徴とする半導体装置。
  2. 前記複数のゲートフィンガー電極のピッチは、前記半導体基板の厚さの０．４から２倍の間である請求項１に記載の半導体装置。
  3. 前記複数のドレイン接続素子は、ワイヤボンディング、エアブリッジ、多層配線で形成するスパイラルインダクタのいずれかである請求項１または２に記載の半導体装置。
  4. 前記複数のゲートフィンガー電極のゲート幅は、順に異なる請求項１から３のいずれか１項に記載の半導体装置。
  5. 前記複数のドレイン接続素子のインダクタンス値は、前記複数のゲートフィンガー電極のゲート幅の変化に応じて異なる請求項４に記載の半導体装置。
  6. 前記ゲート電極、前記複数のソース電極、前記複数のドレイン電極および前記複数のドレイン接続素子の列を含むトランジスタユニットを複数有し、
    前記複数のトランジスタユニットは、前記複数のゲートフィンガー電極の配列方向に垂直な方向に配列されている請求項１から５のいずれか１項に記載の半導体装置。
  7. 請求項１から６のいずれか１項に記載の半導体装置を有する送信器。
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