KR20240070819A - 선택 가능한 입출력 포트를 구비한 복수개의 전력 결합 증폭기를 포함하는 반도체 소자 - Google Patents

선택 가능한 입출력 포트를 구비한 복수개의 전력 결합 증폭기를 포함하는 반도체 소자 Download PDF

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Abstract

본 개시서는 반도체 소자에 관한 것인바, 구체적으로는 AlGaN/GaN HFET와 같은 질화 갈륨(gallium nitride; GaN) 기반 반도체 소자, 더 구체적으로는, 동일 기능의 MMIC를 구성하는 데 필요한 면적을 절감할 수 있는 질화 갈륨 기반 반도체의 배치 구조에 관한 것이다.

Description

선택 가능한 입출력 포트를 구비한 복수개의 전력 결합 증폭기를 포함하는 반도체 소자{SEMICONDUCTOR DEVICES INCLUDING MULTIPLE POWER COMBINING AMPLIFIERS HAVING SELECTABLE INPUT-OUTPUT PORTS}
본 개시서는 반도체 소자에 관한 것인바, 구체적으로는 AlGaN/GaN HFET와 같은 질화 갈륨(gallium nitride; GaN) 기반 반도체 소자, 더 구체적으로는, 통신 시스템, 레이더 시스템 등에서 이용되는 MMIC 및 Discrete TR에 적용하는 선택 가능한 입출력 포트를 구비한 복수개의 전력 결합 증폭기를 포함하는 반도체 소자에 관한 것으로서, 복수개의 트랜지스터의 소스, 드레인 및 게이트 영역의 결합을 통하여 전력 결합 트랜지스터를 구성하되 그 트랜지스터의 입출력 포트를 양방향으로 설정할 수 있도록 구성하여 동일 기능의 MMIC를 구성하는 데 필요한 면적을 절감함으로써, 제조 공정의 스케일 다운(scale down)에 따라 고도화되는 집적화 이슈에 대응할 수 있는 기술에 관한 것이다.
일반적으로, GaN 또는 AlGaN과 같은 질화 갈륨 기반 반도체 소자는 교번하여 배치된 드레인 영역, 소스 영역 및 게이트 영역을 포함하는바, 질화 갈륨 기반 반도체는 높은 항복전압 및 높은 밴드 갭을 가지는 반도체로서 고전력의 출력에 유리하고, 높은 캐리어 농도와 높은 전자 이동도를 가져 높은 전계 포화 속도를 보이는 한편 캐리어 산란이 적어 고속 스위칭(즉, 고주파수 동작)에 유리한 장점이 있어 우수한 RF(radio frequency) 특성이 요구되는 다양한 분야에 이용되고 있다.
이를 이용한 종래의 전력 결합 트랜지스터는 도 1a와 같이 여러 트랜지스터들의 소스 영역을 직렬로 서로 겹치는 형태로 이용하기 때문에 일 방향으로 다이(die) 면적이 증가하는 경향이 있다. 예를 들어, 도 1a에서는 가로 길이 대 세로 길이의 비율이 약 1:6이다.
이처럼 상하좌우의 크기가 비대칭적인 형태가 되게끔 전력 결합 트랜지스터를 활용하는 것은 한정된 면적에서 설계되는 MMIC 및 Discrete TR의 특성 상 비효율적이다.
도 1b는 이처럼 수평 방향으로 서로 결합된 다이(die)를 이용한 일반적인 MMIC의 예시적인 설계도인바, 여기에는 RF 입력부(11), 상단 게이트 전원부(12), 하단 게이트 전원부(13), 상단 드레인 전원부(14), 하단 드레인 전원부(15), 및 RF 출력부(16)가 도시되어 있다. 해당 MMIC의 입출력 포트의 방향을 살펴보면, 도 1b에 나타난 바와 같은 종래 기술에서는 입력 포트(11)에 해당하는 게이트 부와 출력 포트(16)에 해당하는 드레인 부가 서로 구분되어 그 입출력 포트의 방향은 서로 대향하는 방향으로 고정되어버리는바, 이와 같이 포트의 설정이 제한되는 점은 MMIC 및 Discrete TR을 설계하는 데 있어 면적 상의 제한으로 작용하는 설계 요소이다. 예를 들어, 도 1b에 나타난 다이의 치수는 가로 폭 2.6 mm, 세로 폭 1.5 mm, 면적 3.9 ㎟이다.
본 개시서는, 트랜지스터의 전력 결합에 있어서 그 평면 배치 상의 가로 길이와 세로 길이 간의 차이를 적게 하여 MMIC 및 Discrete TR 설계 면적이 보다 효율적으로 이용될 수 있게 하는 것을 목적으로 한다.
한편, 본 개시서는 종래와 달리 입출력 포트의 방향을 양방향으로 설정할 수 있게 함으로써, 입출력 정합회로 등과 같은 외부 회로가 배치될 수 있는, 보다 넓은 면적이 확보되게 하는 것을 목적으로 한다.
상기한 바와 같은 본 발명의 목적을 달성하고, 후술하는 본 발명의 특징적인 효과를 실현하기 위한 본 발명의 특징적인 구성은 하기와 같다.
본 개시서의 일 태양에 따르면, 기판에 형성된 반도체 소자가 제공되는바, 그 반도체 소자는, 상기 기판의 상면에, 서로 대향하는 양 방향인 제1 방향 및 제2 방향으로 연장되는 게이트 라인; 상기 게이트 라인에 대해 서로 선대칭적으로 이격 배치되는 2개의 활성 영역으로서, 상기 양 방향을 따라 교번하여 복수 번 반복 배치된 복수개의 소스 영역들, 복수개의 게이트 영역들, 및 복수개의 드레인 영역들을 포함하고, 상기 반복 배치는 상기 복수개의 소스 영역들 중 일 단부에 대응하는 시작 소스 영역으로부터 시작하여 상기 복수개의 소스 영역들 중 타 단부에 대응하는 종말 소스 영역으로 끝나며, 상기 복수개의 소스 영역은 접지되는, 제1 활성 영역 및 제2 활성 영역; 상기 제1 활성 영역 및 상기 제2 활성 영역 각각의 상기 복수개의 게이트 영역 내에 각각 배치된 복수개의 게이트 핑거들로서, 상기 게이트 라인까지 연장되어 전기적으로 연결되는, 게이트 핑거들; 상기 2개의 활성 영역들 각각의 상기 게이트 라인에 대향하는 측에 상기 각각의 활성 영역으로부터 이격 배치되어 상기 제1 방향 및 상기 제2 방향으로 연장되는 2개의 드레인 라인, 즉, 상기 제1 활성 영역의 상기 게이트 라인에 대향하는 측에 상기 제1 활성 영역으로부터 이격 배치되어 상기 제1 방향 및 상기 제2 방향으로 연장되는 제1 드레인 라인, 및 상기 제2 활성 영역의 상기 게이트 라인에 대향하는 측에 상기 제2 활성 영역으로부터 이격 배치되어 상기 제1 방향 및 상기 제2 방향으로 연장되는 제2 드레인 라인; 상기 2개의 활성 영역들 각각의 상기 복수개의 드레인 영역 내에 각각 배치되고 상기 2개의 드레인 라인 중 상기 각각의 활성 영역들에 대응하는 드레인 라인까지 연장되어 전기적으로 연결되는 복수개의 드레인 핑거들, 즉, 상기 제1 활성 영역의 상기 복수개의 드레인 영역 내에 각각 배치된 복수개의 드레인 핑거들로서 상기 제1 드레인 라인까지 연장되어 전기적으로 연결되는, 제1 드레인 핑거들, 및 상기 제2 활성 영역의 상기 복수개의 드레인 영역 내에 각각 배치된 복수개의 드레인 핑거들로서 상기 제2 드레인 라인까지 연장되어 전기적으로 연결되는, 제2 드레인 핑거들을 포함하며, 상기 제1 드레인 라인과 상기 제2 드레인 라인은, 상기 제1 방향 및 상기 제2 방향 중 적어도 하나의 방향에서 상기 제1 활성 영역 및 상기 제2 활성 영역의 외곽을 포위하도록 서로 전기적으로 연결된다.
바람직하게는, 상기 반도체 소자는 질화 갈륨 기반 반도체 소자이다.
유리하게는, 상기 제1 활성 영역 및 상기 제2 활성 영역 각각은, 교번하여 복수 번 반복 배치된 복수개의 소스 영역, 복수개의 게이트 영역, 및 복수개의 드레인 영역을 포함하는 2개 이상의, 즉, 복수개의 활성 서브 영역들을 포함하고, 상기 복수개의 활성 서브 영역들은 서로 공유하는 공유 소스 영역을 통하여 전기적으로 연결된다.
일 실시 예에서, 상기 제1 드레인 라인과 상기 제2 드레인 라인은 상기 제1 방향 및 상기 제2 방향 중 일 방향에서 상기 제1 활성 영역 및 상기 제2 활성 영역의 외곽을 포위하도록 서로 전기적으로 연결되어, RF 출력용 및 드레인 전압 인가용 포트가 형성되되, 상기 제1 드레인 라인 및 상기 제2 드레인 라인은 상기 게이트 라인과 전기적으로 절연되며, 상기 제1 방향 및 상기 제2 방향 중 상기 일 방향과 상이한 타 방향에서 상기 게이트 라인에 RF 입력용 및 게이트 전압 인가용 포트가 형성된다.
다른 실시 예에서, 상기 제1 드레인 라인과 상기 제2 드레인 라인은 상기 제1 방향 및 상기 제2 방향 중 일 방향에서 상기 제1 활성 영역 및 상기 제2 활성 영역의 외곽을 포위하도록 서로 전기적으로 연결되어, RF 출력용 및 드레인 전압 인가용 포트가 형성되되, 상기 제1 드레인 라인 및 상기 제2 드레인 라인은 상기 게이트 라인과 전기적으로 절연되며, 상기 제1 방향 및 상기 제2 방향 중 상기 일 방향에서 상기 게이트 라인에 RF 입력용 및 게이트 전압 인가용 포트가 형성되고, 상기 RF 출력용 및 드레인 전압 인가용 포트는 상기 RF 입력용 및 게이트 전압 인가용 포트와 상기 반도체 소자의 수직 방향으로 구분되어 서로 전기적으로 절연된다.
바람직하게는, 상기 RF 입력용 및 게이트 전압 인가용 포트는 제1 전송선 레이어에 형성되고, 상기 RF 출력용 및 드레인 전압 인가용 포트는 제2 전송선 레이어에 형성된다. 상기 제2 전송선 레이어의 폭은 상기 제1 전송선 레이어의 폭보다 클 수 있고, 상기 제2 전송선 레이어의 두께는 상기 제1 전송선 레이어의 두께보다 클 수 있다.
더 바람직하게는, 상기 기판은 접지로서 기능하며, 상기 반도체 소자는, 상기 제1 전송선 레이어 및 상기 제2 전송선 레이어를 서로 전기적으로 연결하는 비아를 더 포함한다.
본 개시서의 다른 태양에 따르면, 전술한 반도체 소자를 포함하는 마이크로파 모놀리식 집적 회로(MMIC)도 제공된다.
본 개시서의 반도체 소자에 따르면, 복수개의 전력 결합 트랜지스터들을 이용한 MMIC 및 Discrete TR의 설계 시, 그 평면 배치 상의 가로 길이와 세로 길이 간의 차이를 적게 하여 다이(die) 면적을 효율적으로 이용할 수 있는 효과가 있다.
또한, 본 개시서의 반도체 소자에 따르면 입출력 포트를 양방향으로 이용할 수 있어 입출력 정합 회로의 설계 시에 전력 결합 트랜지스터의 면적과 입출력 포트의 방향을 선택적으로 구성할 수 있으므로 효율적인 배치 설계가 가능해지는 효과가 있다.
본 발명의 이해를 위하여 본 개시서의 방법이 실제로 수행되는 과정을 보이기 위하여 실시 예들이 첨부된 도면을 참조로 하여 설명될 것인바, 이는 비한정적인 예시일 뿐이며, 본 개시서가 속한 기술분야에서 통상의 지식을 가진 사람(이하 "통상의 기술자"라 함)에게 있어서는 또 다른 발명에 이르는 추가의 노력 없이 이 도면들에 기초하여 다른 도면들이 얻어질 수 있음을 물론이다.
도 1a는 종래의 전력 결합 트랜지스터를 예시적으로 나타낸 도면이다.
도 1b는 도 1a에 예시된 종래의 전력 결합 트랜지스터를 이용하여 구성된 MMIC를 예시적으로 나타낸 도면이다.
도 2는 본 개시서에 따른 반도체 소자를 나타낸 개념적인 평면도이다.
도 3은 도 2의 반도체 소자를 3차원적으로 도시한 사시도이다.
도 4는 도 2의 반도체 소자의 개념적인 회로도이다.
도 5a 내지 도 5d는 본 개시서에 따른 반도체 소자의 실시 예들을 나타낸 개념적인 평면도들이다.
도 6는 도 2의 반도체 소자를 이용한 MMIC를 예시적으로 나타낸 도면이다.
도 7은 도 6의 MMIC의 설계 상 공정 레이어들을 예시적으로 나타낸 도면이다.
도 8은 도 7에 나타난 제1 전송선 레이어 및 제2 전송선 레이어를 예시적으로 나타낸 도면이다.
후술하는 본 개시서에 따른 반도체 소자의 원리에 대한 상세한 설명은, 본 개시서에서 나타나는 발명의 목적들, 기술적 해법들 및 장점들을 분명하게 하기 위하여 본 발명이 실시될 수 있는 특정 실시 예를 예시로서 도시하는 첨부 도면을 참조한다. 첨부 도면을 참조하여 설명함에 있어, 도면 부호에 관계없이 동일한 구성 요소는 동일한 참조 부호를 부여하고, 이에 대한 중복되는 설명은 생략하기로 한다. 본 개시서에 따른 반도체 구조는 도면에 나타난 바와 같은 길이 비율을 가지지 않으며, 도면 각 부분의 치수 및 비율은 본 발명의 범위를 한정하지도 않고 설명의 목적으로 보이기 위하여 나타낸 것에 불과하다는 점이 이해될 것이다. 예를 들어, 도면에 나타난 요소들 몇몇의 치수 및 비율은 다양한 실시 예들의 이해를 돕기 위한 것이다. 덧붙이자면, 설명 및 도면은 기재된 순서대로만 되어 있음을 의미하지 않는다. 통상의 기술자는 특정 순서로 설명 또는 도시된 작용들 및/또는 단계들이 그러한 순서에 대한 특별한 한정이 필요하지 않을 수 있다는 점을 이해할 수 있을 것이다.
또한, 참조의 편의를 위해 본 개시서에서는 소스 영역, 게이트 영역 및 드레인 영역을 포함하는 영역들 각각과 이에 대응하는 각 핑거가 통상의 기술자에 의하여 서로 혼동됨 없이 동일한 참조 부호로 참조될 수 있다.
실시 예들에 대한 특정한 구조적 또는 기능적 설명들은 단지 예시를 위한 목적으로 개시된 것으로서, 다양한 형태로 변경되어 실시될 수 있다. 따라서, 실시 예들은 특정한 개시형태로 한정되는 것이 아니며, 본 명세서의 범위는 기술적 사상에 포함되는 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어를 다양한 구성요소들을 설명하는데 사용될 수 있지만, 이런 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 해석되어야 한다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
본 개시서에 있어서, "레이어(layer)" 또는 "층"이라는 용어는 기저면(underlying surface)의 적어도 일부 위에 연속적이거나 불연속적인 방식으로 배치된 재료를 지칭한다. 또한, "레이어"라는 용어는 그 배치된 재료가 반드시 일정한 두께를 가졌음을 의미하지는 않는다. 그 배치된 재료는 일정한 두께 또는 변화하는 두께 중 어떤 것이라도 가질 수 있다. 게다가 본 명세서에서 이용되는 어느 하나의 "레이어"는, 문맥상 분명하게 달리 나타내지 않았다면, 단일 레이어 또는 복수의 레이어들을 지칭할 수 있다. 본 개시서에 있어서, "~ 상에 배치"되었다는 표현 혹인 "~ 위에 배치"되었다는 표현, 및 "~ 사이에 배치"되었다는 표현은, 달리 명시하지 않았다면, 서로 직접 접촉하도록 배치되었거나 그 사이에 개재하는 다른 레이어들을 통하여 간접적으로 그렇게 배치되었음을 의미한다. 더욱이 "~ 상에", "~ 위에"는 레이어들/소자들 간의 서로 상대적인 위치를 나타낸 것에 불과한데, 이는 관찰자의 보는 시점에 따라 다르게 보일 수 있기 때문이다. 또한, "~ 상에(위에) 형성"되었다는 것은 넓은 의미를 가지는바, 어느 레이어가 다른 레이어 위에 형성되었다는 것은 그 다른 레이어에 대한 직접적인 물리적 접촉을 의미하지 않는다. 예를 들어, "X 위에 Y가 형성"되었다고 할 때에는 그 X와 Y 사이에 개재하는 하나 이상의 레이어들이 있을 수 있다. 반면에 "~ 바로 위에 형성"되었다는 것은 직접적인 물리적 접촉을 의미한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 또한, 어떤 구성요소가 다른 구성요소 '상에' 있다고 언급된 때에는, 그 다른 구성요소 '바로 위에' 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함으로 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 해당 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
본 개시서에서 "질화 갈륨 기반 반도체"는 GaN(gallium nitride), AlN(aluminum nitride), InN(indium nitride), 그것들의 사이에 개재하는 조성물들 등을 포함하는 반도체를 지칭한다.
더욱이 본 발명은 본 명세서에 표시된 실시 예들의 모든 가능한 조합들을 망라한다. 본 발명의 다양한 실시 예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시 예에 관련하여 본 발명의 사상 및 범위를 벗어나지 않으면서 다른 실시 예로 구현될 수 있다. 즉, 본 발명의 실시 예들은 본 발명의 이상적인 실시 예들의 개념도를 참조하여 설명되나, 도시된 바와 같은 구조체의 특정 영역의 특정 형상에 한정되는 것으로 간주되어서는 아니 되고, 구체적인 제조 공정에 따라 결과물이 가지게 되는 형상인 다양한 변형물들이 포함될 수 있다. 도면들에 도시된 영역들은 그 특성과 형상에 있어서 개념적으로 나타낸 것이고, 구조, 영역의 정확한 형상을 도시하기 위한 것이 아니며, 본 발명의 범위를 한정하기 위한 것도 아니다. 예를 들어, 도면들에 직사각형 블록으로 도시된 영역은 흔히 테이퍼(tapered)지거나 굴곡지거나 둥글 수 있다.
각각의 개시된 실시 예 내의 개별 구성요소의 위치 또는 배치는 본 발명의 사상 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다. 따라서, 후술하는 상세한 설명은 한정적인 의미로서 취하려는 것이 아니며, 본 발명의 범위는, 적절하게 설명된다면, 그 청구항들이 주장하는 것과 균등한 모든 범위와 더불어 첨부된 청구항에 의해서만 한정된다.
본 명세서에서 달리 표시되거나 분명히 문맥에 모순되지 않는 한, 단수로 지칭된 항목은, 그 문맥에서 달리 요구되지 않는 한, 복수의 것을 아우른다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 반도체 기술분야의 통상의 기술자에게 잘 알려진 재료, 공정 등에 관한 것이며 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그에 대한 과도하게 상세한 설명은 생략한다.
이하, 통상의 기술자가 본 발명을 용이하게 실시할 수 있도록 하기 위하여, 본 발명의 바람직한 실시 예들에 관하여 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 2는 본 개시서에 따른 반도체 소자를 나타낸 개념적인 평면도이고, 도 3은 도 2의 반도체 소자를 3차원적으로 도시한 사시도이며, 도 4는 도 2의 반도체 소자의 개념적인 회로도이다.
도 2를 참조하면, 본 개시서에 따른 반도체 소자(200)에는 그 상면(210)에 서로 대향하는 양 방향인 제1 방향(도면 상 좌측) 및 제2 방향(도면 상 우측)으로 연장되는 게이트 라인(220)이 배치된다.
그 게이트 라인(220)에 대해 2개의 활성 영역(230, 240), 즉, 제1 활성 영역(230)과 제2 활성 영역(240)이 서로 선대칭적으로 이격 배치된다. 각각의 활성 영역(230, 240)은 상기 제1 방향 및 제2 방향을 따라 교번하여 복수 번 반복 배치된 복수개의 소스 영역들(232, 242), 복수개의 게이트 영역들(234, 244), 및 복수개의 드레인 영역들(236, 246)을 포함하는바, 제1 활성 영역(230)에서의 그 반복 배치는 복수개의 소스 영역들(232) 중 일 단부에 대응하는 시작 소스 영역(232a)으로부터 시작하여 상기 복수개의 소스 영역들 중 타 단부에 대응하는 종말 소스 영역(232b)으로 끝나고, 상기 복수개의 소스 영역(232)은 접지(grounded)되며, 제2 활성 영역(240)에서의 상기 반복 배치도 이와 같다.
도 2에 나타난 실시 예에서와 같이, 제1 활성 영역(230)은, 교번하여 복수 번 반복 배치된 복수개의 소스 영역, 복수개의 게이트 영역, 및 복수개의 드레인 영역을 포함하는 복수개의 활성 서브 영역들을 포함하고, 그 복수개의 활성 서브 영역들이 서로 공유하는 공유 소스 영역(232c)을 통하여 전기적으로 연결되도록 구성될 수 있는바, 제2 활성 영역(240)도 이와 마찬가지이다.
제1 활성 영역(230) 및 제2 활성 영역(240) 각각의 상기 복수개의 게이트 영역들(234, 244) 내에 복수개의 게이트 핑거(250)들이 각각 배치되는바, 그 게이트 핑거(250)들은 게이트 라인(220)까지 연장되어 전기적으로 연결된다.
제1 활성 영역(230)을 기준으로 게이트 라인(220)에 대향하는 측에 제1 드레인 라인(260)이 제1 활성 영역(230)으로부터 이격 배치되며, 상기 제1 방향 및 상기 제2 방향으로 연장된다.
제1 활성 영역(230)의 상기 복수개의 드레인 영역들(236) 내에 복수개의 제1 드레인 핑거들(270)이 각각 배치되는바, 그 제1 드레인 핑거들(270)은 제1 드레인 라인(260)까지 연장되어 전기적으로 연결된다.
제1 드레인 라인(260)과 마찬가지로, 제2 드레인 라인(280)이 제2 활성 영역(240)을 기준으로 게이트 라인(220)에 대향하는 측에 제2 활성 영역(240)으로부터 이격 배치되며, 상기 제1 방향 및 상기 제2 방향으로 연장된다.
또한, 제1 드레인 핑거들(270)과 마찬가지로, 복수개의 제2 드레인 핑거들(290)이 제2 활성 영역(240)의 상기 복수개의 드레인 영역들(246) 내에 각각 배치되는바, 그 제2 드레인 핑거들(290)은 제2 드레인 라인(280)까지 연장되어 전기적으로 연결된다.
제1 드레인 라인(260)과 제2 드레인 라인(280)은 상기 제1 방향 및 상기 제2 방향 중 적어도 하나의 방향에서 제1 활성 영역(230)과 제2 활성 영역(240)의 외곽을 포위하도록 서로 전기적으로 연결된다.
도 2 및 도 3을 참조하면, 제1 드레인 라인(260)과 제2 드레인 라인(280)이 상기 제1 방향에서 연결된 부분에 RF 출력용 및 드레인 전압 인가용 포트(204a)가 형성될 수 있다. 반대로, 제1 드레인 라인(260)과 제2 드레인 라인(280)이 상기 제2 방향에서 연결된 부분에 RF 출력용 및 드레인 전압 인가용 포트(204b)가 형성될 수도 있다.
한편, 게이트 라인(220)이 상기 제1 방향으로 연장된 부분에 RF 입력용 및 게이트 전압 인가용 포트(202a)가 형성될 수 있다. 반대로, 게이트 라인(220)이 상기 제2 방향으로 연장된 부분이 RF 입력용 및 게이트 전압 인가용 포트(202b)가 형성될 수도 있다.
도 2의 반도체 소자의 개념적인 회로도인 도 4를 참조하면, 입출력 포트(202a, 202b, 204a, 204b)의 방향이 용이하게 양방향으로 설정될 수 있다는 점이 통상의 기술자에게 이해될 것이다.
비록 도 2에 나타난 실시 예에서는 상기 제1 방향 및 상기 제2 방향의 두 방향에서 제1 활성 영역(230)과 제2 활성 영역(240)의 외곽을 포위하도록 서로 전기적으로 연결되어 있으나, 다른 실시 예들도 가능하다는 점이 이해될 것이다.
도 5a 내지 도 5d는 본 개시서에 따른 반도체 소자의 실시 예들을 나타낸 개념적인 평면도들이다.
도 5a는 RF 입력 및 게이트 전압이 상기 제1 방향에 인가되고, RF 출력 및 드레인 전압이 상기 제2 방향에서 인출되는 실시 예에 해당한다. 도 5a의 실시 예에서, 제1 드레인 라인(260)과 제2 드레인 라인(280)은 상기 제2 방향에서 제1 활성 영역(230)과 제2 활성 영역(240)의 외곽을 포위하도록 서로 전기적으로 연결되어, RF 출력용 및 드레인 전압 인가용 포트(204b)가 배치되되, 제1 드레인 라인(260)과 제2 드레인 라인(280)은 게이트 라인(220)과 전기적으로 절연된다. 한편, 게이트 라인(220)의 상기 제1 방향에 RF 입력용 및 게이트 전압 인가용 포트(202a)가 배치된다.
도 5b는 RF 입력 및 게이트 전압이 상기 제2 방향에 인가되고, RF 출력 및 드레인 전압이 상기 제1 방향에서 인출되는 실시 예에 해당하는바, 좌우 대칭인 점만 제외하고 도 5a의 설명이 그대로 여기에 적용된다.
도 5c는 RF 입력 및 게이트 전압이 상기 제2 방향에 인가되고, RF 출력 및 드레인 전압도 상기 제2 방향에서 인출되는 실시 예에 해당한다. 도 5c의 실시 예에서, 제1 드레인 라인(260)과 제2 드레인 라인(280)은 상기 제2 방향에서 제1 활성 영역(230)과 제2 활성 영역(240)의 외곽을 포위하도록 서로 전기적으로 연결되어, RF 출력용 및 드레인 전압 인가용 포트(204b)가 배치되되, 제1 드레인 라인(260)과 제2 드레인 라인(280)은 게이트 라인(220)과 전기적으로 절연된다. 한편, 게이트 라인(220)의 상기 제2 방향에 RF 입력용 및 게이트 전압 인가용 포트(202b)가 배치된다. 도 3에 도시된 바와 같이 RF 출력용 드레인 전압 인가용 포트(204b)는 RF 입력용 및 게이트 전압 인가용 포트(202b)와 수직 방향으로 구분되어 서로 전기적으로 절연되도록 구성되는바, 이에 관하여는 후술하기로 한다.
도 5d는 RF 입력 및 게이트 전압이 상기 제1 방향에 인가되고, RF 출력 및 드레인 전압도 상기 제1 방향에서 인출되는 실시 예에 해당하는바, 좌우 대칭인 점만 제외하고 도 5c의 설명이 그대로 여기에 적용된다.
도 6는 도 2의 본 개시서에 따른 반도체 소자를 이용한 MMIC를 예시적으로 나타낸 도면이다. 도 6을 참조하면, 트랜지스터의 전력 결합을 위한 평면 배치 상의 가로 길이와 세로 길이 간의 차이가 적어져 MMIC 및 Discrete TR 설계 면적이 보다 효율적으로 이용되는 본 발명의 장점이 분명해진다. 예를 들어, 도 1b에 나타난 바와 같은 종래의 전력 결합 방식을 채용한 MMIC 구조에 있어서 그 다이의 치수는 가로 폭 2.6 mm, 세로 폭 1.5 mm, 면적 3.9 ㎟인 반면, 이와 동일한 치수의 트랜지스터를 이용하되 본 개시서에 따른 MMIC 구조를 채용한 다이는 가로 폭 1.4 mm, 세로 폭 0.9 mm, 면적 1.26 ㎟의 치수를 가지는바, 도 6에 나타난 바와 같다. 이처럼 본 개시서에 따라 구현된 도 6의 MMIC 다이가 종래의 MMIC 다이에 비해 그 전체 설계 면적이 절감되는 장점이 있다.
한편, 트랜지스터의 출력 전력은 주파수에 따라 상이한 특성을 지니는데, 예를 들어, Ku-대역에 해당하는 18 GHz 대역에서는 도 1b 및 도 6에 사용된 전력결합 트랜지스터 모두, 그 출력 전력은, 전체 트랜지스터의 게이트 면적이 2.4 mm이고, mm(밀리미터) 면적 당 전력의 양이 3.5 W/mm인 경우에 "전체 트랜지스터의 출력 전력 = 전체 트랜지스터의 게이트 면적 × mm(밀리미터) 면적 당 전력의 양(W/mm)"이라는 식에 따라 도출되는 바와 같이 8.4 W가 된다. 즉, 동일한 출력 전력을 가지더라도 도 6의 MMIC 다이의 면적이 도 1b의 MMIC 다이의 면적에 비해 더 작으므로 본 개시서에 따라 구현된 MMIC 쪽이 면적 당 출력 전력이 더 큰 장점도 있다.
도 7은 도 6의 MMIC의 설계 상 공정 레이어들을 예시적으로 나타낸 도면이며, 도 8은 도 7에 나타난 제1 전송선 레이어 및 제2 전송선 레이어를 예시적으로 나타낸 도면이다.
도 7을 참조하면, RF 입력용 및 게이트 전압 인가용 포트(202a, 202b)는 상대적으로 두께가 얇은 제1 전송선 레이어(710)에 형성될 수 있고, RF 출력용 및 드레인 전압 인가용 포트(204a, 204b)는 상대적으로 두께가 두꺼운 제2 전송선 레이어(720)에 형성될 수 있다.
또한, 반도체 소자(200)는 제1 전송선 레이어(710)와 제2 전송선 레이어(720)를 서로 전기적으로 연결하는 비아(740)를 더 포함할 수 있다. 이 경우, 도 7에 예시된 바와 같이 PO(도 8에 예시된 MET2에 해당)로 표시된 제2 전송선 레이어(720)는 PI, DEVIAG로 표시된 2가지 비아 레이어(via layer; 740)를 통하여 MET1로 표시된 제1 전송선 레이어(710)에 연결될 수 있다.
제2 전송선 레이어의 두께(h2)는 제1 전송선 레이어의 두께(h1)보다 큰데, 이는 파운드리 공정 상 결정되는 치수이다. 그리고 제2 전송선 레이어의 폭(w2)은 제1 전송선 레이어의 폭(w1)보다 큰데, 이는 MMIC의 설계 상 결정되는 치수이다.
구체적으로, 전력 트랜지스터로 활용되는 MMIC의 경우, 드레인 단에 전도되는 전류의 양이 게이트 단에 흐르는 전류의 양보다 많아 파운드리 공정 상 제2 전송선 레이어의 두께가 제1 전송선 레이어의 두께보다 더 크게 제작되며, 제2 전송선 레이어는 상대적으로 더 높은 전력을 견뎌야 한다. 전송선 레이어의 두께와 폭이 커질수록 더 높은 전류, 전압 및 전력을 견딜 수 있음은 잘 알려져 있다.
한편, 기판(730)은, 예를 들어, SiC 기판일 수 있으나 이에 한정되지 않으며, 접지로서 기능할 수 있는바, 예컨대, 상기 복수개의 소스 영역(232)의 접지를 위하여 이용될 수 있다.
이상에서 설명된 실시 예들 모두, 복수개의 전력 결합 트랜지스터들을 이용한 MMIC 및 Discrete TR의 설계 시, 그 평면 배치 상의 가로 길이와 세로 길이 간의 차이를 적게 하여 다이(die) 면적을 효율적으로 이용할 수 있는 효과가 있을 뿐만 아니라, 입출력 포트를 양방향으로 이용할 수 있어 입출력 정합 회로의 설계 시에 전력 결합 트랜지스터의 면적과 입출력 포트의 방향을 선택적으로 구성할 수 있어 더 효율적인 배치 설계가 가능해지는 장점이 있다.
이상에서 몇몇 선별된 실시 예들에 한하여 본 발명이 설명되었으나 통상의 기술자는 본 개시서가 기초로 한 개념을 용이하게 이해할 수 있으며, 본 발명의 몇몇 목적들을 수행하기 위한 타 구조체 및 공정들의 설계의 기초로서 그 개념을 용이하게 활용할 수 있을 것이다
본 발명이 구체적인 구성요소 등과 같은 특정 사항들과 한정된 실시 예 및 도면에 의해 설명되었으나, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명이 상기 실시 예들에 한정되는 것은 아니며, 통상의 기술자라면 이러한 기재로부터 다양한 수정 및 변형을 꾀할 수 있다.
따라서, 본 발명의 사상은 상기 설명된 실시 예에 국한되어 정해져서는 아니되며, 본 개시서에 첨부된 특허청구범위뿐만 아니라 이 특허청구범위와 균등하게 또는 등가적으로 변형된 모든 것들은 본 발명의 사상의 범주에 속한다고 할 것이다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 요소, 구조, 디바이스 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그와 같이 균등하게 또는 등가적으로 변형된 것에는, 예컨대 본 발명에 따른 방법을 실시한 것과 동일한 결과를 낼 수 있는 방법이 포함될 것인 바, 본 발명의 진의 및 범위는 전술한 예시들에 의하여 제한되어서는 아니되며, 법률에 의하여 허용 가능한 가장 넓은 의미로 이해되어야 한다.

Claims (8)

  1. 기판에 형성된 반도체 소자로서,
    상기 기판의 상면에,
    서로 대향하는 양 방향인 제1 방향 및 제2 방향으로 연장되는 게이트 라인;
    상기 게이트 라인에 대해 서로 선대칭적으로 이격 배치되는 2개의 활성 영역들로서, 상기 양 방향을 따라 교번하여 복수 번 반복 배치된 복수개의 소스 영역들, 복수개의 게이트 영역들, 및 복수개의 드레인 영역들을 포함하고, 상기 반복 배치는 상기 복수개의 소스 영역들 중 일 단부에 대응하는 시작 소스 영역으로부터 시작하여 상기 복수개의 소스 영역들 중 타 단부에 대응하는 종말 소스 영역으로 끝나며, 상기 복수개의 소스 영역은 접지되는, 제1 활성 영역 및 제2 활성 영역;
    상기 제1 활성 영역 및 상기 제2 활성 영역 각각의 상기 복수개의 게이트 영역 내에 각각 배치된 복수개의 게이트 핑거들로서, 상기 게이트 라인까지 연장되어 전기적으로 연결되는, 게이트 핑거들;
    상기 2개의 활성 영역들 각각의 상기 게이트 라인에 대향하는 측에 상기 각각의 활성 영역으로부터 이격 배치되어 상기 제1 방향 및 상기 제2 방향으로 연장되는 2개의 드레인 라인으로서, 상기 제1 활성 영역에 대응하는 제1 드레인 라인 및 상기 제2 활성 영역에 대응하는 제2 드레인 라인;
    상기 2개의 활성 영역들 각각의 상기 복수개의 드레인 영역 내에 각각 배치되고 상기 2개의 드레인 라인 중 상기 각각의 활성 영역들에 대응하는 드레인 라인까지 연장되어 전기적으로 연결되는 복수개의 드레인 핑거들로서, 상기 제1 활성 영역에 대응하는 제1 드레인 핑거들 및 상기 제2 활성 영역에 대응하는 제2 드레인 핑거들
    을 포함하되,
    상기 제1 드레인 라인과 상기 제2 드레인 라인은, 상기 제1 방향 및 상기 제2 방향 중 적어도 하나의 방향에서 상기 제1 활성 영역 및 상기 제2 활성 영역의 외곽을 포위하도록 서로 전기적으로 연결되는, 반도체 소자.
  2. 제1항에 있어서,
    상기 제1 활성 영역 및 상기 제2 활성 영역 각각은,
    교번하여 복수 번 반복 배치된 복수개의 소스 영역, 복수개의 게이트 영역, 및 복수개의 드레인 영역을 포함하는 복수개의 활성 서브 영역들을 포함하고, 상기 2개의 활성 서브 영역들은 서로 공유하는 공유 소스 영역을 통하여 전기적으로 연결되는, 반도체 소자.
  3. 제1항에 있어서,
    상기 제1 드레인 라인과 상기 제2 드레인 라인은 상기 제1 방향 및 상기 제2 방향 중 일 방향에서 상기 제1 활성 영역 및 상기 제2 활성 영역의 외곽을 포위하도록 서로 전기적으로 연결되어, RF 출력용 및 드레인 전압 인가용 포트가 형성되되, 상기 제1 드레인 라인 및 상기 제2 드레인 라인은 상기 게이트 라인과 전기적으로 절연되며,
    상기 제1 방향 및 상기 제2 방향 중 상기 일 방향과 상이한 타 방향에서 상기 게이트 라인에 RF 입력용 및 게이트 전압 인가용 포트가 형성된, 반도체 소자.
  4. 제1항에 있어서,
    상기 제1 드레인 라인과 상기 제2 드레인 라인은 상기 제1 방향 및 상기 제2 방향 중 일 방향에서 상기 제1 활성 영역 및 상기 제2 활성 영역의 외곽을 포위하도록 서로 전기적으로 연결되어, RF 출력용 및 드레인 전압 인가용 포트가 형성되되, 상기 제1 드레인 라인 및 상기 제2 드레인 라인은 상기 게이트 라인과 전기적으로 절연되며,
    상기 제1 방향 및 상기 제2 방향 중 상기 일 방향에서 상기 게이트 라인에 RF 입력용 및 게이트 전압 인가용 포트가 형성되고,
    상기 RF 출력용 및 드레인 전압 인가용 포트는 상기 RF 입력용 및 게이트 전압 인가용 포트와 상기 반도체 소자의 수직 방향으로 구분되어 서로 전기적으로 절연되는, 반도체 소자.
  5. 제3항 또는 제4항에 있어서,
    상기 RF 입력용 및 게이트 전압 인가용 포트는 제1 전송선 레이어에 형성되고,
    상기 RF 출력용 및 드레인 전압 인가용 포트는 제2 전송선 레이어에 형성되는, 반도체 소자.
  6. 제5항에 있어서,
    상기 기판은 접지로서 기능하며,
    상기 반도체 소자는,
    상기 제1 전송선 레이어 및 상기 제2 전송선 레이어를 서로 전기적으로 연결하는 비아를 더 포함하는, 반도체 소자.
  7. 제5항에 있어서,
    상기 제2 전송선 레이어의 폭은 상기 제1 전송선 레이어의 폭보다 크고, 상기 제2 전송선 레이어의 두께는 상기 제1 전송선 레이어의 두께보다 큰 것을 특징으로 하는, 반도체 소자.
  8. 제1항 내지 제4항 중 어느 한 항에 따른 반도체 소자를 포함하는, 마이크로파 모놀리식 집적 회로(MMIC).
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Wang, Wei-Chou et al. "Development and Control of a 0.25 μm Gate Process Module for AlGaN / GaN HEMT Production." (2013).

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