KR102456658B1 - 열 특성의 향상을 위한 여분의 소스 핑거를 갖춘 질화 갈륨 기반 반도체 소자 - Google Patents

열 특성의 향상을 위한 여분의 소스 핑거를 갖춘 질화 갈륨 기반 반도체 소자 Download PDF

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Abstract

본 개시서는 반도체 소자에 관한 것인바, 구체적으로는 AlGaN/GaN HFET와 같은 질화 갈륨(gallium nitride; GaN) 기반 반도체 소자, 더 구체적으로는 열 특성 향상을 위한 소스 핑거를 포함하는 질화 갈륨 기반 반도체의 배치 구조에 관한 것이다.

Description

열 특성의 향상을 위한 여분의 소스 핑거를 갖춘 질화 갈륨 기반 반도체 소자{GALLIUM NITRIDE-BASED SEMICONDUCTOR DEVICE WITH EXCESSIVE SOURCE FINGERS FOR ENHANCING THERMAL CHARACTERISTIC}
본 개시서는 반도체 소자에 관한 것인바, 구체적으로는 AlGaN/GaN HFET와 같은 질화 갈륨(gallium nitride; GaN) 기반 반도체 소자, 더 구체적으로는 열 특성 향상을 위한 소스 핑거를 포함하는 질화 갈륨 기반 반도체의 배치 구조에 관한 것이다.
일반적으로, GaN 또는 AlGaN과 같은 질화 갈륨 기반 반도체 소자는 교번하여 배치된 드레인 영역, 소스 영역 및 게이트 영역을 포함하는바, 질화 갈륨 기반 반도체는 높은 항복전압 및 높은 밴드 갭을 가지는 반도체로서 고전력의 출력에 유리하고, 높은 캐리어 농도와 높은 전자 이동도를 가져 높은 전계 포화 속도를 보이는 한편 캐리어 산란이 적어 고속 스위칭(즉, 고주파수 동작)에 유리한 장점이 있어 우수한 RF(radio frequency) 특성이 요구되는 다양한 분야에 이용되고 있다. 다만, 이 디바이스는 많은 열을 발생시키므로 반도체가 안정적으로 동작할 수 있는 온도 영역에 머물 수 있도록 하는 방열 수단이 다양하게 요구된다.
본 개시서는 종래 질화 갈륨 기반 반도체에 비하여 제조 공정이 복잡하지 않으면서도 드레인, 소스, 게이트 핑거의 배치 구조를 개선한 질화 갈륨 기반 반도체의 배치 구조를 제공하는 것을 목적으로 한다.
또한, 본 개시서는 종래 질화 갈륨 기반 반도체에서 널리 이용되던 와이어 본딩 공정을 대체하여 소자가 비아 홀을 통하여 입출력 단자와 접속할 수 있도록 하는 것을 목적으로 한다.
그리고 본 개시서는, 질화 갈륨 기반 반도체의 배치 상 게이트 길이(gate length)가 0.35 μm 근방일 때, 성능을 최적화할 수 있는 구체적인 설계 치수의 범위를 제공하는 것을 목적으로 한다.
상기한 바와 같은 본 발명의 목적을 달성하고, 후술하는 본 발명의 특징적인 효과를 실현하기 위한 본 발명의 특징적인 구성은 하기와 같다.
본 개시서에 따르면, 질화 갈륨 기반 반도체 소자가 제공되는바, 그 반도체 소자는, 2개 이상의 단위 셀들을 포함하고, 상기 단위 셀들 각각은 상기 반도체 소자의 상면에, 순서대로 교번하여 반복 배치된 복수개의 소스 영역, 제1 게이트 영역, 드레인 영역 및 제2 게이트 영역을 포함하는 활성 영역으로서, 상기 반복 배치는 시작 소스 영역으로부터 시작하여 종말 소스 영역으로 끝나는, 활성 영역; 상기 복수개의 제1 게이트 영역 내에 각각 배치된 복수개의 제1 게이트 핑거; 상기 복수개의 드레인 영역 내에 각각 배치된 복수개의 드레인 핑거; 상기 복수개의 제2 게이트 영역 내에 각각 배치된 복수개의 제2 게이트 핑거; 상기 활성 영역 외에서 상기 활성 영역의 일측에 형성되어 상기 복수개의 제1 게이트 핑거 및 상기 복수개의 제2 게이트 핑거와 서로 전기적으로 연결되는 단위 게이트 패드; 상기 활성 영역 외에서 상기 활성 영역의 상기 일측에 대향하는 상기 활성 영역의 타측에 형성되어 상기 복수개의 드레인 핑거와 서로 전기적으로 연결되는 단위 드레인 패드; 및 상기 단위 드레인 패드, 상기 제1 게이트 핑거, 상기 제2 게이트 핑거 및 상기 단위 게이트 패드에 의하여 포위되도록 상기 복수개의 소스 영역 중에서 상기 시작 소스 영역 및 상기 종말 소스 영역 외의 소스 영역 내에 각각 배치된 복수개의 고립된(isolated) 소스 핑거로서, 상기 반도체 소자의 상면과 하면을 관통하는 적어도 하나의 제1 전도성 비아 홀을 포함하고 상기 제1 전도성 비아 홀과 전기적으로 연결되는 소스 핑거를 포함하고, 상기 단위 셀들 각각의 상기 활성 영역은 서로 결합되며, 상기 단위 셀들 각각의 상기 단위 게이트 패드는 서로 전기적으로 연결되고, 상기 단위 셀들 각각의 상기 단위 드레인 패드는 서로 전기적으로 연결되며, 상기 단위 셀들의 서로 인접한 쌍 중 어느 하나의 상기 종말 소스 영역은 상기 서로 인접한 쌍 중 다른 하나의 상기 시작 소스 영역으로 공유되도록 형성되거나 상기 다른 하나의 상기 시작 소스 영역과 서로 구분되게 형성되되, 상기 단위 셀들 사이의 위치 중 적어도 하나의 위치에서 상기 어느 하나의 상기 종말 소스 영역이 상기 다른 하나의 상기 시작 소스 영역과 구분되고, 상기 반도체 소자는, 상기 제1 전도성 비아 홀 각각과 전기적으로 연결되는 소스 패드를 상기 하면에 더 포함한다.
유리하게는, 상기 단위 셀들의 개수는 2 이상의 짝수이며, 2개의 상기 단위 셀들마다 적어도 하나의 인접한 단위 셀 쌍은 서로 상기 종말 소스 영역과 상기 시작 소스 영역이 구분되도록 형성된다.
바람직하게는, 상기 게이트 영역은 T형 게이트(T-gate)로 형성되고, 상기 T형 게이트의 게이트 길이(gate length)는 0.315 마이크로미터 내지 0.385 마이크로미터이며, 상기 T형 게이트의 머리(T-gate head)의 폭은 0.75 마이크로미터 내지 0.85 마이크로미터이고, 상기 소스 영역과 상기 드레인 영역 간 이격(S-D 이격; source-drain spacing)은 5.2 마이크로미터 내지 5.8 마이크로미터이며, 상기 T형 게이트의 다리(T-gate foot)의 끝점들 중 상기 드레인 영역 방향의 끝점으로부터 상기 머리의 끝점들 중 상기 드레인 영역 방향의 끝점에 이르는 수평 거리는 0.245 마이크로미터 내지 0.255 마이크로미터이다.
본 개시서의 일 실시 예에 따르면, 상기 반도체 소자의 하면에, 상기 소스 패드와 전기적으로 분리되고 서로 전기적으로 분리된 하면 게이트 패드 및 하면 드레인 패드를 더 포함하고, 상기 하면 게이트 패드는 상기 상면과 하면을 관통하는 적어도 하나의 제2 전도성 비아 홀을 포함하고, 상기 하면 드레인 패드는 상기 상면과 하면을 관통하는 적어도 하나의 제3 전도성 비아 홀을 포함하고, 상기 제2 전도성 비아 홀은 상기 단위 게이트 패드 중 적어도 하나와 전기적으로 연결되며, 상기 제3 전도성 비아 홀은 상기 단위 드레인 패드 중 적어도 하나의 전기적으로 연결된다.
본 개시서의 반도체 소자에 따르면, 질화 갈륨 기반 반도체의 배치 구조 상 반복되는 동일한 셀 구조들 사이의 열적 간섭을 감소시켜 고성능을 유지할 수 있는 효과가 있다. 본 개시서의 반도체 소자의 실시 예에 따르면, 와이어 본딩을 대체하여 인덕턴스와 기생 성분을 감소시킴으로써 성능을 향상시키면서도 와이어 본딩에 수반된 공정 상의 비용을 절감할 수 있는 효과가 있다. 또한, 본 개시서의 반도체 소자의 일 실시 예에 따르면 게이트 길이(gate length)가 0.35 μm 근방일 때, 본 개시서의 구체적인 설계 치수에 따라 성능이 최적화되는 효과가 있다.
본 발명의 이해를 위하여 본 개시서의 방법이 실제로 수행되는 과정을 보이기 위하여 실시 예들이 첨부된 도면을 참조로 하여 설명될 것인바, 이는 비한정적인 예시일 뿐이며, 본 개시서가 속한 기술분야에서 통상의 지식을 가진 사람(이하 "통상의 기술자"라 함)에게 있어서는 또 다른 발명에 이르는 추가의 노력 없이 이 도면들에 기초하여 다른 도면들이 얻어질 수 있음을 물론이다.
도 1a는 본 개시서의 일 실시 예에 따른 반도체 소자의 단위 셀(unit cell)을 나타낸 개념적인 평면도이고, 도 1b는 도 1a에 도시된 반도체 소자 단위 셀의 개념적인 저면도이다.
도 2는 본 개시서의 일 실시 예에 따른 반도체 소자를 개념적으로 나타낸 평면도이다.
도 3a는 도 1a에 나타낸 A-A' 선으로 취해진 측단면을 보인 개념도이고, 도 3b는 도 3a에 나타낸 T형 게이트를 확대한 개념도이다.
도 4a는 본 개시서의 다른 실시 예에 따른 반도체 소자의 개념적인 평면도이고, 도 4b는 도 4a에 도시된 반도체 소자의 개념적인 저면도이다.
후술하는 본 개시서에 따른 반도체 소자의 원리에 대한 상세한 설명은, 본 개시서에서 나타나는 발명의 목적들, 기술적 해법들 및 장점들을 분명하게 하기 위하여 본 발명이 실시될 수 있는 특정 실시 예를 예시로서 도시하는 첨부 도면을 참조한다. 첨부 도면을 참조하여 설명함에 있어, 도면 부호에 관계없이 동일한 구성 요소는 동일한 참조 부호를 부여하고, 이에 대한 중복되는 설명은 생략하기로 한다. 본 개시서에 따른 반도체 구조는 도면에 나타난 바와 같은 길이 비율을 가지지 않으며, 도면 각 부분의 치수 및 비율은 본 발명의 범위를 한정하지도 않고 설명의 목적으로 보이기 위하여 나타낸 것에 불과하다는 점이 이해될 것이다. 예를 들어, 도면에 나타난 요소들 몇몇의 치수 및 비율은 다양한 실시 예들의 이해를 돕기 위한 것이다. 덧붙이자면, 설명 및 도면은 기재된 순서대로만 되어 있음을 의미하지 않는다. 통상의 기술자는 특정 순서로 설명 또는 도시된 작용들 및/또는 단계들이 그러한 순서에 대한 특별한 한정이 필요하지 않을 수 있다는 점을 이해할 수 있을 것이다.
또한, 본 개시서에서 소스 영역, 제1 게이트 영역, 드레인 영역 및 제2 게이트 영역에는 각각 소스 핑거, 제1 게이트 핑거, 드레인 핑거 및 제2 게이트 핑거가 배치되는바, 참조의 편의를 위해 각 영역과 이에 대응하는 각 핑거는 통상의 기술자에 의하여 서로 혼동됨 없이 동일한 참조 부호로 참조될 수 있다.
실시 예들에 대한 특정한 구조적 또는 기능적 설명들은 단지 예시를 위한 목적으로 개시된 것으로서, 다양한 형태로 변경되어 실시될 수 있다. 따라서, 실시 예들은 특정한 개시형태로 한정되는 것이 아니며, 본 명세서의 범위는 기술적 사상에 포함되는 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어를 다양한 구성요소들을 설명하는데 사용될 수 있지만, 이런 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 해석되어야 한다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
본 개시서에 있어서, "층"이라는 용어는 기저면(underlying surface)의 적어도 일부 위에 연속적이거나 불연속적인 방식으로 배치된 재료를 지칭한다. 또한, "층"이라는 용어는 그 배치된 재료가 반드시 일정한 두께를 가졌음을 의미하지는 않는다. 그 배치된 재료는 일정한 두께 또는 변화하는 두께 중 어떤 것이라도 가질 수 있다. 게다가 본 명세서에서 이용되는 어느 하나의 "층"은, 문맥상 분명하게 달리 나타내지 않았다면, 단일 층 또는 복수의 층들을 지칭할 수 있다. 본 개시서에 있어서, "~ 상에 배치"되었다는 표현 혹인 "~ 위에 배치"되었다는 표현, 및 "~ 사이에 배치"되었다는 표현은, 달리 명시하지 않았다면, 서로 직접 접촉하도록 배치되었거나 그 사이에 개재하는 다른 층들을 통하여 간접적으로 그렇게 배치되었음을 의미한다. 더욱이 "~ 상에", "~ 위에"는 층들/소자들 간의 서로 상대적인 위치를 나타낸 것에 불과한데, 이는 관찰자의 보는 시점에 따라 다르게 보일 수 있기 때문이다. 또한, "~ 상에(위에) 형성"되었다는 것은 넓은 의미를 가지는바, 어느 층이 다른 층 위에 형성되었다는 것은 그 다른 층에 대한 직접적인 물리적 접촉을 의미하지 않는다. 예를 들어, "X 위에 Y가 형성"되었다고 할 때에는 그 X와 Y 사이에 개재하는 하나 이상의 층들이 있을 수 있다. 반면에 "~ 바로 위에 형성"되었다는 것은 직접적인 물리적 접촉을 의미한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 또한, 어떤 구성요소가 다른 구성요소 '상에' 있다고 언급된 때에는, 그 다른 구성요소 '바로 위에' 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함으로 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 해당 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
본 개시서에서 "질화 갈륨 기반 반도체"는 GaN(gallium nitride), AlN(aluminum nitride), InN(indium nitride), 그것들의 사이에 개재하는 조성물들 등을 포함하는 반도체를 지칭한다.
더욱이 본 발명은 본 명세서에 표시된 실시 예들의 모든 가능한 조합들을 망라한다. 본 발명의 다양한 실시 예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시 예에 관련하여 본 발명의 사상 및 범위를 벗어나지 않으면서 다른 실시 예로 구현될 수 있다. 즉, 본 발명의 실시 예들은 본 발명의 이상적인 실시 예들의 개념도를 참조하여 설명되나, 도시된 바와 같은 구조체의 특정 영역의 특정 형상에 한정되는 것으로 간주되어서는 아니 되고, 구체적인 제조 공정에 따라 결과물이 가지게 되는 형상인 다양한 변형물들이 포함될 수 있다. 도면들에 도시된 영역들은 그 특성과 형상에 있어서 개념적으로 나타낸 것이고, 구조, 영역의 정확한 형상을 도시하기 위한 것이 아니며, 본 발명의 범위를 한정하기 위한 것도 아니다. 예를 들어, 도면들에 직사각형 블록으로 도시된 영역은 흔히 테이퍼 지거나 굴곡지거나 둥글 수 있다.
각각의 개시된 실시 예 내의 개별 구성요소의 위치 또는 배치는 본 발명의 사상 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다. 따라서, 후술하는 상세한 설명은 한정적인 의미로서 취하려는 것이 아니며, 본 발명의 범위는, 적절하게 설명된다면, 그 청구항들이 주장하는 것과 균등한 모든 범위와 더불어 첨부된 청구항에 의해서만 한정된다.
본 명세서에서 달리 표시되거나 분명히 문맥에 모순되지 않는 한, 단수로 지칭된 항목은, 그 문맥에서 달리 요구되지 않는 한, 복수의 것을 아우른다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 반도체 기술분야의 통상의 기술자에게 잘 알려진 재료, 공정 등에 관한 것이며 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그에 대한 과도하게 상세한 설명은 생략한다.
이하, 통상의 기술자가 본 발명을 용이하게 실시할 수 있도록 하기 위하여, 본 발명의 바람직한 실시 예들에 관하여 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 1a는 본 개시서의 일 실시 예에 따른 반도체 소자의 단위 셀(unit cell)을 나타낸 개념적인 평면도이고, 도 1b는 도 1a에 도시된 반도체 소자 단위 셀의 개념적인 저면도이다.
도 1a를 참조하면, 본 개시서의 제1 실시 예에 따른 질화 갈륨 기반 반도체 소자의 단위 셀(100)에는 그 상면(110)에 복수개의 장방형 소스 영역, 제1의 장방형 게이트 영역, 장방형 드레인 영역, 제2의 장방형 게이트 영역을 포함하는 활성 영역(120)이 형성된다.
상기 소스 영역, 상기 제1 게이트 영역, 상기 드레인 영역, 및 상기 제2 게이트 영역은 그 순서대로 교번하여 복수개로 반복 배치되는데, 반복 배치의 시작과 끝에는 각각 시작 소스 영역과 종말 소스 영역이 배치된다. 시작 소스 영역과 종말 소스 영역은 그 외의 소스 영역과 마찬가지로 근본적으로 동일하다.
상기 복수개의 제1 게이트 영역 내에 각각 제1 게이트 핑거(124)가 배치되며, 복수개의 드레인 영역 내에 각각 드레인 핑거(126)가 배치되고, 복수개의 제2 게이트 영역 내에 각각 제2 게이트 핑거(125)가 배치되며, 복수개의 소스 영역 내에 각각 소스 핑거(122)가 배치된다.
또한, 단위 게이트 패드(134)는 상면(110)의 활성 영역(120) 외에서 활성 영역(120)의 일측에 형성된 금속 패턴으로서, 복수개의 제1 게이트 핑거(124) 및 복수개의 제2 게이트 핑거(125)와 서로 전기적으로 연결되어 있는바, 예컨대, 제1 게이트 핑거(124), 제2 게이트 핑거(125) 및 단위 게이트 패드(134)는 한번에 일체로 형성될 수 있으나,상호 전기적으로 연결되도록 상이한 공정에서 각각 형성되거나 그 중 2 가지만이 일체로 형성될 수도 있다.
한편, 단위 드레인 패드(136)는 상면(110)의 활성 영역(120) 외에서 활성 영역(120)의 타측에 형성된 금속 패턴으로서, 복수개의 드레인 핑거(126)와 서로 전기적으로 연결되어 있는바, 드레인 핑거(126)와 단위 드레인 패드(136)도 일체로 형성되거나 상이한 공정으로 각각 형성될 수 있다.
소스 핑거(122) 중에서 상기 시작 소스 영역(122a) 및 상기 종말 소스 영역(122b)이 아닌 소스 영역에 배치된 소스 핑거는 단위 드레인 패드(136), 제1 게이트 핑거(124), 제2 게이트 핑거(125) 및 단위 게이트 패드(134)에 의하여 포위되도록 배치되어 서로 고립된다. 각각의 소스 핑거(122)는 소자의 상면(110)과 하면(150)을 관통하는 적어도 하나의 제1 전도성 비아 홀(conductive via hole; 160)을 포함하고, 그 제1 전도성 비아 홀과 전기적으로 연결된다.
상면(110)에는 여분의 전도성 패드(190)가 더 포함될 수 있는바, 여분의 전도성 패드(190)는 단위 셀들 사이의 전기적 연결, 접지 형성 등의 용도로 이용될 수 있다.
도 1b를 참조하면, 단위 셀(100)에는 그 하면(150)에 제1 전도성 비아 홀(160) 각각과 전기적으로 연결되는 소스 패드(152)가 배치되는바, 소스 패드(152)는 소스 핑거(122)들과 전기적으로 연결된다.
도 2는 본 개시서의 일 실시 예에 따른 반도체 소자를 개념적으로 나타낸 평면도이다.
도 2를 참조하면, 본 개시서에 따른 반도체 소자에서, 상면(110)에 직렬로 배치된 단위 셀들의 서로 인접한 쌍 중 어느 하나의 종말 소스 영역은 그 서로 인접한 쌍 중 다른 하나의 시작 소스 영역으로 공유되도록 형성(222a)되거나 그 다른 하나의 시작 소스 영역(222c)과 서로 구분되게 형성(222b)되되, 적어도 하나의 단위 셀에 포함된 종말 소스 영역(222b)은 인접한 단위 셀에 포함된 시작 소스 영역(222c)과 구분되도록 별개로 형성된다.
그러면 그 종말 소스 영역에 대응되는 소스 핑거(222b)와 그 시작 소스 영역에 대응되는 소스 핑거(222c) 각각은 서로 중첩되지도, 상기 제1 게이트 핑거와 상기 제2 게이트 핑거 둘 모두에 의하여 포위되지 않으므로, 발열로부터 비교적 영향을 덜 받는다. 이처럼 종말 소스 핑거(222b)와 시작 소스 핑거(222c)가 서로 중첩되지 않게 하는 방식으로 여분의 소스 핑거를 구성하면, 설계와 제작이 비교적 용이하고 현저한 비용 증가를 야기하지 않으면서도 단위 셀들의 개수가 증가함에 따른 단위 셀들 간의 열적 간섭을 저감할 수 있다.
본 개시서에 따른 반도체 소자를 이루는 복수개의 단위 셀들 각각은 서로 결합되도록 구성되는바, 상기 단위 셀들 각각의 활성 영역은 서로 결합되어 하나의 활성 영역(220)을 구성하며, 또한, 상기 단위 셀들 각각의 단위 게이트 패드(134)는 서로 전기적으로 연결(144)되고, 마찬가지로 단위 셀들 각각의 단위 드레인 패드(136)는 서로 전기적으로 연결(146)된다.
도 2에 나타난 단위 셀들의 개수는 예시적인 것으로서, 이처럼 공정 상의 편의를 위하여 단위 셀들의 개수는 2 이상의 짝수로 구성하되, 2개의 단위 셀들마다 적어도 하나의 인접한 단위 셀의 쌍은 서로 종말 소스 영역(222b)과 시작 소스 영역(222c)이 구분되도록 배치될 수 있으나 이에 한정되지 않는다.
도 3a는 도 1a에 나타낸 A-A' 선으로 취해진 측단면을 보인 개념도이고, 도 3b는 도 3a에 나타낸 T형 게이트를 확대한 개념도이다.
도 3a를 참조하면, 질화 갈륨 기반 반도체 소자는 SiC 또는 다이아몬드 등으로 구성된 기저 기판(310), 질화 갈륨 기반 에피 층(320), 그 에피 층과 옴성 접촉하는 옴성 금속(ohmic metal)인 소스 측 금속 층(112) 및 드레인 측 금속 층(116), 및 에피 층(320)과 쇼트키 접촉하는 게이트 측 금속 층(114)을 포함하는바, 통상의 기술자에게 알려진 바와 같다.
에피 층(320)에는 기저 기판(310) 위에 AlN, GaN, AlGaN, GaN 등이 적층되어 2차원 전자 기체(two-dimensional electron gas; 2DEG)를 유도하여 전류가 흐를 수 있는 2DEG 채널이 형성된다.
소스 측 금속 층(112) 위에는 소스 단자로서 소스 핑거(122)를 형성하기 위한 하나 이상의 금속 층이 적층될 수 있고, 드레인 측 금속 층(116) 위에도 드레인 단자로서 드레인 핑거(126)를 구성하기 위한 하나 이상의 금속 층이 적층될 수 있다.
또한, 반도체 소자의 동작 전압, 주파수 특성 등을 개선하기 위한 금속 층으로서, 소스 필드 플레이트(source field plate; 350)가 게이트 측 금속 층(114)으로부터 절연되어 소스 단자와 전기적으로 연결되도록 게이트 측 금속 층(114) 위에 형성될 수 있다.
각 단자들을 전기적, 물리적으로 격리하고 보호하기 위한 적어도 하나의 패시베이션(passivation) 층(330, 360, 370)이 더 포함될 수 있다. 예를 들어, 그러한 패시베이션 층(330, 360)은 SiNx로 구성될 수 있으나 이에 한정되지 않는다. 예를 들어, 최종 패시베이션 층(370)은 PBO(polybenzoxazole)로 구성될 수 있다.
본 개시서의 일 실시 예에 따른 질화 갈륨 기반 반도체에서 게이트를 형성하는 금속 층(114)은 T자 형상을 가진, 이른바, T형 게이트(T-gate)이다.
도 3b는 도 3a에 나타낸 T형 게이트(114)를 확대한 개념도이다.
도 3b를 참조하면, 에피 층(320)과 T형 게이트(114)가 서로 쇼트키 접촉하는 영역(340)의 길이(L2)를 게이트 길이(gate length)라고 지칭하는데, 그 쇼트키 접촉 영역(340) 외에는 에피 층(320)과 T형 게이트(114) 사이에는 패시베이션(passivation) 층(330)이 개재할 수 있다. 패시베이션 층(330)은 제1 패시베이션 층(330a) 및 제2 패시베이션 층(330b)을 포함하는데, 제1 패시베이션 층(330a) 위에 T형 게이트(114)가 형성되고, 그 후 제2 패시베이션 층(330b)이 올려진다.
도 3b를 참조하면, T형 게이트(114)의 게이트 길이가 참조부호 L2로 표시되어 있으며, DRES 길이(DRES length), 즉, T형 게이트 머리(T-gate head)의 폭은 참조부호 L3으로 표시되어 있다. 드레인까지의 DRES 오버행(DRES overhand to drain), 즉, T형 게이트의 다리(T-gate foot)의 끝점들 중 드레인 영역 방향의 끝점으로부터 상기 T형 게이트의 머리의 끝점들 중 상기 드레인 영역 방향의 끝점에 이르는 수평 거리는 참조부호 L4로 표시되었다. T형 게이트의 다리의 끝점들 중 소스 영역 방향의 끝점으로부터 상기 T형 게이트의 머리의 끝점들 중 상기 소스 영역 방향의 끝점에 이르는 수평 거리도 참조부호 L5로 표시되어 있다. 한편, 소스 영역과 드레인 영역 간의 이격인 S-D 이격(source-drain spacing)은 도 3a에 참조부호 L1으로 표시되어 있다.
본 발명자는 도 3b에 표시된 이 L1 내지 L5의 수치로 구체화되는 반도체 소자의 구조를 확정하기 위한 실험을 수행하였는바, 아래 표 1은 도 3b에 표시된 L1 내지 L5의 수치에 따른 반도체 소자의 특성을 측정하여 이를 나타낸 것이다. 여기에서는 실험적으로 0.45 μm의 게이트 길이(L2)를 이용하였다.
게이트 길이(L2)
0.45μm
주파수 3.6 GHz		 최대 출력 전력(dBm) 전력 밀도(W/mm) 이득(dB) 효율(%)
A형
GFP: 0.15 / 0.20 μm
S-D 이격: 5.5 μm		 46.5
46.5		 12.4
12.4		 17.3
17.2		 68.0
67.5
B형
GFP: 0.15 / 0.27 μm
S-D 이격: 6.0 μm		 46.4 12.2 16.8 65.8
표 1의 A형은 게이트 필드 플레이트 (GFP; gate field plate) 값에 해당하는 L5가 0.15 μm, L4가 0.20 μm이며, S-D 이격(L1)이 5.5 μm인 구조를 의미하며, B형은 L5가 0.15 μm, L4가 0.27 μm이며, S-D 이격(L1)이 6.0 μm인 구조를 의미한다.
그리고, DRES 길이(L3) = L2 + L4 + L5이므로 A형은 0.80 μm의 DRES 길이, B형은 0.87 μm의 DRES 길이를 가진다.
표 1에 나타난 결과값들을 참조하여 비교하면, A형이 B형에 비해 최대 출력 전력, 전력 밀도, 이득 및 효율의 면에서 우수하므로, DRES 길이(L3)는 A형과 마찬가지로 0.80 마이크로미터 또는 그 근방, 예컨대 0.75 마이크로미터 내지 0.85 마이크로미터인 것이 바람직할 것이다. 마찬가지의 최적화로써, T형 게이트(114)의 게이트 길이(L2)는 0.315 마이크로미터 내지 0.385 마이크로미터이며, 드레인까지의 DRES 오버행(DRES overhand to drain), 즉, T형 게이트의 다리(T-gate foot)의 끝점들 중 드레인 영역 방향의 끝점으로부터 상기 T형 게이트의 머리의 끝점들 중 상기 드레인 영역 방향의 끝점에 이르는 수평 거리(L4)는, 0.245 마이크로미터 내지 0.255 마이크로미터인 것이 바람직하다.
또한, 바람직하게, 소스 영역과 드레인 영역 간의 이격인 S-D 이격(L1)은 5.2 마이크로미터 내지 5.8 마이크로미터일 수 있다.
도 4a는 본 개시서의 다른 실시 예에 따른 반도체 소자의 개념적인 평면도이고, 도 4b는 본 개시서의 다른 실시 예에 따른 반도체 소자의 개념적인 저면도이다.
도 4a 및 도 4b를 참조하면, 반도체 소자의 하면(150')에 소스 패드(152')와 전기적으로 분리된 하면 게이트 패드(154) 및 하면 드레인 패드(156)가 형성될 수 있다. 하면 게이트 패드(154)와 하면 드레인 패드(156)도 서로 전기적으로 분리되어 있다.
하면 게이트 패드(154)는 상면(110')과 하면(150')을 관통하는 적어도 하나의 제2 전도성 비아 홀(170)을 포함하고, 하면 드레인 패드(156)는 상면(110')과 하면(150')을 관통하는 적어도 하나의 제3 전도성 비아 홀(180)을 포함한다. 제2 전도성 비아 홀(170)은 상면(110')의 단위 게이트 패드 중 적어도 하나(134')와 전기적으로 연결되고, 제3 전도성 비아 홀(180)은 상면(110')의 단위 드레인 패드 중 적어도 하나(136')와 전기적으로 연결된다.
이 실시 예에 의하면, 소스 단자, 게이트 단자 및 드레인 단자 각각이 모두 패드들(152', 154, 156)로 형성됨으로써 와이어 본딩(wire bonding)에 비해 간소한 직접 본딩이 가능해진다. 따라서, 와이어 본딩에 따른 인덕턴스 및 기생 성분을 최소화할 수 있어 반도체 소자의 임피던스 정합 회로를 구현하기에 용이하고, 특히, 고주파 특성을 개선할 수 있으므로 반도체 소자의 전반적인 성능 향상을 얻을 수 있다. 뿐만 아니라 와이어 본딩에 대한 공정 비용도 저감할 수 있는 효과가 있다.
이상에서 설명된 실시 예들 모두, 질화 갈륨 기반 반도체의 배치 구조 상 반복되는 동일한 셀 구조들 사이의 열적 간섭을 감소시켜 고성능을 유지할 수 있는 효과가 있다. 비아 홀 공정으로 각 단자를 구성하여 종래 공정의 와이어 본딩을 대체하여 인덕턴스와 기생 성분을 감소시킴으로써 성능을 향상시키면서도 와이어 본딩에 수반된 공정 상의 비용을 절감할 수 있는 효과가 있다.
이상에서 몇몇 선별된 실시 예들에 한하여 본 발명이 설명되었으나 통상의 기술자는 본 개시서가 기초로 한 개념을 용이하게 이해할 수 있으며, 본 발명의 몇몇 목적들을 수행하기 위한 타 구조체 및 공정들의 설계의 기초로서 그 개념을 용이하게 활용할 수 있을 것이다
몇몇 예에서는 수치를 측정하기 위한 장비의 정확도에 대응하여 개략적인 범위의 수치만이 제공되었을 수 있다. 그러한 범위들로 특정된 것은 본 개시서에서 제시된 질화 갈륨 기반 반도체 소자의 성능에 큰 변화가 생기지 않는 한 발생할 수 있는 어느 정도 수치의 편차에 기인한 것으로서 통상의 기술자에게 용이하게 이해될 수 있을 것이다.
본 발명이 구체적인 구성요소 등과 같은 특정 사항들과 한정된 실시 예 및 도면에 의해 설명되었으나, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명이 상기 실시 예들에 한정되는 것은 아니며, 통상의 기술자라면 이러한 기재로부터 다양한 수정 및 변형을 꾀할 수 있다.
따라서, 본 발명의 사상은 상기 설명된 실시 예에 국한되어 정해져서는 아니되며, 본 개시서에 첨부된 특허청구범위뿐만 아니라 이 특허청구범위와 균등하게 또는 등가적으로 변형된 모든 것들은 본 발명의 사상의 범주에 속한다고 할 것이다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 요소, 구조, 디바이스 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그와 같이 균등하게 또는 등가적으로 변형된 것에는, 예컨대 본 발명에 따른 방법을 실시한 것과 동일한 결과를 낼 수 있는 방법이 포함될 것인 바, 본 발명의 진의 및 범위는 전술한 예시들에 의하여 제한되어서는 아니되며, 법률에 의하여 허용 가능한 가장 넓은 의미로 이해되어야 한다.
100, 100': 단위 셀
110, 110': 단위 셀의 상면
112: 소스 측 금속 층
114: 게이트 측 금속 층(T형 게이트)
116: 드레인 측 금속 층
120, 220: 활성 영역
122: 소스 핑거
122a: 시작 소스 영역의 소스 핑거
122b: 종말 소스 영역의 소스 핑거
222a: 시작 소스 영역이자 종말 소스 영역인 소스 영역 내의 소스 핑거
222b: 중첩되지 않은 종말 소스 영역의 소스 핑거
222c: 중첩되지 않은 시작 소스 영역의 소스 핑거
124: 제1 게이트 핑거
125: 제2 게이트 핑거
126: 드레인 핑거
134, 134': 단위 게이트 패드
136, 136': 단위 드레인 패드
144: 단위 게이트 패드 간 연결부
146: 단위 드레인 패드 간 연결부
150, 150': 단위 셀의 하면
152, 152': 소스 패드
154: 하면 게이트 패드
156: 하면 드레인 패드
160: 제1 전도성 비아 홀
170: 제2 전도성 비아 홀
180: 제3 전도성 비아 홀
190: 여분의 전도성 패드
310: 기저 기판
320: 에피 층(epilayer)
330, 330a, 330b: 제1 패시베이션 층
340: 쇼트키 접촉 영역
350: 소스 필드 플레이트
360: 제2 패시베이션 층
370: 최종 패시베이션 층
L1: S-D 이격
L2: 게이트 길이
L3: DRES 길이
L4: 드레인까지의 DRES 오버행

Claims (4)

  1. 2개 이상의 단위 셀들을 포함하는 질화 갈륨 기반 반도체 소자로서,
    상기 단위 셀들 각각은 상기 반도체 소자의 상면에,
    순서대로 교번하여 반복 배치된 복수개의 소스 영역, 제1 게이트 영역, 드레인 영역 및 제2 게이트 영역을 포함하는 활성 영역으로서, 상기 반복 배치는 시작 소스 영역으로부터 시작하여 종말 소스 영역으로 끝나는, 활성 영역;
    상기 복수개의 제1 게이트 영역 내에 각각 배치된 복수개의 제1 게이트 핑거;
    상기 복수개의 드레인 영역 내에 각각 배치된 복수개의 드레인 핑거;
    상기 복수개의 제2 게이트 영역 내에 각각 배치된 복수개의 제2 게이트 핑거;
    상기 활성 영역 외에서 상기 활성 영역의 일측에 형성되어 상기 복수개의 제1 게이트 핑거 및 상기 복수개의 제2 게이트 핑거와 서로 전기적으로 연결되는 단위 게이트 패드;
    상기 활성 영역 외에서 상기 활성 영역의 상기 일측에 대향하는 상기 활성 영역의 타측에 형성되어 상기 복수개의 드레인 핑거와 서로 전기적으로 연결되는 단위 드레인 패드; 및
    상기 단위 드레인 패드, 상기 제1 게이트 핑거, 상기 제2 게이트 핑거 및 상기 단위 게이트 패드에 의하여 포위되도록, 상기 복수개의 소스 영역 중에서 상기 시작 소스 영역 및 상기 종말 소스 영역 외의 소스 영역 내에 각각 배치된 복수개의 고립된(isolated) 소스 핑거로서, 상기 반도체 소자의 상면과 하면을 관통하는 적어도 하나의 제1 전도성 비아 홀을 포함하고 상기 제1 전도성 비아 홀과 전기적으로 연결되는 소스 핑거를 포함하고,
    상기 단위 셀들 각각의 상기 활성 영역은 서로 결합되며, 상기 단위 셀들 각각의 상기 단위 게이트 패드는 서로 전기적으로 연결되고, 상기 단위 셀들 각각의 상기 단위 드레인 패드는 서로 전기적으로 연결되며,
    상기 단위 셀들의 서로 인접한 쌍 중 어느 하나의 상기 종말 소스 영역은 상기 서로 인접한 쌍 중 다른 하나의 상기 시작 소스 영역으로 공유되도록 형성되거나 상기 다른 하나의 상기 시작 소스 영역과 서로 구분되게 형성되되, 상기 단위 셀들 사이의 위치 중 적어도 하나의 위치에서 상기 어느 하나의 상기 종말 소스 영역이 상기 다른 하나의 상기 시작 소스 영역과 구분되고,
    상기 반도체 소자는,
    상기 제1 전도성 비아 홀 각각과 전기적으로 연결되는 소스 패드를 상기 하면에 더 포함하며,
    상기 게이트 영역은 T형 게이트(T-gate)로 형성되고,
    상기 T형 게이트의 게이트 길이(gate length)는 0.315 마이크로미터 내지 0.385 마이크로미터이며, 상기 T형 게이트의 머리(T-gate head)의 폭은 0.75 마이크로미터 내지 0.85 마이크로미터이고, 상기 소스 영역과 상기 드레인 영역 간 이격(source-drain spacing)은 5.2 마이크로미터 내지 5.8 마이크로미터이며, 상기 T형 게이트의 다리(T-gate foot)의 끝점들 중 상기 드레인 영역 방향의 끝점으로부터 상기 머리의 끝점들 중 상기 드레인 영역 방향의 끝점에 이르는 수평 거리는 0.245 마이크로미터 내지 0.255 마이크로미터인, 질화 갈륨 기반 반도체 소자.
  2. 2개 이상의 단위 셀들을 포함하는 질화 갈륨 기반 반도체 소자로서,
    상기 단위 셀들 각각은 상기 반도체 소자의 상면에,
    순서대로 교번하여 반복 배치된 복수개의 소스 영역, 제1 게이트 영역, 드레인 영역 및 제2 게이트 영역을 포함하는 활성 영역으로서, 상기 반복 배치는 시작 소스 영역으로부터 시작하여 종말 소스 영역으로 끝나는, 활성 영역;
    상기 복수개의 제1 게이트 영역 내에 각각 배치된 복수개의 제1 게이트 핑거;
    상기 복수개의 드레인 영역 내에 각각 배치된 복수개의 드레인 핑거;
    상기 복수개의 제2 게이트 영역 내에 각각 배치된 복수개의 제2 게이트 핑거;
    상기 활성 영역 외에서 상기 활성 영역의 일측에 형성되어 상기 복수개의 제1 게이트 핑거 및 상기 복수개의 제2 게이트 핑거와 서로 전기적으로 연결되는 단위 게이트 패드;
    상기 활성 영역 외에서 상기 활성 영역의 상기 일측에 대향하는 상기 활성 영역의 타측에 형성되어 상기 복수개의 드레인 핑거와 서로 전기적으로 연결되는 단위 드레인 패드; 및
    상기 단위 드레인 패드, 상기 제1 게이트 핑거, 상기 제2 게이트 핑거 및 상기 단위 게이트 패드에 의하여 포위되도록, 상기 복수개의 소스 영역 중에서 상기 시작 소스 영역 및 상기 종말 소스 영역 외의 소스 영역 내에 각각 배치된 복수개의 고립된(isolated) 소스 핑거로서, 상기 반도체 소자의 상면과 하면을 관통하는 적어도 하나의 제1 전도성 비아 홀을 포함하고 상기 제1 전도성 비아 홀과 전기적으로 연결되는 소스 핑거를 포함하고,
    상기 단위 셀들 각각의 상기 활성 영역은 서로 결합되며, 상기 단위 셀들 각각의 상기 단위 게이트 패드는 서로 전기적으로 연결되고, 상기 단위 셀들 각각의 상기 단위 드레인 패드는 서로 전기적으로 연결되며,
    상기 단위 셀들의 서로 인접한 쌍 중 어느 하나의 상기 종말 소스 영역은 상기 서로 인접한 쌍 중 다른 하나의 상기 시작 소스 영역으로 공유되도록 형성되거나 상기 다른 하나의 상기 시작 소스 영역과 서로 구분되게 형성되되, 상기 단위 셀들 사이의 위치 중 적어도 하나의 위치에서 상기 어느 하나의 상기 종말 소스 영역이 상기 다른 하나의 상기 시작 소스 영역과 구분되고,
    상기 반도체 소자는,
    상기 제1 전도성 비아 홀 각각과 전기적으로 연결되는 소스 패드를 상기 하면에 더 포함하며,
    상기 하면에,
    상기 소스 패드와 전기적으로 분리되고 서로 전기적으로 분리된 하면 게이트 패드 및 하면 드레인 패드를 더 포함하고, 상기 하면 게이트 패드는 상기 상면과 하면을 관통하는 적어도 하나의 제2 전도성 비아 홀을 포함하고, 상기 하면 드레인 패드는 상기 상면과 하면을 관통하는 적어도 하나의 제3 전도성 비아 홀을 포함하고, 상기 제2 전도성 비아 홀은 상기 단위 게이트 패드 중 적어도 하나와 전기적으로 연결되며, 상기 제3 전도성 비아 홀은 상기 단위 드레인 패드 중 적어도 하나의 전기적으로 연결되는, 질화 갈륨 기반 반도체 소자.
  3. 제1항 또는 제2항에 있어서,
    2개의 상기 단위 셀들마다 적어도 하나의 인접한 단위 셀 쌍은 서로 상기 종말 소스 영역과 상기 시작 소스 영역이 구분되도록 형성되는, 질화 갈륨 기반 반도체 소자.
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* Cited by examiner, † Cited by third party
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JP2010278280A (ja) * 2009-05-29 2010-12-09 Toshiba Corp 高周波半導体装置

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