CN107104057B - 半导体器件 - Google Patents

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    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
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    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/371—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
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    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001—Core members of the connector
    • H01L2224/37099—Material
    • H01L2224/371—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/37138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/37147—Copper [Cu] as principal constituent
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    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40105—Connecting bonding areas at different heights
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    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/40145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/40247—Connecting the strap to a bond pad of the item
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
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    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
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    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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Abstract

提供一种能够提高半导体器件的可靠性的技术。在本发明中，形成在半导体芯片(CHP1)的表面的栅极焊盘(GPj)以相较于其他引线(漏极引线(DL)和栅极引线(GL))更靠近源极引线(SL)的方式配置。其结果为，根据本发明，能够缩短栅极焊盘(GPj)与源极引线(SL)之间的距离，因此，能够缩短连接栅极焊盘(GPj)和源极引线(SL)的导线(Wgj)的长度。由此可知，根据本发明，能够充分地降低存在于导线(Wgj)的寄生电感。

Description

半导体器件
本发明申请是国际申请日为2011年9月30日、国际申请号为PCT/JP2011/072584、进入中国国家阶段的国家申请号为201180073865.5、发明名称为“半导体器件”的发明申请的分案申请。
技术领域
本发明涉及半导体器件，尤其涉及适用于例如在空调的逆变器、计算机电源的DC/DC转换器、混合动力汽车或电动汽车的逆变器模块等中使用的功率半导体器件的有效技术。
背景技术
在日本特表2000-506313号公报(专利文献1)中记载有提供一种同时实现低导通电阻和高耐压的开关元件的技术。具体而言，在专利文献1中记载有对以碳化硅(SiC)为材料的结型FET(Junction Field Effect Transistor：结型场效应晶体管)和以硅(Si)为材料的MOSFET(Metal Oxide Semiconductor Field Effect Transistor：金氧半场效应晶体管)进行级联(cascode)连接的结构。
在日本特开2008-198735号公报(专利文献2)中记载有如下结构：为了提供低导通电压且高耐压的元件，将以SiC为材料的FET、和以Si为材料的二极管串联连接。
在日本特开2002-208673号公报(专利文献3)中记载有如下构造：为了削减功率模块的面积，使开关元件和二极管隔着平板连接端子而层叠。
在日本特开2010-206100号公报(专利文献4)中记载有通过提高以SiC为材料的常闭型的结型FET的阈值电压来防止误点弧的技术。具体而言，在SiC衬底上配置结型FET和MOSFET，并在结型FET的栅电极上以二极管方式连接MOSFET。
现有技术文献
专利文献
专利文献1：日本特表2000-506313号公报
专利文献2：日本特开2008-198735号公报
专利文献3：日本特开2002-208673号公报
专利文献4：日本特开2010-206100号公报
发明内容
作为同时实现耐压提高和导通电阻降低的开关元件，存在使用级联连接方式的开关元件。使用级联连接方式的开关元件例如是将使用了带隙(band gap)比硅(Si)大的材料的常开型的结型FET(Junction Field Effect Transistor)、和使用了硅(Si)的常闭型的MOSFET(Metal Oxide Semiconductor Field Effect Transistor)串联连接的结构。根据该级联连接方式的开关元件，能够通过绝缘耐压大的结型FET来确保耐压，并且，基于常开型的结型FET而使导通电阻降低，基于低耐压的MOSFET而使导通电阻降低，由此，能够得到同时实现了耐压提高和导通电阻降低的开关元件。
在该级联连接而成的开关元件的安装结构中，采用了通过焊接导线将形成有结型FET的半导体芯片和形成有MOSFET的半导体芯片连接起来的结构。本发明人新发现，在该结构的情况下，由于存在于焊接导线的寄生电感的影响、结型FET的漏电流的影响，在进行开关时，会导致在低耐压的MOSFET的源极与漏极之间施加有设计耐压以上大小的电压。像这样，当在低耐压的MOSFET上施加有设计耐压以上的电压时，MOSFET可能被击穿，从而导致半导体器件的可靠性下降。
本发明的目的在于提供一种能够提高半导体器件的可靠性的技术。
本发明的上述以及其他目的和新型特征可以从本说明书的记述及附图得以明确。
说明本申请所公开的发明中的具有代表性的方案的概要，如下所述。
一个实施方式的半导体器件的特征在于，形成有结型FET的半导体芯片的栅极焊盘以与其他引线(栅极引线和漏极引线)相比更靠近源极引线的方式配置。
发明效果
简单说明根据本申请所公开的发明中的具有代表性的方案得到的效果，如下所述。
根据一个实施方式，能够提高半导体器件的可靠性。另外，能够实现半导体器件的电特性的提高。
附图说明
图1是表示采用了级联连接方式的开关元件的电路结构图。
图2的(a)是表示将级联连接的结型FET和MOSFET用作开关元件的逆变器的电路图。图2的(b)是表示将构成上支路的开关元件接通的情况下的波形的图，图2的(c)是表示将构成上支路的开关元件断开的情况下的波形的图。
图3是表示本发明的实施方式1的半导体器件的安装结构图。
图4是表示实施方式1的其他半导体器件的安装结构图。
图5是表示变形例1的半导体器件的安装结构图。
图6是表示变形例1的其他半导体器件的安装结构图。
图7是表示变形例1的其他半导体器件的安装结构图。
图8是表示图7的一个截面的剖视图。
图9是表示变形例1的其他半导体器件的安装结构图。
图10是表示图9的一个截面的剖视图。
图11是表示变形例1的其他半导体器件的安装结构图。
图12的(a)是表示现有技术的开关元件和寄生电感的存在位置的电路图，图12的(b)是表示实施方式1的开关元件和寄生电感的存在位置的电路图。另外，图12的(c)是表示本变形例1的开关元件和寄生电感的存在位置的电路图。
图13是表示变形例2的半导体器件的安装结构图。
图14是表示图13的一个截面的剖视图。
图15是表示变形例2的其他半导体器件的安装结构图。
图16是表示图15的一个截面的剖视图。
图17是表示变形例3的半导体器件的安装结构图。
图18是表示图17的一个截面的剖视图。
图19是表示变形例3的其他半导体器件的安装结构图。
图20是表示图19的一个截面的剖视图。
图21是表示变形例4的半导体器件的安装结构图。
图22是表示图21的一个截面的剖视图。
图23是表示变形例4的其他半导体器件的安装结构图。
图24是表示图23的一个截面的剖视图。
图25是表示实施方式2的层叠半导体芯片的结构图。
图26是表示实施方式2的层叠半导体芯片的其他结构的图。
图27是图25及图26的在A-A线处剖切而成的剖视图。
图28是表示变形例的层叠半导体芯片的结构图。
图29是表示变形例的层叠半导体芯片的其他结构的图。
图30是图28及图29的在A-A线处剖切而成的剖视图。
图31是表示实施方式2的MOSFET的器件构造的剖视图。
图32是表示级联连接而成的开关元件中的电流路径的图。图32的(a)是表示接通时的电流路径的图，图32的(b)是表示断开时流动的漏电流的电流路径的图。
图33是表示实施方式2的结型FET的器件构造的剖视图。
图34是表示实施方式2的结型FET的其他器件构造的剖视图。
附图标记说明
ACTj 有源区域
ACTm 有源区域
CHP1 半导体芯片
CHP2 半导体芯片
CL 沟道长
CLP 夹子
D 漏极
D1 漏极
D2 漏极
DEj 漏电极
DEm 漏电极
DFTj 漂移层
DFTm 漂移层
Dj1 漏极
Dj2 漏极
DL 漏极引线
Dm 漏极
Dm1 漏极
Dm2 漏极
G 栅电极
GE 栅电极
Gj 栅电极
Gj1 栅电极
Gj2 栅电极
GL 栅极引线
Gm 栅电极
Gm1 栅电极
Gm2 栅电极
GOX 栅极绝缘膜
GPj 栅极焊盘
GPm 栅极焊盘
GPST 栅极引线柱部
Id 额定电流
Idl 漏电流
IL1 绝缘膜
IL2 绝缘膜
Lgi1 寄生电感
Lgi2 寄生电感
LL 负载电感
Ls 寄生电感
Lse1 寄生电感
Lse2 寄生电感
MR 封固体
PKG1 封装
PKG2 封装
PKG3 封装
PKG4 封装
PKG5 封装
PKG6 封装
PKG7 封装
PKG8 封装
PKG9 封装
PKG10 封装
PKG11 封装
PKG12 封装
PKG13 封装
PLT 芯片搭载部
PLT1 芯片搭载部
PLT2 芯片搭载部
PR 主体区域
Q1 结型FET
Q1a 结型FET
Q1b 结型FET
Q2 MOSFET
Q2a MOSFET
Q2b MOSFET
S 源极
S1 源极
S2 源极
SE 源电极
Se 中间节点
Sj 源极
Sj1 源极
Sj2 源极
SL 源极引线
Sm 源极
Sm1 源极
Sm2 源极
SPj 源极焊盘
SPm 源极焊盘
SPST 源极引线柱部
SR 源极区域
SUBj 半导体衬底
SUBm 半导体衬底
TMj 终接区域
TMm 终接区域
TR 沟槽
Vak 电压
Vdsu 电压
Vdsmu 电压
Vdsmd 电压
Wds 导线
Wgj 导线
Wgm 导线
Wsm 导线
具体实施方式
在以下实施方式中，为方便起见，必要时分成多个部分或实施方式进行说明，但是，除特别明示的情况以外，它们之间并不是毫无关系的，而是一方为另一方的部分或全部变形例、详细、补充说明等关系。
另外，在以下实施方式中，涉及到要素的数等(包含个数、数值、量、范围等)情况下，除特别明示的情况以及原理上明确限定为特定数的情况等，不限于该特定数，可以是特定数以上也可以是特定数以下。
而且，在以下实施方式中，其结构要素(还包含要素步骤等)除特别明示的情况以及认为原理上明确是必须的情况等，当然不必是必须的。
同样地，在以下实施方式中，涉及到结构要素等的形状、位置关系等时，除特别明示的情况以及认为原理上明确不成立的情况等，还包含实质上与其形状等近似或类似的情况等。关于这一点，上述数值及范围也是同样的。
另外，在用于说明实施方式的全部附图中，对相同的部件原则上标注相同的附图标记，并省略其重复的说明。此外，存在为了易于理解附图而在俯视图中也标注了剖面线的情况。
(实施方式1)
＜本发明人所发现的技术课题的详细情况＞
在保护地球环境这一大社会潮流中，降低环境负担的电子事业的重要性逐渐增加。其中，功率器件(功率半导体器件)用于铁路车辆、混合动力汽车、电动汽车的逆变器或空调的逆变器、计算机等民用设备的电源，功率器件的性能改善对于基础系统和民用设备的电力效率改善具有很大帮助。改善电力效率意味着能够削减系统工作所需要的能量资源，换言之，能够削减二氧化碳的排放量，即，能够降低环境负担。因此，在各公司中盛行对功率器件的性能改善的研究开发。
通常，功率器件与大规模集成电路(LSI(Large Scale Integration))同样地，以硅为材料。但是，近年来，带隙比硅大的碳化硅(SiC)正受到关注。SiC由于带隙较大，所以绝缘击穿耐压为硅的10倍左右。由此可知，以SiC为材料的器件与以Si为材料的器件相比能够使膜厚较薄，其结果为，能够大幅降低导通时的电阻值(导通电阻值)Ron。因此，以SiC为材料的器件能够大幅削减以电阻值Ron与导通电流i的积表示的导通损耗(Ron×i2)，能够对电力效率的改善具有很大帮助。着眼于这样的特征，在国内外，使用SiC的MOSFET、肖特二极管和结型FET的开发正在发展。
尤其是，着眼于开关器件，以SiC为材料的结型FET(JFET)的产品化迅速发展。该结型FET与以SiC为材料的MOSFET相比，例如，由于不需要由氧化硅膜构成的栅极绝缘膜，所以能够避免以氧化硅膜与SiC的界面上的缺陷和与之相伴的元件特性劣化为代表的问题。另外，该结型FET能够控制基于pn结的耗尽层的生长来控制沟道的通/断，因此，能够容易地分开制作常闭型的结型FET和常开型的结型FET。像这样，以SiC为材料的结型FET与以SiC为材料的MOSFET相比，在长期可靠性方面也优异，另外，具有容易制作器件的特征。
在以SiC为材料的结型FET中，常开型的结型FET通常也使沟道导通而流动电流，在需要使沟道截止时，对栅电极施加负电压，使耗尽层从pn结生长而将沟道截止。因此，在结型FET因某些原因而毁坏的情况下，沟道处于导通状态而电流持续流动。通常，从安全性(故障保护：fail safe)的观点出发，期望在结型FET毁坏的情况下不使电流流动，但在常开型的结型FET中，即使在结型FET毁坏的情况下电流也持续流动，所以用途受到限定。因此，从故障保护的观点出发，期望常闭型的结型FET。
但是，常闭型的结型FET具有如下技术课题。即，结型FET的栅电极和源极区域分别具有由p型半导体区域(栅电极)和n型半导体区域(源极区域)构成的pn结二极管构造，因此，当栅电极与源极区域之间的电压为3V左右时，栅电极与源极区域之间的寄生二极管导通。其结果为，存在在栅电极与源极区域之间流动有大电流的情况，由此，导致结型FET过度发热而可能被击穿。由此可知，为了将结型FET用作常闭型的开关元件，期望将栅极电压限制为2.5V左右的低电压，并在寄生二极管没有导通的状态下或栅电极与源极区域之间的二极管电流充分小的状态下加以利用。此外，在以Si为材料的普通MOSFET中，施加0至15V或20V左右的栅极电压。因此，为了利用常闭型的结型FET，需要在现有的MOSFET的栅极驱动电路的基础上，追加生成2.5V左右的电压的降压电路(DC/DC转换器)、和电平转换电路等。该设计变更、即部件的追加会导致系统整体的成本上升。由此可知，虽然结型FET具有在长期可靠性方面优异且容易制造的特征，但由于驱动用的栅极电压与普通MOSFET明显不同，所以在新利用结型FET的情况下，需要包含驱动电路等在内的较大设计变更，因此，存在系统整体的成本上升的技术课题。
作为解决该技术课题的方法，存在级联连接方式。该级联连接方式是指将以SiC为材料的常开型的结型FET、和以Si为材料的低耐压MOSFET串联连接的方式。当采用这样的连接方式时，栅极驱动电路驱动低耐压MOSFET，因此不需要改变栅极驱动电路。另一方面，漏极与源极之间的耐压能够由绝缘耐压高的结型FET的特性决定。而且，在进行了级联连接的情况下，由于结型FET的低导通电阻和低耐压MOSFET的低导通电阻串联连接，所以也能够将级联连接而成的开关元件的导通电阻抑制得较小。像这样，级联连接方式具有能够解决常闭型的结型FET的问题点的可能性。
图1是表示采用了级联连接方式的开关元件的电路结构图。如图1所示，采用了级联连接方式的开关元件为在源极S与漏极D之间串联连接有常开型的结型FETQ1和常闭型的MOSFETQ2的结构。具体而言，在漏极D侧配置有结型FETQ1，在源极S侧配置有MOSFETQ2。也就是说，结型FETQ1的源极Sj与MOSFETQ2的漏极Dm连接，MOSFETQ2的源极Sm与开关元件的源极S连接。另外，结型FETQ1的栅电极Gj与开关元件的源极S连接，MOSFETQ2的栅电极Gm与栅极驱动电路(未图示)连接。
此外，如图1所示，与MOSFETQ2反向并联地连接有续流二极管。该续流二极管具有使反向电流回流并将蓄积于电感的能量释放的功能。即，在图1所示的开关元件与包含电感的负载连接的情况下，当将开关元件断开时，由于包含于负载的电感，产生与MOSFETQ2的电流流动方向为相反方向的反向电流。由此可知，通过与MOSFETQ2反向并联地设置续流二极管，使反向电流回流并将蓄积于电感的能量释放。
这样的连接方式为级联连接方式，根据采用了级联连接方式的开关元件，首先，栅极驱动电路(未图示)驱动MOSFETQ2的栅电极Gm，因此，存在以下优点：不需要基于将MOSFET单体用作开关元件的情况而对栅极驱动电路进行的变更。
而且，由于结型FETQ1使用带隙比硅(Si)大的以碳化硅(SiC)为代表的物质作为材料，所以结型FETQ1的绝缘耐压增大。由此可知，级联连接而成的开关元件的耐压主要由结型FETQ1的特性决定。因此，能够使对与结型FETQ1串联连接的MOSFETQ2要求的绝缘耐压比使用MOSFET单体的开关元件低。即，即使在作为开关元件而需要绝缘耐压的情况下，也能够将低耐压(例如，数十V左右)的MOSFET用作MOSFETQ2。因此，能够降低MOSFETQ2的导通电阻。而且，由于结型FETQ1由常开型的结型FET构成，所以也能够降低结型FETQ1的导通电阻。其结果为，根据级联接合而成的开关元件，具有不需要栅极驱动电路的设计变更的优点，并且，能够同时实现绝缘耐性的确保和导通电阻的降低，由此，能够谋求半导体元件(开关元件)的电特性的提高。
另外，如图1所示，级联连接的结型FETQ1为常开型的结型FETQ1，结型FETQ1的栅电极Gj与开关元件的源极S电连接。其结果为，结型FETQ1的栅电极Gj与源极S之间的电压在开关时(导通时)也不会正向偏置。由此可知，在级联连接中，由于不会流动有基于结型FETQ1的寄生二极管的大电流，所以能够抑制基于过度发热而导致开关元件击穿。即，在常闭型的结型FET中，在开关时(导通时)，相对于源极S对栅电极Gj施加正电压。此时，结型FETQ1的源极区域由n型半导体区域形成，栅电极Gj由p型半导体区域形成，因此，相对于源极S对栅电极Gj施加正电压意味着，在源极区域与栅电极Gj之间施加正向电压(正向偏置)。因此，在常闭型的结型FET中，若过度增大正向电压，则会导致由源极区域和栅电极Gj构成的寄生二极管导通。其结果为，存在在栅电极Gj与源极区域之间流动有大电流的情况，具有结型FET过度发热而导致坏损的可能性。与之相对，在级联连接而成的开关元件中，使用常开型的结型FETQ1，栅电极Gj与开关元件的源极S电连接。由此可知，结型FETQ1的栅电极Gj与源极S之间的电压在开关时(导通时)也不会正向偏置。因此，在级联连接中，由于不会流动有基于结型FETQ1的寄生二极管的大电流，所以能够抑制基于过度发热而导致开关元件击穿。
像这样，级联连接而成的开关元件具有上述各种优点，但经过本发明人研究，结果新发现以下所示的技术课题。即，为了实现级联连接，需要通过焊接导线将形成有结型FETQ1的半导体芯片、和形成有低耐压的MOSFETQ2的半导体芯片连接起来。因此，例如，低耐压的MOSFETQ2的漏极Dm和结型FETQ1的源极Sj经由焊接导线而连接。该情况下，本发明人新发现，在结型FETQ1的源极Sj上附加有基于焊接导线的寄生电感。当附加有这样的寄生电感时，开关时产生大电涌电压，由此，在低耐压的MOSFETQ2中施加有耐压以上的电压。其结果为，低耐压的MOSFETQ2以雪崩模式动作，在低耐压的MOSFETQ2中流动有以栅电极Gm无法控制的大电流而可能导致元件击穿。以下，详细说明其机理。
＜技术课题的产生机理＞
图2的(a)是表示将级联连接的结型FET和MOSFET用作开关元件的逆变器的电路图。图2的(a)所示的逆变器具有与电源VCC串联连接的上支路和下支路。上支路由在漏极D1与源极S1之间连接的开关元件构成。构成上支路的开关元件由级联连接的结型FETQ1a和MOSFETQ2a构成。具体而言，结型FETQ1a的漏极Dj1与开关元件的漏极D1连接，结型FETQ1a的源极Sj1与MOSFETQ2a的漏极Dm1连接。而且，MOSFETQ2a的源极Sm1与开关元件的源极S1连接。另外，结型FETQ1a的栅电极Gj1与开关元件的源极S1连接，在MOSFETQ2a的栅电极Gm1与开关元件的源极S1之间连接有栅极驱动电路(G/D)。
在此，在结型FETQ1a的源极Sj1与MOSFETQ2a的漏极Dm1之间存在基于焊接导线的寄生电感Lse1，在结型FETQ1a的栅电极Gj1与开关元件的源极S1之间存在基于焊接导线的寄生电感Lgi1。此外，在图2的(a)中，将开关元件的源极S1与开关元件的漏极D1之间的电压定义为电压Vdsu，将开关元件的源极S1与MOSFETQ2a的漏极Dm1之间的电压定义为电压Vdsmu。
同样地，如图2的(a)所示，下支路由在漏极D2与源极S2之间连接的开关元件构成。构成下支路的开关元件由级联连接的结型FETQ1b和MOSFETQ2b构成。具体而言，结型FETQ1b的漏极Dj2与开关元件的漏极D2连接，结型FETQ1b的源极Sj2与MOSFETQ2b的漏极Dm2连接。而且，MOSFETQ2b的源极Sm2与开关元件的源极S2连接。另外，结型FETQ1b的栅电极Gj2与开关元件的源极S2连接，在MOSFETQ2b的栅电极Gm2与开关元件的源极S2之间连接有栅极驱动电路(G/D)。而且，在开关元件的源极S2与开关元件的漏极D2之间连接有负载电感LL。
在此，在结型FETQ1b的源极Sj2与MOSFETQ2b的漏极Dm2之间存在基于焊接导线的寄生电感Lse2，在结型FETQ1b的栅电极Gj2与开关元件的源极S2之间存在基于焊接导线的寄生电感Lgi2。此外，在图2的(a)中，将开关元件的源极S2与开关元件的漏极D2之间的电压定义为电压Vak，将开关元件的源极S2与MOSFETQ2b的漏极Dm2之间的电压定义为电压Vdsmd。
利用了级联连接而成的开关元件的逆变器如上所述那样构成，以下，一边说明该逆变器的动作，一边说明技术课题的产生机理。首先，说明将构成上支路的开关元件接通的情况。即，说明通过将构成上支路的开关元件接通、另一方面将构成下支路的开关元件断开而对负载(包含负载电感)施加电源电压的情况。
图2的(b)示出了在将构成上支路的开关元件接通的情况下的波形。具体而言，当将构成上支路的开关元件接通时，由于构成上支路的结型FETQ1a及MOSFETQ2a导通，所以回流电流在从结型FETQ1a的漏极Dj1、经由MOSFETQ2a的漏极Dm1及源极Sm1、流过负载电感LL而返回电源VCC的路径中流动。此时，如图2的(b)所示，电压Vdsmu从规定电压变化至0V左右，另一方面，电压Vak从将上支路的开关元件断开时的0V上升至电源电压左右的电压。其结果为，下支路的MOSFETQ2b的漏极电压即电压Vdsmd上升至将下支路的结型FETQ1b截止的电压，在下支路的结型FETQ1b截止后，维持某恒定电压。该电压Vdsmd的变化是能够忽略寄生电感的理想状态的变化，如图2的(b)的虚线所示。然而，当寄生电感Lse2或寄生电感Lgi2增大时，如图2的(b)的实线所示，电压Vdsmd在将上支路的开关元件接通时，急剧显著地上升。
另一方面，图2的(c)示出了将构成上支路的开关元件断开的情况下的波形。具体而言，当将构成上支路的开关元件断开时，如图2的(c)所示，电压Vdsmd从规定电压变化至0V左右，另一方面，电压Vdsu从将上支路的开关元件接通时的0V上升至电源电压左右的电压。其结果为，上支路的MOSFETQ2a的漏极电压即电压Vdsmu上升至将上支路的结型FETQ1a截止的电压，在上支路的结型FETQ1a截止后，维持某恒定电压。该电压Vdsmu的变化是能够忽略寄生电感的理想状态的变化，如图2的(c)的虚线所示。然而，当寄生电感Lse1或寄生电感Lgi1增大时，如图2的(c)的实线所示，电压Vdsmu在将上支路的开关元件断开时，急剧显著地上升。
像这样，可知在将上支路的开关元件接通的情况下，会产生断开的下支路的MOSFETQ2b的漏极电压即电压Vdsmd急剧上升的现象，在将上支路的开关元件断开的情况下，会产生断开的上支路的MOSFETQ2a的漏极电压即电压Vdsmu急剧上升的现象。由于这些现象的产生机理相同，所以以下，着眼于将上支路的开关元件接通的情况，说明断开的下支路的MOSFETQ2b的漏极电压即电压Vdsmd急剧上升的现象的产生机理。作为该现象的产生机理，考虑以下所示的三种机理。
第1机理为，该现象是由存在于构成下支路的结型FETQ1b的源极Sj2与构成下支路的MOSFETQ2b的漏极Dm2之间的寄生电感Lse2引起的。具体而言，在将上支路的开关元件接通时，下支路的MOSFETQ2b截止。此时，电压Vak从0V左右开始增加，随着该电压Vak的增加，下支路的MOSFETQ2b的漏极电压即电压Vdsmd也开始增加。但是，在电压Vdsmd增加的初始阶段，电压Vdsmd不会比施加于结型FETQ1b的栅电极Gj2的栅极电压大出规定值以上，因此，结型FETQ1b不会截止，电流从结型FETQ1b的漏极Dj2向源极Sj2流动。其结果为，电流流入到MOSFETQ2b的漏极Dm2中而蓄积有电荷。由此可知，MOSFETQ2b的漏极电压即电压Vdsmd上升。然后，该电压Vdsmd继续上升，当比结型FETQ1b的栅极电压大出规定值以上时，结型FETQ1b截止，电流不会进一步流动。也就是说，在电压Vdsmd增加的初始阶段，电流在结型FETQ1b的漏极Dj2与源极Sj2之间流动，在MOSFETQ2b的漏极Dm2中蓄积有电荷，因此电压Vdsmd增加。然后，随着电压Vdsmd的增加，电压Vdsmd与成为比结型FETQ1b的栅极电压大出规定值以上的大小的状态接近，因此，在结型FETQ1b的漏极Dj2和源极Sj2中流动的电流逐渐减少。然后，最终，电压Vdsmd比结型FETQ1b的栅极电压大出规定值以上，从而将结型FETQ1b截止。在结型FETQ1b截止后，没有电荷向MOSFETQ2b的漏极Dm2流入，电压Vdsmd大致恒定。
像这样，在将上支路的开关元件接通时，下支路的MOSFETQ2b截止，但在该阶段，下支路的结型FETQ1b不会立刻截止，电流从结型FETQ1b的漏极Dj2向源极Sj2流动。而且，流入到结型FETQ1b的源极Sj2中的电流经由寄生电感Lse2而向MOSFETQ2b的漏极Dm2流入。此时，着眼点在于，从下支路的结型FETQ1b的漏极Dj2向源极Sj2流动的电流减少。其意味着向寄生电感Lse2流动的电流也随着时间而减少。其结果为，在寄生电感Lse2中产生抵消电流减少那样的电动势。即，寄生电感Lse2以使从结型FETQ1b的漏极Dj2向源极Sj2流动的电流增加的方式发挥功能。因此，当寄生电感Lse2增大时，过渡性地从结型FETQ1b的漏极Dj2向源极Sj2流动有大电流。其结果为，向MOSFETQ2b的漏极Dm2流入的电荷急剧增加，由此，电压Vdsmd急剧增加。其为第1机理。
接着，第2机理为，该现象是由存在于构成下支路的结型FETQ1b的栅电极Gj2与下支路的源极S2之间的寄生电感Lgi2引起的。具体而言，在将上支路的开关元件接通时，下支路的MOSFETQ2b截止。此时，电压Vak从0V左右开始增加，但例如，如图2的(b)所示，在将上支路的开关元件接通的初始阶段，电压Vak在超过电源电压的范围内振动。其基于由与逆变器连接的负载所包含的负载电感LL引起的反电动势。因此，电压Vak在将上支路接通时的初始阶段发生变动。在此，着眼于结型FETQ1b，在结型FETQ1b的漏极Dj2与栅电极Gj2之间形成有寄生电容，当电压Vak发生变动时，施加于该寄生电容的电压也发生变动。而且，由于该寄生电容的静电电容值为比较大的值，所以随着施加于寄生电容的电压变动而产生的充放电电流也增大。该充放电电流在结型FETQ1b的栅电极Gj2与下支路的源极S2之间流动。此时，充放电电流为随时间变化的电流。因此，例如，当在结型FETQ1b的栅电极Gj2与下支路的源极S2之间存在寄生电感Lgi2时，由于随时间变化的充放电电流在寄生电感Lgi2中流动，所以在结型FETQ1b的栅电极Gj2与下支路的源极S2之间产生与寄生电感Lgi2的大小和充放电电流的时间微分的积成比例的电阻成分。其结果为，结型FETQ1b的栅电极Gj2和下支路的源极S2不会成为同电位，产生结型FETQ1b的栅电极Gj2相对于下支路的源极S2向正电压方向上升的模式。该情况下，由于结型FETQ1b的栅电极Gj2成为正电压，所以抑制了从结型FETQ1b的栅电极Gj2生长的耗尽层，沟道区域的宽度增大。因此，从结型FETQ1b的漏极Dj2向源极Sj2流动的电流过渡性地增大。其结果为，向MOSFETQ2b的漏极Dm2流入的电荷急剧增加，由此，电压Vdsmd急剧增加。其为第2机理。而且，根据第2机理，由于在结型FETQ1b的栅电极Gj2中施加有正电压，所以为了将结型FETQ1b截止，必须对结型FETQ1b的源极Sj2施加比对栅电极Gj2施加0V的情况大的电压。从该观点出发，在结型FETQ1b截止之前上升的电压Vdsmd也增大。
而且，第3机理为，该现象是由存在于构成下支路的结型FETQ1b的栅电极Gj2与下支路的源极S2之间的寄生电阻引起的。如在第2机理中说明那样，在结型FETQ1b的栅电极Gj2与下支路的源极S2之间流动有充放电电流。由此可知，当在结型FETQ1b的栅电极Gj2与下支路的源极S2之间存在寄生电阻时，在该寄生电阻中流动有充放电电流，产生电压下降。其结果为，结型FETQ1b的栅电极Gj2和下支路的源极S2不会成为同电位，产生结型FETQ1b的栅电极Gj2相对于下支路的源极S2向正电压方向上升的模式。由此，在第3机理中，与第2机理同样地，由于结型FETQ1b的栅电极Gj2成为正电压，所以也抑制了从结型FETQ1b的栅电极Gj2生长的耗尽层，沟道区域的宽度增大。因此，从结型FETQ1b的漏极Dj2向源极Sj2流动的电流过渡性地增大。其结果为，向MOSFETQ2b的漏极Dm2流入的电荷急剧增加，由此，电压Vdsmd急剧增加。
如以上那样，根据与寄生电感Lse2、寄生电感Lgi2及寄生电阻相关的第1机理至第3机理，可知电压Vdsmd急剧增加。像这样，当寄生电感Lse2、寄生电感Lgi2及寄生电阻增大时，下支路的MOSFETQ2b的漏极电压即电压Vdsmd上升至MOSFETQ2b的耐压以上的电压，由此，下支路的MOSFETQ2b发生雪崩动作，最终，下支路的MOSFETQ2b可能被击穿。
具体而言，当在MOSFETQ2b施加有耐压以上的电压时，在MOSFETQ2b的内部，局部产生电场集中的区域，在该区域中大量产生基于碰撞电离的空穴电子对。通过该大量产生的空穴电子对，由源极区域(n型半导体区域)、沟道形成区域(p型半导体区域)及漂移区域(n型半导体区域)形成的寄生npn双极型晶体管导通。在寄生npn双极型晶体管导通的单元(MOSFETQ2b)中，流动有以MOSFETQ2b的栅电极Gm2无法控制的大电流而发热。此时，由于发热导致温度上升，半导体区域的电阻减小，因此导致更大电流流动的正反馈。其结果为，局部流动有大电流，导致MOSFETQ2b被击穿。该现象为雪崩击穿。当发生这样的雪崩击穿时，会导致半导体器件的可靠性降低。
因此，在本实施方式1中，为了抑制成为雪崩击穿的原因的绝缘耐压以上的电压向MOSFET的施加，在降低寄生电感及寄生电阻方面实施了研究。以下，说明实施该研究的本实施方式1的技术思想。在本实施方式1中，在对半导体器件的安装结构实施研究的方面具有特征，说明包含该特征点在内的半导体器件的安装结构。
＜本实施方式1的半导体器件的安装结构＞
图3是表示本实施方式1的封装(半导体器件)PKG1的安装结构图。如图3所示，本实施方式1的封装PKG1具有相互电绝缘的两个芯片搭载部PLT1和芯片搭载部PLT2。在图3中，配置在右侧的金属板构成芯片搭载部PLT1，配置在左侧的金属板构成芯片搭载部PLT2。芯片搭载部PLT1以与漏极引线DL连结的方式一体地形成，芯片搭载部PLT1和漏极引线DL电连接。而且，以分离并隔着该漏极引线DL的方式配置有源极引线SL和栅极引线GL。具体而言，如图3所示，在漏极引线DL的右侧配置有源极引线SL，在漏极引线DL的左侧配置有栅极引线GL。这些漏极引线DL、源极引线SL及栅极引线GL相互电绝缘。而且，在源极引线SL的前端部，形成有由宽幅区域构成的源极引线柱部SPST，在栅极引线GL的前端部，形成有由宽幅区域构成的栅极引线柱部GPST。
接下来，在芯片搭载部PLT1上，例如，经由由银焊剂或焊锡构成的导电性粘结材料而搭载有半导体芯片CHP1。在该半导体芯片CHP1上，例如，形成有以SiC为材料的结型FET。而且，半导体芯片CHP1的背面成为漏电极，在半导体芯片CHP1的表面(主面)上形成有源极焊盘SPj和栅极焊盘GPj。也就是说，在半导体芯片CHP1上形成有构成以级联连接方式连接的开关元件的一部分的结型FET，与该结型FET的漏极电连接的漏电极形成在半导体芯片CHP1的背面，与结型FET的源极电连接的源极焊盘SPj及与结型FET的栅电极电连接的栅极焊盘GPj形成在半导体芯片CHP1的表面。
接着，在芯片搭载部PLT2上，例如，经由由银焊剂或焊锡构成的导电性粘结材料而搭载有半导体芯片CHP2。在该半导体芯片CHP2上，例如，形成有以Si为材料的MOSFET。此时，半导体芯片CHP2的背面成为漏电极，在半导体芯片CHP2的表面(主面)上形成有源极焊盘SPm和栅极焊盘GPm。也就是说，在半导体芯片CHP2上形成有构成以级联连接方式连接的开关元件的一部分的MOSFET，与该MOSFET的漏极电连接的漏电极形成在半导体芯片CHP2的背面，与MOSFET的源极电连接的源极焊盘SPm及与MOSFET的栅电极电连接的栅极焊盘GPm形成在半导体芯片CHP2的表面。
而且，搭载在芯片搭载部PLT1上的半导体芯片CHP1、和搭载在芯片搭载部PLT2上的半导体芯片CHP2通过焊接导线而连接，由此，能够构成级联连接的开关元件。具体而言，如图3所示，形成在半导体芯片CHP1的表面的栅极焊盘GPj、和形成在源极引线SL的前端部的源极引线柱部SPST通过导线Wgj而电连接。另外，形成在半导体芯片CHP1的表面的源极焊盘SPj、和芯片搭载部PLT2通过导线Wds而电连接。而且，形成在半导体芯片CHP2的表面的源极焊盘SPm、和形成在源极引线SL的前端部的源极引线柱部SPST通过导线Wsm而电连接。另外，形成在半导体芯片CHP2的表面的栅极焊盘GPm、和形成在栅极引线GL的前端部的栅极引线柱部GPST通过导线Wgm而电连接。在此构成为，源极引线柱部SPST的连接有导线Wgj及导线Wsm的区域、和栅极引线柱部GPST的连接有导线Wgm的区域位于比芯片搭载部PLT1的上表面和芯片搭载部PLT2的上表面高的位置。
此外，由于半导体芯片CHP1经由导电性粘结材料而搭载在芯片搭载部PLT1上，所以形成在半导体芯片CHP1的背面的漏电极与芯片搭载部PLT1电连接。另外，由于半导体芯片CHP2经由导电性粘结材料而搭载在芯片搭载部PLT2上，所以形成在半导体芯片CHP2的背面的漏电极与芯片搭载部PLT2电连接。
在这样构成的封装PKG1中，至少半导体芯片CHP1、半导体芯片CHP2、芯片搭载部PLT1的一部分、芯片搭载部PLT2的一部分、漏极引线DL的一部分、源极引线SL的一部分、栅极引线GL的一部分、以及导线Wgj、Wds、Wgm、Wsm被封固体封固。因此，在芯片搭载部PLT1与芯片搭载部PLT2之间配置有封固体的一部分，由此，芯片搭载部PLT1和芯片搭载部PLT2通过封固体而电绝缘。此外，也可以构成为芯片搭载部PLT1的下表面及芯片搭载部PLT2的下表面从封固体露出。该情况下，能够使半导体芯片CHP1和半导体芯片CHP2所产生的热从芯片搭载部PLT1的下表面和芯片搭载部PLT2的下表面高效地散放。
该封固体例如呈长方体形状，具有第1侧面和与该第1侧面相对的第2侧面。该情况下，例如，漏极引线DL的一部分、源极引线SL的一部分、栅极引线GL的一部分从封固体的第1侧面突出。这些突出的漏极引线DL的一部分、源极引线SL的一部分、栅极引线GL的一部分作为外部连接端子而发挥功能。
在此，在级联连接而成的开关元件中，由于搭载半导体芯片CHP1和半导体芯片CHP2这两个半导体芯片，所以无法直接借用在封装内只有一个芯片搭载部的现有通用封装。例如，还考虑了在数A以上的大额定电流下的使用，从而使形成在半导体芯片CHP1上的结型FET、和形成在半导体芯片CHP2上的MOSFET采用在半导体芯片的背面具有漏电极的所谓纵型构造。该情况下，在级联连接方式的开关元件中，无法将形成在半导体芯片CHP1的背面的漏电极、和形成在半导体芯片CHP2的背面的漏电极电连接。由此可知，在封装内只有一个芯片搭载部的现有通用封装中，当在该一个芯片搭载部上配置半导体芯片CHP1和半导体芯片CHP2时，会导致形成在半导体芯片CHP1的背面的漏电极、和形成在半导体芯片CHP2的背面的漏电极电连接而无法实现级联连接方式。
因此，在本实施方式1中，如图3所示，以外形形状与通用封装相同为前提，以在封固体内部设置相互电绝缘的两个芯片搭载部PLT1及芯片搭载部PLT2的方式构成封装PKG1。然后，以将半导体芯片CHP1搭载在芯片搭载部PLT1上、并将半导体芯片CHP2搭载在芯片搭载部PLT2上的方式构成封装PKG1。也就是说，将电绝缘的两个芯片搭载部PLT1及芯片搭载部PLT2设置在封装PKG1内，将半导体芯片CHP1和半导体芯片CHP2平面配置，并通过导线将平面配置的半导体芯片CHP1和半导体芯片CHP2连接起来，由此实现了级联连接。
因此，根据本实施方式1的封装PKG1，例如，能够将安装有在电源电路等中利用的开关元件的现有通用封装替换成外形尺寸相同的本实施方式1的封装PKG1。尤其是，根据本实施方式1的封装PKG1，由于漏极引线DL、源极引线SL及栅极引线GL的配置与通用封装相同，所以能够将通用封装替换成本实施方式1的封装PKG1，不需要对其他驱动电路或印制基板的布线等进行设计变更。因此，根据本实施方式1，容易从利用通用封装的开关元件变更为利用本实施方式1的封装PKG1的高性能的级联连接方式的开关元件，具有能够在不进行大幅设计变更的情况下提供高性能的电源系统的优点。
以下，说明本实施方式1的封装PKG1的特征点。首先，本实施方式1的第1特征点在于，如图3所示，以尽可能接近的方式配置设置在形成有结型FET的半导体芯片CHP1的表面的栅极焊盘GPj、和源极引线SL。具体而言，在本实施方式1中，将搭载半导体芯片CHP1的芯片搭载部PLT1相对于漏极引线DL配置在源极引线SL的配置侧的同一侧。由此，能够使芯片搭载部PLT1接近源极引线SL。这意味着能够将搭载在芯片搭载部PLT1上的半导体芯片CHP1以接近源极引线SL的方式配置。而且，在本实施方式1中，不是将搭载在芯片搭载部PLT1上的半导体芯片CHP1配置在芯片搭载部PLT1的中央部，而是以接近芯片搭载部PLT1的与源极引线SL最近的边的方式配置半导体芯片CHP1。由此，能够以最接近源极引线SL的方式配置半导体芯片CHP1。而且，在本实施方式1中，将半导体芯片CHP1以尽可能接近源极引线SL的方式配置，并且以使形成在半导体芯片CHP1的表面的栅极焊盘GPj接近源极引线SL的方式配置。像这样，在本实施方式1中，首先，将形成有结型FET的半导体芯片CHP1所搭载的芯片搭载部PLT1配置在与源极引线SL较近的位置，然后，将半导体芯片CHP1搭载在芯片搭载部PLT1内的内部区域中的与源极引线SL较近的区域。在此基础上，在本实施方式1中，以使形成在半导体芯片CHP1的表面的栅极焊盘GPj接近源极引线SL的方式配置栅极焊盘GPj。由此，形成在半导体芯片CHP1的表面的栅极焊盘GPj和源极引线SL接近。换言之，在本实施方式1中，形成在半导体芯片CHP1的表面的栅极焊盘GPj以与其他引线(漏极引线DL和栅极引线GL)相比更接近源极引线SL的方式配置。其结果为，根据本实施方式1，能够缩短栅极焊盘GPj与源极引线SL之间的距离，因此，能够缩短连接栅极焊盘GPj和源极引线SL的导线Wgj的长度。尤其是，在本实施方式1中，由于采用在源极引线SL中的存在于与栅极焊盘GPj较近的前端部的宽幅的源极引线柱部SPST处连接导线Wgj的结构，所以能够进一步缩短导线Wgj的长度。能够缩短导线Wgj的长度意味着，能够降低存在于导线Wgj的寄生电感(图2的Lgi1和Lgi2)。也就是说，根据本实施方式1，能够充分地降低存在于导线Wgj的寄生电感。由此可知，能够抑制基于上述第2机理的、绝缘耐压以上的电压向MOSFET的施加，由此，能够有效地抑制级联连接的MOSFET的雪崩击穿。其结果为，根据本实施方式1，能够谋求半导体器件的可靠性提高。
接着，说明本实施方式1的第2特征点。本实施方式1的第2特征点在于，如图3所示，以尽可能接近的方式配置设置在形成有MOSFET的半导体芯片CHP2的表面的栅极焊盘GPm、和栅极引线GL。具体而言，在本实施方式1中，将搭载半导体芯片CHP2的芯片搭载部PLT2相对于漏极引线DL配置在栅极引线GL的配置侧的同一侧。由此，能够使芯片搭载部PLT2接近栅极引线GL。这意味着能够将搭载在芯片搭载部PLT2上的半导体芯片CHP2以接近栅极引线GL的方式配置。而且，在本实施方式1中，不是将搭载在芯片搭载部PLT2上的半导体芯片CHP2配置在芯片搭载部PLT2的中央部，而是以接近芯片搭载部PLT2的与栅极引线GL最近的边的方式配置半导体芯片CHP2。由此，能够以最接近栅极引线GL的方式配置半导体芯片CHP2。而且，在本实施方式1中，将半导体芯片CHP2以尽可能接近栅极引线GL的方式配置，并且以使形成在半导体芯片CHP2的表面的栅极焊盘GPm接近栅极引线GL的方式配置。像这样，在本实施方式1中，首先，将形成有MOSFET的半导体芯片CHP2所搭载的芯片搭载部PLT2配置在与栅极引线GL较近的位置，然后，将半导体芯片CHP2搭载在芯片搭载部PLT2内的内部区域中的与栅极引线GL较近的区域。在此基础上，在本实施方式1中，以使形成在半导体芯片CHP2的表面的栅极焊盘GPm接近栅极引线GL的方式配置栅极焊盘GPm。由此，形成在半导体芯片CHP2的表面的栅极焊盘GPm和栅极引线GL接近。换言之，在本实施方式1中，形成在半导体芯片CHP2的表面的栅极焊盘GPm以与其他引线(漏极引线DL和源极引线SL)相比更接近栅极引线GL的方式配置。其结果为，根据本实施方式1，能够缩短栅极焊盘GPm与栅极引线GL之间的距离，因此，能够缩短连接栅极焊盘GPm和栅极引线GL的导线Wgm的长度。尤其是，在本实施方式1中，由于采用在栅极引线GL中的存在于与栅极焊盘GPm较近的前端部的宽幅的栅极引线柱部GPST处连接导线Wgm的结构，所以能够进一步缩短导线Wgm的长度。由此，根据本实施方式1，能够降低导线Wgm的寄生电感。能够降低该导线Wgm的寄生电感虽然有助于提高级联连接而成的开关元件的电特性，但与抑制绝缘耐压以上的电压向MOSFET的施加没有直接关系。根据本实施方式1的第2特征点的结构，能够不是直接地而是间接地抑制绝缘耐压以上的电压向MOSFET的施加。
以下，说明该方面。如图3所示，本实施方式1的第2特征点在于，以尽可能接近栅极引线GL的方式配置形成有MOSFET的半导体芯片CHP2。这意味着，如图3所示，偏向芯片搭载部PLT2的近前侧而配置半导体芯片CHP2，换言之，能够在芯片搭载部PLT2的内侧形成没有搭载半导体芯片CHP2的大空间。像这样，在本实施方式1中，在芯片搭载部PLT2上能够确保没有搭载半导体芯片CHP2的大空间的方面具有间接特征。具体而言，根据该特征，如图3所示，能够充分地确保将形成于搭载在芯片搭载部PLT1上的半导体芯片CHP1的表面的源极焊盘SPj、和芯片搭载部PLT2电连接的导线连接区域。其结果为，如图3所示，能够通过多条导线Wds连接源极焊盘SPj和芯片搭载部PLT2。在此，芯片搭载部PLT2与形成在所搭载的半导体芯片CHP2的背面的漏电极电连接，因此根据本实施方式1，能够通过多条导线Wds连接MOSFET的漏极和结型FET的源极。这意味着能够降低连接MOSFET的漏极和结型FET的源极的导线Wds的寄生电感(图2的Lse1、Lse2)。也就是说，根据本实施方式1，通过使用多条导线Wds，能够充分地降低MOSFET的漏极与结型FET的源极之间的寄生电感。
而且，如图3所示，期望以尽可能接近芯片搭载部PLT2的方式配置形成在半导体芯片CHP1的表面的源极焊盘SPj的形成位置。其原因在于，通过这样配置源极焊盘SPj，能够尽可能缩短连接源极焊盘SPj和芯片搭载部PLT2的导线Wds的长度。由此，也能够降低连接MOSFET的漏极和结型FET的源极的导线Wds的寄生电感(图2的Lse1、Lse2)。
通过以上可知，根据本实施方式1的第2特征点，能够抑制基于上述第1机理的、绝缘耐压以上的电压向MOSFET的施加，由此，能够有效地抑制级联连接的MOSFET的雪崩击穿。其结果为，根据本实施方式1，能够谋求半导体器件的可靠性提高。
此外，在本实施方式1中，如图3所示，栅极焊盘GPj通过导线Wgj而与源极引线SL电连接，并且，栅极焊盘GPm通过导线Wgm而与栅极引线GL电连接。此时，期望导线Wgj的粗细(宽度)构成得比导线Wgm的粗细(宽度)粗。其原因在于，若存在于导线Wgj的寄生电阻增大，则根据第3机理，导致向MOSFET施加绝缘耐压以上的电压。因此，从降低存在于导线Wgj的寄生电阻的观点出发，期望采用导线Wgj的粗细比其他导线粗的结构。由此，由于能够降低结型FET的栅电极与开关元件的源极(也能够称作MOSFET的源极)之间的寄生电阻，所以能够抑制基于上述第3机理的、绝缘耐压以上的电压向MOSFET的施加，由此，能够有效地抑制级联连接的MOSFET的雪崩击穿。其结果为，根据本实施方式1，能够谋求半导体器件的可靠性提高。
接下来，说明本实施方式1的第3特征点。本实施方式1的第3特征点在于，如图3所示，通过多条导线Wsm将设置在形成有MOSFET的半导体芯片CHP2的表面的源极焊盘SPm、和源极引线SL(源极引线柱部SPST)连接起来。由此，能够降低MOSFET的源极与源极引线SL之间的寄生电阻及寄生电感。其结果为，能够抑制MOSFET的源极的电位从由源极引线SL供给的GND电位(基准电位)发生变动，能够将MOSFET的源极可靠地固定于GND电位。而且，由于降低了MOSFET的源极与源极引线SL之间的寄生电阻，所以也能够降低级联连接而成的开关元件的导通电阻。像这样，根据本实施方式1的第3特征点，能够谋求形成在封装PKG1中的级联连接而成的开关元件的电特性的提高。
如以上那样，根据本实施方式1的封装PKG1(半导体器件)，由于具有上述第1特征点和第2特征点，能够抑制绝缘耐压以上的电压向MOSFET的施加，由此，能够有效地抑制级联连接的MOSFET的雪崩击穿。其结果为，能够谋求半导体器件的可靠性提高。而且，由于本实施方式1的封装PKG1(半导体器件)具有上述第3特征点，所以也能够谋求寄生电阻及寄生电感的降低，因此能够谋求半导体器件的电特性的提高。
另外，作为本实施方式1的封装PKG1所附带的具体效果，由于本实施方式1的封装PKG1采用了将形成有结型FET的半导体芯片CHP1、和形成有MOSFET的半导体芯片CHP2平面配置的结构，所以能够自由设计半导体芯片CHP1和半导体芯片CHP2的芯片面积。由此可知，低导通电阻的设计和导通电流密度的设计也变得容易，能够实现各种规格的开关元件。
接着，说明本实施方式1的开关元件的其他安装方式的一例。图4是表示本实施方式1的封装PKG2的安装结构图。图4所示的封装PKG2与图3所示的封装PKG1的不同点在于，源极引线SL和漏极引线DL的形成位置不同。具体而言，在图3所示的封装PKG1中，栅极引线GL配置在最左侧，漏极引线DL配置在正中，源极引线SL配置在最右侧。与之相对，在图4所示的封装PKG2中，栅极引线GL配置在最左侧，源极引线SL配置在正中，漏极引线DL配置在最右侧。该情况下，如图4所示，随着源极引线SL的配置位置的变更，形成在半导体芯片CHP1的表面的栅极焊盘GPj的形成位置也以与其他引线相比更接近源极引线SL的方式变更。其结果为，在图4所示封装PKG2中，也能够缩短栅极焊盘GPj与源极引线SL之间的距离。因此，能够缩短连接栅极焊盘GPj和源极引线SL的导线Wgj的长度。也就是说，在图4所示的封装PKG2中，也能够充分地降低存在于导线Wgj的寄生电感。由此可知，能够抑制基于上述第2机理的、绝缘耐压以上的电压向MOSFET的施加，由此，能够有效地抑制级联连接的MOSFET的雪崩击穿。其结果为，在图4所示的封装PKG2，也能够谋求半导体器件的可靠性提高。
而且，作为图4所示的封装PKG2所特有的特征点，与图3所示的封装PKG1相比，能够充分地缩短将形成在半导体芯片CHP2的表面的源极焊盘SPm、和源极引线SL电连接的导线Wsm的长度。因此，根据图4所示封装PKG2，由于能够降低导线Wsm的寄生电阻及寄生电感，所以能够提高本实施方式1的开关元件的电特性。尤其是，关于基于导线Wsm的长度缩短而得到的效果，在减小本实施方式1的开关元件的导通电阻的方面明显化。
＜变形例1＞
接下来，说明本变形例1的封装PKG3的安装结构。在本变形例1中，说明将形成有结型FET的半导体芯片、和形成有MOSFET的半导体芯片层叠的结构。
图5是表示本变形例1的封装PKG3的安装结构图。在图5中，本变形例1的封装PKG3具有例如由呈矩形形状的金属板构成的芯片搭载部PLT。该芯片搭载部PLT以与漏极引线DL连结的方式一体地形成，芯片搭载部PLT和漏极引线DL电连接。而且，以分离并隔着该漏极引线DL的方式配置有源极引线SL和栅极引线GL。具体而言，如图5所示，在漏极引线DL的右侧配置有源极引线SL，在漏极引线DL的左侧配置有栅极引线GL。这些漏极引线DL、源极引线SL及栅极引线GL相互电绝缘。而且，在源极引线SL的前端部形成有由宽幅区域构成的源极引线柱部SPST，在栅极引线GL的前端部形成有由宽幅区域构成的栅极引线柱部GPST。
接下来，在芯片搭载部PLT上，例如，经由由银焊剂或焊锡构成的导电性粘结材料而搭载有半导体芯片CHP1。在该半导体芯片CHP1上，例如，形成有以SiC为材料的结型FET。而且，半导体芯片CHP1的背面成为漏电极，在半导体芯片CHP1的表面(主面)上形成有源极焊盘SPj和栅极焊盘GPj。也就是说，在半导体芯片CHP1上，形成有构成以级联连接方式连接的开关元件的一部分的结型FET，与该结型FET的漏极电连接的漏电极形成在半导体芯片CHP1的背面，与结型FET的源极电连接的源极焊盘SPj、以及与结型FET的栅电极电连接的栅极焊盘GPj形成在半导体芯片CHP1的表面。
接下来，在该半导体芯片CHP1上，例如，经由由银焊剂或焊锡构成的导电性粘结材料而搭载有半导体芯片CHP2。在该半导体芯片CHP2上，例如，形成有以Si为材料的MOSFET。此时，半导体芯片CHP2的背面成为漏电极，在半导体芯片CHP1的表面(主面)上形成有源极焊盘SPm和栅极焊盘GPm。也就是说，在半导体芯片CHP2上，形成有构成以级联连接方式连接的开关元件的一部分的MOSFET，与该MOSFET的漏极电连接的漏电极形成在半导体芯片CHP2的背面，与MOSFET的源极电连接的源极焊盘SPm、以及与MOSFET的栅电极电连接的栅极焊盘GPm形成在半导体芯片CHP2的表面。
像这样，在本变形例1中，在半导体芯片CHP1上搭载有半导体芯片CHP2，尤其是，在形成于半导体芯片CHP1的表面的源极焊盘SPj上搭载有半导体芯片CHP2。由此，形成在半导体芯片CHP2的背面的漏电极、和形成在半导体芯片CHP1的表面的源极焊盘SPj电连接。其结果为，形成在半导体芯片CHP1上的结型FET的源极、和形成在半导体芯片CHP2上的MOSFET的漏极电连接。由此可知，半导体芯片CHP2需要以在俯视观察下被形成在半导体芯片CHP1的表面的源极焊盘SPj包围在内的方式形成。也就是说，在本变形例1中，需要使半导体芯片CHP2的尺寸小于半导体芯片CHP1的尺寸，进一步而言，需要使半导体芯片CHP2的尺寸小于源极焊盘SPj的尺寸。
接着，如图5所示，形成在半导体芯片CHP1的表面的栅极焊盘GPj、和形成在源极引线SL的前端部的源极引线柱部SPST通过导线Wgj而电连接。而且，形成在半导体芯片CHP2的表面的源极焊盘SPm、和形成在源极引线SL的前端部的源极引线柱部SPST通过导线Wsm而电连接。另外，形成在半导体芯片CHP2的表面的栅极焊盘GPm、和形成在栅极引线GL的前端部的栅极引线柱部GPST通过导线Wgm而电连接。在此构成为，源极引线柱部SPST的连接有导线Wgj及导线Wsm的区域、和栅极引线柱部GPST的连接有导线Wgm的区域位于比芯片搭载部PLT1的上表面和芯片搭载部PLT2的上表面高的位置。
在这样构成的封装PKG3中，至少半导体芯片CHP1、半导体芯片CHP2、芯片搭载部PLT的一部分、漏极引线DL的一部分、源极引线SL的一部分、栅极引线GL的一部分、以及导线Wgj、Wgm、Wsm被封固体封固。此外，也可以构成为芯片搭载部PLT的下表面从封固体露出。该情况下，能够高效地使半导体芯片CHP1和半导体芯片CHP2所产生的热从芯片搭载部PLT的下表面散放。
该封固体例如呈长方体形状，具有第1侧面和与该第1侧面相对的第2侧面。该情况下，例如，漏极引线DL的一部分、源极引线SL的一部分、栅极引线GL的一部分从封固体的第1侧面突出。这些突出的漏极引线DL的一部分、源极引线SL的一部分、栅极引线GL的一部分作为外部连接端子而发挥功能。
本变形例1的封装PKG3如上述那样构成，以下，说明本变形例1的封装PKG3的特征点。首先，如图5所示，本变形例1的特征点在于，以尽可能接近的方式配置设置在形成有结型FET的半导体芯片CHP1的表面的栅极焊盘GPj、和源极引线SL。具体而言，在本变形例1中，将半导体芯片CHP1相对于漏极引线DL配置在源极引线SL的配置侧的同一侧。也就是说，半导体芯片CHP1相对于图5所示的中心线a-a′偏向右侧配置。由此，能够使半导体芯片CHP1接近源极引线SL。而且，在本变形例1中，不是将半导体芯片CHP1配置在芯片搭载部PLT的中央部，而是以接近芯片搭载部PLT的与源极引线SL最近的边的方式配置半导体芯片CHP1。也就是说，半导体芯片CHP1相对于图5所示的中心线b-b′偏向近前侧(下侧)配置。由此，能够以最接近源极引线SL的方式配置半导体芯片CHP1。换言之，在本变形例1中，形成在半导体芯片CHP1的表面的栅极焊盘GPj以与其他引线(漏极引线DL和栅极引线GL)相比更接近源极引线SL的方式配置。其结果为，根据本变形例1，由于能够缩短栅极焊盘GPj与源极引线SL之间的距离，所以能够缩短连接栅极焊盘GPj和源极引线SL的导线Wgj的长度。尤其是，在本变形例1中，由于采用在源极引线SL中的存在于与栅极焊盘GPj较近的前端部的宽幅的源极引线柱部SPST处连接导线Wgj的结构，所以能够进一步缩短导线Wgj的长度。能够缩短导线Wgj的长度意味着，能够降低存在于导线Wgj的寄生电感(图2的Lgi1和Lgi2)。即，根据本变形例1，能够充分地降低存在于导线Wgj的寄生电感。由此可知，能够抑制基于上述第2机理的、绝缘耐压以上的电压向MOSFET的施加，由此，能够有效地抑制级联连接的MOSFET的雪崩击穿。其结果为，根据本变形例1，能够谋求半导体器件的可靠性提高。
在此，从缩短连接栅极焊盘GPj和源极引线SL的导线Wgj的长度的观点出发，考虑将栅极焊盘GPj偏向与半导体芯片CHP1的源极引线SL最近的边侧而配置。然而，在本变形例1中，如图5所示，以沿着半导体芯片CHP1的右边侧、且相对于右边中央部对称的方式配置栅极焊盘GPj。其基于以下所示的理由。即，栅极焊盘GPj通过栅极布线而与形成在半导体芯片CHP1的内部的多个结型FET的各栅电极连接。由此可知，例如，通过以相对于右边中央部对称的方式配置栅极焊盘GPj，能够抑制连接多个结型FET的各栅电极和栅极焊盘GPj的栅极布线的距离偏差。其意味着，能够一致地利用形成在半导体芯片CHP1内的多个结型FET的特性。出于这样的理由，在本变形例1中，以相对于半导体芯片CHP1的右边中央部对称的方式配置栅极焊盘GPj。
此外，在本变形例1中，如图5所示，栅极焊盘GPj通过导线Wgj而与源极引线SL电连接，并且，栅极焊盘GPm通过导线Wgm而与栅极引线GL电连接。此时，期望导线Wgj的粗细(宽度)构成得比导线Wgm的粗细(宽度)粗。其原因在于，若存在于导线Wgj的寄生电阻增大，则根据第3机理，会导致向MOSFET施加绝缘耐压以上的电压。因此，从降低存在于导线Wgj的寄生电阻的观点出发，期望采取使导线Wgj的粗细比其他导线粗的结构。由此，由于能够降低结型FET的栅电极与开关元件的源极(也能够称作MOSFET的源极)之间的寄生电阻，所以能够抑制基于上述第3机理的、绝缘耐压以上的电压向MOSFET的施加，由此，能够有效地抑制级联连接的MOSFET的雪崩击穿。其结果为，根据本变形例1，能够谋求半导体器件的可靠性提高。
接下来，说明本变形例1的进一步的特征点。如图5所示，本变形例1的进一步的特征点在于，通过多条导线Wsm将设置在形成有MOSFET的半导体芯片CHP2的表面的源极焊盘SPm、和源极引线SL(源极引线柱部SPST)连接起来。由此，能够降低MOSFET的源极与源极引线SL之间的寄生电阻及寄生电感。其结果为，能够抑制MOSFET的源极的电位从由源极引线SL供给的GND电位(基准电位)发生变动，能够将MOSFET的源极可靠地固定于GND电位。而且，由于降低了MOSFET的源极与源极引线SL之间的寄生电阻，所以也能够降低级联连接而成的开关元件的导通电阻。像这样，根据本变形例1的进一步的特征点，能够谋求形成在封装PKG3中的级联连接而成的开关元件的电特性的提高。
接着，说明本变形例1所特有的特征点。如图5所示，本变形例1所特有的特征点在于，在形成有结型FET的半导体芯片CHP1上，搭载了形成有MOSFET的半导体芯片CHP2。由此，能够将形成在半导体芯片CHP1的表面的源极焊盘SPj、和形成在半导体芯片CHP2的背面的漏电极直接连接。也就是说，根据本变形例1，能够不使用导线地将结型FET的源极和MOSFET的漏极直接连接。其意味着，能够几乎完全地去除夹存于结型FET的源极与MOSFET的漏极之间的寄生电感。即，本变形例1所特有的特征点在于，在半导体芯片CHP1上直接搭载有半导体芯片CHP2，根据该结构，不需要用于连接结型FET的源极和MOSFET的漏极的导线。在使用导线的情况下，存在于导线的寄生电感成为问题，但根据本变形例1，由于能够不使用导线地将结型FET的源极和MOSFET的漏极直接连接，所以能够几乎完全地去除MOSFET的漏极与结型FET的源极之间的寄生电感(图2的Lse1、Lse2)。由以上可知，根据本变形例1所特有的特征点，能够抑制基于上述第1机理的、绝缘耐压以上的电压向MOSFET的施加，由此，能够有效地抑制级联连接的MOSFET的雪崩击穿。其结果为，根据本变形例1，能够谋求半导体器件的可靠性提高。
根据本变形例1的封装PKG3，在芯片搭载部PLT上层叠地配置半导体芯片CHP1和半导体芯片CHP2。由此可知，在本变形例1的封装PKG3中，可以是在封装内具有一个芯片搭载部PLT的构造，因此，能够直接借用在封装内只具有一个芯片搭载部的现有通用封装。即，根据本变形例1的封装PKG3，能够直接借用所谓便宜的通用封装，因此能够廉价地提供级联连接而成的高性能的开关元件。换言之，根据本变形例1，能够谋求形成有级联连接而成的高性能的开关元件的封装PKG3的成本削减。
另外，根据本变形例1，由于将形成有结型FET的半导体芯片CHP1、和形成有MOSFET的半导体芯片CHP2层叠，所以也得到能够减少半导体芯片的安装面积的优点。尤其是，该情况下，如图5所示，由于能够在芯片搭载部PLT上确保大空间，所以也能够高效地将半导体芯片CHP1和半导体芯片CHP2所产生的热散放。而且，根据本变形例1，由于能够减少开关元件的安装面积，所以也得到能够将以往配置在封装外部的印制基板上的续流二极管(回流二极管)与开关元件安装在同一封装中的优点。其结果为，根据本变形例1，也能够有助于印制基板的安装面积削减，由此，能够谋求以电源系统为代表的系统整体的成本削减。
接着，说明本变形例1的开关元件的其他安装方式的一例。图6是表示本变形例1的封装PKG4的安装结构图。图6所示的封装PKG4与图5所示的封装PKG3的不同点在于，形成在半导体芯片CHP1的表面的栅极焊盘GPj的配置位置不同。具体而言，在图5所示的封装PKG3中，以沿着半导体芯片CHP1的右边侧、且相对于右边中央部对称的方式配置栅极焊盘GPj。与之相对，在图6所示的封装PKG4中，栅极焊盘GPj偏向半导体芯片CHP1的与源极引线SL最近的边侧而配置。该情况下，能够使从栅极焊盘GPj到源极引线SL的距离最短。因此，根据图6所示的封装PKG4，能够使连接栅极焊盘GPj和源极引线SL的导线Wgj的长度最短，由此，能够使存在于导线Wgj的寄生电感最小化。由此可知，能够抑制基于上述第2机理的、绝缘耐压以上的电压向MOSFET的施加，由此，能够有效地抑制级联连接的MOSFET的雪崩击穿。其结果为，在图6所示的封装PKG4中，也能够谋求半导体器件的可靠性提高。
说明本变形例1的开关元件的其他安装方式的一例。图7是表示本变形例1的封装PKG5的安装结构图。在图7所示的封装PKG5中，在栅极焊盘GPj与源极引线SL的连接中、以及源极焊盘SPm与源极引线SL的连接中，例如，使用由铜板(金属板)构成的夹子CLP。像这样，通过使用铜板，导体电阻与导线相比减小，因此能够谋求寄生电感的降低。也就是说，通过使用金属板构造的夹子CLP，能够降低存在于栅极焊盘GPj与源极引线SL之间的寄生电感、以及存在于源极焊盘SPm与源极引线SL之间的寄生电感。
尤其是，根据图7所示的封装PKG5，由于能够降低存在于栅极焊盘GPj与源极引线SL之间的寄生电感，所以能够抑制基于上述第2机理的、绝缘耐压以上的电压向MOSFET的施加，由此，能够有效地抑制级联连接的MOSFET的雪崩击穿。其结果为，根据图7所示的封装PKG5，能够谋求半导体器件的可靠性提高。而且，根据图7所示的封装PKG5，由于也能够降低存在于源极焊盘SPm与源极引线SL之间的寄生电感，所以也能够谋求半导体器件的电特性的提高。
此外，图8是表示本变形例1的封装PKG5的一个截面的图。如图8所示，在芯片搭载部PLT上，经由导电性粘结材料PST而搭载有半导体芯片CHP1，在该半导体芯片CHP1上，经由导电性粘结材料(未图示)而搭载有半导体芯片CHP2。而且，半导体芯片CHP1(栅极焊盘)和源极引线SL、以及半导体芯片CHP2(源极焊盘)和源极引线SL通过夹子CLP而电连接。此外，虚线部表示被封固体覆盖的部分。
接着，说明本变形例1的开关元件的其他安装方式的一例。图9是表示本变形例1的封装PKG6的安装结构图。图9所示的封装PKG6与图5所示的封装PKG3的不同点在于，源极引线SL和漏极引线DL的形成位置不同。具体而言，在图5所示的封装PKG3中，栅极引线GL配置在最左侧，漏极引线DL配置在正中，源极引线SL配置在最右侧。与之相对，在图9所示的封装PKG6中，栅极引线GL配置在最左侧，源极引线SL配置在正中，漏极引线DL配置在最右侧。该情况下，如图9所示，随着源极引线SL的配置位置的变更，搭载在芯片搭载部PLT上的半导体芯片CHP1的搭载位置变更。也就是说，半导体芯片CHP1的配置位置以与其他引线相比更接近源极引线SL的方式变更。具体而言，半导体芯片CHP1以相对于图9所示的中心线a-a′对称的方式配置，并且，以相对于中心线b-b′偏向近前侧(下侧)的方式配置。其结果为，在图9所示的封装PKG6中，也能够缩短栅极焊盘GPj与源极引线SL之间的距离。因此，能够缩短连接栅极焊盘GPj和源极引线SL的导线Wgj的长度。也就是说，在图9所示的封装PKG6中，也能够充分地降低存在于导线Wgj的寄生电感。由此可知，能够抑制基于上述第2机理的、绝缘耐压以上的电压向MOSFET的施加，由此，能够有效地抑制级联连接的MOSFET的雪崩击穿。其结果为，在图9所示的封装PKG6中，也能够谋求半导体器件的可靠性提高。
而且，作为图9所示的封装PKG6所特有的特征点，与图5所示的封装PKG3相比，能够充分地缩短将形成在半导体芯片CHP2的表面的栅极焊盘GPm、和栅极引线GL电连接的导线Wgm的长度。因此，根据图9所示的封装PKG6，由于能够降低导线Wgm的寄生电阻及寄生电感，所以能够提高本变形例1的开关元件的电特性。
此外，图10是表示本变形例1的封装PKG6的一个截面的图。如图10所示，在芯片搭载部PLT上，经由导电性粘结材料PST而搭载有半导体芯片CHP1，在该半导体芯片CHP1上，经由导电性粘结材料(未图示)而搭载有半导体芯片CHP2。而且，半导体芯片CHP2(源极焊盘)和源极引线SL通过导线Wsm而电连接。此外，虚线部表示被封固体覆盖的部分。
接下来，说明本变形例1的开关元件的其他安装方式的一例。图11是表示本变形例1的封装PKG7的安装结构图。图11所示的封装PKG7与图9所示的封装PKG6的不同点在于，形成在半导体芯片CHP1的表面的栅极焊盘GPj的配置位置不同。具体而言，在图9所示的封装PKG6中，以沿着半导体芯片CHP1的右边侧、且相对于右边中央部对称的方式配置栅极焊盘GPj。与之相对，在图11所示的封装PKG7中，栅极焊盘GPj偏向半导体芯片CHP1的与源极引线SL最近的边侧而配置。该情况下，能够使从栅极焊盘GPj到源极引线SL的距离最短。因此，根据图11所示的封装PKG7，能够使连接栅极焊盘GPj和源极引线SL的导线Wgj的长度最短，由此，能够使存在于导线Wgj的寄生电感最小化。由此可知，能够抑制基于上述第2机理的、绝缘耐压以上的电压向MOSFET的施加，由此，能够有效地抑制级联连接的MOSFET的雪崩击穿。其结果为，在图11所示的封装PKG7中，也能够谋求半导体器件的可靠性提高。
接着，针对存在于本实施方式1的开关元件及本变形例的开关元件的寄生电感，与存在于现有技术的开关元件的寄生电感进行对比而说明。图12是表示级联连接而成的开关元件的电路图和寄生电感的图。具体而言，图12的(a)是表示现有技术的开关元件和寄生电感的存在位置的电路图，图12的(b)是表示本实施方式1的开关元件和寄生电感的存在位置的电路图。另外，图12的(c)是表示本变形例1的开关元件和寄生电感的存在位置的电路图。
首先，如从图12的(a)得知那样，在现有技术的级联连接而成的开关元件中，在连接结型FETQ1的源极和MOSFETQ2的漏极的中间节点Se存在寄生电感Lse，在MOSFETQ2的源极与开关元件的源极S之间存在寄生电感Ls。另外，在结型FET的栅电极与开关元件的源极S之间存在寄生电感Lgi，在MOSFET的栅电极Gm中存在寄生电感。
与之相对，如图12的(b)所示，在本实施方式1的级联连接而成的开关元件中，与图12的(a)所示的现有技术的级联连接而成的开关元件相比，降低了寄生电感Lse、寄生电感Ls及寄生电感Lgi。其基于以下方面而实现：例如，如图3所示，在本实施方式1中，通过对芯片搭载部PLT1的配置位置、半导体芯片CHP1的配置位置和栅极焊盘GPj的配置位置实施研究，采用缩短连接栅极焊盘GPj和源极引线SL的导线Wgj的结构；和使连接源极焊盘SPj和芯片搭载部PLT2的导线Wds由多条构成。由此，根据本实施方式1，能够抑制绝缘耐压以上的电压向MOSFET的施加，由此，能够有效地抑制级联连接的MOSFET的雪崩击穿。其结果为，根据本实施方式1，能够谋求半导体器件的可靠性提高。
另外，如图12的(c)所示，在本变形例1的级联连接而成的开关元件中，与本实施方式1同样地，与图12的(a)所示的现有技术的级联连接而成的开关元件相比，能够降低寄生电感Ls及寄生电感Lgi。而且，在本变形例1中，能够几乎完全地去除存在于连接结型FETQ1的源极和MOSFETQ2的漏极的中间节点Se的寄生电感Lse。其原因在于，例如，如图5所示，在形成有结型FET的半导体芯片CHP1上，搭载了形成有MOSFET的半导体芯片CHP2。由此，能够将形成在半导体芯片CHP1的表面的源极焊盘SPj、和形成在半导体芯片CHP2的背面的漏电极直接连接。也就是说，根据本变形例1，能够不使用导线地将结型FET的源极和MOSFET的漏极直接连接。因此，根据本变形例1，能够几乎完全地去除夹存于结型FET的源极与MOSFET的漏极之间的寄生电感。由此，根据本变形例1，能够抑制绝缘耐压以上的电压向MOSFET的施加，由此，能够有效地抑制级联连接的MOSFET的雪崩击穿。其结果为，根据本变形例1，能够谋求半导体器件的可靠性提高。
＜变形例2＞
接下来，说明本变形例2的封装PKG8的安装结构。图13是表示本变形例2的封装PKG8的安装结构图。图13所示的封装PKG8的结构与图3所示的封装PKG1的结构大致相同。不同点在于封装的外形形状。像这样，本发明的技术思想不仅能够适用于图3所示的封装PKG1，也能够适用于图13所示那样的封装PKG8。也就是说，在将开关元件安装构成的封装中，存在各种通用封装，本发明的技术思想例如能够对以图3所示的封装PKG1和图13所示的封装PKG8为代表的各种各样的通用封装进行改进而实现。具体而言，在图13所示的封装PKG8中，例如，也能够缩短栅极焊盘GPj与源极引线SL之间的距离，因此，能够缩短连接栅极焊盘GPj和源极引线SL的导线Wgj的长度。由此可知，在图13所示的封装PKG8中，也能够充分地降低存在于导线Wgj的寄生电感。由此可知，能够抑制绝缘耐压以上的电压向MOSFET的施加，由此，能够有效地抑制级联连接的MOSFET的雪崩击穿。其结果为，在图13所示的封装PKG8中，也能够谋求半导体器件的可靠性提高。
此外，图14是表示本变形例2的封装PKG8的一个截面的图。如图14所示，在芯片搭载部PLT2上，经由导电性粘结材料PST而搭载有半导体芯片CHP2。而且，例如，半导体芯片CHP2(栅极焊盘)和栅极引线GL(栅极引线柱部GPST)经由导线Wgm而电连接。此外，虚线部表示被封固体覆盖的部分。
接着，说明本变形例2的开关元件的其他安装方式的一例。图15是表示本变形例2的封装PKG9的安装结构图。图15所示的封装PKG9的结构与图5所示的封装PKG3的结构大致相同。不同点在于封装的外形形状。像这样，本发明的技术思想不仅能够适用于图5所示的封装PKG3，也能够适用于图15所示那样的封装PKG9。也就是说，在将开关元件安装构成的封装中，存在各种通用封装，本发明的技术思想能够适用于例如以图5所示的封装PKG3和图15所示的封装PKG9为代表的各种各样的通用封装。具体而言，根据图15所示的封装PKG9，在形成有结型FET的半导体芯片CHP1上，也搭载了形成有MOSFET的半导体芯片CHP2，因此，能够将源极焊盘SPj和形成在半导体芯片CHP2的背面的漏电极直接连接。由此可知，根据图15所示的封装PKG9，由于也能够不使用导线地将结型FET的源极和MOSFET的漏极直接连接，所以能够几乎完全地去除MOSFET的漏极与结型FET的源极之间的寄生电感(图2的Lse1、Lse2)。因此，根据图15所示的封装PKG9，也能够抑制绝缘耐压以上的电压向MOSFET的施加，由此，能够有效地抑制级联连接的MOSFET的雪崩击穿。其结果为，根据本变形例2，能够谋求半导体器件的可靠性提高。
此外，图16是表示本变形例2的封装PKG9的一个截面的图。如图16所示，在芯片搭载部PLT上，经由导电性粘结材料PST而搭载有半导体芯片CHP1，在该半导体芯片CHP1上，经由导电性粘结材料(未图示)而搭载有半导体芯片CHP2。而且，例如，半导体芯片CHP2(栅极焊盘)和栅极引线GL(栅极引线柱部GPST)通过导线Wgm而电连接。此外，虚线部表示被封固体覆盖的部分。
＜变形例3＞
接下来，说明本变形例3的封装PKG10的安装结构。图17是表示本变形例3的封装PKG10的安装结构图。图17所示的封装PKG10的结构与图3所示的封装PKG1的结构大致相同。不同点在于封装的外形形状。像这样，本发明的技术思想不仅能够适用于图3所示的封装PKG1，也能够适用于图17所示那样的封装PKG10。也就是说，在将开关元件安装构成的封装中，存在各种通用封装，本发明的技术思想例如能够对以图3所示的封装PKG1和图17所示的封装PKG10为代表的各种各样的通用封装进行改进而实现。具体而言，在图17所示的封装PKG10中，例如，也能够缩短栅极焊盘GPj与源极引线SL之间的距离，因此，能够缩短连接栅极焊盘GPj和源极引线SL的导线Wgj的长度。由此可知，在图17所示的封装PKG10中，也能够充分地降低存在于导线Wgj的寄生电感。由此可知，能够抑制绝缘耐压以上的电压向MOSFET的施加，由此，能够有效地抑制级联连接的MOSFET的雪崩击穿。其结果为，在图17所示的封装PKG10中，也能够谋求半导体器件的可靠性提高。
此外，图18是表示本变形例3的封装PKG10的一个截面的图。如图18所示，在芯片搭载部PLT1上，经由导电性粘结材料PST而搭载有半导体芯片CHP1。而且，例如，半导体芯片CHP1(栅极焊盘GPj)和源极引线SL(源极引线柱部SPST)通过导线Wgj而电连接。此外，虚线部表示被封固体覆盖的部分。
接着，说明本变形例3的开关元件的其他安装方式的一例。图19是表示本变形例3的封装PKG11的安装结构图。图19所示的封装PKG11的结构与图5所示的封装PKG3的结构大致相同。不同点在于封装的外形形状。像这样，本发明的技术思想不仅能够适用于图5所示的封装PKG3，也能够适用于图19所示那样的封装PKG11。也就是说，在将开关元件安装构成的封装中，存在各种通用封装，本发明的技术思想例如能够适用于以图5所示的封装PKG3和图19所示的封装PKG11为代表的各种各样的通用封装。具体而言，根据图19所示的封装PKG11，在形成有结型FET的半导体芯片CHP1上，也搭载了形成有MOSFET的半导体芯片CHP2，因此，能够将源极焊盘SPj和形成在半导体芯片CHP2的背面的漏电极直接连接。由此可知，根据图19所示的封装PKG11，由于也能够不使用导线地将结型FET的源极和MOSFET的漏极直接连接，所以能够几乎完全地去除MOSFET的漏极与结型FET的源极之间的寄生电感(图2的Lse1、Lse2)。因此，根据图19所示的封装PKG11，也能够抑制绝缘耐压以上的电压向MOSFET的施加，由此，能够有效地抑制级联连接的MOSFET的雪崩击穿。其结果为，根据本变形例3，能够谋求半导体器件的可靠性提高。
此外，图20是表示本变形例3的封装PKG11的一个截面的图。如图20所示，在芯片搭载部PLT上，经由导电性粘结材料PST而搭载有半导体芯片CHP1，在该半导体芯片CHP1上，经由导电性粘结材料(未图示)而搭载有半导体芯片CHP2。而且，例如，半导体芯片CHP2(栅极焊盘)和栅极引线GL(栅极引线柱部GPST)通过导线Wsm而电连接。此外，虚线部表示被封固体覆盖的部分。
＜变形例4＞
接下来，说明本变形例4的封装PKG12的安装结构。图21是表示本变形例4的封装PKG12的安装结构图。图21所示的封装PKG12的结构与图3所示的封装PKG1的结构大致相同。不同点在于封装的外形形状。具体而言，本变形例4的封装PKG12的封装方式为SOP(SmallOutline Package：小尺寸封装)。像这样，本发明的技术思想不仅能够适用于图3所示的封装PKG1，也能够适用于图21所示那样的封装PKG12。也就是说，在将开关元件安装构成的封装中，存在各种通用封装，本发明的技术思想例如能够对以图3所示的封装PKG1和图21所示的封装PKG12为代表的各种各样的通用封装进行改进而实现。具体而言，在图21所示的封装PKG12中，例如，也能够缩短栅极焊盘GPj与源极引线SL之间的距离，因此，能够缩短连接栅极焊盘GPj和源极引线SL的导线Wgj的长度。由此可知，在图21所示的封装PKG12中，也能够充分地降低存在于导线Wgj的寄生电感。由此可知，能够抑制绝缘耐压以上的电压向MOSFET的施加，由此，能够有效地抑制级联连接的MOSFET的雪崩击穿。其结果为，在图21所示的封装PKG12中，也能够谋求半导体器件的可靠性提高。
此外，图22是表示本变形例4的封装PKG12的一个截面的图。如图22所示，在芯片搭载部PLT1上，经由导电性粘结材料(未图示)而搭载有半导体芯片CHP1。而且，例如，半导体芯片CHP1(栅极焊盘GPj)和源极引线SL(源极引线柱部SPST)通过导线Wgj而电连接。此外，在本变形例4中，例如，如图22所示，芯片搭载部PLT1、半导体芯片CHP1、导线Wgj和引线的一部分等被由树脂构成的封固体MR封固。此时，如能够从图21和图22类推那样，在封装PKG12(SOP封装)中，封固体MR呈大致长方体形状，具有第1侧面和与该第1侧面相对的第2侧面。而且，栅极引线GL及源极引线SL以从封固体MR的第1侧面突出的方式构成，漏极引线DL以从封固体MR的第2侧面突出的方式构成。
接着，说明本变形例4的开关元件的其他安装方式的一例。图23是表示本变形例4的封装PKG13的安装结构图。图23所示的封装PKG13的结构与图5所示的封装PKG3的结构大致相同。不同点在于封装的外形形状。具体而言，本变形例4的封装PKG13的封装方式为SOP(Small Outline Package)。像这样，本发明的技术思想不仅能够适用于图5所示的封装PKG3，也能够适用于图23所示那样的封装PKG13。也就是说，在将开关元件安装构成的封装中，存在各种通用封装，本发明的技术思想例如能够适用于以图5所示的封装PKG3和图23所示的封装PKG13为代表的各种各样的通用封装。具体而言，根据图23所示的封装PKG13，在形成有结型FET的半导体芯片CHP1上，也搭载了形成有MOSFET的半导体芯片CHP2，因此，能够将源极焊盘SPj和形成于半导体芯片CHP2的背面的漏电极直接连接。由此可知，根据图23所示的封装PKG13，由于也能够不使用导线地将结型FET的源极和MOSFET的漏极直接连接，所以能够几乎完全地去除MOSFET的漏极与结型FET的源极之间的寄生电感(图2的Lse1、Lse2)。因此，根据图23所示的封装PKG13，也能够抑制绝缘耐压以上的电压向MOSFET的施加，由此，能够有效地抑制级联连接的MOSFET的雪崩击穿。其结果为，根据本变形例4，能够谋求半导体器件的可靠性提高。
此外，图24是表示本变形例4的封装PKG13的一个截面的图。如图24所示，在芯片搭载部PLT上，经由导电性粘结材料(未图示)而搭载有半导体芯片CHP1，在该半导体芯片CHP1上，经由导电性粘结材料(未图示)而搭载有半导体芯片CHP2。而且，例如，半导体芯片CHP1(栅极焊盘GPj)和源极引线SL(源极引线柱部SPST)通过导线Wgj而电连接。此外，在本变形例4中，例如，如图24所示，芯片搭载部PLT、半导体芯片CHP1、半导体芯片CHP2、导线Wgj和引线的一部分等被由树脂构成的封固体MR封固。此时，引线的一部分从封固体MR两侧的侧面突出。
(实施方式2)
在上述实施方式1中，说明了与封装构造相关的研究点，但在本实施方式2中，说明与器件构造相关的研究点。
＜层叠半导体芯片的布局结构＞
图25是表示本实施方式2的半导体芯片的布局结构图。以下所示的半导体芯片的布局结构，例如，示出在将以碳化硅(Si)为代表的带隙比硅(Si)大的物质作为材料的形成有结型FET的半导体芯片CHP1上，层叠地搭载以硅(Si)为材料的形成有MOSFET的半导体芯片CHP2的例子。在图25中，半导体芯片CHP1呈矩形形状，在该矩形形状的半导体芯片CHP1的外周区域形成有终接区域TMj。该终接区域TMj是为了确保耐压而设置的区域。而且，终接区域TMj的内侧区域成为有源(active)区域ACTj。在该有源区域ACTj中形成有多个结型FET。
终接区域TMj设置在半导体芯片CHP1的外周区域，但终接区域TMj的一部分进入内部，并在该区域形成有栅极焊盘GPj。该栅极焊盘GPj经由栅极布线而与形成在有源区域ACTj中的多个结型FET的各栅电极连接。在此，在图25中，栅极焊盘GPj配置在半导体芯片CHP1的右边中央部。换言之，栅极焊盘GPj偏向右边配置，并且以相对于沿左右延伸的中心线对称的方式配置。由此，能够抑制连接多个结型FET的各栅电极和栅极焊盘GPj的栅极布线的距离偏差。因此，根据图25所示的布局结构，得到能够一致地利用形成在半导体芯片CHP1内的多个结型FET的特性的优点。
在半导体芯片CHP1的有源区域ACTj上形成有源极焊盘SPj。该源极焊盘SPj与形成在有源区域ACTj中的结型FET的源极区域电连接。而且，在该源极焊盘SPj上搭载有呈矩形形状的半导体芯片CHP2。在该半导体芯片CHP2上形成有多个MOSFET，在半导体芯片CHP2的主面上形成有源极焊盘SPm和栅极焊盘GPm。源极焊盘SPm与MOSFET的源极区域电连接，栅极焊盘GPj与MOSFET的栅电极电连接。
图26是表示本实施方式2的层叠半导体芯片的其他布局结构的图。图26所示的布局结构与图25所示的布局结构大致相同。图26与图25的不同点在于，在图25所示的布局结构中，栅极焊盘GPj配置在右边中央部，与之相对，在图26所示的布局结构中，栅极焊盘GPj偏向半导体芯片CHP1的右下角部而配置。像这样，在图26中，通过配置在半导体芯片CHP1的右下角部，例如，如图6所示，能够使从栅极焊盘GPj到源极引线SL的距离最短。也就是说，通过采用图26所示的布局结构，能够使连接栅极焊盘GPj和源极引线SL的导线Wgj的长度最短，由此，能够使存在于导线Wgj的寄生电感最小化。
接着，图27是图25及图26的在A-A线处剖切而成的剖视图。如图27所示，在半导体衬底SUBj的背面形成有漏电极DEj，在半导体衬底SUBj的主面(表面)上形成有漂移层DFTj。而且，在漂移层DFTj上形成有有源区域ACTj，在该有源区域ACTj中形成有结型FET的栅电极及源极区域。在有源区域ACTj的端部，形成有用于确保耐压的终接区域TMj，在有源区域ACTj上形成有源极焊盘SPj。以覆盖该源极焊盘SPj的端部的方式形成有例如由氧化硅膜构成的绝缘膜IL1。在此之前的结构为形成有结型FET的半导体芯片CHP1的构造，在该形成有结型FET的半导体芯片CHP1上，搭载了形成有MOSFET的半导体芯片CHP2。
具体而言，在露出的源极焊盘SPj上，例如，经由导电性粘结材料(未图示)而与漏电极DEm接触。该漏电极DEm形成在半导体衬底SUBm的背面，在半导体衬底SUBm的与背面为相反侧的主面(表面)上，形成有漂移层DFTm。而且，在漂移层DFTm上形成有有源区域ACTm，在有源区域ACTm的两端部，形成有用于确保耐压的终接区域TMm。在该有源区域ACTm中形成有MOSFET的栅电极及源极区域。以跨着有源区域ACTm和终接区域TMm的方式形成有源极焊盘SPm。以覆盖该源极焊盘SPm的端部的方式形成有绝缘膜IL2，但源极焊盘SPm的大部分的表面区域从绝缘膜IL2露出。由此，在形成有结型FET的半导体芯片CHP1上，搭载了形成有MOSFET的半导体芯片CHP2。
如图27所示，以被源极焊盘SPj包围在内的方式将半导体芯片CHP2搭载在半导体芯片CHP1上。因此，形成在半导体芯片CHP2的背面的漏电极DEm与形成在半导体芯片CHP1的表面的源极焊盘SPj不经由导线而通过导电性粘结材料(未图示)直接接触。其意味着，能够几乎完全地去除夹存在结型FET的源极与MOSFET的漏极之间的寄生电感。即，如图27所示，通过在半导体芯片CHP1上直接搭载半导体芯片CHP2的结构，不需要用于连接结型FET的源极和MOSFET的漏极的导线。在使用导线的情况下，存在于导线的寄生电感成为问题，但根据本实施方式2的布局结构，能够不使用导线地将结型FET的源极和MOSFET的漏极直接连接。由此可知，能够几乎完全地去除MOSFET的漏极与结型FET的源极之间的寄生电感(图2的Lse1、Lse2)。从以上可知，根据本实施方式2，能够抑制绝缘耐压以上的电压向MOSFET的施加，由此，能够有效地抑制级联连接的MOSFET的雪崩击穿。其结果为，根据本实施方式2，能够谋求半导体器件的可靠性提高。
另外，如图27所示，根据本实施方式2的布局结构，由于在有源区域ACTj上配置有源极焊盘SPj，所以能够增大在结型FET中流动的电流。而且，该情况下，由于也能够实现源极焊盘SPj的大面积化，所以也能够增大搭载在源极焊盘SPj上的半导体芯片CHP2的面积。即，能够增大半导体芯片CHP2的面积意味着，能够增加形成在半导体芯片CHP2内的MOSFET的数量，其结果为，能够增大在多个MOSFET整体中流动的电流。像这样，根据本实施方式2的布局结构，由于能够增大在多个结型FET整体中流动的电流、以及在多个MOSFET整体中流动的电流，所以能够容易地实现将结型FET和MOSFET级联连接而成的开关元件的大电流化。而且，根据本实施方式2，由于使用了利用与硅相比原理上能够实现高耐压及低导通电阻的碳化硅的结型FET，所以能够提供同时实现大电流化、高耐压化及低导通电阻化的开关元件。
＜布局结构的变形例＞
接着，说明本实施方式2的层叠半导体芯片的其他布局结构。图28是表示本变形例的层叠半导体芯片的布局结构图。如图28所示，半导体芯片CHP1呈矩形形状，在该矩形形状的半导体芯片CHP1的外周区域形成有终接区域TMj。而且，在终接区域TMj的内侧区域形成有有源区域ACTj、栅极焊盘GPj及源极焊盘SPj。在此，本变形例的特征在于，有源区域ACTj、栅极焊盘GPj及源极焊盘SPj以不平面重合的方式配置。也就是说，如图28所示，形成有结型FET的有源区域ACTj以避开栅极焊盘GPj和源极焊盘SPj的方式配置。而且，在源极焊盘SPj上搭载有半导体芯片CHP2。
另外，图29是表示本变形例的层叠半导体芯片的其他布局结构的图。图29所示的布局结构与图28所示的布局结构大致相同。图29与图28的不同点在于，在图28所示的布局结构中，栅极焊盘GPj配置在右边中央部，与之相对，在图29所示的布局结构中，栅极焊盘GPj偏向半导体芯片CHP1的右下角部而配置。
接下来，图30是图28及图29的在A-A线处剖切而成的剖视图。如图30所示，在半导体衬底SUBj的背面形成有漏电极DEj，在半导体衬底SUBj的主面(表面)上形成有漂移层DFTj。在该漂移层DFTj上形成有有源区域ACTj，在有源区域ACTj的外侧区域形成有终接区域TMj。在有源区域ACTj中形成有结型FET的栅电极GE和源极区域SR。而且，在有源区域ACTj上及终接区域TMj上形成有绝缘膜IL1，在该绝缘膜IL1上形成有源极焊盘SPj。在此，在本变形例中，重要点为，源极焊盘SPj没有形成在有源区域ACTj中，而是形成在终接区域TMj上。即，在本变形例中，在俯视观察时，有源区域ACTj和源极焊盘SPj以不重合的方式配置，源极焊盘SPj配置在终接区域TMj上。此外，在图30中，省略了配置在源极焊盘SPj上的半导体芯片CHP2的图示。也就是说，在图30中，也与图27同样地，在源极焊盘SPj上搭载有半导体芯片CHP2，由于其结构相同，所以在图30中，省略了配置在源极焊盘SPj上的半导体芯片CHP2的图示。
根据这样构成的本变形例，能够得到以下所示的效果。即，在源极焊盘SPj上搭载半导体芯片CHP2。该情况下，在源极焊盘SPj上作用有应力。但是，在本变形例中，形成有结型FET的有源区域ACTj没有形成在该源极焊盘SPj的正下区域，因此，能够防止在有源区域ACTj上施加有应力。也就是说，根据本变形例，能够防止在有源区域ACTj中施加有不必要的应力，因此能够防止形成在有源区域ACTj中的结型FET的机械破坏。
另外，在搭载于源极焊盘SPj上的半导体芯片CHP2的表面，形成有栅极焊盘GPm和源极焊盘SPm，在这些焊盘上通过导线焊接而连接有导线。在该导线焊接工序中也产生应力，但在本变形例中，由于半导体芯片CHP2和有源区域ACTj以不平面重合的方式配置，所以能够防止在导线焊接工序中产生的应力直接传递到有源区域ACTj。其结果为，根据本变形例的层叠半导体芯片的布局结构，能够抑制在半导体芯片CHP2的搭载时或导线焊接时产生的应力对形成在半导体芯片CHP1的有源区域ACTj中的结型FET的特性带来影响。即，根据本变形例，能够提供组装成品率高且可靠性高的半导体器件。
＜MOSFET的器件构造＞
接下来，说明形成在半导体芯片CHP2上的MOSFET的器件构造的一例。图31是表示本实施方式2的MOSFET的器件构造的一例的剖视图。如图31所示，例如，在由导入有n型杂质的硅构成的半导体衬底SUBm的背面，例如，形成有由金膜构成的漏电极DEm，另一方面，在半导体衬底SUBm的主面侧，形成有由n型半导体区域构成的漂移层DFTm。在漂移层DFTm上形成有由p型半导体区域构成的主体区域PR，以被该主体区域PR包围在内的方式形成有由n型半导体区域构成的源极区域SR。被该源极区域SR和漂移层DFTm夹持的主体区域PR的表面区域作为沟道形成区域而发挥功能。而且，以与源极区域SR和主体区域PR双方电连接的方式形成有源电极SE。而且，在包含沟道形成区域上在内的漂移层DFTm的表面，例如，形成有由氧化硅膜构成的栅极绝缘膜GOX，在该栅极绝缘膜GOX上形成有栅电极G。
在这样构成的MOSFET中，例如构成为，电子从源极区域SR穿过形成在主体区域PR的表面的沟道形成区域，并从漂移层DFTm向形成在半导体衬底SUBm的背面的漏电极DEm流动，为所谓的称作纵型MOSFET的构造。该纵型MOSFET的优点在于，由于能够高密度地形成在半导体芯片CHP2上，所以成为电流密度大的MOSFET。因此，通过在本发明的开关元件中利用纵型MOSFET，能够实现电流密度大的开关元件。
例如，在图28和图29所示的布局结构的情况下，能够有效地防止基于向形成在有源区域ACTj中的结型FET的应力而导致的特性劣化，另一方面，源极焊盘SPj的面积较小。该情况下，配置在源极焊盘SPj上的形成有MOSFET的半导体芯片CHP2的面积也较小，但作为形成在半导体芯片CHP2中的MOSFET，只要使用图31所示的纵型MOSFET，即使是较小的芯片面积，也能够实现较大电流密度的MOSFET。其结果为，能够增大级联连接而成的开关元件整体的电流密度。也就是说，通过尤其采取图28或图29所示的布局结构，能够提供如下高性能的开关元件，即使在形成有MOSFET的半导体芯片CHP2的面积较小的情况下，也能够通过使用图31所示的纵型MOSFET有效地防止基于向形成在有源区域ACTj中的结型FET的应力而导致的特性劣化，并且能够确保大电流。
＜本发明人所发现的技术课题＞
接下来，说明本发明人所发现的新技术课题。图32是表示级联连接而成的开关元件中的电流路径的图。图32的(a)是表示接通时的电流路径的图，图32的(b)是表示断开时流动的漏电流的电流路径的图。如图32的(a)所示，在接通时，额定电流Id从结型FETQ1的漏极向MOSFETQ2的源极流动。即，额定电流Id从级联连接而成的开关元件的漏极D向源极S流动。此时，MOSFETQ2截止前的MOSFETQ2的漏极电压(中间节点Se的电压)能够根据MOSFETQ2的导通电阻与额定电流Id的积求出。例如，若导通电阻为10mΩ且额定电流Id为40A，则中间节点Se的电压为0.4V。该中间节点Se的电压为MOSFETQ2的漏极电压，并且也为结型FETQ1的源极电压，因此，以结型FETQ1的源极电压为基准的结型FETQ1的栅极电压即电压Vgs为-0.4V。
在使级联连接而成的开关元件从接通状态向断开状态转变的情况下，如图32的(a)所示，从对MOSFETQ2的栅电极Gm施加15V的状态，如图32的(b)所示，对MOSFETQ2的栅电极Gm施加0V。MOSFETQ2由于为常闭型的MOSFET，所以当对栅电极Gm施加0V时截止。
在将MOSFETQ2截止的过程中，在初始阶段，沟道逐渐消失，因此，MOSFETQ2的漏极与源极之间的导通电阻逐渐上升。在级联连接而成的开关元件中使用的结型FETQ1为常开型，在将MOSFETQ2截止的初始阶段，由于结型FETQ1的电压Vgs为-0.4V，所以结型FETQ1维持导通状态。由此可知，电流从结型FETQ1的漏极(例如，在电源电压300V的应用中，漏极电压为300V左右)向结型FETQ1的源极流动。因此，由于MOSFETQ2的漏极电压(中间节点Se的电压)为随着沟道的消失而增加的导通电阻、与从结型FETQ1的漏极流入的漏极电流的积，所以MOSFETQ2的漏极电压(中间节点Se的电压)从0.4V逐渐上升。
然后，当MOSFETQ2的沟道完全消失而MOSFETQ2完全截止时，通过从结型FETQ1流入的电流而在中间节点Se蓄积有电荷，因此，MOSFETQ2的漏极电压(中间节点Se的电压)进一步上升，上升至结型FETQ1的截止电压(例如，5V～15V左右)。当成为该状态时，结型FETQ1截止，结型FETQ1的漏极电流不流动。即，MOSFETQ2的漏极电压(中间节点Se的电压)停止上升，并维持该状态。
但是，本发明人发现，在级联连接而成的开关元件中，即使在结型FETQ1的电压Vgs为-5V～-15V左右时，也存在漏电流Idl在结型FETQ1的漏极与源极之间流动的情况。当该漏电流Idl流动时，在中间节点Se蓄积有电荷，因此，MOSFETQ2的漏极电压(中间节点Se的电压)上升。由此可知，当上述漏电流Idl增大时，MOSFETQ2的漏极电压(中间节点Se的电压)可能成为MOSFETQ2的耐压以上(例如，30V以上)的电压。其结果为，MOSFETQ2发生雪崩动作，最终可能导致MOSFETQ2被击穿。作为其对策，只要使用耐压高的高耐压MOSFET，就能够防止上述MOSFET的雪崩击穿的可能性升高，但在使用高耐压的MOSFET的情况下，为了确保耐压而需要将漂移层设计得较厚。像这样，若加厚低浓度的漂移层的厚度，则导致MOSFET的导通电阻增加，因此，会产生级联连接而成的开关元件的接通时的导通损耗增加的问题点。也就是说，为了确保级联连接而成的开关元件的高性能化，并防止MOSFET的雪崩击穿，需要对加厚低浓度的漂移层的结构的以外方面实施研究。因此，在本实施方式2中，为了确保级联连接而成的开关元件的高性能化，并防止MOSFET的雪崩击穿，对结型FET的器件构造实施研究。以下，说明该施加研究而得到的本实施方式2的结型FET的器件构造。
＜结型FET的器件构造＞
图33是表示本实施方式2的结型FET的器件构造的剖视图。如图33所示，本实施方式2的结型FET具有半导体衬底SUBj，在该半导体衬底SUBj的背面形成有漏电极DEj。另一方面，在半导体衬底SUBj的与背面为相反侧的主面侧形成有漂移层DFTj，在该漂移层DFTj上形成有多个沟槽(trench)TR。而且，在多个沟槽TR的各自侧面及底面，形成有栅电极GE(也称作栅极区域)，以夹持在形成于相邻沟槽TR的侧面及底面的栅电极GE之间的方式形成有沟道形成区域。在该沟道形成区域的上部形成有源极区域SR。在这样构成的结型FET中，通过抑制对栅电极GE施加的电压，控制耗尽层从栅电极GE的生长。由此，当从彼此相邻的栅电极GE生长的耗尽层相连时，沟道形成区域消失而实现截止状态，另一方面，在从彼此相邻的栅电极GE生长的耗尽层没有相连的情况下，形成沟道形成区域而实现导通状态。
在此，本实施方式2的结型FET的特征点在于，沟道形成区域的沟道长CL为1μm以上。换言之，本实施方式2的特征点在于源极区域SR的底部与栅电极GE的底部之间的距离为1μm以上。由此，由于能够延长沟道形成区域的沟道长，所以能够提高结型FET导通时的沟道形成区域内的静电电势。由此可知，根据本实施方式2，与使用沟道长为0.5μm左右的器件构造的情况相比，能够将在结型FET的漏极与源极之间流动的漏电流抑制得较小。像这样，使沟道长CL为1μm以上的优点在于，能够提高截止时的沟道形成区域内的静电电势而能够降低漏电流，但认为沟道长CL自身的延长也有助于漏电流的降低。
而且，在图33所示的结型FET的器件构造的情况下，和成为漏极的半导体衬底SUBj与源极区域SR之间的距离相比，半导体衬底SUBj与栅电极GE之间的距离较小。而且，在结型FET截止的状态下，在栅电极GE与漂移层DFTj施加有反向电压(反向偏置)。其结果认为，关于截止时在结型FET中流动的漏电流，与在隔开距离的半导体衬底SUBj与源极区域SR之间流动相比，主要作为距离短的半导体衬底SUBj与栅电极GE之间的反向电流(漏电流)而流动。因此，根据本实施方式2，在结型FET截止后，能够大幅降低在结型FET的漏极与源极之间流动的漏电流。由此可知，根据本实施方式2，能够抑制由截止时的在结型FET的漏极与源极之间流动的漏电流而引起MOSFET的漏极电压上升至耐压以上的电压，由此，能够有效地防止MOSFET发生雪崩动作而最终导致MOSFET被击穿。此外，根据图33所示的沟槽构造的结型FET，由于能够高密度地形成结型FET，所以当然能够实现电流密度大的开关元件。
接着，图34是表示本实施方式2的结型FET的其他器件构造的剖视图。如图34所示，本实施方式2的其他结型FET具有半导体衬底SUBj，在该半导体衬底SUBj的背面形成有漏电极DEj。另一方面，在半导体衬底SUBj的与背面为相反侧的主表面侧，形成有漂移层DFTj，在该漂移层DFTj上，以分离且埋入的方式形成有多个栅电极GE。而且，在相邻的栅电极GE之间的漂移层DFTj的表面形成有源极区域SR。这样构成的图34所示的结型FET为不具有沟槽构造的所谓的纵型结型FET。
在具有这样的构造的结型FET中，特征点也在于沟道形成区域的沟道长CL为1μm以上。换言之，特征点在于源极区域SR的底部与栅电极GE的底部之间的距离(沟道长CL)为1μm以上。由此，由于能够延长沟道形成区域的沟道长，所以即使在图34所示的结型FET中，也能够提高截止时的沟道形成区域内的静电电势。由此可知，在图34所示的结型FET中，与使用沟道长为0.5μm左右的器件构造的情况相比，也能够将在结型FET的漏极与源极之间流动的漏电流抑制得较小。像这样，使沟道长CL为1μm以上的优点在于，由于能够提高截止时的沟道形成区域内的静电电势而能够降低漏电流，而且，认为沟道长CL自身的延长也有助于漏电流的降低。
图34所示的结型FET的优点在于，器件构造简单而能够降低制造成本。而且，在图33所示的结型FET中，需要通过高难度的倾斜离子注入技术等方法在沟道TR的侧面形成导电型杂质(p型杂质)，与之相对，在图34所示的结型FET中，不需要为了形成栅电极GE而使用高难度的倾斜离子注入技术，具有向栅电极GE导入的杂质分布精度高的优点。也就是说，根据图34所示的结型FET，得到能够容易地形成特性一致的结型FET的优点。
以上，基于实施方式具体地说明了本发明人所完成的发明，但本发明不限定于上述实施方式，当然能够在不脱离其要旨的范围内进行各种变更。
例如，在上述实施方式中，说明了通过栅极驱动电路(栅极驱动器)来驱动MOSFET的栅电极的例子，但也可以构成为通过栅极驱动电路同时驱动结型FET的栅电极。该情况下，通过以栅极驱动电路控制结型FET的栅电极，能够将结型FET的源极电压控制成所期望的电平，因此，能够得到可抑制中间节点的电涌电压的效果。在该结构的情况下，虽然端子数量增加，但得到能够提供更低损耗的开关元件的优点。
另外，关于在实施方式1中说明的封装方式，引线配置也不限定于此。也就是说，栅极引线、漏极引线及源极引线的配置位置能够进行各种变更。例如，能够在将封装安装于安装衬底时，以能够借用现有引线配置的方式决定封装的引线配置。该情况下，不需要改变安装衬底，也能够抑制随着设计变更而导致的成本增加。
而且，层叠半导体芯片的布局结构也不仅限定于尤其在说明书中说明的布局结构，各半导体芯片的形状、焊盘的形状、终接区域的形状等也没有特别限定。另外，结型FET和MOSFET的构造也没有限定，能够适用各种各样的现有构造。而且，器件的杂质分布也能够自由变更。例如，在MOSFET中，也可以使表面的杂质浓度较小以避免穿通，并且，以随着深度方向而逐渐加大杂质浓度的方式注入杂质。
此外，上述的MOSFET不限定于使栅极绝缘膜由氧化膜形成的情况，设想也包含扩大栅极绝缘膜而由绝缘膜形成的MISFET(Metal Insulator Semiconductor Field EffectTransistor：金属绝缘体半导体场效应晶体管)。也就是说，在本明书中，为便于说明而使用MOSFET的术语，但该MOSFET在本明书中作为意图包含MISFET的术语而使用。
另外，作为上述的各导线的金属材料，可以使用金(Au)、金合金、铜(Cu)、铜合金，铝(Al)、铝合金等。
本发明的开关元件例如能够适用于电源电路，但不限定于此，例如，也能够适用于空调用的逆变器、太阳能发电系统的功率调节器、混合动力车或电动汽车的逆变器、计算机的电源模块、白色LED的逆变器等各种设备。
工业实用性
本发明能够广泛地利用于制造半导体器件的制造业。

Claims (14)

1.一种半导体器件，包括：
常开型的结型FET，其由带隙比硅大的物质形成，具有第1栅电极、第1源极和第1漏极；和
常闭型的MOSFET，其由硅形成，具有第2栅电极、第2源极和第2漏极，
所述半导体器件具有级联连接，在级联连接中，所述结型FET的所述第1源极和所述MOSFET的所述第2漏极电连接，并且，所述结型FET的所述第1栅电极和所述MOSFET的所述第2源极电连接，并且
所述半导体器件包括：
(a)第1半导体芯片，其具有第1表面和与所述第1表面为相反侧的第1背面，其中，在所述第1表面上形成有与所述结型FET的所述第1源极电连接的第1源极焊盘以及与所述结型FET的所述第1栅电极电连接的第1栅极焊盘，所述第1背面与所述结型FET的所述第1漏极电连接；
(b)第2半导体芯片，其具有第2表面和与所述第2表面为相反侧的第2背面，其中，在所述第2表面上形成有与所述MOSFET的所述第2源极电连接的第2源极焊盘以及与所述MOSFET的所述第2栅电极电连接的第2栅极焊盘，所述第2背面与所述MOSFET的所述第2漏极电连接；
(c)第1芯片搭载部，其具有第1上表面，在所述第1上表面上以所述第1半导体芯片的所述第1背面面向所述第1芯片搭载部的所述第1上表面的方式经由第1导电性粘结材料而搭载所述第1半导体芯片；
(d)第2芯片搭载部，其具有第2上表面，在所述第2上表面上以所述第2半导体芯片的所述第2背面面向所述第2芯片搭载部的所述第2上表面的方式经由第2导电性粘结材料而搭载所述第2半导体芯片，且所述第2芯片搭载部与所述第1芯片搭载部电绝缘；
(e)漏极引线，其与所述第1芯片搭载部连结；
(f)源极引线，其与所述漏极引线电绝缘；
(g)栅极引线，其与所述漏极引线及所述源极引线电绝缘；
(h)第1金属导体，其将所述第1半导体芯片的所述第1栅极焊盘和所述源极引线电连接；和
(i)封固体，其将所述第1半导体芯片、所述第2半导体芯片、所述第1芯片搭载部的一部分、所述第2芯片搭载部的一部分、所述漏极引线的一部分、所述源极引线的一部分、所述栅极引线的一部分、以及所述第1金属导体封固，
其中，所述第1半导体芯片的所述第1源极焊盘和所述第2半导体芯片的所述第2背面经由第2金属导体电连接，
所述第2半导体芯片的所述第2栅极焊盘和所述栅极引线经由第3金属导体电连接，
所述第2半导体芯片的所述第2源极焊盘和所述源极引线经由第4金属导体电连接，并且
所述第1半导体芯片以所述第1半导体芯片的所述第1栅极焊盘相较于所述栅极引线更接近所述源极引线的方式搭载在所述第1芯片搭载部上。
2.如权利要求1所述的半导体器件，其特征在于，
所述第2半导体芯片以所述第2半导体芯片的所述第2栅极焊盘与所述源极引线相比更接近所述栅极引线的方式搭载在所述第2芯片搭载部上。
3.如权利要求2所述的半导体器件，其特征在于，
所述第1金属导体的导体宽度大于所述第2金属导体的导体宽度。
4.如权利要求2所述的半导体器件，其特征在于，
在俯视观察下，所述漏极引线位于所述源极引线与所述栅极引线之间。
5.如权利要求2所述的半导体器件，其特征在于，
在俯视观察下，所述源极引线位于所述漏极引线与所述栅极引线之间。
6.如权利要求1所述的半导体器件，其特征在于，
所述第1半导体芯片以所述第1半导体芯片的所述第1栅极焊盘与所述第1源极焊盘相比更接近所述源极引线的方式搭载在所述第1芯片搭载部上。
7.如权利要求6所述的半导体器件，其特征在于，
所述第1金属导体、所述第2金属导体及所述第3金属导体分别为焊接导线。
8.如权利要求7所述的半导体器件，其特征在于，
所述第3金属导体存在多条。
9.如权利要求6所述的半导体器件，其特征在于，
所述源极引线具有源极引线柱部，
所述栅极引线具有栅极引线柱部，
所述第1金属导体及所述第4金属导体与所述源极引线柱部连接，
所述第3金属导体与所述栅极引线柱部连接。
10.如权利要求9所述的半导体器件，其特征在于，
所述源极引线柱部的连接有所述第1金属导体及所述第3金属导体的区域、和所述栅极引线柱部的连接有所述第2金属导体的区域，位于比所述第1芯片搭载部的所述第1上表面高的位置。
11.如权利要求1所述的半导体器件，其特征在于，
所述封固体具有第1侧面和与所述第1侧面相对的第2侧面，
所述漏极引线、所述栅极引线及所述源极引线从所述封固体的所述第1侧面突出。
12.如权利要求1所述的半导体器件，其特征在于，
所述第4金属导体为焊接导线。
13.如权利要求1所述的半导体器件，其特征在于，
在所述第1芯片搭载部与所述第2芯片搭载部之间，配置有所述封固体的一部分。
14.如权利要求1所述的半导体器件，其特征在于，
所述结型FET以碳化硅为材料。
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