KR20160127176A - 반도체 장치 - Google Patents

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KR20160127176A
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mosfet
lead
junction fet
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다까미쯔 가나자와
사또루 아끼야마
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르네사스 일렉트로닉스 가부시키가이샤
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    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
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    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
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    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001—Core members of the connector
    • H01L2224/37099—Material
    • H01L2224/371—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/37138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/37147—Copper [Cu] as principal constituent
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    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40105—Connecting bonding areas at different heights
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    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/40145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/40247—Connecting the strap to a bond pad of the item
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
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Abstract

반도체 장치의 신뢰성을 향상할 수 있는 기술을 제공한다. 본 발명에 있어서는, 반도체 칩 CHP1의 표면에 형성되어 있는 게이트 패드 GPj가, 그 밖의 리드(드레인 리드 DL이나 게이트 리드 GL)보다도 소스 리드 SL에 근접하도록 배치되어 있게 된다. 이 결과, 본 발명에 의하면, 게이트 패드 GPj와 소스 리드 SL 사이의 거리를 짧게 할 수 있기 때문에, 게이트 패드 GPj와 소스 리드 SL을 접속하는 와이어 Wgj의 길이를 짧게 할 수 있다. 이러한 점에서, 본 발명에 의하면, 와이어 Wgj에 존재하는 기생 인덕턴스를 충분히 저감할 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 특히, 예를 들어 에어컨의 인버터, 컴퓨터 전원의 DC/DC 컨버터, 하이브리드 자동차나 전기 자동차의 인버터 모듈 등에 사용되는 파워 반도체 장치에 적용하기에 유효한 기술에 관한 것이다.
일본 특허공표 제2000-506313호 공보(특허문헌 1)에는, 낮은 온 저항과 고내압을 양립시킨 스위칭 소자를 제공하는 기술이 기재되어 있다. 구체적으로, 특허문헌 1에는, 실리콘 카바이드(SiC)를 재료로 하는 접합 FET(Junction Field Effect Transistor)와, 실리콘(Si)을 재료로 하는 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)를 캐스코드 접속하는 구성이 기재되어 있다.
일본 특허공개 제2008-198735호 공보(특허문헌 2)에는, 낮은 온 전압으로 고내압의 소자를 제공하기 위해서, SiC를 재료로 하는 FET와, Si을 재료로 하는 다이오드를 직렬 접속하는 구성이 기재되어 있다.
일본 특허공개 제2002-208673호 공보(특허문헌 3)에는, 파워 모듈의 면적을 삭감하기 위해서, 스위칭 소자와, 다이오드를 평판 접속 단자를 사이에 두고 적층하는 구조가 기재되어 있다.
일본 특허공개 제2010-206100호 공보(특허문헌 4)에는, SiC를 재료로 하는 노멀리 오프형의 접합 FET의 임계값 전압을 높게 함으로써, 오점호(誤点弧)를 방지하는 기술이 기재되어 있다. 구체적으로는, SiC 기판 위에, 접합 FET와 MOSFET를 배치하고, 접합 FET의 게이트 전극에, MOSFET를 다이오드 접속하는 것으로 하고 있다.
일본 특허 공표 제2000-506313호 공보 일본 특허공개 제2008-198735호 공보 일본 특허공개 제2002-208673호 공보 일본 특허공개 제2010-206100호 공보
내압의 향상과 온 저항의 저감의 양립을 도모하는 스위칭 소자로서, 캐스코드 접속 방식을 사용한 스위칭 소자가 있다. 캐스코드 접속 방식을 사용한 스위칭 소자는, 예를 들어 실리콘(Si)보다도 밴드 갭이 큰 재료를 사용한 노멀리 온형의 접합 FET(Junction Field Effect Transistor)와, 실리콘(Si)을 사용한 노멀리 오프형의 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)를 직렬 접속한 구성을 하고 있다. 이 캐스코드 접속 방식의 스위칭 소자에 의하면, 절연 내압이 큰 접합 FET에 의해 내압을 확보할 수 있음과 함께, 노멀리 온형의 접합 FET에 의한 온 저항의 저감과, 저내압인 MOSFET에 의한 온 저항의 저감에 의해, 내압의 향상과 온 저항의 저감을 양립시킨 스위칭 소자를 얻을 수 있다.
이 캐스코드 접속한 스위칭 소자의 실장 구성에 있어서는, 접합 FET를 형성한 반도체 칩과, MOSFET를 형성한 반도체 칩을, 본딩 와이어로 접속한 구성이 채용되어 있다. 이 구성의 경우, 본딩 와이어에 존재하는 기생 인덕턴스의 영향이나, 접합 FET의 누설 전류의 영향에 의해, 스위칭 시에, 저내압인 MOSFET의 소스와 드레인 간에 설계 내압 이상의 크기의 전압이 인가되어버리는 것을 본 발명자가 새롭게 알아내었다. 이와 같이, 저내압인 MOSFET에 설계 내압 이상의 전압이 인가되면, MOSFET가 파괴될 우려가 있어, 반도체 장치의 신뢰성 저하를 초래하게 된다.
본 발명의 목적은, 반도체 장치의 신뢰성을 향상할 수 있는 기술을 제공하는 데 있다.
본 발명의 상기 및 그 밖의 목적과 신규 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명백해질 것이다.
본원에 있어서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면, 다음과 같다.
일 실시 형태에 있어서의 반도체 장치는, 접합 FET를 형성한 반도체 칩의 게이트 패드가, 다른 리드(게이트 리드나 드레인 리드)보다도 소스 리드에 근접하도록 배치되어 있는 것을 특징으로 하는 것이다.
본원에 있어서 개시되는 발명 중, 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면 이하와 같다.
일 실시 형태에 의하면, 반도체 장치의 신뢰성을 향상할 수 있다. 또한, 반도체 장치의 전기적 특성의 향상을 도모할 수 있다.
도 1은 캐스코드 접속 방식을 채용한 스위칭 소자의 회로 구성을 나타내는 도면이다.
도 2의 (a)는 캐스코드 접속한 접합 FET와 MOSFET를 스위칭 소자로서 이용한 인버터를 나타내는 회로도이고, (b)는 상부 아암을 구성하는 스위칭 소자를 턴 온한 경우의 파형을 나타내는 도면이며, (c)는 상부 아암을 구성하는 스위칭 소자를 턴 오프한 경우의 파형을 나타내는 도면이다.
도 3은 본 발명의 실시 형태 1에 있어서의 반도체 장치의 실장 구성을 나타내는 도면이다.
도 4는 실시 형태 1에 있어서의 다른 반도체 장치의 실장 구성을 나타내는 도면이다.
도 5는 변형예 1에 있어서의 반도체 장치의 실장 구성을 나타내는 도면이다.
도 6은 변형예 1에 있어서의 다른 반도체 장치의 실장 구성을 나타내는 도면이다.
도 7은 변형예 1에 있어서의 다른 반도체 장치의 실장 구성을 나타내는 도면이다.
도 8은 도 7의 일 단면을 나타내는 단면도이다.
도 9는 변형예 1에 있어서의 다른 반도체 장치의 실장 구성을 나타내는 도면이다.
도 10은 도 9의 일 단면을 나타내는 단면도이다.
도 11은 변형예 1에 있어서의 다른 반도체 장치의 실장 구성을 나타내는 도면이다.
도 12의 (a)는 종래 기술에 있어서의 스위칭 소자와 함께 기생 인덕턴스의 존재 위치를 나타내는 회로도이며, (b)는 실시 형태 1에 있어서의 스위칭 소자와 함께 기생 인덕턴스의 존재 위치를 나타내는 회로도이다. 또한, (c)는 본 변형예 1에 있어서의 스위칭 소자와 함께 기생 인덕턴스의 존재 위치를 나타내는 회로도이다.
도 13은 변형예 2에 있어서의 반도체 장치의 실장 구성을 나타내는 도면이다.
도 14는 도 13의 일 단면을 나타내는 단면도이다.
도 15는 변형예 2에 있어서의 다른 반도체 장치의 실장 구성을 나타내는 도면이다.
도 16은 도 15의 일 단면을 나타내는 단면도이다.
도 17은 변형예 3에 있어서의 반도체 장치의 실장 구성을 나타내는 도면이다.
도 18은 도 17의 일 단면을 나타내는 단면도이다.
도 19는 변형예 3에 있어서의 다른 반도체 장치의 실장 구성을 나타내는 도면이다.
도 20은 도 19의 일 단면을 나타내는 단면도이다.
도 21은 변형예 4에 있어서의 반도체 장치의 실장 구성을 나타내는 도면이다.
도 22는 도 21의 일 단면을 나타내는 단면도이다.
도 23은 변형예 4에 있어서의 다른 반도체 장치의 실장 구성을 나타내는 도면이다.
도 24는 도 23의 일 단면을 나타내는 단면도이다.
도 25는 실시 형태 2에 있어서의 적층 반도체 칩의 구성을 나타내는 도면이다.
도 26은 실시 형태 2에 있어서의 적층 반도체 칩의 다른 구성을 나타내는 도면이다.
도 27은 도 25 및 도 26의 A-A선으로 절단한 단면도이다.
도 28은 변형예에 있어서의 적층 반도체 칩의 구성을 나타내는 도면이다.
도 29는 변형예에 있어서의 적층 반도체 칩의 다른 구성을 나타내는 도면이다.
도 30은 도 28 및 도 29의 A-A선으로 절단한 단면도이다.
도 31은 실시 형태 2에 있어서의 MOSFET의 디바이스 구조를 나타내는 단면도이다.
도 32는 캐스코드 접속된 스위칭 소자에 있어서의 전류 경로를 나타내는 도면으로, (a)는 온 시의 전류 경로를 나타내는 도면이며, (b)는 오프 시에 흐르는 누설 전류의 전류 경로를 나타내는 도면이다.
도 33은 실시 형태 2에 있어서의 접합 FET의 디바이스 구조를 나타내는 단면도이다.
도 34는 실시 형태 2에 있어서의 접합 FET의 다른 디바이스 구조를 나타내는 단면도이다.
이하의 실시 형태에 있어서 편의상 그 필요가 있을 때에는, 복수의 섹션 또는 실시 형태로 나누어 설명하지만, 특별히 명시한 경우를 제외하고, 그들은 서로 무관계한 것이 아니라, 한쪽은 다른 쪽의 일부 또는 전부의 변형예, 상세, 보충 설명 등의 관계에 있다.
또한, 이하의 실시 형태에 있어서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함함)으로 언급하는 경우, 특별히 명시한 경우 및 원리적으로 명백하게 특정한 수로 한정되는 경우 등을 제외하고, 그 특정한 수로 한정되는 것이 아니라, 특정한 수 이상이어도 이하이어도 된다.
또한, 이하의 실시 형태에 있어서, 그 구성 요소(요소 스텝 등도 포함함)는 특별히 명시한 경우 및 원리적으로 명백하게 필수적이라고 생각되는 경우 등을 제외하고, 반드시 필수적인 것이 아닌 것은 물론이다.
마찬가지로, 이하의 실시 형태에 있어서, 구성 요소 등의 형상, 위치 관계 등으로 언급할 때에는, 특별히 명시한 경우 및 원리적으로 명백하게 그렇지 않다고 생각되는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이것은, 상기 수치 및 범위에 대해서도 마찬가지이다.
또한, 실시 형태를 설명하기 위한 전체 도면에 있어서, 동일한 부재에는 원칙으로서 동일한 부호를 부여하고, 그 반복된 설명은 생략한다. 또한, 도면을 이해하기 쉽게 하기 위해 평면도이어도 해칭을 넣는 경우가 있다.
(실시 형태 1)
<본 발명자가 알아낸 과제의 상세>
지구 환경 보전이라고 하는 커다란 사회 조류 속에서, 환경 부하를 저감시키는 일렉트로닉스 사업의 중요성이 증대되고 있다. 그 중에서도 파워 디바이스(파워 반도체 장치)는 철도 차량, 하이브리드 자동차, 전기 자동차의 인버터나 에어컨의 인버터, 퍼스널 컴퓨터 등의 민생 기기의 전원에 사용되고 있으며, 파워 디바이스의 성능 개선은, 인프라 시스템이나 민생 기기의 전력 효율 개선에 크게 기여한다. 전력 효율을 개선한다는 것은, 시스템의 가동에 필요한 에너지 자원을 삭감할 수 있다는 것이며, 다시 말하면, 이산화탄소의 배출량 삭감, 즉 환경 부하를 저감시킬 수 있다. 이로 인해, 파워 디바이스의 성능 개선을 향한 연구 개발이 각사에서 활발히 행해지고 있다.
일반적으로, 파워 디바이스는, 대규모 집적 회로(LSI(Large Scale Integration))와 마찬가지로, 실리콘을 재료로 하고 있다. 그러나, 최근에는, 실리콘보다도 밴드 갭이 큰 실리콘 카바이드(SiC)가 주목받고 있다. SiC는, 밴드 갭이 크기 때문에, 절연 파괴 내압이 실리콘의 10배 정도이다. 이러한 점에서, SiC를 재료로 하는 디바이스는, Si을 재료로 하는 디바이스보다도 막 두께를 얇게 할 수 있는 결과, 도통 시의 저항값(온 저항값) Ron을 대폭 내릴 수 있다. 따라서, SiC를 재료로 하는 디바이스는, 저항값 Ron과 도통 전류 i의 곱으로 표현되는 도통 손실(Ron×i2)을 대폭 삭감할 수 있어, 전력 효율의 개선에 크게 기여할 수 있다. 이러한 특징에 착안하여, 국내외에서, SiC를 사용한 MOSFET나 숏키 다이오드나 접합 FET의 개발이 진행되고 있다.
특히, 스위칭 디바이스에 착안하면, SiC를 재료로 한 접합 FET(JFET)의 제품화가 신속하게 진행되고 있다. 이 접합 FET는, SiC를 재료로 하는 MOSFET와 비교하면, 예를 들어 산화실리콘막을 포함하는 게이트 절연막을 필요로 하지 않기 때문에, 산화실리콘막과 SiC의 계면에 있어서의 결함과, 그에 수반하는 소자 특성의 열화로 대표되는 문제를 피할 수 있다. 또한, 이 접합 FET는, pn 접합에 의한 공핍층의 연장을 제어하여 채널의 온/오프를 제어할 수 있기 때문에, 노멀리 오프형의 접합 FET와, 노멀리 온형의 접합 FET를 용이하게 구분 제작할 수 있다. 이와 같이 SiC를 재료로 한 접합 FET는, SiC를 재료로 한 MOSFET와 비교하면, 장기 신뢰성에도 우수하면서, 또한 디바이스를 만들기 쉽다고 하는 특징을 갖는다.
SiC를 재료로 한 접합 FET 중에서도, 노멀리 온형의 접합 FET는, 통상, 채널이 온하여 전류가 흐르고 있으며, 채널을 오프할 필요가 있을 때에 게이트 전극에 마이너스 전압을 인가하여 pn 접합으로부터 공핍층을 연장시켜서 채널을 오프한다. 따라서, 접합 FET가 어떠한 원인에 의해 파손된 경우, 채널이 온 상태인 채로 전류가 계속해서 흐르게 된다. 통상, 접합 FET가 파손된 경우에는 전류가 흐르지 않는 것이 안전성(페일 세이프)의 관점에서 바람직하지만, 노멀리 온형의 접합 FET에서는, 접합 FET가 파손된 경우에도 전류가 계속해서 흐르므로 용도가 한정된다. 따라서, 페일 세이프의 관점에서, 노멀리 오프형의 접합 FET가 요망된다.
그러나, 노멀리 오프형의 접합 FET는, 다음과 같은 과제를 갖는다. 즉, 접합 FET의 게이트 전극과 소스 영역은, 각각 p형 반도체 영역(게이트 전극)과 n형 반도체 영역(소스 영역)을 포함하는 pn 접합 다이오드 구조를 갖기 때문에, 게이트 전극과 소스 영역 사이의 전압이 3V 정도로 되면, 게이트 전극과 소스 영역 사이의 기생 다이오드가 온한다. 이 결과, 게이트 전극과 소스 영역의 사이에 대전류가 흐르는 경우가 있고, 이에 의해, 접합 FET가 과잉으로 발열해버려 파괴될 우려가 있다. 이러한 점에서, 접합 FET를 노멀리 오프형의 스위칭 소자로서 이용하기 위해서는, 게이트 전압을 2.5V 정도의 낮은 전압으로 제한하여, 기생 다이오드가 온하지 않는 상태, 또는 게이트 전극과 소스 영역 사이의 다이오드 전류가 충분히 작은 상태에서 이용하는 것이 바람직하다. 또한, Si을 재료로 하는 통상의 MOSFET에서는 0 내지 15V 또는 20V 정도의 게이트 전압을 인가한다. 이로 인해, 노멀리 오프형의 접합 FET를 이용하기 위해서는, 기존의 MOSFET의 게이트 구동 회로 외에, 2.5V 정도의 전압을 생성하는 강압 회로(DC/DC 컨버터)나, 레벨 변환 회로 등을 추가할 필요가 있다. 이 설계 변경, 즉 부품의 추가는, 시스템 전체의 비용을 상승시키게 되어버린다. 이러한 점에서, 장기 신뢰성이 우수하면서, 만들기 쉽다고 하는 특징을 갖는 접합 FET이지만, 구동하기 위한 게이트 전압이 일반적인 MOSFET와 크게 상이하기 때문에, 접합 FET를 새롭게 이용하는 경우에는, 구동 회로 등을 포함한 큰 설계 변경이 필요하며, 그로 인해, 시스템 전체의 비용이 상승한다고 하는 과제가 존재한다.
이 문제를 해결하는 방법으로서, 캐스코드 접속 방식이 있다. 이 캐스코드 접속 방식은, SiC를 재료로 한 노멀리 온형의 접합 FET와, Si을 재료로 한 저내압 MOSFET를 직렬 접속한 방식이다. 이와 같은 접속 방식을 채용하면, 게이트 구동 회로는 저내압 MOSFET를 구동하게 되므로, 게이트 구동 회로의 변경은 불필요하게 된다. 한편, 드레인과 소스 사이의 내압은 절연 내압이 높은 접합 FET의 특성에 의해 결정할 수 있다. 나아가서는, 캐스코드 접속한 경우이더라도, 접합 FET가 낮은 온 저항과, 저내압 MOSFET가 낮은 온 저항의 직렬 접속으로 되므로, 캐스코드 접속한 스위칭 소자의 온 저항도 비교적 작게 억제할 수 있다. 이와 같이 캐스코드 접속 방식은, 노멀리 오프형의 접합 FET의 문제점을 해결할 수 있을 가능성이 있다.
도 1은, 캐스코드 접속 방식을 채용한 스위칭 소자의 회로 구성을 나타내는 도면이다. 도 1에 도시한 바와 같이, 캐스코드 접속 방식을 채용한 스위칭 소자는, 소스 S와 드레인 D 간에 노멀리 온형의 접합 FETQ1과, 노멀리 오프형의 MOSFETQ2가 직렬 접속된 구성을 하고 있다. 구체적으로는, 드레인 D측에 접합 FETQ1이 배치되고, 소스 S측에 MOSFETQ2가 배치되어 있다. 즉, 접합 FETQ1의 소스 Sj는, MOSFETQ2의 드레인 Dm과 접속되어 있으며, MOSFETQ2의 소스 Sm이 스위칭 소자의 소스 S와 접속되어 있다. 또한, 접합 FETQ1의 게이트 전극 Gj는, 스위칭 소자의 소스 S와 접속되어 있으며, MOSFETQ2의 게이트 전극 Gm이 게이트 구동 회로(도시생략)와 접속되어 있다.
또한, 도 1에 도시한 바와 같이, MOSFETQ2와 역병렬로 프리휠 다이오드가 접속되어 있다. 이 프리휠 다이오드는, 역방향 전류를 환류시켜서 인덕턴스에 축적되는 에너지를 개방하는 기능을 갖고 있다. 즉, 도 1에 도시한 스위칭 소자가 인덕턴스를 포함하는 부하에 접속된 경우, 스위칭 소자를 오프하면, 부하에 포함되는 인덕턴스에 의해, MOSFETQ2의 전류가 흐르는 방향과 역방향의 역방향 전류가 발생한다. 이러한 점에서, MOSFETQ2와 역병렬로 프리휠 다이오드를 설치함으로써, 역방향 전류를 환류시켜서 인덕턴스에 축적되는 에너지를 개방하고 있다.
이와 같은 접속 방식이 캐스코드 접속 방식이며, 캐스코드 접속 방식이 채용된 스위칭 소자에 의하면, 우선, 게이트 구동 회로(도시생략)가 MOSFETQ2의 게이트 전극 Gm을 구동하게 되기 때문에, MOSFET 단체를 스위칭 소자로서 이용하는 경우로부터의 게이트 구동 회로의 변경이 불필요하게 되는 이점이 있다.
또한, 접합 FETQ1이, 실리콘(Si)보다도 밴드 갭이 큰 실리콘 카바이드(SiC)로 대표되는 물질을 재료로서 사용하고 있기 때문에, 접합 FETQ1의 절연 내압이 커진다. 이러한 점에서, 캐스코드 접속된 스위칭 소자의 내압은, 주로, 접합 FETQ1의 특성에 의해 결정된다. 따라서, 접합 FETQ1과 직렬 접속되어 있는 MOSFETQ2에 요구되는 절연 내압을, MOSFET 단체를 사용한 스위칭 소자보다도 낮게 할 수 있다. 즉, 스위칭 소자로서 절연 내압이 필요해지는 경우이더라도, MOSFETQ2로서 저내압(예를 들어, 수십 V 정도)의 MOSFET를 사용할 수 있다. 이로 인해, MOSFETQ2의 온 저항을 저감할 수 있다. 또한, 접합 FETQ1이 노멀리 온형의 접합 FET로 구성되기 때문에, 접합 FETQ1의 온 저항도 저감할 수 있다. 이 결과, 캐스코드 접합된 스위칭 소자에 의하면, 게이트 구동 회로의 설계 변경이 불필요해지는 이점을 가짐과 함께, 절연 내성의 확보와 온 저항의 저감의 양립을 도모할 수 있어, 이에 의해, 반도체 소자(스위칭 소자)의 전기적 특성의 향상을 도모할 수 있다.
또한, 도 1에 도시한 바와 같이, 캐스코드 접속된 접합 FETQ1은, 노멀리 온형의 접합 FETQ1이며, 접합 FETQ1의 게이트 전극 Gj가 스위칭 소자의 소스 S와 전기적으로 접속되어 있다. 이 결과, 접합 FETQ1의 게이트 전극 Gj와 소스 S 사이의 전압은, 스위칭 시(온 시)에도 순바이어스되지 않는다. 이러한 점에서, 캐스코드 접속에서는, 접합 FETQ1의 기생 다이오드에 의한 대전류가 흐르지 않기 때문에, 과잉 발열에 의한 스위칭 소자의 파괴를 억제할 수 있다. 즉, 노멀리 오프형의 접합 FET에서는, 스위칭 시(온 시)에, 소스 S에 대하여 게이트 전극 Gj에 플러스 전압을 인가한다. 이때, 접합 FETQ1의 소스 영역은 n형 반도체 영역으로 형성되고, 게이트 전극 Gj는 p형 반도체 영역으로 형성되어 있는 점에서, 소스 S에 대하여 게이트 전극 Gj에 플러스 전압을 인가한다는 것은, 소스 영역과 게이트 전극 Gj의 사이에 순방향 전압(순바이어스)이 인가되는 것을 의미한다. 이로 인해, 노멀리 오프형의 접합 FET에서는, 순방향 전압을 너무 크게 하면, 소스 영역과 게이트 전극 Gj를 포함하는 기생 다이오드가 온해버린다. 이 결과, 게이트 전극 Gj와 소스 영역의 사이에 대전류가 흐르는 경우가 있어, 접합 FET가 과잉으로 발열하여 파괴에 이를 가능성이 있다. 이에 반하여, 캐스코드 접속된 스위칭 소자에서는, 노멀리 온형의 접합 FETQ1을 사용하고 있으며, 게이트 전극 Gj가 스위칭 소자의 소스 S와 전기적으로 접속되어 있다. 이러한 점에서, 접합 FETQ1의 게이트 전극 Gj와 소스 S 사이의 전압은, 스위칭 시(온 시)에도 순바이어스되지 않는다. 따라서, 캐스코드 접속에서는, 접합 FETQ1의 기생 다이오드에 의한 대전류가 흐르지 않기 때문에, 과잉 발열에 의한 스위칭 소자의 파괴를 억제할 수 있다.
이와 같이 캐스코드 접속된 스위칭 소자는, 전술한 다양한 이점을 갖지만, 본 발명자가 검토한 결과, 이하에 설명하는 과제를 새롭게 알아내었다. 즉, 캐스코드 접속을 실현하기 위해서는, 접합 FETQ1을 형성한 반도체 칩과, 저내압인 MOSFETQ2를 형성한 반도체 칩을 본딩 와이어로 접속할 필요가 있다. 이로 인해, 예를 들어 저내압인 MOSFETQ2의 드레인 Dm과, 접합 FETQ1의 소스 Sj는, 본딩 와이어를 개재하여 접속된다. 이 경우, 접합 FETQ1의 소스 Sj에는, 본딩 와이어에 의한 기생 인덕턴스가 부가되어버린다. 이와 같은 기생 인덕턴스가 부가되면, 스위칭 시에 큰 서지 전압이 발생하고, 이에 의해, 저내압인 MOSFETQ2에 내압 이상의 전압이 인가되게 된다. 이 결과, 저내압인 MOSFETQ2가 애벌란시 모드에서 동작하여, 게이트 전극 Gm에서는 제어할 수 없는 대전류가 저내압인 MOSFETQ2로 흘러서 소자 파괴에 이를 우려가 있음을 본 발명자가 새롭게 알아낸 것이다. 이하에, 이 메커니즘에 대하여, 상세히 설명한다.
<과제가 발생하는 메커니즘>
도 2의 (a)는 캐스코드 접속한 접합 FET와 MOSFET를 스위칭 소자로서 이용한 인버터를 나타내는 회로도이다. 도 2의 (a)에 도시한 인버터는, 전원 VCC에 직렬 접속된 상부 아암과 하부 아암을 갖고 있다. 상부 아암은, 드레인 D1과 소스 S1의 사이에 접속된 스위칭 소자로 구성되어 있다. 상부 아암을 구성하는 스위칭 소자는, 캐스코드 접속된 접합 FETQ1a와 MOSFETQ2a로 구성되어 있다. 구체적으로는, 접합 FETQ1a의 드레인 Dj1이 스위칭 소자의 드레인 D1과 접속되고, 접합 FETQ1a의 소스 Sj1이 MOSFETQ2a의 드레인 Dm1과 접속되어 있다. 그리고, MOSFETQ2a의 소스 Sm1이 스위칭 소자의 소스 S1과 접속되어 있다. 또한, 접합 FETQ1a의 게이트 전극 Gj1은, 스위칭 소자의 소스 S1과 접속되고, MOSFETQ2a의 게이트 전극 Gm1과, 스위칭 소자의 소스 S1의 사이에는 게이트 구동 회로(G/D)가 접속되어 있다.
여기서, 접합 FETQ1a의 소스 Sj1과, MOSFETQ2a의 드레인 Dm1의 사이에는 본딩 와이어에 기초하는 기생 인덕턴스 Lse1이 존재하고, 접합 FETQ1a의 게이트 전극 Gj1과, 스위칭 소자의 소스 S1의 사이에는, 본딩 와이어에 기초하는 기생 인덕턴스 Lgi1이 존재한다. 또한, 도 2의 (a)에 있어서, 스위칭 소자의 소스 S1과, 스위칭 소자의 드레인 D1 사이의 전압을 전압 Vdsu라 정의하고, 스위칭 소자의 소스 S1과 MOSFETQ2a의 드레인 Dm1 사이의 전압을 전압 Vdsmu라 정의한다.
마찬가지로, 도 2의 (a)에 도시한 바와 같이, 하부 아암은, 드레인 D2와 소스 S2의 사이에 접속된 스위칭 소자로 구성되어 있다. 하부 아암을 구성하는 스위칭 소자는, 캐스코드 접속된 접합 FETQ1b와 MOSFETQ2b로 구성되어 있다. 구체적으로는, 접합 FETQ1b의 드레인 Dj2가 스위칭 소자의 드레인 D2와 접속되고, 접합 FETQ1b의 소스 Sj2가 MOSFETQ2b의 드레인 Dm2와 접속되어 있다. 그리고, MOSFETQ2b의 소스 Sm2가 스위칭 소자의 소스 S2와 접속되어 있다. 또한, 접합 FETQ1b의 게이트 전극 Gj2는, 스위칭 소자의 소스 S2와 접속되고, MOSFETQ2b의 게이트 전극 Gm2와, 스위칭 소자의 소스 S2의 사이에는 게이트 구동 회로(G/D)가 접속되어 있다. 또한, 스위칭 소자의 소스 S2와, 스위칭 소자의 드레인 D2의 사이에는 부하 인덕턴스 LL이 접속되어 있다.
여기서, 접합 FETQ1b의 소스 Sj2와, MOSFETQ2b의 드레인 Dm2의 사이에는 본딩 와이어에 기초하는 기생 인덕턴스 Lse2가 존재하고, 접합 FETQ1b의 게이트 전극 Gj2와, 스위칭 소자의 소스 S2의 사이에는, 본딩 와이어에 기초하는 기생 인덕턴스 Lgi2가 존재한다. 또한, 도 2의 (a)에 있어서, 스위칭 소자의 소스 S2와, 스위칭 소자의 드레인 D2 사이의 전압을 전압 Vak라 정의하고, 스위칭 소자의 소스 S2와 MOSFETQ2b의 드레인 Dm2 사이의 전압을 전압 Vdsmd라 정의한다.
캐스코드 접속된 스위칭 소자를 이용한 인버터는 상기와 같이 구성되어 있으며, 이하에, 이 인버터의 동작을 설명하면서, 과제가 발생하는 메커니즘에 대하여 설명한다. 우선, 상부 아암을 구성하는 스위칭 소자를 턴 온하는 경우에 대하여 설명한다. 즉, 상부 아암을 구성하는 스위칭 소자를 온하는 한편, 하부 아암을 구성하는 스위칭 소자를 오프함으로써, 부하(부하 인덕턴스를 포함함)에 전원 전압을 인가하는 경우에 대하여 설명한다.
도 2의 (b)는 상부 아암을 구성하는 스위칭 소자를 턴 온한 경우의 파형을 나타내고 있다. 구체적으로, 상부 아암을 구성하는 스위칭 소자를 턴 온하면, 상부 아암을 구성하는 접합 FETQ1a 및 MOSFETQ2a가 온하기 때문에, 접합 FETQ1a의 드레인 Dj1로부터, MOSFETQ2a의 드레인 Dm1 및 소스 Sm1을 경유하여, 부하 인덕턴스 LL을 통과하고, 전원 VCC로 되돌아간다고 하는 경로에서 환류 전류가 흐른다. 이때, 도 2의 (b)에 도시한 바와 같이, 전압 Vdsmu는, 소정 전압으로부터 0V 정도로 변화하는 한편, 전압 Vak는, 상부 아암의 스위칭 소자를 오프하고 있을 때의 0V로부터 전원 전압 정도의 전압까지 상승한다. 이 결과, 하부 아암의 MOSFETQ2b의 드레인 전압인 전압 Vdsmd는, 하부 아암의 접합 FETQ1b를 컷오프하는 전압까지 상승하고, 하부 아암의 접합 FETQ1b가 오프한 후에는 어떤 일정한 전압을 유지한다. 이 전압 Vdsmd의 변화는, 기생 인덕턴스를 무시할 수 있는 이상 상태의 변화이며, 도 2의 (b)가 파선으로 나타나 있다. 그런데, 기생 인덕턴스 Lse2나 기생 인덕턴스 Lgi2가 커지면, 도 2의 (b)의 실선으로 나타낸 바와 같이, 전압 Vdsmd는, 상부 아암의 스위칭 소자를 턴 온했을 때, 급격하게 크게 상승한다.
한편, 도 2의 (c)는 상부 아암을 구성하는 스위칭 소자를 턴 오프한 경우의 파형을 나타내고 있다. 구체적으로, 상부 아암을 구성하는 스위칭 소자를 턴 오프하면, 도 2의 (c)에 도시한 바와 같이, 전압 Vdsmd는, 소정 전압으로부터 0V 정도로 변화하는 한편, 전압 Vdsu는, 상부 아암의 스위칭 소자를 온하고 있을 때의 0V로부터 전원 전압 정도의 전압까지 상승한다. 이 결과, 상부 아암의 MOSFETQ2a의 드레인 전압인 전압 Vdsmu는, 상부 아암의 접합 FETQ1a를 컷오프하는 전압까지 상승하고, 상부 아암의 접합 FETQ1a가 오프한 후에는 어떤 일정한 전압을 유지한다. 이 전압 Vdsmu의 변화는, 기생 인덕턴스를 무시할 수 있는 이상 상태의 변화이며, 도 2의 (c)가 파선으로 나타나 있다. 그런데, 기생 인덕턴스 Lse1이나 기생 인덕턴스 Lgi1이 커지면, 도 2의 (c)의 실선으로 나타낸 바와 같이, 전압 Vdsmu는, 상부 아암의 스위칭 소자를 턴 오프했을 때, 급격하게 크게 상승한다.
이와 같이, 상부 아암의 스위칭 소자를 턴 온하는 경우에는, 턴 오프하는 하부 아암의 MOSFETQ2b의 드레인 전압인 전압 Vdsmd가 급격하게 상승하는 현상이 발생하고, 상부 아암의 스위칭 소자를 턴 오프하는 경우에는, 턴 오프하는 상부 아암의 MOSFETQ2a의 드레인 전압인 전압 Vdsmu가 급격하게 상승하는 현상이 발생하는 것을 알 수 있다. 이들 현상이 발생하는 메커니즘은 마찬가지이기 때문에, 이하에서는, 상부 아암의 스위칭 소자를 턴 온하는 경우에 착안하여, 턴 오프하는 하부 아암의 MOSFETQ2b의 드레인 전압인 전압 Vdsmd가 급격하게 상승하는 현상이 발생하는 메커니즘에 대하여 설명한다. 이 현상이 발생하는 메커니즘으로서는, 다음에 설명하는 3개의 메커니즘이 고려된다.
제1 메커니즘은, 하부 아암을 구성하는 접합 FETQ1b의 소스 Sj2와, 하부 아암을 구성하는 MOSFETQ2b의 드레인 Dm2의 사이에 존재하는 기생 인덕턴스 Lse2에 기인하고 있다. 구체적으로, 상부 아암의 스위칭 소자를 턴 온할 때, 하부 아암의 MOSFETQ2b는 오프된다. 이때, 전압 Vak는 0V 정도에서 증가하기 시작하고, 이 전압 Vak의 증가에 수반하여, 하부 아암의 MOSFETQ2b의 드레인 전압인 전압 Vdsmd도 증가하기 시작한다. 그러나, 전압 Vdsmd가 증가하는 초기 단계에 있어서는, 전압 Vdsmd가, 접합 FETQ1b의 게이트 전극 Gj2에 인가되어 있는 게이트 전압보다도 소정값 이상 크게 되어 있지 않기 때문에, 접합 FETQ1b는 컷오프되지 않고, 접합 FETQ1b의 드레인 Dj2로부터 소스 Sj2를 향해 전류가 흐른다. 이 결과, MOSFETQ2b의 드레인 Dm2에 전류가 유입되어, 전하가 축적된다. 이러한 점에서, MOSFETQ2b의 드레인 전압인 전압 Vdsmd가 상승한다. 그리고, 이 전압 Vdsmd가 계속해서 상승해서, 접합 FETQ1b의 게이트 전압보다도 소정값 이상 커지면, 접합 FETQ1b가 컷오프되고, 그 이상 전류가 흐르지 않게 된다. 즉, 전압 Vdsmd가 증가하는 초기 단계에 있어서는, 접합 FETQ1b의 드레인 Dj2와 소스 Sj2의 사이에 전류가 흘러서, MOSFETQ2b의 드레인 Dm2에 전하가 축적되기 때문에, 전압 Vdsmd가 증가한다. 그 후, 전압 Vdsmd가 증가함에 따라서, 전압 Vdsmd가, 접합 FETQ1b의 게이트 전압보다도 소정값 이상의 크기가 되는 상태에 근접하기 때문에, 접합 FETQ1b의 드레인 Dj2와 소스 Sj2에 흐르는 전류가 점차적으로 감소해간다. 그리고, 최종적으로, 전압 Vdsmd가, 접합 FETQ1b의 게이트 전압보다도 소정값 이상 커짐으로써, 접합 FETQ1b가 컷오프된다. 접합 FETQ1b가 컷오프된 후에는 MOSFETQ2b의 드레인 Dm2에 유입되는 전하가 없어지기 때문에, 전압 Vdsmd는, 거의 일정해진다.
이와 같이, 상부 아암의 스위칭 소자를 턴 온할 때, 하부 아암의 MOSFETQ2b는 오프되지만, 이 단계에서, 하부 아암의 접합 FETQ1b는 즉시 컷오프되지 않고, 접합 FETQ1b의 드레인 Dj2로부터 소스 Sj2로 전류가 흐른다. 그리고, 접합 FETQ1b의 소스 Sj2에 유입된 전류는, 기생 인덕턴스 Lse2를 개재하여, MOSFETQ2b의 드레인 Dm2에 유입된다. 이때, 착안해야 할 점은, 하부 아암의 접합 FETQ1b의 드레인 Dj2로부터 소스 Sj2로 흐르는 전류가 감소한다는 점이다. 이것은, 기생 인덕턴스 Lse2에 흐르는 전류도 시간과 함께 감소하는 것을 의미하고 있다. 이 결과, 기생 인덕턴스 Lse2에 있어서는, 전류의 감소를 상쇄하는 기전력이 발생한다. 즉, 기생 인덕턴스 Lse2는, 접합 FETQ1b의 드레인 Dj2로부터 소스 Sj2로 흐르는 전류를 증가시키도록 기능한다. 이로 인해, 기생 인덕턴스 Lse2가 커지면, 과도적으로, 접합 FETQ1b의 드레인 Dj2로부터 소스 Sj2를 향해 큰 전류가 흐른다. 이 결과, MOSFETQ2b의 드레인 Dm2에 유입하는 전하가 급격하게 증가하고, 이에 의해, 전압 Vdsmd가 급격하게 증가하는 것이다. 이것이 제1 메커니즘이다.
이어서, 제2 메커니즘은, 하부 아암을 구성하는 접합 FETQ1b의 게이트 전극 Gj2와, 하부 아암의 소스 S2의 사이에 존재하는 기생 인덕턴스 Lgi2에 기인하고 있다. 구체적으로, 상부 아암의 스위칭 소자를 턴 온할 때, 하부 아암의 MOSFETQ2b는 오프된다. 이때, 전압 Vak는 0V 정도에서 증가하기 시작하지만, 예를 들어 도 2의 (b)에 도시한 바와 같이, 상부 아암의 스위칭 소자를 턴 온한 초기 단계에 있어서, 전압 Vak는 전원 전압을 초과하는 범위까지 진동한다. 이것은, 인버터에 접속되어 있는 부하에 포함되는 부하 인덕턴스 LL에 기인하는 역 기전력에 기초하는 것이다. 따라서, 전압 Vak는, 상부 아암을 턴 온 할 때의 초기 단계에서 변동하게 된다. 여기서, 접합 FETQ1b에 착안하면, 접합 FETQ1b의 드레인 Dj2와 게이트 전극 Gj2의 사이에 기생 용량이 형성되어 있으며, 전압 Vak가 변동하면, 이 기생 용량에 인가되는 전압도 변동한다. 그리고, 이 기생 용량의 정전 용량값은 비교적 큰 값으로 되기 때문에, 기생 용량에 인가되는 전압 변동에 수반하여 발생하는 충방전 전류도 커진다. 이 충방전 전류는, 접합 FETQ1b의 게이트 전극 Gj2와 하부 아암의 소스 S2의 사이를 흐른다. 이때, 충방전 전류는, 시간적으로 변화하는 전류이다. 이로 인해, 예를 들어 접합 FETQ1b의 게이트 전극 Gj2와 하부 아암의 소스 S2의 사이에 기생 인덕턴스 Lgi2가 존재하면, 시간적으로 변화하는 충방전 전류가 기생 인덕턴스 Lgi2를 흐르기 때문에, 기생 인덕턴스 Lgi2의 크기와 충방전 전류의 시간 미분의 곱에 비례한 저항 성분이, 접합 FETQ1b의 게이트 전극 Gj2와 하부 아암의 소스 S2의 사이에 발생한다. 이 결과, 접합 FETQ1b의 게이트 전극 Gj2와 하부 아암의 소스 S2가 동일 전위로 되지 않아, 접합 FETQ1b의 게이트 전극 Gj2가 하부 아암의 소스 S2에 대하여 플러스 전압 방향으로 상승하는 모드가 발생한다. 이 경우, 접합 FETQ1b의 게이트 전극 Gj2가 플러스 전압으로 되기 때문에, 접합 FETQ1b의 게이트 전극 Gj2로부터 연장하는 공핍층이 억제되어, 채널 영역의 폭이 커진다. 이로 인해, 과도적으로, 접합 FETQ1b의 드레인 Dj2로부터 소스 Sj2를 향해 흐르는 전류가 커진다. 이 결과, MOSFETQ2b의 드레인 Dm2에 유입되는 전하가 급격하게 증가하고, 이에 의해, 전압 Vdsmd가 급격하게 증가하는 것이다. 이것이 제2 메커니즘이다. 또한, 제2 메커니즘에 의하면, 접합 FETQ1b의 게이트 전극 Gj2에 플러스 전압이 인가되는 점에서, 접합 FETQ1b를 컷오프하기 위해서는, 게이트 전극 Gj2에 0V가 인가되어 있는 경우보다도 큰 전압이 접합 FETQ1b의 소스 Sj2에 인가되지 않으면 안 된다. 이러한 관점에서도, 접합 FETQ1b가 컷오프될 때까지 상승하는 전압 Vdsmd가 커진다.
또한, 제3 메커니즘은, 하부 아암을 구성하는 접합 FETQ1b의 게이트 전극 Gj2와, 하부 아암의 소스 S2의 사이에 존재하는 기생 저항에 기인하고 있다. 제2 메커니즘에서 설명한 바와 같이, 접합 FETQ1b의 게이트 전극 Gj2와 하부 아암의 소스 S2의 사이를 충방전 전류가 흐른다. 이러한 점에서, 접합 FETQ1b의 게이트 전극 Gj2와, 하부 아암의 소스 S2의 사이에 기생 저항이 존재하면, 이 기생 저항에 충방전 전류가 흘러서, 전압 강하가 발생한다. 이 결과, 접합 FETQ1b의 게이트 전극 Gj2와 하부 아암의 소스 S2가 동일 전위로 되지 않아, 접합 FETQ1b의 게이트 전극 Gj2가 하부 아암의 소스 S2에 대하여 플러스 전압 방향으로 상승하는 모드가 발생한다. 이에 의해, 제3 메커니즘에서도, 제2 메커니즘과 마찬가지로, 접합 FETQ1b의 게이트 전극 Gj2가 플러스 전압으로 되기 때문에, 접합 FETQ1b의 게이트 전극 Gj2로부터 연장하는 공핍층이 억제되어, 채널 영역의 폭이 커진다. 따라서, 과도적으로, 접합 FETQ1b의 드레인 Dj2로부터 소스 Sj2를 향해 흐르는 전류가 커진다. 이 결과, MOSFETQ2b의 드레인 Dm2에 유입되는 전하가 급격하게 증가하고, 이에 의해, 전압 Vdsmd가 급격하게 증가하는 것이다.
이상과 같이, 기생 인덕턴스 Lse2, 기생 인덕턴스 Lgi2 및 기생 저항에 관한 제1 메커니즘으로부터 제3 메커니즘에 의해, 전압 Vdsmd가 급격하게 증가하는 것을 알 수 있다. 이와 같이, 기생 인덕턴스 Lse2, 기생 인덕턴스 Lgi2 및 기생 저항이 커지면, 하부 아암의 MOSFETQ2b의 드레인 전압인 전압 Vdsmd가, MOSFETQ2b의 내압 이상의 전압까지 상승하고, 이에 의해, 하부 아암의 MOSFETQ2b가 애벌란시 동작하여, 최종적으로, 하부 아암의 MOSFETQ2b가 파괴될 우려가 있는 것이다.
구체적으로는, MOSFETQ2b에 내압 이상의 전압이 인가되면, MOSFETQ2b의 내부에 전계 집중하는 영역이 국소적으로 발생하고, 이 영역에서 임펙트 이온화에 의한 정공 전자쌍이 대량으로 발생한다. 이 대량으로 발생한 정공 전자쌍에 의해, 소스 영역(n형 반도체 영역), 채널 형성 영역(p형 반도체 영역) 및 드리프트 영역(n형 반도체 영역)에 의해 형성되는 기생 npn 바이폴라 트랜지스터가 온한다. 기생 npn 바이폴라 트랜지스터가 온한 셀(MOSFETQ2b)에서는, MOSFETQ2b의 게이트 전극 Gm2에서는 제어할 수 없는 대전류가 흘러 발열한다. 이때, 발열에 의한 온도 상승에 의해 반도체 영역의 전기 저항이 작아지기 때문에, 더 큰 전류가 흐른다고 하는 정귀환이 일어난다. 이 결과, 대전류가 국소적으로 흘러서, MOSFETQ2b의 파괴가 일어난다. 이 현상이 애벌란시 파괴이다. 이와 같은 애벌란시 파괴가 발생하면, 반도체 장치의 신뢰성 저하를 초래하게 된다.
따라서, 본 실시 형태 1에서는, 애벌란시 파괴의 원인이 되는 MOSFET으로의 절연 내압 이상의 전압 인가를 억제하기 위해서, 기생 인덕턴스 및 기생 저항을 저감하는 고안을 실시하고 있다. 이하에, 이 고안을 실시한 본 실시 형태 1에 있어서의 기술적 사상에 대하여 설명한다. 본 실시 형태 1에서는, 반도체 장치의 실장 구성에 고안을 실시한 점에 특징이 있으며, 이 특징점을 포함하는 반도체 장치의 실장 구성에 대하여 설명한다.
<본 실시 형태 1에 있어서의 반도체 장치의 실장 구성>
도 3은, 본 실시 형태 1에 있어서의 패키지(반도체 장치) PKG1의 실장 구성을 나타내는 도면이다. 도 3에 도시한 바와 같이, 본 실시 형태 1에 있어서의 패키지 PKG1은, 서로 전기적으로 절연된 2개의 칩 탑재부 PLT1과 칩 탑재부 PLT2를 갖고 있다. 도 3에 있어서, 우측에 배치되어 있는 금속 플레이트가 칩 탑재부 PLT1을 구성하고, 좌측에 배치되어 있는 금속 플레이트가 칩 탑재부 PLT2를 구성하고 있다. 칩 탑재부 PLT1은, 드레인 리드 DL과 연결되도록 일체적으로 형성되어 있으며, 칩 탑재부 PLT1과 드레인 리드 DL은 전기적으로 접속되어 있다. 그리고, 이 드레인 리드 DL을 이격하여 사이에 끼워지도록, 소스 리드 SL과 게이트 리드 GL이 배치되어 있다. 구체적으로는, 도 3에 도시한 바와 같이, 드레인 리드 DL의 우측에 소스 리드 SL이 배치되고, 드레인 리드 DL의 좌측에 게이트 리드 GL이 배치되어 있다. 이들 드레인 리드 DL, 소스 리드 SL, 및 게이트 리드 GL은, 서로 전기적으로 절연되어 있다. 그리고, 소스 리드 SL의 선단부에는, 광폭 영역을 포함하는 소스 리드 포스트부 SPST가 형성되고, 게이트 리드 GL의 선단부에는, 광폭 영역을 포함하는 게이트 리드 포스트부 GPST가 형성되어 있다.
다음으로, 칩 탑재부 PLT1 위에는, 예를 들어 은 페이스트나 땜납을 포함하는 도전성 접착재를 개재하여, 반도체 칩 CHP1이 탑재되어 있다. 이 반도체 칩 CHP1에는, 예를 들어 SiC를 재료로 한 접합 FET가 형성되어 있다. 그리고, 반도체 칩 CHP1의 이면이 드레인 전극으로 되어 있으며, 반도체 칩 CHP1의 표면(주면)에 소스 패드 SPj와 게이트 패드 GPj가 형성되어 있다. 즉, 반도체 칩 CHP1에는, 캐스코드 접속 방식을 한 스위칭 소자의 일부를 구성하는 접합 FET가 형성되어 있으며, 이 접합 FET의 드레인과 전기적으로 접속되는 드레인 전극이 반도체 칩 CHP1의 이면에 형성되고, 접합 FET의 소스와 전기적으로 접속되는 소스 패드 SPj, 및 접합 FET의 게이트 전극과 전기적으로 접속되는 게이트 패드 GPj가 반도체 칩 CHP1의 표면에 형성되어 있다.
이어서, 칩 탑재부 PLT2 위에는, 예를 들어 은 페이스트나 땜납을 포함하는 도전성 접착재를 개재하여, 반도체 칩 CHP2가 탑재되어 있다. 이 반도체 칩 CHP2에는, 예를 들어 Si을 재료로 한 MOSFET가 형성되어 있다. 이때, 반도체 칩 CHP2의 이면이 드레인 전극으로 되어 있으며, 반도체 칩 CHP2의 표면(주면)에 소스 패드 SPm과 게이트 패드 GPm이 형성되어 있다. 즉, 반도체 칩 CHP2에는, 캐스코드 접속 방식을 한 스위칭 소자의 일부를 구성하는 MOSFET가 형성되어 있으며, 이 MOSFET의 드레인과 전기적으로 접속되는 드레인 전극이 반도체 칩 CHP2의 이면에 형성되고, MOSFET의 소스와 전기적으로 접속되는 소스 패드 SPm, 및 MOSFET의 게이트 전극과 전기적으로 접속되는 게이트 패드 GPm이 반도체 칩 CHP2의 표면에 형성되어 있다.
그리고, 칩 탑재부 PLT1 위에 탑재된 반도체 칩 CHP1과, 칩 탑재부 PLT2 위에 탑재된 반도체 칩 CHP2와, 본딩 와이어로 접속함으로써, 캐스코드 접속된 스위칭 소자를 구성할 수 있다. 구체적으로는, 도 3에 도시한 바와 같이, 반도체 칩 CHP1의 표면에 형성되어 있는 게이트 패드 GPj와, 소스 리드 SL의 선단부에 형성되어 있는 소스 리드 포스트부 SPST가 와이어 Wgj로 전기적으로 접속되어 있다. 또한, 반도체 칩 CHP1의 표면에 형성되어 있는 소스 패드 SPj와, 칩 탑재부 PLT2가 와이어 Wds로 전기적으로 접속되어 있다. 또한, 반도체 칩 CHP2의 표면에 형성되어 있는 소스 패드 SPm과, 소스 리드 SL의 선단부에 형성되어 있는 소스 리드 포스트부 SPST가 와이어 Wsm로 전기적으로 접속되어 있다. 또한, 반도체 칩 CHP2의 표면에 형성되어 있는 게이트 패드 GPm과, 게이트 리드 GL의 선단부에 형성되어 있는 게이트 리드 포스트부 GPST가 와이어 Wgm으로 전기적으로 접속되어 있다. 여기서, 소스 리드 포스트부 SPST의 와이어 Wgj 및 와이어 Wsm이 접속되어 있는 영역과, 게이트 리드 포스트부 GPST의 와이어 Wgm이 접속되어 있는 영역은, 칩 탑재부 PLT1의 상면이나 칩 탑재부 PLT2의 상면보다도 높은 위치에 위치하도록 구성되어 있다.
또한, 반도체 칩 CHP1은, 도전성 접착재를 개재하여 칩 탑재부 PLT1 위에 탑재되어 있는 점에서, 반도체 칩 CHP1의 이면에 형성되어 있는 드레인 전극은, 칩 탑재부 PLT1과 전기적으로 접속되어 있다. 또한, 반도체 칩 CHP2는, 도전성 접착재를 개재하여 칩 탑재부 PLT2 위에 탑재되어 있는 점에서, 반도체 칩 CHP2의 이면에 형성되어 있는 드레인 전극은, 칩 탑재부 PLT2와 전기적으로 접속되어 있게 된다.
이와 같이 구성되어 있는 패키지 PKG1에 있어서는, 반도체 칩 CHP1, 반도체 칩 CHP2, 칩 탑재부 PLT1의 일부, 칩 탑재부 PLT2의 일부, 드레인 리드 DL의 일부, 소스 리드 SL의 일부, 게이트 리드 GL의 일부, 및 와이어 Wgj, Wds, Wgm, Wsm이, 적어도, 밀봉체로 밀봉되어 있다. 따라서, 칩 탑재부 PLT1과 칩 탑재부 PLT2의 사이에는, 밀봉체의 일부가 배치되어 있게 되어, 이에 의해, 칩 탑재부 PLT1과 칩 탑재부 PLT2가 밀봉체에 의해 전기적으로 절연되게 된다. 또한, 칩 탑재부 PLT1의 하면, 및 칩 탑재부 PLT2의 하면은, 밀봉체로 노출되도록 구성되어 있어도 된다. 이 경우, 반도체 칩 CHP1이나 반도체 칩 CHP2에서 발생한 열을, 칩 탑재부 PLT1의 하면이나 칩 탑재부 PLT2의 하면으로부터 효율적으로 방산시킬 수 있다.
이 밀봉체는, 예를 들어 직육면체 형상을 이루고 있으며, 제1 측면과, 이 제1 측면과 대향하는 제2 측면을 갖고 있다. 이 경우, 예를 들어 밀봉체의 제1 측면으로부터, 드레인 리드 DL의 일부, 소스 리드 SL의 일부, 게이트 리드 GL의 일부가 돌출되어 있다. 이들 돌출된 드레인 리드 DL의 일부, 소스 리드 SL의 일부, 게이트 리드 GL의 일부가 외부 접속 단자로서 기능하게 된다.
여기서, 캐스코드 접속된 스위칭 소자에서는, 반도체 칩 CHP1과 반도체 칩 CHP2의 2가지 반도체 칩을 탑재하기 위해서, 패키지 내에 1개의 칩 탑재부밖에 갖지 않는 기존의 범용 패키지를 그대로 유용할 수는 없다. 예를 들어, 수 A 이상의 큰 정격 전류에서의 사용도 고려하여, 반도체 칩 CHP1에 형성되어 있는 접합 FET나, 반도체 칩 CHP2에 형성되어 있는 MOSFET는, 소위 반도체 칩의 이면에 드레인 전극을 갖는 종형 구조가 채용되어 있다. 이 경우, 캐스코드 접속 방식의 스위칭 소자에서는, 반도체 칩 CHP1의 이면에 형성되어 있는 드레인 전극과, 반도체 칩 CHP2의 이면에 형성되어 있는 드레인 전극을 전기적으로 접속할 수는 없다. 이러한 점에서, 패키지 내에 1개의 칩 탑재부밖에 갖지 않는 기존의 범용 패키지에 있어서는, 이 1개의 칩 탑재부에, 반도체 칩 CHP1과 반도체 칩 CHP2를 배치하면, 반도체 칩 CHP1의 이면에 형성되어 있는 드레인 전극과, 반도체 칩 CHP2의 이면에 형성되어 있는 드레인 전극이 전기적으로 접속되어버려 캐스코드 접속 방식을 실현할 수 없게 된다.
따라서, 본 실시 형태 1에서는, 도 3에 도시한 바와 같이, 외형 형상이 범용 패키지와 동등한 것을 전제로 하여, 밀봉체의 내부에, 서로 전기적으로 절연된 2개의 칩 탑재부 PLT1 및 칩 탑재부 PLT2를 설치하도록 패키지 PKG1을 구성하고 있다. 그리고, 칩 탑재부 PLT1 위에 반도체 칩 CHP1을 탑재함과 함께, 칩 탑재부 PLT2 위에 반도체 칩 CHP2를 탑재하도록, 패키지 PKG1을 구성하고 있다. 즉, 전기적으로 절연된 2개의 칩 탑재부 PLT1 및 칩 탑재부 PLT2를 패키지 PKG1 내에 설치하고, 반도체 칩 CHP1과 반도체 칩 CHP2를 평면적으로 배치하고, 평면적으로 배치된 반도체 칩 CHP1과 반도체 칩 CHP2를 와이어로 접속함으로써, 캐스코드 접속을 실현하고 있다.
이로 인해, 본 실시 형태 1에 있어서의 패키지 PKG1에 의하면, 예를 들어 전원 회로 등에 이용되고 있는 스위칭 소자를 실장하고 있는 기존의 범용 패키지를, 외형 치수가 동등한 본 실시 형태 1에 있어서의 패키지 PKG1로 교체할 수 있다. 특히, 본 실시 형태 1에 있어서의 패키지 PKG1에 의하면, 드레인 리드 DL, 소스 리드 SL, 및 게이트 리드 GL의 배치가 범용 패키지와 마찬가지이기 때문에, 범용 패키지를 본 실시 형태 1에 있어서의 패키지 PKG1로 교체하는 것이 가능하며, 그 밖의 구동 회로나 프린트 기판의 배선 등을 설계 변경할 필요가 없다. 따라서, 본 실시 형태 1에 의하면, 범용 패키지를 이용한 스위칭 소자로부터, 본 실시 형태 1의 패키지 PKG1을 이용한 고성능의 캐스코드 접속 방식의 스위칭 소자로 변경하는 것이 용이하며, 고성능 전원 시스템을 대폭적인 설계 변경하지 않고 제공할 수 있다고 하는 이점을 갖는다.
이하에, 본 실시 형태 1에 있어서의 패키지 PKG1의 특징점에 대하여 설명한다. 우선, 본 실시 형태 1에 있어서의 제1 특징점은, 도 3에 도시한 바와 같이, 접합 FET를 형성한 반도체 칩 CHP1의 표면에 설치되어 있는 게이트 패드 GPj와, 소스 리드 SL을 가능한 한 근접하게 배치하는 점에 있다. 구체적으로, 본 실시 형태 1에서는, 반도체 칩 CHP1을 탑재하는 칩 탑재부 PLT1을 드레인 리드 DL에 대하여 소스 리드 SL이 배치되어 있는 측과 동일한 측에 배치하고 있다. 이에 의해, 칩 탑재부 PLT1을 소스 리드 SL에 근접할 수 있다. 이것은, 칩 탑재부 PLT1 위에 탑재되는 반도체 칩 CHP1을 소스 리드 SL에 근접하게 배치할 수 있음을 의미하고 있다. 그리고, 본 실시 형태 1에서는, 칩 탑재부 PLT1 위에 탑재되는 반도체 칩 CHP1을 칩 탑재부 PLT1의 중앙부에 배치하는 것이 아니라, 칩 탑재부 PLT1의 소스 리드 SL에 가장 가까운 변에 근접하도록 반도체 칩 CHP1을 배치하고 있다. 이에 의해, 반도체 칩 CHP1을 소스 리드 SL에 가장 근접하게 배치할 수 있다. 또한, 본 실시 형태 1에서는, 반도체 칩 CHP1을 가능한 한, 소스 리드 SL에 근접하게 배치함과 함께, 반도체 칩 CHP1의 표면에 형성되어 있는 게이트 패드 GPj가 소스 리드 SL에 근접하도록 배치되어 있다. 이와 같이 본 실시 형태 1에서는, 우선, 접합 FET가 형성되어 있는 반도체 칩 CHP1이 탑재되는 칩 탑재부 PLT1을, 소스 리드 SL에 가까운 위치에 배치하고, 또한, 칩 탑재부 PLT1 내의 내부 영역 중, 소스 리드 SL에 가까운 영역에 반도체 칩 CHP1을 탑재하고 있다. 또한, 본 실시 형태 1에서는, 반도체 칩 CHP1의 표면에 형성되어 있는 게이트 패드 GPj가 소스 리드 SL에 근접하도록, 게이트 패드 GPj를 배치하고 있다. 이에 의해, 반도체 칩 CHP1의 표면에 형성되어 있는 게이트 패드 GPj와, 소스 리드 SL이 근접하게 된다. 다시 말하면, 본 실시 형태 1에 있어서는, 반도체 칩 CHP1의 표면에 형성되어 있는 게이트 패드 GPj가, 그 밖의 리드(드레인 리드 DL이나 게이트 리드 GL)보다도 소스 리드 SL에 근접하도록 배치되어 있게 된다. 이 결과, 본 실시 형태 1에 의하면, 게이트 패드 GPj와 소스 리드 SL 사이의 거리를 짧게 할 수 있기 때문에, 게이트 패드 GPj와 소스 리드 SL을 접속하는 와이어 Wgj의 길이를 짧게 할 수 있다. 특히, 본 실시 형태 1에서는, 소스 리드 SL 중, 게이트 패드 GPj에 가까운 선단부에 존재하는 폭이 넓은 소스 리드 포스트부 SPST에서 와이어 Wgj를 접속하는 구성을 취하고 있으므로, 나아가 와이어 Wgj의 길이를 짧게 할 수 있다. 와이어 Wgj의 길이를 짧게 할 수 있다는 것은, 와이어 Wgj에 존재하는 기생 인덕턴스(도 2의 Lgi1이나 Lgi2)를 저감할 수 있음을 의미한다. 즉, 본 실시 형태 1에 의하면, 와이어 Wgj에 존재하는 기생 인덕턴스를 충분히 저감할 수 있다. 이러한 점에서, 전술한 제2 메커니즘에 의한 MOSFET로의 절연 내압 이상의 전압 인가를 억제할 수 있고, 이에 의해, 캐스코드 접속된 MOSFET의 애벌란시 파괴를 효과적으로 억제할 수 있다. 이 결과, 본 실시 형태 1에 의하면, 반도체 장치의 신뢰성 향상을 도모할 수 있다.
이어서, 본 실시 형태 1에 있어서의 제2 특징점에 대하여 설명한다. 본 실시 형태 1에 있어서의 제2 특징점은, 도 3에 도시한 바와 같이, MOSFET를 형성한 반도체 칩 CHP2의 표면에 설치되어 있는 게이트 패드 GPm과, 게이트 리드 GL을 가능한 한 근접하도록 배치하는 점에 있다. 구체적으로, 본 실시 형태 1에서는, 반도체 칩 CHP2를 탑재하는 칩 탑재부 PLT2를 드레인 리드 DL에 대하여 게이트 리드 GL이 배치되어 있는 측과 동일한 측에 배치하고 있다. 이에 의해, 칩 탑재부 PLT2를 게이트 리드 GL에 근접할 수 있다. 이것은, 칩 탑재부 PLT2 위에 탑재되는 반도체 칩 CHP2를 게이트 리드 GL에 근접하도록 배치할 수 있는 것을 의미하고 있다. 그리고, 본 실시 형태 1에서는, 칩 탑재부 PLT2 위에 탑재되는 반도체 칩 CHP2를 칩 탑재부 PLT2의 중앙부에 배치하는 것이 아니라, 칩 탑재부 PLT2의 게이트 리드 GL에 가장 가까운 변에 근접하도록 반도체 칩 CHP2를 배치하고 있다. 이에 의해, 반도체 칩 CHP2를 게이트 리드 GL에 가장 근접하도록 배치할 수 있다. 또한, 본 실시 형태 1에서는, 반도체 칩 CHP2를 가능한 한, 게이트 리드 GL에 근접하게 배치 함과 함께, 반도체 칩 CHP2의 표면에 형성되어 있는 게이트 패드 GPm이 게이트 리드 GL에 근접하게 배치되어 있다. 이와 같이 본 실시 형태 1에서는, 우선, MOSFET가 형성되어 있는 반도체 칩 CHP2가 탑재되는 칩 탑재부 PLT2를, 게이트 리드 GL에 가까운 위치에 배치하고, 또한, 칩 탑재부 PLT2 내의 내부 영역 중, 게이트 리드 GL에 가까운 영역에 반도체 칩 CHP2를 탑재하고 있다. 또한, 본 실시 형태 1에서는, 반도체 칩 CHP2의 표면에 형성되어 있는 게이트 패드 GPm이 게이트 리드 GL에 근접하도록, 게이트 패드 GPm을 배치하고 있다. 이에 의해, 반도체 칩 CHP2의 표면에 형성되어 있는 게이트 패드 GPm과, 게이트 리드 GL이 근접하게 된다. 다시 말하면, 본 실시 형태 1에 있어서는, 반도체 칩 CHP2의 표면에 형성되어 있는 게이트 패드 GPm이, 그 밖의 리드(드레인 리드 DL이나 소스 리드 SL)보다도 게이트 리드 GL에 근접하도록 배치되어 있게 된다. 이 결과, 본 실시 형태 1에 의하면, 게이트 패드 GPm과 게이트 리드 GL 사이의 거리를 짧게 할 수 있기 때문에, 게이트 패드 GPm과 게이트 리드 GL을 접속하는 와이어 Wgm의 길이를 짧게 할 수 있다. 특히, 본 실시 형태 1에서는, 게이트 리드 GL 중, 게이트 패드 GPm에 가까운 선단부에 존재하는 폭이 넓은 게이트 리드 포스트부 GPST에서 와이어 Wgm을 접속하는 구성을 취하고 있으므로, 나아가 와이어 Wgm의 길이를 짧게 할 수 있다. 이에 의해, 본 실시 형태 1에 의하면, 와이어 Wgm의 기생 인덕턴스를 저감할 수 있다. 이 와이어 Wgm의 기생 인덕턴스를 저감할 수 있는 것은, 캐스코드 접속된 스위칭 소자의 전기적 특성의 향상에 기여하지만, MOSFET로의 절연 내압 이상의 전압 인가를 억제하는 것과는 직접 관련되어 있지 않다. 본 실시 형태 1에 있어서의 제2 특징점의 구성에 의하면, 직접적이 아니라 간접적으로, MOSFET로의 절연 내압 이상의 전압 인가를 억제할 수 있는 것이다.
이하에, 이 점에 대하여 설명한다. 도 3에 도시한 바와 같이, 본 실시 형태 1에 있어서의 제2 특징점은, MOSFET가 형성된 반도체 칩 CHP2를 가능한 한, 게이트 리드 GL에 근접하게 배치하는 점에 있다. 이것은, 도 3에 도시한 바와 같이, 칩 탑재부 PLT2의 전방측으로 치우쳐서 반도체 칩 CHP2가 배치되는 것을 의미하고, 다시 말하면, 칩 탑재부 PLT2의 안쪽에, 반도체 칩 CHP2가 탑재되어 있지 않은 큰 스페이스가 생길 수 있음을 의미한다. 이와 같이, 본 실시 형태 1에서는, 칩 탑재부 PLT2에, 반도체 칩 CHP2가 탑재되어 있지 않은 큰 스페이스를 확보할 수 있는 점에 간접적인 특징이 있다. 구체적으로는, 이 특징에 의해, 도 3에 도시한 바와 같이, 칩 탑재부 PLT1 위에 탑재된 반도체 칩 CHP1의 표면에 형성되어 있는 소스 패드 SPj와, 칩 탑재부 PLT2를 전기적으로 접속하는 와이어 접속 영역을 충분히 확보할 수 있는 것이다. 이 결과, 도 3에 도시한 바와 같이, 소스 패드 SPj와 칩 탑재부 PLT2를 복수 개의 와이어 Wds로 접속 가능하게 된다. 여기서, 칩 탑재부 PLT2는, 탑재되어 있는 반도체 칩 CHP2의 이면에 형성되어 있는 드레인 전극과 전기적으로 접속되어 있는 점에서, 본 실시 형태 1에 의하면, 복수 개의 와이어 Wds에 의해, MOSFET의 드레인과 접합 FET의 소스가 접속되게 된다. 이것은, MOSFET의 드레인과 접합 FET의 소스를 접속하는 와이어 Wds의 기생 인덕턴스(도 2의 Lse1, Lse2)를 저감할 수 있는 것을 의미한다. 즉, 본 실시 형태 1에 의하면, 복수 개의 와이어 Wds를 사용함으로써, MOSFET의 드레인과 접합 FET의 소스 간의 기생 인덕턴스를 충분히 저감할 수 있다.
나아가서는, 도 3에 도시한 바와 같이, 반도체 칩 CHP1의 표면에 형성되어 있는 소스 패드 SPj의 형성 위치를, 가능한 한, 칩 탑재부 PLT2에 근접하도록 배치하는 것이 바람직하다. 왜냐하면, 소스 패드 SPj를, 이와 같이 배치함으로써, 소스 패드 SPj와 칩 탑재부 PLT2를 접속하는 와이어 Wds의 길이를 가능한 한 짧게 할 수 있기 때문이다. 이에 의해서도, MOSFET의 드레인과 접합 FET의 소스를 접속하는 와이어 Wds의 기생 인덕턴스(도 2의 Lse1, Lse2)를 저감할 수 있다.
이상의 점에서, 본 실시 형태 1에 있어서의 제2 특징점에 의하면, 전술한 제1 메커니즘에 의한 MOSFET로의 절연 내압 이상의 전압 인가를 억제할 수 있고, 이에 의해, 캐스코드 접속된 MOSFET의 애벌란시 파괴를 효과적으로 억제할 수 있다. 이 결과, 본 실시 형태 1에 의하면, 반도체 장치의 신뢰성 향상을 도모할 수 있다.
또한, 본 실시 형태 1에서는, 도 3에 도시한 바와 같이, 게이트 패드 GPj는, 와이어 Wgj에 의해, 소스 리드 SL과 전기적으로 접속되면서, 게이트 패드 GPm은, 와이어 Wgm에 의해, 게이트 리드 GL과 전기적으로 접속되어 있다. 이때, 와이어 Wgj의 굵기(폭)는 와이어 Wgm의 굵기(폭)보다도 굵게 구성하는 것이 바람직하다. 왜냐하면, 와이어 Wgj에 존재하는 기생 저항이 커지면, 제3 메커니즘에 의해, MOSFET로 절연 내압 이상의 전압이 인가되게 되어버리기 때문이다. 따라서, 와이어 Wgj에 존재하는 기생 저항을 저감하는 관점에서, 와이어 Wgj의 굵기를 그 밖의 와이어보다도 굵게 하는 구성을 취하는 것이 바람직하다. 이에 의해, 접합 FET의 게이트 전극과 스위칭 소자의 소스('MOSFET의 소스'라고 할 수도 있음) 사이의 기생 저항을 저감할 수 있기 때문에, 전술한 제3 메커니즘에 의한 MOSFET로의 절연 내압 이상의 전압 인가를 억제할 수 있고, 이에 의해, 캐스코드 접속된 MOSFET의 애벌란시 파괴를 효과적으로 억제할 수 있다. 이 결과, 본 실시 형태 1에 의하면, 반도체 장치의 신뢰성 향상을 도모할 수 있다.
다음으로, 본 실시 형태 1에 있어서의 제3 특징점에 대하여 설명한다. 본 실시 형태 1에 있어서의 제3 특징점은, 도 3에 도시한 바와 같이, MOSFET를 형성한 반도체 칩 CHP2의 표면에 설치되어 있는 소스 패드 SPm과, 소스 리드 SL(소스 리드 포스트부 SPST)을 복수 개의 와이어 Wsm으로 접속하는 점에 있다. 이에 의해, MOSFET의 소스와 소스 리드 SL 사이의 기생 저항 및 기생 인덕턴스를 저감할 수 있다. 이 결과, MOSFET의 소스의 전위가 소스 리드 SL로부터 공급되는 GND 전위(기준 전위)로부터 변동하는 것을 억제할 수 있어, MOSFET의 소스를 GND 전위로 확실하게 고정할 수 있다. 나아가서는, MOSFET의 소스와 소스 리드 SL 사이의 기생 저항이 저감되는 점에서, 캐스코드 접속된 스위칭 소자의 온 저항을 저감할 수도 있다. 이와 같이, 본 실시 형태 1에 있어서의 제3 특징점에 의하면, 패키지 PKG1에 형성되어 있는 캐스코드 접속된 스위칭 소자의 전기적 특성의 향상을 도모할 수 있다.
이상과 같이, 본 실시 형태 1에 있어서의 패키지 PKG1(반도체 장치)에 의하면, 전술한 제1 특징점과 제2 특징점을 구비함으로써, MOSFET로의 절연 내압 이상의 전압 인가를 억제할 수 있고, 이에 의해, 캐스코드 접속된 MOSFET의 애벌란시 파괴를 효과적으로 억제할 수 있다. 이 결과, 반도체 장치의 신뢰성 향상을 도모할 수 있다. 나아가서는, 본 실시 형태 1에 있어서의 패키지 PKG1(반도체 장치)이 전술한 제3 특징점을 구비함으로써도, 기생 저항 및 기생 인덕턴스의 저감을 도모할 수 있기 때문에, 반도체 장치의 전기적 특성의 향상을 도모할 수 있다.
또한, 본 실시 형태 1의 패키지 PKG1에 부수되는 구체적인 효과로서, 본 실시 형태 1에 있어서의 패키지 PKG1은, 접합 FET를 형성한 반도체 칩 CHP1과, MOSFET를 형성한 반도체 칩 CHP2를 평면적으로 배치하는 구성을 채용하고 있으므로, 반도체 칩 CHP1이나 반도체 칩 CHP2의 칩 면적을 자유롭게 설계할 수 있다. 이러한 점에서, 낮은 온 저항의 설계나 온 전류 밀도의 설계도 용이하게 되어, 다양한 사양의 스위칭 소자를 실현할 수 있다.
이어서, 본 실시 형태 1에 있어서의 스위칭 소자의 다른 실장 형태의 일례에 대하여 설명한다. 도 4는, 본 실시 형태 1에 있어서의 패키지 PKG2의 실장 구성을 나타내는 도면이다. 도 4에 도시한 패키지 PKG2와, 도 3에 도시한 패키지 PKG1의 상위점은, 소스 리드 SL과 드레인 리드 DL의 형성 위치가 서로 다른 점이다. 구체적으로, 도 3에 도시한 패키지 PKG1에서는, 가장 좌측에 게이트 리드 GL이 배치되고, 한가운데에 드레인 리드 DL이 배치되며, 가장 우측에 소스 리드 SL이 배치되어 있었다. 이에 반하여, 도 4에 도시한 패키지 PKG2에서는, 가장 좌측에 게이트 리드 GL이 배치되고, 한가운데에 소스 리드 SL이 배치되며, 가장 우측에 드레인 리드 DL이 배치되어 있다. 이 경우, 도 4에 도시한 바와 같이, 소스 리드 SL의 배치 위치가 변경되어 있음에 수반하여, 반도체 칩 CHP1의 표면에 형성되어 있는 게이트 패드 GPj의 형성 위치도, 다른 리드보다도 소스 리드 SL에 근접하도록 변경되어 있다. 이 결과, 도 4에 도시한 패키지 PKG2에 있어서도, 게이트 패드 GPj와 소스 리드 SL 사이의 거리를 짧게 할 수 있다. 이로 인해, 게이트 패드 GPj와 소스 리드 SL을 접속하는 와이어 Wgj의 길이를 짧게 할 수 있다. 즉, 도 4에 도시한 패키지 PKG2에 있어서도, 와이어 Wgj에 존재하는 기생 인덕턴스를 충분히 저감할 수 있다. 이러한 점에서, 전술한 제2 메커니즘에 의한 MOSFET로의 절연 내압 이상의 전압 인가를 억제할 수 있고, 이에 의해, 캐스코드 접속된 MOSFET의 애벌란시 파괴를 효과적으로 억제할 수 있다. 이 결과, 도 4에 도시한 패키지 PKG2에 있어서도, 반도체 장치의 신뢰성 향상을 도모할 수 있다.
또한, 도 4에 도시한 패키지 PKG2의 특유한 특징점으로서는, 반도체 칩 CHP2의 표면에 형성되어 있는 소스 패드 SPm과, 소스 리드 SL을 전기적으로 접속하는 와이어 Wsm의 길이를, 도 3에 도시한 패키지 PKG1에 비하여 충분히 짧게 할 수 있다는 점이다. 이로 인해, 도 4에 도시한 패키지 PKG2에 의하면, 와이어 Wsm의 기생 저항 및 기생 인덕턴스를 저감할 수 있기 때문에, 본 실시 형태 1에 있어서의 스위칭 소자의 전기적 특성을 향상시킬 수 있다. 특히, 와이어 Wsm의 길이를 짧게 하는 것에 따른 효과는, 본 실시 형태 1에 있어서의 스위칭 소자의 온 저항이 작아지는 점에 현재화(顯在化)된다.
<변형예 1>
다음으로, 본 변형예 1에 있어서의 패키지 PKG3의 실장 구성에 대하여 설명한다. 본 변형예 1에서는, 접합 FET를 형성한 반도체 칩과, MOSFET를 형성한 반도체 칩을 적층하는 구성에 대하여 설명한다.
도 5는, 본 변형예 1에 있어서의 패키지 PKG3의 실장 구성을 나타내는 도면이다. 도 5에 있어서, 본 변형예 1에 있어서의 패키지 PKG3은, 예를 들어 직사각형 형상을 한 금속 플레이트를 포함하는 칩 탑재부 PLT를 갖고 있다. 이 칩 탑재부 PLT는, 드레인 리드 DL과 연결되도록 일체적으로 형성되어 있으며, 칩 탑재부 PLT와 드레인 리드 DL은 전기적으로 접속되어 있다. 그리고, 이 드레인 리드 DL을 이격하여 사이에 끼우도록, 소스 리드 SL과 게이트 리드 GL이 배치되어 있다. 구체적으로는, 도 5에 도시한 바와 같이, 드레인 리드 DL의 우측에 소스 리드 SL이 배치되고, 드레인 리드 DL의 좌측에 게이트 리드 GL이 배치되어 있다. 이들 드레인 리드 DL, 소스 리드 SL, 및 게이트 리드 GL은, 서로 전기적으로 절연되어 있다. 그리고, 소스 리드 SL의 선단부에는, 광폭 영역을 포함하는 소스 리드 포스트부 SPST가 형성되고, 게이트 리드 GL의 선단부에는, 광폭 영역을 포함하는 게이트 리드 포스트부 GPST가 형성되어 있다.
다음으로, 칩 탑재부 PLT 위에는, 예를 들어 은 페이스트나 땜납을 포함하는 도전성 접착재를 개재하여, 반도체 칩 CHP1이 탑재되어 있다. 이 반도체 칩 CHP1에는, 예를 들어 SiC를 재료로 한 접합 FET가 형성되어 있다. 그리고, 반도체 칩 CHP1의 이면이 드레인 전극으로 되어 있으며, 반도체 칩 CHP1의 표면(주면)에 소스 패드 SPj와 게이트 패드 GPj가 형성되어 있다. 즉, 반도체 칩 CHP1에는, 캐스코드 접속 방식을 한 스위칭 소자의 일부를 구성하는 접합 FET가 형성되어 있으며, 이 접합 FET의 드레인과 전기적으로 접속되는 드레인 전극이 반도체 칩 CHP1의 이면에 형성되고, 접합 FET의 소스와 전기적으로 접속되는 소스 패드 SPj, 및 접합 FET의 게이트 전극과 전기적으로 접속되는 게이트 패드 GPj가 반도체 칩 CHP1의 표면에 형성되어 있다.
이어서, 이 반도체 칩 CHP1 위에는, 예를 들어 은 페이스트나 땜납을 포함하는 도전성 접착재를 개재하여, 반도체 칩 CHP2가 탑재되어 있다. 이 반도체 칩 CHP2에는, 예를 들어 Si을 재료로 한 MOSFET가 형성되어 있다. 이때, 반도체 칩 CHP2의 이면이 드레인 전극으로 되어 있으며, 반도체 칩 CHP1의 표면(주면)에 소스 패드 SPm과 게이트 패드 GPm이 형성되어 있다. 즉, 반도체 칩 CHP2에는, 캐스코드 접속 방식을 한 스위칭 소자의 일부를 구성하는 MOSFET가 형성되어 있으며, 이 MOSFET의 드레인과 전기적으로 접속되는 드레인 전극이 반도체 칩 CHP2의 이면에 형성되고, MOSFET의 소스와 전기적으로 접속되는 소스 패드 SPm, 및 MOSFET의 게이트 전극과 전기적으로 접속되는 게이트 패드 GPm이 반도체 칩 CHP2의 표면에 형성되어 있다.
이와 같이, 본 변형예 1에서는, 반도체 칩 CHP1 위에 반도체 칩 CHP2가 탑재되어 있으며, 특히, 반도체 칩 CHP1의 표면에 형성되어 있는 소스 패드 SPj 위에 반도체 칩 CHP2가 탑재되어 있다. 이에 의해, 반도체 칩 CHP2의 이면에 형성되어 있는 드레인 전극과, 반도체 칩 CHP1의 표면에 형성되어 있는 소스 패드 SPj가 전기적으로 접속되게 된다. 이 결과, 반도체 칩 CHP1에 형성되어 있는 접합 FET의 소스와, 반도체 칩 CHP2에 형성되어 있는 MOSFET의 드레인이 전기적으로 접속되게 된다. 이러한 점에서, 반도체 칩 CHP2는, 평면에서 보았을 때, 반도체 칩 CHP1의 표면에 형성되어 있는 소스 패드 SPj에 내포되도록 형성되어 있을 필요가 있다. 즉, 본 변형예 1에 있어서는, 반도체 칩 CHP2의 사이즈는, 반도체 칩 CHP1의 사이즈보다도 작아져 있을 필요가 있으며, 다시 말하면, 반도체 칩 CHP2의 사이즈는, 소스 패드 SPj의 사이즈보다도 작아져 있을 필요가 있다.
이어서, 도 5에 도시한 바와 같이, 반도체 칩 CHP1의 표면에 형성되어 있는 게이트 패드 GPj와, 소스 리드 SL의 선단부에 형성되어 있는 소스 리드 포스트부 SPST가 와이어 Wgj로 전기적으로 접속되어 있다. 그리고, 반도체 칩 CHP2의 표면에 형성되어 있는 소스 패드 SPm과, 소스 리드 SL의 선단부에 형성되어 있는 소스 리드 포스트부 SPST가 와이어 Wsm으로 전기적으로 접속되어 있다. 또한, 반도체 칩 CHP2의 표면에 형성되어 있는 게이트 패드 GPm과, 게이트 리드 GL의 선단부에 형성되어 있는 게이트 리드 포스트부 GPST가 와이어 Wgm으로 전기적으로 접속되어 있다. 여기서, 소스 리드 포스트부 SPST의 와이어 Wgj 및 와이어 Wsm이 접속되어 있는 영역과, 게이트 리드 포스트부 GPST의 와이어 Wgm이 접속되어 있는 영역은, 칩 탑재부 PLT1의 상면이나 칩 탑재부 PLT2의 상면보다도 높은 위치에 위치하도록 구성되어 있다.
이와 같이 구성되어 있는 패키지 PKG3에 있어서는, 반도체 칩 CHP1, 반도체 칩 CHP2, 칩 탑재부 PLT의 일부, 드레인 리드 DL의 일부, 소스 리드 SL의 일부, 게이트 리드 GL의 일부, 및 와이어 Wgj, Wgm, Wsm이, 적어도 밀봉체로 밀봉되어 있다. 또한, 칩 탑재부 PLT의 하면은, 밀봉체로부터 노출되도록 구성되어 있어도 된다. 이 경우, 반도체 칩 CHP1이나 반도체 칩 CHP2에서 발생한 열을, 칩 탑재부 PLT의 하면으로부터 효율적으로 방산시킬 수 있다.
이 밀봉체는, 예를 들어 직육면체 형상을 이루고 있으며, 제1 측면과, 이 제1 측면과 대향하는 제2 측면을 갖고 있다. 이 경우, 예를 들어 밀봉체의 제1 측면으로부터, 드레인 리드 DL의 일부, 소스 리드 SL의 일부, 게이트 리드 GL의 일부가 돌출되어 있다. 이들 돌출된 드레인 리드 DL의 일부, 소스 리드 SL의 일부, 게이트 리드 GL의 일부가 외부 접속 단자로서 기능하게 된다.
본 변형예 1에 있어서의 패키지 PKG3은 상기와 같이 구성되어 있으며, 이하에, 본 변형예 1에 있어서의 패키지 PKG3의 특징점에 대하여 설명한다. 우선, 본 변형예 1에 있어서의 특징점은, 도 5에 도시한 바와 같이, 접합 FET를 형성한 반도체 칩 CHP1의 표면에 설치되어 있는 게이트 패드 GPj와, 소스 리드 SL을 가능한 한 근접하도록 배치하는 점에 있다. 구체적으로, 본 변형예 1에서는, 반도체 칩 CHP1을 드레인 리드 DL에 대하여 소스 리드 SL이 배치되어 있는 측과 동일한 측에 배치하고 있다. 즉, 반도체 칩 CHP1은, 도 5에 도시한 중심선 a-a'에 대하여 우측으로 치우쳐서 배치되어 있다. 이에 의해, 반도체 칩 CHP1을 소스 리드 SL에 근접할 수 있다. 그리고, 본 변형예 1에서는, 반도체 칩 CHP1을 칩 탑재부 PLT의 중앙부에 배치하는 것이 아니라, 칩 탑재부 PLT의 소스 리드 SL에 가장 가까운 변으로 근접하도록 반도체 칩 CHP1을 배치하고 있다. 즉, 반도체 칩 CHP1은, 도 5에 도시한 중심선 b-b'에 대하여 전방측(하측)으로 치우쳐서 배치되어 있다. 이에 의해, 반도체 칩 CHP1을 소스 리드 SL에 가장 근접하도록 배치할 수 있다. 다시 말하면, 본 변형예 1에 있어서는, 반도체 칩 CHP1의 표면에 형성되어 있는 게이트 패드 GPj가, 그 밖의 리드(드레인 리드 DL이나 게이트 리드 GL)보다도 소스 리드 SL에 근접하도록 배치되어 있게 된다. 이 결과, 본 변형예 1에 의하면, 게이트 패드 GPj와 소스 리드 SL 사이의 거리를 짧게 할 수 있기 때문에, 게이트 패드 GPj와 소스 리드 SL을 접속하는 와이어 Wgj의 길이를 짧게 할 수 있다. 특히, 본 변형예 1에서는, 소스 리드 SL 중, 게이트 패드 GPj에 가까운 선단부에 존재하는 폭이 넓은 소스 리드 포스트부 SPST에서 와이어 Wgj를 접속하는 구성을 취하고 있으므로, 와이어 Wgj의 길이를 더 짧게 할 수 있다. 와이어 Wgj의 길이를 짧게 할 수 있다고 하는 것은, 와이어 Wgj에 존재하는 기생 인덕턴스(도 2의 Lgi1이나 Lgi2)를 저감할 수 있음을 의미한다. 즉, 본 변형예 1에 의하면, 와이어 Wgj에 존재하는 기생 인덕턴스를 충분히 저감할 수 있다. 이러한 점에서, 전술한 제2 메커니즘에 의한 MOSFET로의 절연 내압 이상의 전압 인가를 억제할 수 있고, 이에 의해, 캐스코드 접속된 MOSFET의 애벌란시 파괴를 효과적으로 억제할 수 있다. 이 결과, 본 변형예 1에 의하면, 반도체 장치의 신뢰성 향상을 도모할 수 있다.
여기서, 게이트 패드 GPj와 소스 리드 SL을 접속하는 와이어 Wgj의 길이를 짧게 한다고 하는 관점에서는, 반도체 칩 CHP1의 소스 리드 SL에 가장 가까운 변측에, 게이트 패드 GPj를 치우쳐서 배치하는 것이 고려된다. 그런데, 본 변형예 1에서는, 도 5에 도시한 바와 같이, 반도체 칩 CHP1의 우변 측을 따름과 함께, 우변 중앙부에 대하여 대칭이 되도록, 게이트 패드 GPj가 배치되어 있다. 이것은, 이하에 나타내는 이유에 의한다. 즉, 게이트 패드 GPj는, 반도체 칩 CHP1의 내부에 형성되어 있는 복수의 접합 FET의 각 게이트 전극과 게이트 배선에 의해 접속되어 있다. 이러한 점에서, 예를 들어 게이트 패드 GPj를 우변 중앙부에 대하여 대칭이 되도록 배치함으로써, 복수의 접합 FET의 각 게이트 전극과 게이트 패드 GPj를 접속하는 게이트 배선의 거리의 변동을 억제할 수 있는 것이다. 이것은, 반도체 칩 CHP1 내에 형성되어 있는 복수의 접합 FET의 특성을 갖춰 이용할 수 있음을 의미하고 있다. 이와 같은 이유에서, 본 변형예 1에서는, 반도체 칩 CHP1의 우변 중앙부에 대하여 대칭이 되도록, 게이트 패드 GPj를 배치하고 있는 것이다.
또한, 본 변형예 1에서는, 도 5에 도시한 바와 같이, 게이트 패드 GPj는, 와이어 Wgj에 의해, 소스 리드 SL과 전기적으로 접속되면서, 게이트 패드 GPm은, 와이어 Wgm에 의해, 게이트 리드 GL과 전기적으로 접속되어 있다. 이때, 와이어 Wgj의 굵기(폭)는 와이어 Wgm의 굵기(폭)보다도 굵게 구성하는 것이 바람직하다. 왜냐하면, 와이어 Wgj에 존재하는 기생 저항이 커지면, 제3 메커니즘에 의해, MOSFET로 절연 내압 이상의 전압이 인가되게 되어버리기 때문이다. 따라서, 와이어 Wgj에 존재하는 기생 저항을 저감하는 관점에서, 와이어 Wgj의 굵기를 그 밖의 와이어보다도 굵게 하는 구성을 취하는 것이 바람직하다. 이에 의해, 접합 FET의 게이트 전극과 스위칭 소자의 소스('MOSFET의 소스'라고 할 수도 있음) 사이의 기생 저항을 저감할 수 있기 때문에, 전술한 제3 메커니즘에 의한 MOSFET로의 절연 내압 이상의 전압 인가를 억제할 수 있고, 이에 의해, 캐스코드 접속된 MOSFET의 애벌란시 파괴를 효과적으로 억제할 수 있다. 이 결과, 본 변형예 1에 의하면, 반도체 장치의 신뢰성 향상을 도모할 수 있다.
다음으로, 본 변형예 1에 있어서의 또 다른 특징점에 대하여 설명한다. 본 변형예 1에 있어서의 또 다른 특징점은, 도 5에 도시한 바와 같이, MOSFET를 형성한 반도체 칩 CHP2의 표면에 설치되어 있는 소스 패드 SPm과, 소스 리드 SL(소스 리드 포스트부 SPST)을 복수 개의 와이어 Wsm으로 접속하는 점에 있다. 이에 의해, MOSFET의 소스와 소스 리드 SL 사이의 기생 저항 및 기생 인덕턴스를 저감할 수 있다. 이 결과, MOSFET의 소스의 전위가 소스 리드 SL로부터 공급되는 GND 전위(기준 전위)로부터 변동하는 것을 억제할 수 있어, MOSFET의 소스를 GND 전위에 확실하게 고정할 수 있다. 나아가서는, MOSFET의 소스와 소스 리드 SL 사이의 기생 저항이 저감되는 점에서, 캐스코드 접속된 스위칭 소자의 온 저항을 저감할 수도 있다. 이와 같이, 본 변형예 1에 있어서의 또 다른 특징점에 의하면, 패키지 PKG3에 형성되어 있는 캐스코드 접속된 스위칭 소자의 전기적 특성의 향상을 도모할 수 있다.
이어서, 본 변형예 1에 특유한 특징점에 대하여 설명한다. 본 변형예 1의 특유한 특징점은, 도 5에 도시한 바와 같이, 접합 FET를 형성한 반도체 칩 CHP1 위에 MOSFET를 형성한 반도체 칩 CHP2가 탑재되어 있는 점이다. 이에 의해, 반도체 칩 CHP1의 표면에 형성되어 있는 소스 패드 SPj와, 반도체 칩 CHP2의 이면에 형성되어 있는 드레인 전극을 직접 접속할 수 있다. 즉, 본 변형예 1에 의하면, 접합 FET의 소스와, MOSFET의 드레인을 와이어를 사용하지 않고, 직접 접속할 수 있다. 이것은, 접합 FET의 소스와, MOSFET의 드레인의 사이에 개재하는 기생 인덕턴스를 거의 완전히 삭제할 수 있음을 의미한다. 즉, 본 변형예 1에 특유한 특징점은, 반도체 칩 CHP1 위에 직접 반도체 칩 CHP2를 탑재하고 있는 점에 있으며, 이 구성에 의해, 접합 FET의 소스와, MOSFET의 드레인을 접속하기 위해서 와이어가 불필요하게 되는 것이다. 와이어를 사용하는 경우, 와이어에 존재하는 기생 인덕턴스가 문제가 되지만, 본 변형예 1에 의하면, 와이어를 사용하지 않고, 접합 FET의 소스와, MOSFET의 드레인을 직접 접속할 수 있으므로, MOSFET의 드레인과 접합 FET의 소스 사이의 기생 인덕턴스(도 2의 Lse1, Lse2)를 거의 완전히 없앨 수 있다. 이상의 점에서, 본 변형예 1에 특유한 특징점에 의하면, 전술한 제1 메커니즘에 의한 MOSFET로의 절연 내압 이상의 전압 인가를 억제할 수 있고, 이에 의해, 캐스코드 접속된 MOSFET의 애벌란시 파괴를 효과적으로 억제할 수 있다. 이 결과, 본 변형예 1에 의하면, 반도체 장치의 신뢰성 향상을 도모할 수 있다.
본 변형예 1에 있어서의 패키지 PKG3에 의하면, 칩 탑재부 PLT 위에 반도체 칩 CHP1과 반도체 칩 CHP2를 적층하여 배치하고 있다. 이러한 점에서, 본 변형예 1에 있어서의 패키지 PKG3에서는, 패키지 내에 1개의 칩 탑재부 PLT를 갖는 구조이어도 되며, 따라서, 패키지 내에 1개의 칩 탑재부밖에 갖지 않은 기존의 범용 패키지를 그대로 유용할 수 있다. 즉, 본 변형예 1에 있어서의 패키지 PKG3에 의하면, 소위 저렴한 범용 패키지를 그대로 유용할 수 있기 때문에, 캐스코드 접속된 고성능의 스위칭 소자를 저렴하게 제공할 수 있다. 다시 말하면, 본 변형예 1에 의하면, 캐스코드 접속된 고성능의 스위칭 소자를 형성한 패키지 PKG3의 비용 삭감을 도모할 수 있다.
또한, 본 변형예 1에 의하면, 접합 FET를 형성한 반도체 칩 CHP1과, MOSFET를 형성한 반도체 칩 CHP2를 적층하고 있기 때문에, 반도체 칩의 실장 면적을 저감할 수 있는 이점도 얻어진다. 특히, 이 경우, 도 5에 도시한 바와 같이, 칩 탑재부 PLT에 큰 스페이스를 확보할 수 있기 때문에, 반도체 칩 CHP1이나 반도체 칩 CHP2에서 발생한 열을 효율적으로 방산할 수도 있다. 나아가서는, 본 변형예 1에 의하면, 스위칭 소자의 실장 면적을 저감할 수 있기 때문에, 종래에는, 패키지 외부의 프린트 기판 위에 배치하고 있던 프리휠 다이오드(환류 다이오드)를 스위칭 소자와 같은 패키지에 실장할 수 있다고 하는 이점도 얻어진다. 이 결과, 본 변형예 1에 의하면, 프린트 기판의 실장 면적 삭감에도 기여할 수 있어, 이에 의해, 전원 시스템으로 대표되는 시스템 전체의 비용 삭감을 도모할 수 있다.
이어서, 본 변형예 1에 있어서의 스위칭 소자의 다른 실장 형태의 일례에 대하여 설명한다. 도 6은, 본 변형예 1에 있어서의 패키지 PKG4의 실장 구성을 나타내는 도면이다. 도 6에 도시한 패키지 PKG4와, 도 5에 도시한 패키지 PKG3의 상위점은, 반도체 칩 CHP1의 표면에 형성되어 있는 게이트 패드 GPj의 배치 위치가 서로 다른 점이다. 구체적으로, 도 5에 도시한 패키지 PKG3에서는, 반도체 칩 CHP1의 우변 측을 따름과 함께, 우변 중앙부에 대하여 대칭이 되도록, 게이트 패드 GPj가 배치되어 있었다. 이에 반하여, 도 6에 도시한 패키지 PKG4에서는, 반도체 칩 CHP1의 소스 리드 SL에 가장 가까운 변측에, 게이트 패드 GPj가 치우쳐서 배치되어 있다. 이 경우, 게이트 패드 GPj로부터 소스 리드 SL까지의 거리를 최단으로 할 수 있다. 따라서, 도 6에 도시한 패키지 PKG4에 의하면, 게이트 패드 GPj와 소스 리드 SL을 접속하는 와이어 Wgj의 길이를 최단으로 할 수 있어, 이에 의해, 와이어 Wgj에 존재하는 기생 인덕턴스를 최소화할 수 있다. 이러한 점에서, 전술한 제2 메커니즘에 의한 MOSFET로의 절연 내압 이상의 전압 인가를 억제할 수 있고, 이에 의해, 캐스코드 접속된 MOSFET의 애벌란시 파괴를 효과적으로 억제할 수 있다. 이 결과, 도 6에 도시한 패키지 PKG4에 있어서도, 반도체 장치의 신뢰성 향상을 도모할 수 있다.
본 변형예 1에 있어서의 스위칭 소자의 다른 실장 형태의 일례에 대하여 설명한다. 도 7은, 본 변형예 1에 있어서의 패키지 PKG5의 실장 구성을 나타내는 도면이다. 도 7에 도시한 패키지 PKG5에서는, 게이트 패드 GPj와 소스 리드 SL의 접속, 및 소스 패드 SPm과 소스 리드 SL의 접속에, 예를 들어 동판(금속판)을 포함하는 클립 CLP를 사용하고 있다. 이와 같이 동판을 사용함으로써, 와이어보다도 도체 저항이 작아지므로, 기생 인덕턴스의 저감을 도모할 수 있다. 즉, 금속판 구조를 한 클립 CLP를 사용함으로써, 게이트 패드 GPj와 소스 리드 SL의 사이에 존재하는 기생 인덕턴스, 및 소스 패드 SPm과 소스 리드 SL의 사이에 존재하는 기생 인덕턴스를 저감할 수 있다.
특히, 도 7에 도시한 패키지 PKG5에 의하면, 게이트 패드 GPj와 소스 리드 SL의 사이에 존재하는 기생 인덕턴스를 저감할 수 있기 때문에, 전술한 제2 메커니즘에 의한 MOSFET로의 절연 내압 이상의 전압 인가를 억제할 수 있고, 이에 의해, 캐스코드 접속된 MOSFET의 애벌란시 파괴를 효과적으로 억제할 수 있다. 이 결과, 도 7에 도시한 패키지 PKG5에 의하면, 반도체 장치의 신뢰성 향상을 도모할 수 있다. 또한, 도 7에 도시한 패키지 PKG5에 의하면, 소스 패드 SPm과 소스 리드 SL의 사이에 존재하는 기생 인덕턴스도 저감할 수 있기 때문에, 반도체 장치의 전기적 특성의 향상도 도모할 수 있다.
또한, 도 8은, 본 변형예 1에 있어서의 패키지 PKG5의 일 단면을 나타내는 도면이다. 도 8에 도시한 바와 같이, 칩 탑재부 PLT 위에 도전성 접착재 PST를 개재하여, 반도체 칩 CHP1이 탑재되어 있으며, 이 반도체 칩 CHP1 위에 도전성 접착재(도시생략)를 개재하여, 반도체 칩 CHP2가 탑재되어 있다. 그리고, 반도체 칩 CHP1(게이트 패드)과 소스 리드 SL, 및 반도체 칩 CHP2(소스 패드)와 소스 리드 SL이 클립 CLP에 의해 전기적으로 접속되어 있다. 또한, 파선부는, 밀봉체로 덮이는 부분을 나타내고 있다.
이어서, 본 변형예 1에 있어서의 스위칭 소자의 다른 실장 형태의 일례에 대하여 설명한다. 도 9는, 본 변형예 1에 있어서의 패키지 PKG6의 실장 구성을 나타내는 도면이다. 도 9에 도시한 패키지 PKG6과, 도 5에 도시한 패키지 PKG3의 상위점은, 소스 리드 SL과 드레인 리드 DL의 형성 위치가 서로 다른 점이다. 구체적으로, 도 5에 도시한 패키지 PKG3에서는, 가장 좌측에 게이트 리드 GL이 배치되고, 한가운데에 드레인 리드 DL이 배치되며, 가장 우측에 소스 리드 SL이 배치되었다. 이에 반하여, 도 9에 도시한 패키지 PKG6에서는, 가장 좌측에 게이트 리드 GL이 배치되고, 한가운데에 소스 리드 SL이 배치되며, 가장 우측에 드레인 리드 DL이 배치되어 있다. 이 경우, 도 9에 도시한 바와 같이, 소스 리드 SL의 배치 위치가 변경되어 있음에 수반하여, 칩 탑재부 PLT에 탑재되는 반도체 칩 CHP1의 탑재 위치가 변경되었다. 즉, 반도체 칩 CHP1의 배치 위치가, 다른 리드보다도 소스 리드 SL에 근접하도록 변경되어 있다. 구체적으로, 반도체 칩 CHP1은, 도 9에 도시한 중심선 a-a'에 대하여 대칭이 되도록 배치되면서, 중심선 b-b'에 대하여 전방측(하측)으로 치우치도록 배치되어 있다. 이 결과, 도 9에 도시한 패키지 PKG6에 있어서도, 게이트 패드 GPj와 소스 리드 SL 사이의 거리를 짧게 할 수 있다. 이로 인해, 게이트 패드 GPj와 소스 리드 SL을 접속하는 와이어 Wgj의 길이를 짧게 할 수 있다. 즉, 도 9에 도시한 패키지 PKG6에 있어서도, 와이어 Wgj에 존재하는 기생 인덕턴스를 충분히 저감할 수 있다. 이러한 점에서, 전술한 제2 메커니즘에 의한 MOSFET로의 절연 내압 이상의 전압 인가를 억제할 수 있고, 이에 의해, 캐스코드 접속된 MOSFET의 애벌란시 파괴를 효과적으로 억제할 수 있다. 이 결과, 도 9에 도시한 패키지 PKG6에 있어서도, 반도체 장치의 신뢰성 향상을 도모할 수 있다.
또한, 도 9에 도시한 패키지 PKG6에 특유한 특징점으로서는, 반도체 칩 CHP2의 표면에 형성되어 있는 게이트 패드 GPm과, 게이트 리드 GL을 전기적으로 접속하는 와이어 Wgm의 길이를, 도 5에 도시한 패키지 PKG3에 비하여 충분히 짧게 할 수 있는 점이다. 이로 인해, 도 9에 도시한 패키지 PKG6에 의하면, 와이어 Wgm의 기생 저항 및 기생 인덕턴스를 저감할 수 있기 때문에, 본 변형예 1에 있어서의 스위칭 소자의 전기적 특성을 향상시킬 수 있다.
또한, 도 10은, 본 변형예 1에 있어서의 패키지 PKG6의 일 단면을 나타내는 도면이다. 도 10에 도시한 바와 같이, 칩 탑재부 PLT 위에 도전성 접착재 PST를 개재하여, 반도체 칩 CHP1이 탑재되어 있으며, 이 반도체 칩 CHP1 위에 도전성 접착재(도시생략)를 개재하여, 반도체 칩 CHP2가 탑재되어 있다. 그리고, 반도체 칩 CHP2(소스 패드)와 소스 리드 SL이 와이어 Wsm에 의해 전기적으로 접속되어 있다. 또한, 파선부는, 밀봉체로 덮이는 부분을 나타내고 있다.
다음으로, 본 변형예 1에 있어서의 스위칭 소자의 다른 실장 형태의 일례에 대하여 설명한다. 도 11은, 본 변형예 1에 있어서의 패키지 PKG7의 실장 구성을 나타내는 도면이다. 도 11에 도시한 패키지 PKG7과, 도 9에 도시한 패키지 PKG6의 상위점은, 반도체 칩 CHP1의 표면에 형성되어 있는 게이트 패드 GPj의 배치 위치가 서로 다른 점이다. 구체적으로, 도 9에 도시한 패키지 PKG6에서는, 반도체 칩 CHP1의 우변 측을 따름과 함께, 우변 중앙부에 대하여 대칭이 되도록, 게이트 패드 GPj가 배치되어 있었다. 이에 반하여, 도 11에 도시한 패키지 PKG7에서는, 반도체 칩 CHP1의 소스 리드 SL에 가장 가까운 변측에, 게이트 패드 GPj가 치우쳐서 배치되어 있다. 이 경우, 게이트 패드 GPj로부터 소스 리드 SL까지의 거리를 최단으로 할 수 있다. 따라서, 도 11에 도시한 패키지 PKG7에 의하면, 게이트 패드 GPj와 소스 리드 SL을 접속하는 와이어 Wgj의 길이를 최단으로 할 수 있고, 이에 의해, 와이어 Wgj에 존재하는 기생 인덕턴스를 최소화할 수 있다. 이러한 점에서, 전술한 제2 메커니즘에 의한 MOSFET로의 절연 내압 이상의 전압 인가를 억제할 수 있고, 이에 의해, 캐스코드 접속된 MOSFET의 애벌란시 파괴를 효과적으로 억제할 수 있다. 이 결과, 도 11에 도시한 패키지 PKG7에 있어서도, 반도체 장치의 신뢰성 향상을 도모할 수 있다.
이어서, 본 실시 형태 1에 있어서의 스위칭 소자, 및 본 변형예에 있어서의 스위칭 소자에 존재하는 기생 인덕턴스에 대하여, 종래 기술에 있어서의 스위칭 소자에 존재하는 기생 인덕턴스와 대비하여 설명한다. 도 12는, 캐스코드 접속된 스위칭 소자의 회로도를 기생 인덕턴스와 함께 나타내는 도면이다. 구체적으로, 도 12의 (a)는 종래 기술에 있어서의 스위칭 소자와 함께 기생 인덕턴스의 존재 위치를 나타내는 회로도이며, 도 12의 (b)는 본 실시 형태 1에 있어서의 스위칭 소자와 함께 기생 인덕턴스의 존재 위치를 나타내는 회로도이다. 또한, 도 12의 (c)는 본 변형예 1에 있어서의 스위칭 소자와 함께 기생 인덕턴스의 존재 위치를 나타내는 회로도이다.
우선, 도 12의 (a)에서 알 수 있는 바와 같이, 종래 기술의 캐스코드 접속된 스위칭 소자에서는, 접합 FETQ1의 소스와, MOSFETQ2의 드레인을 접속하는 중간 노드 Se에 기생 인덕턴스 Lse가 존재하고, MOSFETQ2의 소스와, 스위칭 소자의 소스 S의 사이에 기생 인덕턴스 Ls가 존재한다. 또한, 접합 FET의 게이트 전극과, 스위칭 소자의 소스 S의 사이에 기생 인덕턴스 Lgi가 존재하고, MOSFET의 게이트 전극 Gm에 기생 인덕턴스가 존재한다.
이에 반하여, 도 12의 (b)에 도시한 바와 같이, 본 실시 형태 1의 캐스코드 접속된 스위칭 소자에서는, 기생 인덕턴스 Lse, 기생 인덕턴스 Ls, 및 기생 인덕턴스 Lgi가, 도 12의 (a)에 도시한 종래 기술의 캐스코드 접속된 스위칭 소자에 비하여 저감되어 있다. 이것은, 예를 들어 도 3에 도시한 바와 같이, 본 실시 형태 1에서는, 칩 탑재부 PLT1의 배치 위치와 반도체 칩 CHP1의 배치 위치와 게이트 패드 GPj의 배치 위치를 고안함으로써, 게이트 패드 GPj와 소스 리드 SL을 접속하는 와이어 Wgj를 짧게 하는 구성을 취하고 있는 점과, 소스 패드 SPj와 칩 탑재부 PLT2를 접속하는 와이어 Wds를 복수 개로 구성하고 있는 점에 기초하는 것이다. 이에 의해, 본 실시 형태 1에 의하면, MOSFET로의 절연 내압 이상의 전압 인가를 억제할 수 있고, 이에 의해, 캐스코드 접속된 MOSFET의 애벌란시 파괴를 효과적으로 억제할 수 있다. 이 결과, 본 실시 형태 1에 의하면, 반도체 장치의 신뢰성 향상을 도모할 수 있는 것이다.
또한, 도 12의 (c)에 도시한 바와 같이, 본 변형예 1의 캐스코드 접속된 스위칭 소자에서는, 본 실시 형태 1과 마찬가지로, 기생 인덕턴스 Ls, 및 기생 인덕턴스 Lgi를, 도 12의 (a)에 도시한 종래 기술의 캐스코드 접속된 스위칭 소자에 비하여 저감할 수 있다. 또한, 본 변형예 1에서는, 접합 FETQ1의 소스와, MOSFETQ2의 드레인을 접속하는 중간 노드 Se에 존재하는 기생 인덕턴스 Lse를 거의 완전히 삭제할 수 있다. 이것은, 예를 들어 도 5에 도시한 바와 같이, 접합 FET를 형성한 반도체 칩 CHP1 위에 MOSFET를 형성한 반도체 칩 CHP2가 탑재되어 있기 때문이다. 이에 의해, 반도체 칩 CHP1의 표면에 형성되어 있는 소스 패드 SPj와, 반도체 칩 CHP2의 이면에 형성되어 있는 드레인 전극을 직접 접속할 수 있다. 즉, 본 변형예 1에 의하면, 접합 FET의 소스와, MOSFET의 드레인을 와이어를 사용하지 않고, 직접 접속할 수 있다. 이로 인해, 본 변형예 1에 의하면, 접합 FET의 소스와, MOSFET의 드레인의 사이에 개재하는 기생 인덕턴스를 거의 완전히 삭제할 수 있는 것이다. 이에 의해, 본 변형예 1에 의하면, MOSFET로의 절연 내압 이상의 전압 인가를 억제할 수 있고, 이에 의해, 캐스코드 접속된 MOSFET의 애벌란시 파괴를 효과적으로 억제할 수 있다. 이 결과, 본 변형예 1에 의하면, 반도체 장치의 신뢰성 향상을 도모할 수 있다.
<변형예 2>
다음으로, 본 변형예 2에 있어서의 패키지 PKG8의 실장 구성에 대하여 설명한다. 도 13은, 본 변형예 2에 있어서의 패키지 PKG8의 실장 구성을 나타내는 도면이다. 도 13에 도시한 패키지 PKG8의 구성은, 도 3에 도시한 패키지 PKG1의 구성과 거의 마찬가지이다. 서로 다른 점은, 패키지의 외형 형상이다. 이와 같이 본 발명의 기술적 사상은, 도 3에 도시한 패키지 PKG1에 적용할 수 있을 뿐 아니라, 도 13에 도시한 바와 같은 패키지 PKG8에도 적용할 수 있다. 즉, 스위칭 소자를 실장 구성하는 패키지에는, 여러 종류의 범용 패키지가 있으며, 본 발명의 기술적 사상은, 예를 들어 도 3에 도시한 패키지 PKG1이나 도 13에 도시한 패키지 PKG8로 대표되는 다양한 범용 패키지를 개량하여 실현할 수 있다. 구체적으로, 도 13에 도시한 패키지 PKG8에 있어서도, 예를 들어 게이트 패드 GPj와 소스 리드 SL 사이의 거리를 짧게 할 수 있기 때문에, 게이트 패드 GPj와 소스 리드 SL을 접속하는 와이어 Wgj의 길이를 짧게 할 수 있다. 이러한 점에서, 도 13에 도시한 패키지 PKG8에 있어서도, 와이어 Wgj에 존재하는 기생 인덕턴스를 충분히 저감할 수 있다. 이러한 점에서, MOSFET로의 절연 내압 이상의 전압 인가를 억제할 수 있고, 이에 의해, 캐스코드 접속된 MOSFET의 애벌란시 파괴를 효과적으로 억제할 수 있다. 이 결과, 도 13에 도시한 패키지 PKG8에 있어서도, 반도체 장치의 신뢰성 향상을 도모할 수 있다.
또한, 도 14는, 본 변형예 2에 있어서의 패키지 PKG8의 일 단면을 나타내는 도면이다. 도 14에 도시한 바와 같이, 칩 탑재부 PLT2 위에 도전성 접착재 PST를 개재하여, 반도체 칩 CHP2가 탑재되어 있다. 그리고, 예를 들어 반도체 칩 CHP2(게이트 패드)와 게이트 리드 GL(게이트 리드 포스트부 GPST)이 와이어 Wgm에 의해 전기적으로 접속되어 있다. 또한, 파선부는, 밀봉체로 덮이는 부분을 나타내고 있다.
이어서, 본 변형예 2에 있어서의 스위칭 소자의 다른 실장 형태의 일례에 대하여 설명한다. 도 15는, 본 변형예 2에 있어서의 패키지 PKG9의 실장 구성을 나타내는 도면이다. 도 15에 도시한 패키지 PKG9의 구성은, 도 5에 도시한 패키지 PKG3의 구성과 거의 마찬가지이다. 서로 다른 점은, 패키지의 외형 형상이다. 이와 같이 본 발명의 기술적 사상은, 도 5에 도시한 패키지 PKG3에 적용할 수 있을 뿐 아니라, 도 15에 도시한 바와 같은 패키지 PKG9에도 적용할 수 있다. 즉, 스위칭 소자를 실장 구성하는 패키지에는, 여러 종류의 범용 패키지가 있으며, 본 발명의 기술적 사상은, 예를 들어 도 5에 도시한 패키지 PKG3이나 도 15에 도시한 패키지 PKG9로 대표되는 다양한 범용 패키지에 적용할 수 있다. 구체적으로, 도 15에 도시한 패키지 PKG9에 의해서도, 접합 FET를 형성한 반도체 칩 CHP1 위에 MOSFET를 형성한 반도체 칩 CHP2를 탑재하고 있기 때문에, 소스 패드 SPj와, 반도체 칩 CHP2의 이면에 형성되어 있는 드레인 전극을 직접 접속할 수 있다. 이러한 점에서, 도 15에 도시한 패키지 PKG9에 의해서도, 와이어를 사용하지 않고, 접합 FET의 소스와, MOSFET의 드레인을 직접 접속할 수 있으므로, MOSFET의 드레인과 접합 FET의 소스 사이의 기생 인덕턴스(도 2의 Lse1, Lse2)를 거의 완전히 없앨 수 있다. 따라서, 도 15에 도시한 패키지 PKG9에 의해서도, MOSFET로의 절연 내압 이상의 전압 인가를 억제할 수 있고, 이에 의해, 캐스코드 접속된 MOSFET의 애벌란시 파괴를 효과적으로 억제할 수 있다. 이 결과, 본 변형예 2에 의하면, 반도체 장치의 신뢰성 향상을 도모할 수 있다.
또한, 도 16은, 본 변형예 2에 있어서의 패키지 PKG9의 일 단면을 나타내는 도면이다. 도 16에 도시한 바와 같이, 칩 탑재부 PLT 위에 도전성 접착재 PST를 개재하여, 반도체 칩 CHP1이 탑재되고, 이 반도체 칩 CHP1 위에 도전성 접착재(도시생략)를 개재하여, 반도체 칩 CHP2가 탑재되어 있다. 그리고, 예를 들어 반도체 칩 CHP2(게이트 패드)와 게이트 리드 GL(게이트 리드 포스트부 GPST)이 와이어 Wgm에 의해 전기적으로 접속되어 있다. 또한, 파선부는, 밀봉체로 덮이는 부분을 나타내고 있다.
<변형예 3>
다음으로, 본 변형예 3에 있어서의 패키지 PKG10의 실장 구성에 대하여 설명한다. 도 17은, 본 변형예 3에 있어서의 패키지 PKG10의 실장 구성을 나타내는 도면이다. 도 17에 도시한 패키지 PKG10의 구성은, 도 3에 도시한 패키지 PKG1의 구성과 거의 마찬가지이다. 서로 다른 점은, 패키지의 외형 형상이다. 이와 같이 본 발명의 기술적 사상은, 도 3에 도시한 패키지 PKG1에 적용할 수 있을 뿐만 아니라, 도 17에 도시한 바와 같은 패키지 PKG10에도 적용할 수 있다. 즉, 스위칭 소자를 실장 구성하는 패키지에는, 여러 종류의 범용 패키지가 있으며, 본 발명의 기술적 사상은, 예를 들어 도 3에 도시한 패키지 PKG1이나 도 17에 도시한 패키지 PKG10으로 대표되는 다양한 범용 패키지를 개량하여 실현할 수 있다. 구체적으로, 도 17에 도시한 패키지 PKG10에 있어서도, 예를 들어 게이트 패드 GPj와 소스 리드 SL 사이의 거리를 짧게 할 수 있기 때문에, 게이트 패드 GPj와 소스 리드 SL을 접속하는 와이어 Wgj의 길이를 짧게 할 수 있다. 이러한 점에서, 도 17에 도시한 패키지 PKG10에 있어서도, 와이어 Wgj에 존재하는 기생 인덕턴스를 충분히 저감할 수 있다. 이러한 점에서, MOSFET로의 절연 내압 이상의 전압 인가를 억제할 수 있고, 이에 의해, 캐스코드 접속된 MOSFET의 애벌란시 파괴를 효과적으로 억제할 수 있다. 이 결과, 도 17에 도시한 패키지 PKG10에 있어서도, 반도체 장치의 신뢰성 향상을 도모할 수 있다.
또한, 도 18은, 본 변형예 3에 있어서의 패키지 PKG10의 일 단면을 나타내는 도면이다. 도 18에 도시한 바와 같이, 칩 탑재부 PLT1 위에 도전성 접착재 PST를 개재하여, 반도체 칩 CHP1이 탑재되어 있다. 그리고, 예를 들어 반도체 칩 CHP1(게이트 패드 GPj)과 소스 리드 SL(소스 리드 포스트부 SPST)이 와이어 Wgj에 의해 전기적으로 접속되어 있다. 또한, 파선부는, 밀봉체로 덮이는 부분을 나타낸다.
이어서, 본 변형예 3에 있어서의 스위칭 소자의 다른 실장 형태의 일례에 대하여 설명한다. 도 19는, 본 변형예 3에 있어서의 패키지 PKG11의 실장 구성을 나타내는 도면이다. 도 19에 도시한 패키지 PKG11의 구성은, 도 5에 도시한 패키지 PKG3의 구성과 거의 마찬가지이다. 서로 다른 점은, 패키지의 외형 형상이다. 이와 같이 본 발명의 기술적 사상은, 도 5에 도시한 패키지 PKG3에 적용할 수 있을 뿐만 아니라, 도 19에 도시한 바와 같은 패키지 PKG11에도 적용할 수 있다. 즉, 스위칭 소자를 실장 구성하는 패키지에는, 여러 종류의 범용 패키지가 있으며, 본 발명의 기술적 사상은, 예를 들어 도 5에 도시한 패키지 PKG3이나 도 19에 도시한 패키지 PKG11로 대표되는 다양한 범용 패키지에 적용할 수 있다. 구체적으로, 도 19에 도시한 패키지 PKG11에 의해서도, 접합 FET를 형성한 반도체 칩 CHP1 위에 MOSFET를 형성한 반도체 칩 CHP2를 탑재하고 있기 때문에, 소스 패드 SPj와, 반도체 칩 CHP2의 이면에 형성되어 있는 드레인 전극을 직접 접속할 수 있다. 이러한 점에서, 도 19에 도시한 패키지 PKG11에 의해서도, 와이어를 사용하지 않고, 접합 FET의 소스와, MOSFET의 드레인을 직접 접속할 수 있으므로, MOSFET의 드레인과 접합 FET의 소스 사이의 기생 인덕턴스(도 2의 Lse1, Lse2)를 거의 완전히 없앨 수 있다. 따라서, 도 19에 도시한 패키지 PKG11에 의해서도, MOSFET로의 절연 내압 이상의 전압 인가를 억제할 수 있고, 이에 의해, 캐스코드 접속된 MOSFET의 애벌란시 파괴를 효과적으로 억제할 수 있다. 이 결과, 본 변형예 3에 의하면, 반도체 장치의 신뢰성 향상을 도모할 수 있다.
또한, 도 20은, 본 변형예 3에 있어서의 패키지 PKG11의 일 단면을 나타내는 도면이다. 도 20에 도시한 바와 같이, 칩 탑재부 PLT 위에 도전성 접착재 PST를 개재하여, 반도체 칩 CHP1이 탑재되고, 이 반도체 칩 CHP1 위에 도전성 접착재(도시생략)를 개재하여, 반도체 칩 CHP2가 탑재되어 있다. 그리고, 예를 들어 반도체 칩 CHP2(게이트 패드)와 게이트 리드 GL(게이트 리드 포스트부 GPST)이 와이어 Wsm에 의해 전기적으로 접속되어 있다. 또한, 파선부는, 밀봉체로 덮이는 부분을 나타내고 있다.
<변형예 4>
다음으로, 본 변형예 4에 있어서의 패키지 PKG12의 실장 구성에 대하여 설명한다. 도 21은, 본 변형예 4에 있어서의 패키지 PKG12의 실장 구성을 나타내는 도면이다. 도 21에 도시한 패키지 PKG12의 구성은, 도 3에 도시한 패키지 PKG1의 구성과 거의 마찬가지이다. 서로 다른 점은, 패키지의 외형 형상이다. 구체적으로, 본 변형예 4에 있어서의 패키지 PKG12의 패키지 형태는, SOP(Small Outline Package)로 되어 있다. 이와 같이 본 발명의 기술적 사상은, 도 3에 도시한 패키지 PKG1에 적용할 수 있을 뿐만 아니라, 도 21에 도시한 바와 같은 패키지 PKG12에도 적용할 수 있다. 즉, 스위칭 소자를 실장 구성하는 패키지에는, 여러 종류의 범용 패키지가 있으며, 본 발명의 기술적 사상은, 예를 들어 도 3에 도시한 패키지 PKG1이나 도 21에 도시한 패키지 PKG12로 대표되는 다양한 범용 패키지를 개량하여 실현할 수 있다. 구체적으로, 도 21에 도시한 패키지 PKG12에 있어서도, 예를 들어 게이트 패드 GPj와 소스 리드 SL 사이의 거리를 짧게 할 수 있기 때문에, 게이트 패드 GPj와 소스 리드 SL을 접속하는 와이어 Wgj의 길이를 짧게 할 수 있다. 이러한 점에서, 도 21에 도시한 패키지 PKG12에 있어서도, 와이어 Wgj에 존재하는 기생 인덕턴스를 충분히 저감할 수 있다. 이러한 점에서, MOSFET로의 절연 내압 이상의 전압 인가를 억제할 수 있고, 이에 의해, 캐스코드 접속된 MOSFET의 애벌란시 파괴를 효과적으로 억제할 수 있다. 이 결과, 도 21에 도시한 패키지 PKG12에 있어서도, 반도체 장치의 신뢰성 향상을 도모할 수 있다.
또한, 도 22는, 본 변형예 4에 있어서의 패키지 PKG12의 일 단면을 나타내는 도면이다. 도 22에 도시한 바와 같이, 칩 탑재부 PLT1 위에 도전성 접착재(도시생략)를 개재하여, 반도체 칩 CHP1이 탑재되어 있다. 그리고, 예를 들어 반도체 칩 CHP1(게이트 패드 GPj)과 소스 리드 SL(소스 리드 포스트부 SPST)이 와이어 Wgj에 의해 전기적으로 접속되어 있다. 또한, 본 변형예 4에 있어서는, 예를 들어 도 22에 도시한 바와 같이, 칩 탑재부 PLT1, 반도체 칩 CHP1, 와이어 Wgj나 리드의 일부분 등이, 수지를 포함하는 밀봉체 MR에 의해 밀봉되어 있다. 이때, 도 21과 도 22로부터 유추할 수 있는 바와 같이, 패키지 PKG12(SOP 패키지)에 있어서, 밀봉체 MR은, 대략 직육면체 형상을 이루고 있으며, 제1 측면과, 이 제1 측면과 대향하는 제2 측면을 갖는다. 그리고, 게이트 리드 GL, 및 소스 리드 SL은, 밀봉체 MR의 제1 측면으로부터 돌출되도록 구성되며, 드레인 리드 DL은, 밀봉체 MR의 제2 측면으로부터 돌출되도록 구성되어 있다.
이어서, 본 변형예 4에 있어서의 스위칭 소자의 다른 실장 형태의 일례에 대하여 설명한다. 도 23은, 본 변형예 4에 있어서의 패키지 PKG13의 실장 구성을 나타내는 도면이다. 도 23에 도시한 패키지 PKG13의 구성은, 도 5에 도시한 패키지 PKG3의 구성과 거의 마찬가지이다. 서로 다른 점은, 패키지의 외형 형상이다. 구체적으로, 본 변형예 4에 있어서의 패키지 PKG13의 패키지 형태는, SOP(Small Outline Package)로 되어 있다. 이와 같이 본 발명의 기술적 사상은, 도 5에 도시한 패키지 PKG3에 적용할 수 있을 뿐만 아니라, 도 23에 도시한 바와 같은 패키지 PKG13에도 적용할 수 있다. 즉, 스위칭 소자를 실장 구성하는 패키지에는, 여러 종류의 범용 패키지가 있으며, 본 발명의 기술적 사상은, 예를 들어 도 5에 도시한 패키지 PKG3이나 도 23에 도시한 패키지 PKG13으로 대표되는 다양한 범용 패키지에 적용할 수 있다. 구체적으로, 도 23에 도시한 패키지 PKG13에 의해서도, 접합 FET를 형성한 반도체 칩 CHP1 위에 MOSFET를 형성한 반도체 칩 CHP2를 탑재하고 있기 때문에, 소스 패드 SPj와, 반도체 칩 CHP2의 이면에 형성되어 있는 드레인 전극을 직접 접속할 수 있다. 이러한 점에서, 도 23에 도시한 패키지 PKG13에 의해서도, 와이어를 사용하지 않고, 접합 FET의 소스와, MOSFET의 드레인을 직접 접속할 수 있으므로, MOSFET의 드레인과 접합 FET의 소스 사이의 기생 인덕턴스(도 2의 Lse1, Lse2)를 거의 완전히 없앨 수 있다. 따라서, 도 23에 도시한 패키지 PKG13에 의해서도, MOSFET로의 절연 내압 이상의 전압 인가를 억제할 수 있어, 이에 의해, 캐스코드 접속된 MOSFET의 애벌란시 파괴를 효과적으로 억제할 수 있다. 이 결과, 본 변형예 4에 의하면, 반도체 장치의 신뢰성 향상을 도모할 수 있다.
또한, 도 24는, 본 변형예 4에 있어서의 패키지 PKG13의 일 단면을 나타내는 도면이다. 도 24에 도시한 바와 같이, 칩 탑재부 PLT 위에 도전성 접착재(도시생략)를 개재하여, 반도체 칩 CHP1이 탑재되고, 이 반도체 칩 CHP1 위에 도전성 접착재(도시생략)를 개재하여, 반도체 칩 CHP2가 탑재되어 있다. 그리고, 예를 들어 반도체 칩 CHP1(게이트 패드 GPj)과 소스 리드 SL(소스 리드 포스트부 SPST)이 와이어 Wgj에 의해 전기적으로 접속되어 있다. 또한, 본 변형예 4에 있어서는, 예를 들어 도 24에 도시한 바와 같이, 칩 탑재부 PLT, 반도체 칩 CHP1, 반도체 칩 CHP2, 와이어 Wgj나 리드의 일부분 등이, 수지를 포함하는 밀봉체 MR에 의해 밀봉되어 있다. 이때, 밀봉체 MR의 양측의 측면으로부터 리드의 일부가 돌출되어 있다.
(실시 형태 2)
상기 실시 형태 1에서는, 패키지 구조에 관한 고안점에 대하여 설명하였지만, 본 실시 형태 2에서는, 디바이스 구조에 관한 고안점에 대하여 설명한다.
<적층 반도체 칩의 레이아웃 구성>
도 25는, 본 실시 형태 2에 있어서의 반도체 칩의 레이아웃 구성을 나타내는 도면이다. 이하에 설명하는 반도체 칩의 레이아웃 구성은, 예를 들어 실리콘 카바이드(Si)로 대표되는 실리콘(Si)보다도 밴드 갭이 큰 물질을 재료로 하는 접합 FET를 형성한 반도체 칩 CHP1 위에 실리콘(Si)을 재료로 하는 MOSFET를 형성한 반도체 칩 CHP2를 적층하여 탑재하는 예를 나타내고 있다. 도 25에 있어서, 반도체 칩 CHP1은 직사각형 형상을 이루고 있으며, 이 직사각형 형상을 한 반도체 칩 CHP1의 외주 영역에 터미네이션 영역 TMj가 형성되어 있다. 이 터미네이션 영역 TMj는, 내압을 확보하기 위해 설치되어 있는 영역이다. 그리고, 터미네이션 영역 TMj의 내측 영역이 액티브 영역 ACTj로 되어 있다. 이 액티브 영역 ACTj에 복수의 접합 FET가 형성되어 있다.
반도체 칩 CHP1의 외주 영역에 터미네이션 영역 TMj가 설치되어 있지만, 터미네이션 영역 TMj의 일부가 내부에 인입하도록 되어 있으며, 이 영역에 게이트 패드 GPj가 형성되어 있다. 이 게이트 패드 GPj는, 액티브 영역 ACTj에 형성되는 복수의 접합 FET의 각 게이트 전극과 게이트 배선을 개재하여 접속되어 있다. 여기서, 도 25에서는, 게이트 패드 GPj가, 반도체 칩 CHP1의 우변 중앙부에 배치되어 있다. 다시 말하면, 게이트 패드 GPj는, 우변으로 치우쳐서 배치됨과 함께, 좌우로 연장되는 중심선에 대하여 대칭이 되도록 배치되어 있다. 이에 의해, 복수의 접합 FET의 각 게이트 전극과 게이트 패드 GPj를 접속하는 게이트 배선의 거리의 변동을 억제할 수 있다. 이로 인해, 도 25에 도시한 레이아웃 구성에 의하면, 반도체 칩 CHP1 내에 형성되어 있는 복수의 접합 FET의 특성을 갖춰서 이용할 수 있다고 하는 이점이 얻어진다.
반도체 칩 CHP1의 액티브 영역 ACTj 위에는, 소스 패드 SPj가 형성되어 있다. 이 소스 패드 SPj는, 액티브 영역 ACTj에 형성되어 있는 접합 FET의 소스 영역과 전기적으로 접속되어 있다. 그리고, 이 소스 패드 SPj 위에 직사각형 형상을 이룬 반도체 칩 CHP2가 탑재되어 있다. 이 반도체 칩 CHP2에는, 복수의 MOSFET가 형성되어 있으며, 반도체 칩 CHP2의 주면에 소스 패드 SPm과, 게이트 패드 GPm이 형성되어 있다. 소스 패드 SPm은, MOSFET의 소스 영역과 전기적으로 접속되고, 게이트 패드 GPj는, MOSFET의 게이트 전극과 전기적으로 접속되어 있다.
도 26은, 본 실시 형태 2에 있어서의 적층 반도체 칩의 다른 레이아웃 구성을 나타내는 도면이다. 도 26에 도시한 레이아웃 구성은, 도 25에 도시한 레이아웃 구성과 거의 마찬가지이다. 도 26과 도 25의 서로 다른 점은, 도 25에 도시한 레이아웃 구성에서는, 게이트 패드 GPj가, 우변 중앙부에 배치되어 있는 것에 비하여, 도 26에 도시한 레이아웃 구성에서는, 게이트 패드 GPj가, 반도체 칩 CHP1의 우측 하부 코너부에 치우쳐서 배치되어 있는 점이다. 이와 같이 도 26에서는, 반도체 칩 CHP1의 우측 하부 코너부에 배치함으로써, 예를 들어 도 6에 도시한 바와 같이, 게이트 패드 GPj로부터 소스 리드 SL까지의 거리를 최단으로 할 수 있다. 즉, 도 26에 도시한 레이아웃 구성을 채용함으로써, 게이트 패드 GPj와 소스 리드 SL을 접속하는 와이어 Wgj의 길이를 최단으로 할 수 있고, 이에 의해, 와이어 Wgj에 존재하는 기생 인덕턴스를 최소화할 수 있다.
이어서, 도 27은, 도 25 및 도 26의 A-A선으로 절단한 단면도이다. 도 27에 도시한 바와 같이, 반도체 기판 SUBj의 이면에 드레인 전극 DEj가 형성되어 있으며, 반도체 기판 SUBj의 주면(표면)에 드리프트층 DFTj가 형성되어 있다. 그리고, 드리프트층 DFTj 위에 액티브 영역 ACTj가 형성되어 있으며, 이 액티브 영역 ACTj에 접합 FET의 게이트 전극 및 소스 영역이 형성되어 있다. 액티브 영역 ACTj의 단부에는, 내압을 확보하기 위한 터미네이션 영역 TMj가 형성되어 있으며, 액티브 영역 ACTj 위에 소스 패드 SPj가 형성되어 있다. 이 소스 패드 SPj의 단부를 덮도록, 예를 들어 산화실리콘막을 포함하는 절연막 IL1이 형성되어 있다. 여기까지의 구성이, 접합 FET를 형성한 반도체 칩 CHP1의 구조이며, 이 접합 FET를 형성한 반도체 칩 CHP1 위에 MOSFET를 형성한 반도체 칩 CHP2가 탑재되어 있다.
구체적으로는, 노출되어 있는 소스 패드 SPj 위에, 예를 들어 도전성 접착재(도시생략)를 개재하여, 드레인 전극 DEm이 접촉되어 있다. 이 드레인 전극 DEm은, 반도체 기판 SUBm의 이면에 형성되어 있으며, 반도체 기판 SUBm의 이면과 반대측의 주면(표면)에는, 드리프트층 DFTm이 형성되어 있다. 그리고, 드리프트층 DFTm에 액티브 영역 ACTm이 형성되어 있으며, 액티브 영역 ACTm의 양단부에, 내압을 확보하기 위한 터미네이션 영역 TMm이 형성되어 있다. 이 액티브 영역 ACTm에는, MOSFET의 게이트 전극 및 소스 영역이 형성되어 있다. 액티브 영역 ACTm과 터미네이션 영역 TMm에 걸치도록 소스 패드 SPm이 형성되어 있다. 이 소스 패드 SPm의 단부를 덮도록 절연막 IL2가 형성되어 있지만, 소스 패드 SPm의 대부분의 표면 영역은, 절연막 IL2로부터 노출되어 있다. 이와 같이 하여, 접합 FET를 형성한 반도체 칩 CHP1 위에 MOSFET를 형성한 반도체 칩 CHP2가 탑재되어 있다.
도 27에 도시한 바와 같이, 소스 패드 SPj에 내포되도록, 반도체 칩 CHP2가 반도체 칩 CHP1 위에 탑재되어 있다. 따라서, 반도체 칩 CHP2의 이면에 형성되어 있는 드레인 전극 DEm이, 반도체 칩 CHP1의 표면에 형성되어 있는 소스 패드 SPj와, 와이어를 통하지 않고, 도전성 접착재(도시생략)로 직접 접촉하고 있다. 이것은, 접합 FET의 소스와, MOSFET의 드레인 사이에 개재하는 기생 인덕턴스를 거의 완전히 삭제할 수 있는 것을 의미한다. 즉, 도 27에 도시한 바와 같이, 반도체 칩 CHP1 위에 직접 반도체 칩 CHP2를 탑재하는 구성에 의해, 접합 FET의 소스와, MOSFET의 드레인을 접속하기 때문에 와이어가 불필요하게 되는 것이다. 와이어를 사용하는 경우, 와이어에 존재하는 기생 인덕턴스가 문제로 되지만, 본 실시 형태 2에 있어서의 레이아웃 구성에 의하면, 와이어를 사용하지 않고, 접합 FET의 소스와, MOSFET의 드레인을 직접 접속할 수 있다. 이러한 점에서, MOSFET의 드레인과 접합 FET의 소스 사이의 기생 인덕턴스(도 2의 Lse1, Lse2)를 거의 완전히 없앨 수 있다. 이상의 점에서, 본 실시 형태 2에 의하면, MOSFET로의 절연 내압 이상의 전압 인가를 억제할 수 있고, 이에 의해, 캐스코드 접속된 MOSFET의 애벌란시 파괴를 효과적으로 억제할 수 있다. 이 결과, 본 실시 형태 2에 의하면, 반도체 장치의 신뢰성 향상을 도모할 수 있다.
또한, 도 27에 도시한 바와 같이, 본 실시 형태 2에 있어서의 레이아웃 구성에 의하면, 액티브 영역 ACTj 위에 소스 패드 SPj를 배치하고 있기 때문에, 접합 FET를 흐르는 전류를 크게 할 수 있다. 그리고, 이 경우, 소스 패드 SPj의 대면적화도 가능하기 때문에, 소스 패드 SPj 위에 탑재되는 반도체 칩 CHP2의 면적도 크게 할 수 있다. 즉, 반도체 칩 CHP2의 면적을 크게 할 수 있다는 것은, 반도체 칩 CHP2 내에 형성되는 MOSFET의 수를 증가할 수 있는 것을 의미하며, 이 결과, 복수의 MOSFET 전체를 흐르는 전류를 크게 할 수 있다. 이와 같이, 본 실시 형태 2에 있어서의 레이아웃 구성에 의하면, 복수의 접합 FET 전체를 흐르는 전류, 및 복수의 MOSFET 전체를 흐르는 전류를 크게 할 수 있으므로, 접합 FET와 MOSFET를 캐스코드 접속한 스위칭 소자의 대전류화를 용이하게 실현할 수 있다. 또한, 본 실시 형태 2에 의하면, 실리콘에 비하여 원리적으로 고내압 및 낮은 온 저항이 실현 가능한 실리콘 카바이드를 이용한 접합 FET를 사용하고 있기 때문에, 대전류화, 고내압화, 및 낮은 온 저항화를 양립할 수 있는 스위칭 소자를 제공할 수 있다.
<레이아웃 구성의 변형예>
이어서, 본 실시 형태 2에 있어서의 적층 반도체 칩의 다른 레이아웃 구성에 대하여 설명한다. 도 28은, 본 변형예에 있어서의 적층 반도체 칩의 레이아웃 구성을 나타내는 도면이다. 도 28에 도시한 바와 같이, 반도체 칩 CHP1은 직사각형 형상을 이루고 있으며, 이 직사각형 형상을 한 반도체 칩 CHP1의 외주 영역에 터미네이션 영역 TMj가 형성되어 있다. 그리고, 터미네이션 영역 TMj의 내측 영역에, 액티브 영역 ACTj, 게이트 패드 GPj, 및 소스 패드 SPj가 형성되어 있다. 여기서, 본 변형예의 특징은, 액티브 영역 ACTj, 게이트 패드 GPj, 및 소스 패드 SPj가 평면적으로 겹치지 않도록 배치되어 있는 점이다. 즉, 도 28에 도시한 바와 같이, 접합 FET가 형성되는 액티브 영역 ACTj는, 게이트 패드 GPj나 소스 패드 SPj를 피하도록 배치되어 있다. 그리고, 소스 패드 SPj 위에 반도체 칩 CHP2가 탑재되어 있다.
또한, 도 29는, 본 변형예에 있어서의 적층 반도체 칩의 다른 레이아웃 구성을 나타내는 도면이다. 도 29에 도시한 레이아웃 구성은, 도 28에 도시한 레이아웃 구성과 거의 마찬가지이다. 도 29와 도 28의 서로 다른 점은, 도 28에 도시한 레이아웃 구성에서는, 게이트 패드 GPj가, 우변 중앙부에 배치되어 있는 것에 비하여, 도 29에 도시한 레이아웃 구성에서는, 게이트 패드 GPj가, 반도체 칩 CHP1의 우측 아래 코너부로 치우쳐서 배치되어 있는 점이다.
다음으로, 도 30은, 도 28 및 도 29의 A-A선으로 절단한 단면도이다. 도 30에 도시한 바와 같이, 반도체 기판 SUBj의 이면에 드레인 전극 DEj가 형성되어 있으며, 반도체 기판 SUBj의 주면(표면)에 드리프트층 DFTj가 형성되어 있다. 이 드리프트층 DFTj에는, 액티브 영역 ACTj가 형성되어 있으며, 액티브 영역 ACTj의 외측 영역에 터미네이션 영역 TMj가 형성되어 있다. 액티브 영역 ACTj에는, 접합 FET의 게이트 전극 GE나 소스 영역 SR이 형성되어 있다. 그리고, 액티브 영역 ACTj 위 및 터미네이션 영역 TMj 위에는, 절연막 IL1이 형성되어 있으며, 이 절연막 IL1 위에 소스 패드 SPj가 형성되어 있다. 여기서, 본 변형예에 있어서, 중요한 점은, 소스 패드 SPj가 액티브 영역 ACTj에는 형성되어 있지 않고, 터미네이션 영역 TMj 위에 형성되어 있는 점이다. 즉, 본 변형예에서는, 평면에서 볼 때, 액티브 영역 ACTj와 소스 패드 SPj는 겹치지 않도록 배치되어 있으며, 소스 패드 SPj는, 터미네이션 영역 TMj 위에 배치된다. 또한, 도 30에서는, 소스 패드 SPj 위에 배치되는 반도체 칩 CHP2의 도시를 생략하고 있다. 즉, 도 30에 있어서도, 도 27과 마찬가지로, 소스 패드 SPj에 반도체 칩 CHP2가 탑재되지만, 그 구성은, 마찬가지이기 때문에, 도 30에서는, 소스 패드 SPj 위에 배치되는 반도체 칩 CHP2의 도시를 생략하고 있다.
이와 같이 구성되어 있는 본 변형예에 의하면, 이하에 나타내는 효과를 얻을 수 있다. 즉, 소스 패드 SPj 위에는 반도체 칩 CHP2가 탑재된다. 이 경우, 소스 패드 SPj에 응력이 가해진다. 그런데, 본 변형예에서는, 이 소스 패드 SPj의 바로 아래 영역에, 접합 FET를 형성한 액티브 영역 ACTj가 형성되어 있지 않기 때문에, 액티브 영역 ACTj에 응력이 인가되는 것을 방지할 수 있다. 즉, 본 변형예에 의하면, 액티브 영역 ACTj에 불필요한 응력이 인가되는 것을 방지할 수 있기 때문에, 액티브 영역 ACTj에 형성되어 있는 접합 FET의 기계적인 파괴를 방지할 수 있다.
또한, 소스 패드 SPj 위에 탑재되는 반도체 칩 CHP2의 표면에는, 게이트 패드 GPm이나 소스 패드 SPm이 형성되어 있으며, 이들 패드에는, 와이어 본딩에 의해, 와이어가 접속된다. 이 와이어 본딩 공정에서도 응력이 발생하지만, 본 변형예에서는, 반도체 칩 CHP2와 액티브 영역 ACTj가 평면적으로 겹치지 않도록 배치되어 있기 때문에, 와이어 본딩 공정에서 발생한 응력이, 액티브 영역 ACTj에 직접 전달되는 것을 방지할 수 있다. 이 결과, 본 변형예에 있어서의 적층 반도체 칩의 레이아웃 구성에 의하면, 반도체 칩 CHP2의 탑재 시나 와이어 본딩 시에 발생하는 응력이, 반도체 칩 CHP1의 액티브 영역 ACTj에 형성되어 있는 접합 FET의 특성에 영향을 주는 것을 억제할 수 있다. 즉, 본 변형예에 의하면, 조립 수율이 높고, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
<MOSFET의 디바이스 구조>
다음으로, 반도체 칩 CHP2에 형성되어 있는 MOSFET의 디바이스 구조의 일례에 대하여 설명한다. 도 31은, 본 실시 형태 2에 있어서의 MOSFET의 디바이스 구조의 일례를 나타내는 단면도이다. 도 31에 도시한 바와 같이, 예를 들어 n형 불순물을 도입한 실리콘을 포함하는 반도체 기판 SUBm의 이면에는, 예를 들어 금속막을 포함하는 드레인 전극 DEm이 형성되어 있는 한편, 반도체 기판 SUBm의 주면측에는, n형 반도체 영역을 포함하는 드리프트층 DFTm이 형성되어 있다. 드리프트층 DFTm에는, p형 반도체 영역을 포함하는 보디 영역 PR이 형성되어 있으며, 이 보디 영역 PR에 내포되도록, n형 반도체 영역을 포함하는 소스 영역 SR이 형성되어 있다. 이 소스 영역 SR과 드리프트층 DFTm의 사이에서 끼워진, 보디 영역 PR의 표면 영역이 채널 형성 영역으로서 기능한다. 그리고, 소스 영역 SR과 보디 영역 PR의 양쪽에 전기적으로 접속하도록 소스 전극 SE가 형성되어 있다. 또한, 채널 형성 영역 위를 포함하는 드리프트층 DFTm의 표면에는, 예를 들어 산화실리콘막을 포함하는 게이트 절연막 GOX가 형성되어 있으며, 이 게이트 절연막 GOX 위에 게이트 전극 G가 형성되어 있다.
이와 같이 구성되어 있는 MOSFET에서는, 예를 들어 소스 영역 SR로부터, 보디 영역 PR의 표면에 형성된 채널 형성 영역을 통과하고, 드리프트층 DFTm으로부터 반도체 기판 SUBm의 이면에 형성되어 있는 드레인 전극 DEm에 전자가 흐르도록 구성되어 있으며, 소위 종형 MOSFET라 불리는 구조이다. 이 종형 MOSFET의 이점은, 반도체 칩 CHP2에 고밀도로 형성할 수 있기 때문에, 전류 밀도가 큰 MOSFET로 되는 점이다. 따라서, 종형 MOSFET를 본 발명의 스위칭 소자에 이용함으로써, 전류 밀도가 큰 스위칭 소자를 실현할 수 있다.
예를 들어, 도 28이나 도 29에 도시한 레이아웃 구성의 경우, 액티브 영역 ACTj에 형성되어 있는 접합 FET로의 응력에 기초하는 특성 열화를 효과적으로 방지할 수 있지만, 그 한편, 소스 패드 SPj의 면적이 비교적 작아진다. 이 경우, 소스 패드 SPj 위에 배치되는 MOSFET를 형성한 반도체 칩 CHP2의 면적도 비교적 작아지지만, 반도체 칩 CHP2에 형성되는 MOSFET로서, 도 31에 도시한 종형 MOSFET를 사용하면, 작은 칩 면적이어도, 비교적 큰 전류 밀도의 MOSFET를 실현할 수 있다. 이 결과, 캐스코드 접속된 스위칭 소자 전체의 전류 밀도를 크게 할 수 있다. 즉, 특히, 도 28이나 도 29에 도시한 레이아웃 구성을 취함으로써, MOSFET를 형성한 반도체 칩 CHP2의 면적이 작아지는 경우이더라도, 도 31에 도시한 종형 MOSFET를 사용함으로써, 액티브 영역 ACTj에 형성되어 있는 접합 FET로의 응력에 기초하는 특성 열화를 효과적으로 방지하면서, 대전류를 확보할 수 있는 고성능의 스위칭 소자를 제공할 수 있다.
<본 발명자가 알아낸 과제>
다음으로, 본 발명자가 알아낸 새로운 과제에 대하여 설명한다. 도 32는, 캐스코드 접속된 스위칭 소자에 있어서의 전류 경로를 나타내는 도면이다. 도 32의 (a)는 온 시의 전류 경로를 나타내는 도면이며, 도 32의 (b)는 오프 시에 흐르는 누설 전류의 전류 경로를 나타내는 도면이다. 도 32의 (a)에 도시한 바와 같이, 온 시에 있어서는, 정격 전류 Id가 접합 FETQ1의 드레인으로부터 MOSFETQ2의 소스로 흐른다. 즉, 캐스코드 접속된 스위칭 소자의 드레인 D로부터 소스 S를 향해 정격 전류 Id가 흐른다. 이때, MOSFETQ2가 컷오프되기 전의 MOSFETQ2의 드레인 전압(중간 노드 Se의 전압)은 MOSFETQ2의 온 저항과 정격 전류 Id의 곱으로부터 구할 수 있다. 예를 들어, 온 저항이 10mΩ이고, 정격 전류 Id가 40A이면, 중간 노드 Se의 전압은 0.4V이다. 이 중간 노드 Se의 전압은, MOSFETQ2의 드레인 전압임과 함께, 접합 FETQ1의 소스 전압이기 때문에, 접합 FETQ1의 소스 전압을 기준으로 한 접합 FETQ1의 게이트 전압인 전압 Vgs는, -0.4V이다.
캐스코드 접속된 스위칭 소자를 온 상태로부터 오프 상태로 천이시키는 경우, 도 32의 (a)에 도시한 바와 같이, MOSFETQ2의 게이트 전극 Gm에 15V를 인가한 상태로부터, 도 32의 (b)에 도시한 바와 같이, MOSFETQ2의 게이트 전극 Gm에 0V를 인가한다. MOSFETQ2는, 노멀리 오프형의 MOSFET이기 때문에, 게이트 전극 Gm에 0V가 인가되면, 컷오프한다.
MOSFETQ2를 컷오프하는 과정에 있어서, 초기 단계에서는, 채널이 서서히 소실되므로, MOSFETQ2의 드레인과 소스 간의 온 저항은 서서히 상승한다. 캐스코드 접속된 스위칭 소자에 사용되고 있는 접합 FETQ1은, 노멀리 온형이며, MOSFETQ2를 컷오프하는 초기 단계에 있어서는, 접합 FETQ1의 전압 Vgs는, -0.4V이기 때문에, 접합 FETQ1은, 온 상태를 유지한다. 이러한 점에서, 접합 FETQ1의 드레인(예를 들어, 전원 전압 300V의 어플리케이션에서는, 드레인 전압이 300V 정도)으로부터 접합 FETQ1의 소스를 향해 전류가 흐른다. 따라서, MOSFETQ2의 드레인 전압(중간 노드 Se의 전압)은 채널의 소실에 수반하여 증가하는 온 저항과, 접합 FETQ1의 드레인으로부터 유입하는 드레인 전류의 곱이 되기 때문에, MOSFETQ2의 드레인 전압(중간 노드 Se의 전압)은 0.4V로부터 서서히 상승한다.
그 후, MOSFETQ2의 채널이 완전히 소실되어, MOSFETQ2가 완전히 컷오프되면, 접합 FETQ1로부터 유입하는 전류에 의해, 중간 노드 Se에 전하가 축적되기 때문에, MOSFETQ2의 드레인 전압(중간 노드 Se의 전압)은 더 상승하여, 접합 FETQ1의 컷오프 전압(예를 들어, 5V 내지 15V 정도)까지 상승한다. 이 상태로 되면, 접합 FETQ1이 오프하여, 접합 FETQ1의 드레인 전류가 흐르지 않게 된다. 즉, MOSFETQ2의 드레인 전압(중간 노드 Se의 전압)의 상승이 멈추고, 이 상태가 유지된다.
그러나, 캐스코드 접속된 스위칭 소자에 있어서, 접합 FETQ1의 전압 Vgs가 -5V 내지 -15V 정도가 된 경우이어도, 접합 FETQ1의 드레인과 소스 사이에 누설 전류 Idl이 흐르는 경우가 있다는 사실을 본 발명자는 알아내었다. 이 누설 전류 Idl이 흐르면, 중간 노드 Se에 전하가 축적되기 때문에, MOSFETQ2의 드레인 전압(중간 노드 Se의 전압)은 상승하게 된다. 이러한 점에서, 전술한 누설 전류 Idl이 커지면, MOSFETQ2의 드레인 전압(중간 노드 Se의 전압)이 MOSFETQ2의 내압 이상(예를 들어, 30V 이상)의 전압으로 될 우려가 발생한다. 이 결과, MOSFETQ2가 애벌란시 동작하고, 최종적으로, MOSFETQ2가 파괴될 우려가 발생한다. 이 대책으로서, 내압이 높은 고내압인 MOSFET를 사용하면, 전술한 MOSFET의 애벌란시 파괴를 방지할 수 있을 가능성은 높아지지만, 고내압인 MOSFET를 사용하는 경우, 내압을 확보하기 위해 드리프트층을 두껍게 설계할 필요가 있다. 이와 같이 저농도의 드리프트층의 두께가 두꺼워지면, MOSFET의 온 저항이 증가해버리기 때문에, 캐스코드 접속된 스위칭 소자의 온 시에 있어서의 도통 손실이 증가해버리는 문제점이 발생한다. 즉, 캐스코드 접속된 스위칭 소자의 고성능화를 확보하면서, MOSFET의 애벌란시 파괴를 방지하기 위해서는, 저농도의 드리프트층을 두껍게 하는 구성 이외의 고안을 실시할 필요가 있다. 따라서, 본 실시 형태 2에서는, 캐스코드 접속된 스위칭 소자의 고성능화를 확보하면서, MOSFET의 애벌란시 파괴를 방지하기 위해서, 접합 FET의 디바이스 구조에 고안을 실시하고 있다. 이하에, 이 고안을 실시한 본 실시 형태 2에 있어서의 접합 FET의 디바이스 구조에 대하여 설명한다.
<접합 FET의 디바이스 구조>
도 33은, 본 실시 형태 2에 있어서의 접합 FET의 디바이스 구조를 나타내는 단면도이다. 도 33에 도시한 바와 같이, 본 실시 형태 2에 있어서의 접합 FET는, 반도체 기판 SUBj를 갖고, 이 반도체 기판 SUBj의 이면에 드레인 전극 DEj가 형성되어 있다. 한편, 반도체 기판 SUBj의 이면과는 반대측의 주면측에는, 드리프트층DFTj가 형성되어 있으며, 이 드리프트층 DFTj에는, 복수의 트렌치 TR이 형성되어 있다. 그리고, 복수의 트렌치 TR 각각의 측면 및 저면에는, 게이트 전극 GE('게이트 영역'이라고도 함)가 형성되어 있으며, 인접하는 트렌치 TR의 측면 및 저면에 형성된 게이트 전극 GE 사이에 끼워지도록 채널 형성 영역이 형성되어 있다. 이 채널 형성 영역의 상부에는 소스 영역 SR이 형성되어 있다. 이와 같이 구성되어 있는 접합 FET에서는, 게이트 전극 GE에 인가하는 전압을 제어함으로써, 게이트 전극 GE로부터의 공핍층의 연장을 제어한다. 이에 의해, 서로 인접하는 게이트 전극 GE로부터 연장되는 공핍층이 연결되면 채널 형성 영역이 소실되어 오프 상태가 실현되는 한편, 서로 인접하는 게이트 전극 GE로부터 연장되는 공핍층이 연결되지 않는 경우에는, 채널 형성 영역이 형성되어 온 상태가 실현된다.
여기서, 본 실시 형태 2에 있어서의 접합 FET의 특징점은, 채널 형성 영역의 채널 길이 CL이 1㎛ 이상으로 되는 점이다. 다시 말하면, 소스 영역 SR의 저부와, 게이트 전극 GE의 저부 사이의 거리가 1㎛ 이상이 되는 점에 본 실시 형태 2에 있어서의 특징점이 있다. 이에 의해, 채널 형성 영역의 채널 길이를 길게 할 수 있기 때문에, 접합 FET의 오프 시에 있어서의 채널 형성 영역 내의 정전 포텐셜을 높게 할 수 있다. 이러한 점에서, 본 실시 형태 2에 의하면, 채널 길이가 0.5㎛ 정도의 디바이스 구조를 사용하는 경우보다도, 접합 FET의 드레인과 소스의 사이를 흐르는 누설 전류를 작게 억제할 수 있다. 이와 같이, 채널 길이 CL을 1㎛ 이상으로 하는 이점은, 오프 시에 있어서의 채널 형성 영역 내의 정전 포텐셜을 높게 할 수 있는 점에 의해 누설 전류를 저감할 수 있는 점에 있지만, 또한, 채널 길이 CL 자체가 길어지는 것도, 누설 전류를 저감하는 것에 기여하고 있다고 생각된다.
또한, 도 33에 도시한 접합 FET의 디바이스 구조의 경우, 드레인으로 되는 반도체 기판 SUBj와 소스 영역 SR 사이의 거리보다도, 반도체 기판 SUBj와 게이트 전극 GE 사이의 거리 쪽이 작다. 그리고, 접합 FET가 오프하고 있는 상태에서는, 게이트 전극 GE와 드리프트층 DFTj의 사이에 역방향 전압(역 바이어스)이 인가되게 된다. 이 결과, 오프 시에 접합 FET를 흐르는 누설 전류는, 거리가 이격된 반도체 기판 SUBj와 소스 영역 SR의 사이를 흐르는 것보다도, 거리가 짧은 반도체 기판 SUBj와 게이트 전극 GE 사이의 역방향 전류(누설 전류)로서 주로 흐르는 것이라 생각된다. 따라서, 본 실시 형태 2에 의하면, 접합 FET가 컷오프된 후, 접합 FET의 드레인과 소스 간을 흐르는 누설 전류를 대폭 저감할 수 있다. 이러한 점에서, 본 실시 형태 2에 의하면, 오프 시에 있어서의 접합 FET의 드레인과 소스 간을 흐르는 누설 전류에 기인하여 MOSFET의 드레인 전압이, 내압 이상의 전압으로 상승하는 것을 억제할 수 있고, 이에 의해, MOSFET가 애벌란시 동작하여, 최종적으로, MOSFET가 파괴되는 것을 효과적으로 방지할 수 있다. 또한, 도 33에 도시한 트렌치 구조의 접합 FET에 의하면, 접합 FET를 고밀도로 형성할 수 있기 때문에, 전류 밀도가 큰 스위칭 소자를 실현할 수 있는 것은 물론이다.
이어서, 도 34는, 본 실시 형태 2에 있어서의 접합 FET의 다른 디바이스 구조를 나타내는 단면도이다. 도 34에 도시한 바와 같이, 본 실시 형태 2에 있어서의 다른 접합 FET는, 반도체 기판 SUBj를 갖고, 이 반도체 기판 SUBj의 이면에 드레인 전극 DEj가 형성되어 있다. 한편, 반도체 기판 SUBj의 이면과는 반대측의 주면측에는, 드리프트층 DFTj가 형성되어 있으며, 이 드리프트층 DFTj에는, 복수의 게이트 전극 GE가 이격하여 매립되도록 형성되어 있다. 그리고, 인접하는 게이트 전극 GE 간의 드리프트층 DFTj의 표면에 소스 영역 SR이 형성되어 있다. 이와 같이 구성되어 있는 도 34에 도시한 접합 FET는, 소위 트렌치 구조를 갖지 않는 종형의 접합 FET이다.
이와 같은 구조를 갖는 접합 FET에 있어서도, 채널 형성 영역의 채널 길이 CL이 1㎛ 이상으로 되는 점에 특징점이 있다. 다시 말하면, 소스 영역 SR의 저부와, 게이트 전극 GE의 저부 사이의 거리(채널 길이 CL)가 1㎛ 이상으로 되는 점에 특징점이 있다. 이에 의해, 채널 형성 영역의 채널 길이를 길게 할 수 있기 때문에, 도 34에 도시한 접합 FET에서도, 오프 시에 있어서의 채널 형성 영역 내의 정전 포텐셜을 높게 할 수 있다. 이러한 점에서, 도 34에 도시한 접합 FET에 있어서도, 채널 길이가 0.5㎛ 정도의 디바이스 구조를 사용하는 경우보다도, 접합 FET의 드레인과 소스 사이를 흐르는 누설 전류를 작게 억제할 수 있다. 이와 같이, 채널 길이 CL을 1㎛ 이상으로 하는 이점은, 오프 시에 있어서의 채널 형성 영역 내의 정전 포텐셜을 높게 할 수 있는 점에 의해 누설 전류를 저감할 수 있는 점에 있지만, 또한, 채널 길이 CL 자체가 길어지는 것도, 누설 전류를 저감하는 점에 기여하고 있다고 생각된다.
도 34에 도시한 접합 FET의 이점은, 디바이스 구조가 간소하여, 제조 비용을 낮게 할 수 있는 점에 있다. 나아가서는, 도 33에 도시한 접합 FET에서는, 트렌치 TR의 측면에 도전형 불순물(p형 불순물)을 고도의 기울기 이온 주입 기술 등의 수단에 의해 형성할 필요가 있는 것에 비하여, 도 34에 도시한 접합 FET에서는, 게이트 전극 GE를 형성하기 위해서, 고도의 기울기 이온 주입 기술을 사용할 필요가 없어, 게이트 전극 GE에 도입되는 불순물 프로파일의 정밀도가 높다는 이점이 있다. 즉, 도 34에 도시한 접합 FET에 의하면, 특성이 갖춰진 접합 FET를 용이하게 형성할 수 있는 이점이 얻어진다.
이상, 본 발명자에 의해 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시 형태에 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 물론이다.
예를 들어, 상기 실시 형태에서는, MOSFET의 게이트 전극을 게이트 구동 회로(게이트 드라이버)에 의해 구동하는 예에 대하여 설명하였지만, 접합 FET의 게이트 전극도 게이트 구동 회로에 의해 구동하도록 구성하여도 된다. 이 경우, 접합 FET의 게이트 전극을 게이트 구동 회로에 의해 제어함으로써, 접합 FET의 소스 전압을 원하는 레벨로 제어할 수 있으므로, 중간 노드의 서지 전압을 억제할 수 있다고 하는 효과를 얻을 수 있다. 이 구성의 경우, 단자수가 증가해버리지만, 보다 저손실의 스위칭 소자를 제공할 수 있는 이점이 얻어진다.
또한, 상기 실시 형태 1에서 설명한 패키지 형태에 관한 것으로, 리드 배치도 이들에 한정되지 않는다. 즉, 게이트 리드, 드레인 리드, 및 소스 리드의 배치 위치는, 다양한 변형이 가능하다. 예를 들어, 패키지를 실장 기판에 실장할 때, 기존의 리드 배치를 유용할 수 있도록, 패키지의 리드 배치를 결정할 수 있다. 이 경우, 실장 기판의 변경이 불필요하게 되어, 설계 변경에 수반되는 비용의 증가도 억제할 수 있다.
또한, 적층 반도체 칩의 레이아웃 구성도, 특별히, 명세서에서 설명한 레이아웃 구성만큼 한정되는 것이 아니라, 각 반도체 칩의 형상, 패드의 형상, 터미네이션 영역의 형상 등도, 특별히 한정되지 않는다. 또한, 접합 FET나 MOSFET의 구조도 한정되는 것은 아니라, 다양하게 기존의 구조를 적용할 수 있다. 나아가서는, 디바이스의 불순물 프로파일도 자유롭게 변경할 수 있다. 예를 들어, MOSFET에서는, 펀치스루하지 않도록 표면의 불순물 농도를 얇게 하면서, 깊이 방향으로 서서히 불순물 농도를 짙게 하도록 불순물을 주입하도록 하여도 된다.
또한, 전술한 MOSFET는, 게이트 절연막을 산화막으로 형성하는 경우에 한정하는 것이 아니라, 게이트 절연막을 넓게 절연막으로 형성하는 MISFET(Metal Insulator Semiconductor Field Effect Transistor)도 포함하는 것이라고 상정하고 있다. 즉, 본 명세서에서는, 편의상 MOSFET라 하는 용어를 사용하고 있지만, 이 MOSFET는, MISFET도 포함하는 의도의 용어로서 본 명세서에서는 사용하고 있다.
또한, 전술한 각 와이어의 금속 재료로서는, 금(Au), 금 합금, 구리(Cu), 구리 합금, 알루미늄(Al), 알루미늄 합금 등을 이용하면 된다.
본 발명의 스위칭 소자는, 예를 들어 전원 회로에 적용할 수 있지만, 이에 한정되는 것이 아니라, 예를 들어 에어컨용의 인버터, 태양광 발전 시스템의 파워 컨디셔너, 하이브리드 차나 전기 자동차의 인버터, 퍼스널 컴퓨터의 전원 모듈, 백색 LED의 인버터 등의 다양한 기기에의 적용이 가능하다.
본 발명은 반도체 장치를 제조하는 제조업에 폭 넓게 이용할 수 있다.
ACTj: 액티브 영역
ACTm: 액티브 영역
CHP1: 반도체 칩
CHP2: 반도체 칩
CL: 채널 길이
CLP: 클립
D: 드레인
D1: 드레인
D2: 드레인
DEj: 드레인 전극
DEm: 드레인 전극
DFTj: 드리프트층
DFTm: 드리프트층
Dj1: 드레인
Dj2: 드레인
DL: 드레인 리드
Dm: 드레인
Dm1: 드레인
Dm2: 드레인
G: 게이트 전극
GE: 게이트 전극
Gj: 게이트 전극
Gj1: 게이트 전극
Gj2: 게이트 전극
GL: 게이트 리드
Gm: 게이트 전극
Gm1: 게이트 전극
Gm2: 게이트 전극
GOX: 게이트 절연막
GPj: 게이트 패드
GPm: 게이트 패드
GPST: 게이트 리드 포스트부
Id: 정격 전류
Idl: 누설 전류
IL1: 절연막
IL2: 절연막
Lgi1: 기생 인덕턴스
Lgi2: 기생 인덕턴스
LL: 부하 인덕턴스
Ls: 기생 인덕턴스
Lse1: 기생 인덕턴스
Lse2: 기생 인덕턴스
MR: 밀봉체
PKG1: 패키지
PKG2: 패키지
PKG3: 패키지
PKG4: 패키지
PKG5: 패키지
PKG6: 패키지
PKG7: 패키지
PKG8: 패키지
PKG9: 패키지
PKG10: 패키지
PKG11: 패키지
PKG12: 패키지
PKG13: 패키지
PLT: 칩 탑재부
PLT1: 칩 탑재부
PLT2: 칩 탑재부
PR: 보디 영역
Q1: 접합 FET
Q1a: 접합 FET
Q1b: 접합 FET
Q2: MOSFET
Q2a: MOSFET
Q2b: MOSFET
S: 소스
S1: 소스
S2: 소스
SE: 소스 전극
Se: 중간 노드
Sj: 소스
Sj1: 소스
Sj2: 소스
SL: 소스 리드
Sm: 소스
Sm1: 소스
Sm2: 소스
SPj: 소스 패드
SPm: 소스 패드
SPST: 소스 리드 포스트부
SR: 소스 영역
SUBj: 반도체 기판
SUBm: 반도체 기판
TMj: 터미네이션 영역
TMm: 터미네이션 영역
TR: 트렌치
Vak: 전압
Vdsu: 전압
Vdsmu: 전압
Vdsmd: 전압
Wds: 와이어
Wgj: 와이어
Wgm: 와이어
Wsm: 와이어

Claims (4)

  1. 제1 면과, 상기 제1 면과는 반대측의 제2 면을 갖는 제1 금속 플레이트와,
    제3 면과, 상기 제3 면과는 반대측의 제4 면을 갖는 제2 금속 플레이트와,
    상기 제1 금속 플레이트의 상기 제1 면 위에 탑재된 제1 반도체 칩과,
    상기 제2 금속 플레이트의 상기 제3 면 위에 탑재된 제2 반도체 칩과,
    제1 리드와,
    제2 리드와,
    상기 제1 금속 플레이트와 연결된 제3 리드와,
    상기 제1 반도체 칩, 상기 제2 반도체 칩, 상기 제1 리드의 일부, 상기 제2 리드의 일부, 및 상기 제3 리드의 일부를 밀봉하는 밀봉체를 갖고,
    상기 제1 반도체 칩은 실리콘 카바이드를 재료로 하고, 제1 게이트 전극과, 제1 소스와, 제1 드레인을 갖는 노멀리 온형의 접합 FET를 구비하고, 또한 상기 접합 FET의 상기 제1 소스와 전기적으로 접속된 제1 소스 패드, 및 상기 접합 FET의 상기 제1 게이트 전극과 전기적으로 접속된 제1 게이트 패드가 형성된 제1 표면과, 상기 접합 FET의 상기 제1 드레인과 전기적으로 접속되고, 상기 제1 표면과는 반대측의 제1 이면을 갖고,
    상기 제2 반도체 칩은 실리콘을 재료로 하고, 제2 게이트 전극과, 제2 소스와, 제2 드레인을 갖는 노멀리 오프형의 MOSFET을 구비하고, 또한 상기 MOSFET의 상기 제2 소스와 전기적으로 접속된 제2 소스 패드, 및 상기 MOSFET의 상기 제2 게이트 전극과 전기적으로 접속된 제2 게이트 패드가 형성된 제2 표면과, 상기 MOSFET의 상기 제2 드레인과 전기적으로 접속되고, 상기 제2 표면과는 반대측의 제2 이면을 갖고,
    상기 제1 반도체 칩의 상기 제1 이면이, 제1 도전성 접착재를 개재하여 상기 제1 금속 플레이트의 상기 제1 면 위에 탑재되고 있는 것에 의해, 상기 접합 FET의 제1 드레인은 상기 제3 리드와 전기적으로 접속되고,
    상기 제2 반도체 칩의 상기 제2 이면이, 제2 도전성 접착재를 개재하여 상기 제2 금속 플레이트의 상기 제3 면 위에 탑재되고 있는 것에 의해, 상기 MOSFET의 상기 제2 드레인은 상기 제2 금속 플레이트와 전기적으로 접속되고,
    상기 제1 반도체 칩의 상기 제1 게이트 패드는, 제1 와이어를 개재하여 상기 제1 리드와 전기적으로 접속되고,
    상기 제2 반도체 칩의 상기 제2 소스 패드는, 제2 와이어를 개재하여 상기 제1 리드와 전기적으로 접속되어 있는 것에 의해, 상기 제1 반도체 칩의 상기 제1 게이트 패드와 전기적으로 접속되고,
    상기 제2 반도체 칩의 상기 제2 게이트 패드는, 제3 와이어를 개재하여 상기 제2 리드와 전기적으로 접속되고,
    상기 제1 반도체 칩의 상기 제1 소스 패드는, 제4 와이어를 개재하여 상기 제2 금속 플레이트와 전기적으로 접속되고,
    평면에서 보았을 때, 상기 제1 반도체 칩의 상기 제1 게이트 패드는, 상기 제2 리드와 상기 제3 리드보다 상기 제1 리드에 근접하도록 배치되어 있는, 반도체 장치.
  2. 제1항에 있어서,
    상기 밀봉체는, 제1 측면과 상기 제1 측면에 대향하는 제2 측면을 갖는 직사각형 형상이고,
    상기 제1 리드, 상기 제2 리드, 및 상기 제3 리드 각각의 상기 밀봉체에 밀봉되어 있지 않은 부분은, 상기 제1 측면으로부터 돌출되어 있는, 반도체 장치.
  3. 제2항에 있어서,
    상기 제1 금속 플레이트의 상기 제2 면 및 상기 제2 금속 플레이트의 상기 제4 면은 밀봉체로 덮여 있는, 반도체 장치.
  4. 제2항에 있어서,
    상기 제1 금속 플레이트와 상기 제2 금속 플레이트의 사이에는 밀봉체의 일부가 배치되어 있는, 반도체 장치.
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