JP2000506313A - 高阻止電圧用で順方向損失の少ない、特に電流を開閉する電子デバイス - Google Patents

Abstract

(57)【要約】 高阻止電圧用で順方向損失の少ない、特に電流を開閉する電子デバイスにおいて、２つの端子（２、３）の間において、２つの半導体領域（６、８）の間に少なくとも１０⁶Ｖ／ｃｍのブレークダウン電界強度を持つ半導体から形成されているｐｎ接合（７）が接続されている。両半導体領域の１つにはｐｎ接合に接してチャネル領域（９）が設けられ、この領域は両端間においてシリコンデバイス（４）と直列に接続されている。ｐｎ接合の空乏層（７０）はシリコンデバイスの阻止状態において阻止電圧を負担する。特にシリコンデバイスとしてＭＯＳＦＥＴが使用される。

Description

【発明の詳細な説明】 高阻止電圧用で順方向損失の少ない、特に電流を開閉する電子デバイス 電流を開閉するために機械的な開閉器の他に半導体デバイスも使用される。半 導体デバイスは、バイポーラ・トランジスタやサイリスタなどが属する電流制御 形の半導体デバイスと、例えばユニポーラＭＯＳ電界効果型トランジスタ（ＭＯ ＳＦＥＴ）或いはバイポーラＭＯＳ制御サイリスタ（ＭＣＴ）或いはＭＯＳ制御 バイポーラ・トランジスタ（ＩＧＢＴ）などが属する電圧制御形の半導体デバイ スとに分類することができる。上記の全ての半導体デバイスは１方向の電流のみ 、即ち動作電圧の特定の極性においてのみ開閉できる（以下、開閉可能状態とい う）。開閉可能状態において半導体デバイスは制御電圧或いは制御電流を変える ことにより、半導体デバイスを通して実際に電流が流れない阻止状態から、電流 が半導体デバイスを通して流れる導通状態に、或いはその逆に開閉することがで きる。導通状態においては半導体デバイスを通して流れる電流は動作電圧及び制 御電圧もしくは制御電流の大きさに関係する。各半導体デバイスはその阻止状態 において最大阻止電圧（ブレークダウン電圧）までしか阻止できない。それより 高い電圧においてはキャリアの破壊が行われ、急速にデバイスの破壊に導くこと がある。交流電流に対しては、通常、２つの半導体デバイスが逆並列に接続され る（双方向接続）。 特にパワーエレクトロニクス用半の導体デバイスのための半導体材料としては 実際にはシリコン（Ｓｉ）が使用される。即ち、シリコンについては、高度に発 展したプロセステクノロジーが既に確立している。さらに、シリコンをベースと する電圧制御形のＭＯＳ半導体デバイスはＭＯＳ構造のチャネル領域におけるシ リコンのキャリア移動度が大きいことにより高速の開閉速度を持っている。ＭＯ ＳＦＥＴの１つの問題は、導通状態における静的な損失が、ＭＯＳＦＥＴによっ て制御される阻止状態における阻止電圧が高ければ高い程、それだけ大きくなる ということにある。シリコンでは約６００Ｖ以上の高阻止電圧用に設計されたパ ワーＭＯＳＦＥＴの静的な損失電力は代表的に約５Ａ以上の導通電流において非 常に大きくなるので、このような及びそれより高い開閉電流や阻止電圧に対して はシリコンをベースとしたバイポーラ・ＩＧＢＴがシリコンＭＯＳＦＥＴに優先 する。 ＰＣＴ出願ＷＯ９５／２４０５５により半導体材料である炭化ケイ素（ＳｉＣ ）内に形成されたＭＯＳＦＥＴが公知である。このような炭化ケイ素ＭＯＳＦＥ Ｔは６００Ｖ以上の同一阻止能力において、シリコンＭＯＳＦＥＴより小さい導 通損失に設計される。しかしながら、炭化ケイ素におけるプロセステクノロジー は、特にＭＯＳ構造に対して、シリコンにおけるようには、高度に進展していな いので、炭化ケイ素ＭＯＳＦＥＴはまだ大量には製造されない。 この発明の課題は、電流を開閉するのに適した電子デバイスで、５００Ｖ以上 の高い阻止電圧に対して設計され、それにも係わらず導通動作時に僅かな損失し か示さないものを提示することにある。 この課題は、この発明によれば、請求項１に記載の特徴事項をもって解決され る。この発明は、良好な制御性及びシリコンデバイスの多様な実現性、特に電力 開閉技術用としての実現性を、少なくとも１０⁶Ｖ／ｃｍのブレークダウン電界 強度を持つ半導体におけるｐｎ接合の高い阻止能力とに特別かつ有利なように組 み合わせるという考えに基づいている。ブレークダウン電界強度とは、半導体が キャリアの破壊によって破壊されることなく、その半導体に印加することのでき る最大の電界強度である。 この電子デバイスは動作電圧を印加する２つの電気端子、シリコンを基材とす る半導体デバイス（シリコンデバイス）及び付加的な半導体デバイスを備えてい る。この後者の半導体デバイスは所定の導電型の第一の半導体領域と、これと反 対の導電型の、少なくとも１つの他の半導体領域を備えている。これらの半導体 領域はそれぞれ少なくとも１０⁶Ｖ／ｃｍのブレークダウン電界強度を持つ半導 体で形成されている。それぞれ反対の導電型の半導体領域の間にそれぞれ１つの ｐｎ接合が形成されている。半導体デバイスの第一の半導体領域における、ｐｎ 接合に接する少なくとも１つのチャネル領域がシリコンデバイスと電気的に直列 に両端子間に接続されている。このシリコンデバイスは所定の極性の動作電圧に おいて導通状態及び阻止状態を示す。導通状態においてはシリコンデバイスを介 して電流が流れ、一方阻止状態においては殆ど無視できる阻止電流が流れる。半 導体デバイスのｐｎ接合は両端子間に所定の極性を持つ動作電圧に対して阻止方 向に電気的に接続されている。シリコンデバイスがその阻止状態にあるとき、少 なくとも１つのｐｎ接合の空乏層が第一の半導体領域のチャネル領域を狭め、或 いは全チャネル領域を覆いかくしさえする。チャネル領域に比較して空乏層の電 気抵抗はずっと高いので、シリコンデバイスの阻止状態においてはｐｎ接合の空 乏層を介して両端子間の動作電圧の大部分が降下する。ｐｎ接合の半導体領域と して設けられた半導体の少なくとも１０⁶Ｖ／ｃｍの大きいブレークダウン電界 強度により半導体デバイスのｐｎ接合は、同一キャリア濃度でかつ同じ寸法でシ リコンに形成されたｐｎ接合より明らかに高い阻止電圧を負担することができる 。シリコンのブレークダウン電界強度は比較のため示せば凡そ２・１０⁵Ｖ／ｃ ｍである。シリコンデバイスは、それ故、両端子間のデバイス電圧の残りの部分 に対してのみ設計されればよい。このことはまた、導通動作時におけるシリコン デバイスの損失電力を明らかに減少させる結果をもたらす。半導体デバイスのｐ ｎ接合にはさらに他の回路分岐に両端子間の全動作電圧が阻止電圧として印加さ れる。 シリコンデバイスの導通状態においてｐｎ接合の空乏層はキャリアで溢れ、半 導体デバイスの第一の半導体領域におけるチャネル領域は再び開かれる。そこで このチャネル領域を通して電流が両端子間を流れる。導通動作時（通電動作）に おける電子デバイスの全電力損失は導通状態におけるシリコンデバイスの損失と 半導体デバイスの半導体領域における損失とからなる。電子デバイスのこの全損 失は所定の最大阻止電圧においては、この最大阻止電圧に対して設計されている 同一構造型のシリコンデバイスにおけるより、それだけで考察すれば、明らかに 小さく、またこの最大阻止電圧に対して設計され、シリコンデバイスと同一の構 造型でかつ半導体デバイスと同一の半導体に形成されている半導体デバイスにお けるよりも小さい。 この発明による電子デバイスの有力な構成例及び改良例は請求項１に続く請求 項により明らかにされる。 その製造に関しての有効な１つの実施例においては、第一の半導体領域と共に １つのｐｎ接合を形成する少なくとも１つの別の半導体領域が第一の半導体領域 の第一の表面に、特にイオン注入により形成される。 半導体デバイスの第一の半導体領域の第一の表面と反対側の、この第一の半導 体領域の第二の表面に、第一の構成例として、動作電圧の１つの極に電気的に接 続れれる電極が配置される。 これとは異なる構成例においては、半導体デバイスの第一の半導体領域の第一 の表面と反対側の、この第一の半導体領域の第二の表面に、第一の半導体領域と は反対の導電型のもう１つの半導体領域が配置され、この半導体領域の、第一の 半導体領域と反対側の表面に動作電圧の１つの極に電気的に接続される電極が配 置される。この実施例では電子デバイスの両端子間に付加的なｐｎ接合が接続さ れる。 電子デバイスの特に有益な実施例においては半導体デバイスは第一の半導体領 域と反対の導電型の少なくとも２つの別の半導体領域を備え、これらの半導体領 域が第一の半導体領域とでそれぞれ１つのｐｎ接合を形成する。この場合、少な くとも１つのチャネル領域がこれらの２つのｐｎ接合により区切られる。シリコ ンデバイスの阻止状態においてｐｎ接合の空乏層は一体化し、かくして共通の空 乏層としてチャネル領域を閉鎖する。 半導体デバイスの特に好ましい半導体材料はその電子的及び熱的特性が優れて いる炭化ケイ素（ＳｉＣ）である。 高いブレークダウン電界強度を持つ半導体は一般にまた伝導帯と価電子帯との 間の高いエネルギーバンドギャップを持っているので、半導体デバイスはシリコ ンデバイスよりも高い電流密度に設計され、従って、半導体デバイスの全体の面 積及び必要材料量が減少される。高い電流密度に伴い半導体デバイスがより強く 加熱されても半導体デバイスの半導体はその高いバンドギャップにより温度に対 して安定しているので不利には作用しない。 電子デバイスの特に良好な実施例は、シリコンデバイスが電流の流れを、従っ て導通状態と阻止状態との間の切り換えを制御するＭＯＳ構造を備えていること を特徴とする。この実施例においてはシリコンにおけるキャリアのＭＯＳチャネ ルの移動性が利用される。好ましいシリコンデバイスはユニポーラ・シリコンＭ ＯＳＦＥＴである。 図面を参照してこの発明をさらに詳しく説明する。図面において、 図１は電子デバイスの回路構成を、 図２乃至図４はそれぞれ、このような電子デバイスの半導体デバイスの１つの実 施例を断面で、 図５は電子デバイスの半導体デバイスの１つの実施例を平面で、 図６はシリコンＭＯＳＦＥＴを備えた電子デバイスの回路を、 それぞれ模式的に示す。なお互いに対応する部分は同一の符号を備えている。 図１の回路図において電子デバイスの基本的な構造が示されている。電子デバ イスは２つの電気端子２及び３と、シリコンテバイス（シリコン半導体をベース とした半導体テバイス）４と、半導体デバイス５とからなっている。両端子２と ３の間には電子デバイスの運転時に動作電圧Ｕが印加される。この電圧は時間的 に一定であっても可変であってもよい。 シリコンデバイス４は第一の端子４Ａ、第二の端子４Ｂ並びに制御端子４Ｃを 備えている。端子４Ａと４Ｂの間に印加される電圧Ｕ₂の一定の極性においてシ リコンデバイス４は開閉可能な状態（開閉状態、開閉方向）にあって、制御端子 ４Ｃに加わる制御電圧Ｕ_c或いは電流に関連して両端子４Ａと４Ｂの間の電流を 導通或いは遮断する。この制御電圧Ｕ_c或いは電流により、それ故、シリコンデ バイス４は電圧Ｕ₂の所定の極性において導通状態（電流を流している状態）か ら阻止状態（無電流状態）に或いはその逆に切り換えられる。両端子４Ａと４Ｂ の間の電圧Ｕ₂の反対の極性においてシリコンデバイス４は開閉不可能な状態に あって、その場合、もはや制御電圧Ｕ_c或いは電流によって制御することができ ない。 半導体デバイス５は１つの導電型の第一の半導体領域６、およびこの第一の半 導体領域６に接してこれとは反対の導電型の、少なくとも１つの他の半導体領域 ８を包含する。半導体デバイス５の半導体領域６及び８は、それぞれ、少なくと も１０⁶Ｖ／ｃｍのブレークダウン電界強度を持つ半導体材料からなる。これに 適した半導体材料はダイヤモンド、窒化アルミニウム（ＡｌＮ）、窒化ガリウム （ＧａＮ）、窒化インジウム（ＩｎＮ）及び特に炭化ケイ素（ＳｉＣ）、好まし くはポリタイプ４Ｈ及び／又は６Ｈの炭化ケイ素である。両半導体領域６と８の 間にはｐｎ接合７が空乏層（空間電荷層、阻止層）７０を伴って形成されている 。この空乏層７０は両半導体領域６及び８の間の電荷キャリアの拡散によって生 じ、半導体領域６及び８に比較して非常に高い電気抵抗を持っている。空乏層７ ０の広がりは両半導体領域６及び８の間のｐｎ接合７に印加される電圧（電位差 ）に関係している。 第一の半導体領域６には半導体デバイス５の２つの接点５Ａ及び５Ｂが設けら れ、これらの接点は第一の半導体領域６のチャネル領域９を介して互いに接続さ れている。このチャネル領域９はその広がりをｐｎ接合７の空乏層７０によって 制限されている。第二の半導体領域８には半導体デバイス５のもう１つの接点５ Ｃが設けられ、この接点を介して第二の半導体領域８は電子デバイスの第一の端 子２に電気的に接続されている。チャネル領域９の接点５Ａはシリコンデバイス ４の第二の端子４Ｂに電気的に接続されている。シリコンデバイス４の第一の端 子４Ａは電子デバイスの第一の端子２に電気的に接続されている。従って、シリ コンデバイス４とチャネル領域９は電子デバイスの両端子２と３の間において電 気的に直列に接続されている。半導体デバイス５のチャネル領域９の第二の接点 ５Ｂは電子デバイスの第二の端子３に電気的に接続されている。これによりｐｎ 接合７は両端子２と３の間において電気的に接続されている。 ｐｎ接合７を形成する半導体領域６及び８の導電型は、この場合、端子２及び ３にシリコンデバイス４に対して導通方向に動作電圧Ｕが印加されたとき、半導 体デバイス５のｐｎ接合７が阻止するように選ばれている。ｐｎ接合７は、それ ゆえ、特にシリコンデバイス４が阻止状態にあるときにも阻止方向の極性にされ ているので、その空乏層７０は阻止電圧、いわゆるブレークダウン電圧の最大値 まで端子２及び３の間の全阻止電圧Ｕを負担する。図１に示された実施例におい ては、その第一の端子４Ａにおける電位がその第二の端子４Ｂにおける電位に対 して負であるときに、シリコンデバイス４が導通方向の極性に（導通接続）され ていることから出発している。これは、電子デバイスの第一の端子２に動作電圧 Ｕの負極が、第二の端子３に動作電圧Ｕの正極が印加されていることに相当する 。それゆえ、第二の端子３に電気的に接続されている半導体デバイス５の第一の 半 導体領域６はｎ導電型に、第一の端子２に電気的に接続されている、半導体デバ イス５の第二の半導体領域８はｐ導電型に選ばれている。シリコンデバイス４の 逆の極性においてはｐｎ接合７を形成する両半導体領域６及び８の導電型は丁度 逆にされる。 電気配線の僅かな電圧降下を無視すれば、動作電圧Ｕはシリコンデバイス４を 備えた回路区間において２つの電圧成分Ｕ₁及びＵ₂に分かれる。第一の電圧成分 Ｕ₁は半導体デバイス５の接点５Ａと５Ｂとの間に加わる。第二の電圧成分Ｕ₂は シリコンデバイス４の接点４Ａと４Ｂの間に加わる。他の回路区間には殆ど全動 作電圧Ｕが半導体テバイス５のｐｎ接合７の空乏層を介して加わる。 図１においてシリコンデバイス４は、閉成された開閉器接点により示されてい るように、その導通状態で図示されている。シリコンデバイス４を通して電流Ｉ が流れるから、キャリアがｐｎ接合７の空乏層７０に注入される。これにより空 乏層７０は後退し、接点５Ｂと５Ｃの間に残る阻止電圧によって定まる、比較的 小さい広がりを持つ。チャネル領域９はそれゆえ開かれ、電流Ｉはシリコンデバ イス４と半導体デバイス５の第一の半導体領域６のチャネル領域９との直列回路 を通して流れる。半導体デバイス５のチャネル領域９は、その場合、一般に、殆 ど完全に電流Ｉに対する電流通路として用立てられる。 動作電圧Ｕの同極性において制御電圧Ｕ_cを変えることによってシリコンデバ イス４をその阻止状態にすると、ｐｎ接合７の空乏層７０は広がり、チャネル領 域９における電流路（電気的半導電性領域）を断路する。チャネル領域９はキャ リアが空になることによって空乏層７０により狭められるか、即ち電流方向に対 して直角な少なくとも１つの部分領域において中断されるか、或いは完全に覆わ れる。このために第一の半導体領域６及び第二の半導体領域８の寸法と、この両 半導体領域６及び８における、ドーピングによって設定されるキャリア濃度は、 好ましくは、半導体デバイス５の接点５Ａにおける電位が常にシリコンデバイス ４のブレークダウン電圧（最大阻止電圧）Ｕ_max以下にあるように選ばれる。こ れにより、シリコンデバイス４により与えられるブレークダウン電圧Ｕ_maxに対 して充分な幅の空乏層７０の部分帯域が接点５Ａと５Ｂの間に接続され、シリコ ンデバイス４が破壊されることがない。特に、第一の半導体領域６は少なくとも チャネル領域９において第二の半導体領域８よりも低濃度にドーピングされる。 ｐｎ接合７の空乏層７０は、その場合、第一の半導体領域６内に大きく広がり、 空乏層７０によるチャネル領域９のバルク抵抗制御の制御性をよくする。高い抵 抗を示す空乏層７０を介して半導体デバイス５の接点５Ａと５Ｂとの間にはデバ イス電圧Ｕとして働く動作電圧Ｕの電圧成分Ｕ₁が加わる。 シリコンデバイス４はシリコンをベースとする市販の半導体デバイス、特に電 圧制御形のＭＯＳデバイス（パワーＭＯＳデバイス）とすることができる。ＭＯ Ｓ電圧制御形のシリコンデバイス４においては制御端子４ＣはＭＯＳ構造のゲー ト端子である。シリコンテバイス４としてはシリコンに形成されたパワーＭＯＳ ＦＥＴ、特にノーマリオフ型が特に適している。しかしまた、シリコンデバイス ４としてシリコンＭＥＳＦＥＴ（金属半導体電界効果型トランジスタ）も使用す ることもできる。 半導体デバイス５はシリコンデバイス４の阻止状態において動作電圧Ｕの電圧 成分Ｕ₁を引き受けるから、シリコンデバイス４はもはや全最大動作阻止電圧Ｕ_{m ax} に対して設計する必要はない。半導体デバイス５は特に電子デバイスの両端子 ２と３の間の最大動作阻止電圧Ｕ_maxに対して設計される。シリコンデバイス４ は、一般に、その２つの端子４Ａ及び４Ｂにおける、３５０Ｖ以下、特に１０Ｏ Ｖ以下、さらに好ましくは、５０Ｖ以下の最大阻止電圧（ブレークダウン電圧） に対して設計される。例えば、最大阻止電圧５０Ｖ、順方向抵抗３ｍΩ、導通動 作における所望の定格電流耐量を持つシーメンス社のＭＯＳＦＥＴ、型式ＢＳＭ １０１ＡＲを使用することができる。約３５０Ｖ以下のブレークダウン電圧にお いてＭＯＳ構造のチャネル抵抗はシリコンデバイス４におけるドリフト抵抗より も大きい。特にシリコンデバイス４のブレークダウン電圧は、シリコンデバイス ４のドリフト抵抗がそのチャネル抵抗に較べて無視できる程度に、例えば最高で もチャネル抵抗の０．２倍となるように低く選ばれている。５０Ｖの最大阻止電 圧を持つシリコンデバイス４の順方向損失は、６００Ｖの阻止電圧に設計されて いるシリコンデバイス４におけるより著しく低い。半導体デバイス５の半導体の 高いブレークダウン耐圧により第一の半導体領域６の寸法は同じ阻止電圧に対す るシリコンに対して明らかに小さく設定できるから、半導体デバイス５にお けるドリフト抵抗も小さく保たれる。低電圧シリコンデバイス４と高阻止半導体 デバイス５との組合せによって電子デバイスは、それゆえ、５００Ｖ以上の高い 阻止電圧においても僅かな順方向抵抗しか持たない。 半導体デバイス５のｐｎ接合７の阻止能力は所定の半導体材料においては半導 体領域６及び８の寸法及びドーピングによって所定の最大阻止電圧Ｕ_maxに適合 される。この寸法は所定のドーピングにおいてより大きな最大阻止電圧Ｕ_maxに 対してより大きく選ばれる。所定の寸法において第一の半導体領域６のドーピン グは少なくともチャネル領域９において、所望の最大阻止電圧Ｕｍ_axが大きけれ ば大きい程、それだけ小さく選ばれる。半導体材料として４Ｈポリタイプの炭化 ケイ素を使用した場合に第一の半導体領域６のｎ型のドーピングの代表的な値は 、ｐｎ接合７に加わる最大阻止電圧Ｕ_max＝６００Ｖに対しｎ＝１・１０¹⁶ｃｍ^{- 3} 、Ｕ_max＝１２００Ｖに対しｎ＝８・１０¹⁵ｃm^-3及びＵ_max＝１８００Ｖに対し ｎ＝５・１０¹⁵ｃm^-3である。半導体デバイス５の半導体材料の高いブレークダ ウン耐性によりｐｎ接合７の空乏層７０の阻止能力は、シリコンにおけるそれよ りも遥に高い。それゆえ、特に半導体領域６及び８の絶対寸法も小さく選ぶこと ができる。半導体材料が炭化ケイ素（ＳｉＣ）の場合には、シリコンにおけるよ り例えば１０分の１小さい寸法を選ぶことができる。これにより、同じ１０分の １にバルク抵抗が減少され、従ってまたそれに応じて半導体デバイス５の順方向 損失は小さくなる。 図２乃至５は、それぞれ、図１による電子デバイスにおいて半導体デバイス５ として使用される半導体デバイスの有力な実施例を示す。 図２は半導体デバイスの第一の有利な実施例を断面で示す。第一の半導体領域 ６は一方の導電型（図の例ではｎ導電型）の基板６４及びこの基板６４の上に配 置され、特にエピタキシャル成長により形成された、基板６４と同一の導電型の 半導体層６３を備えている。この半導体層６３は、好ましくは、基板６４（ｎド ーピング）より低くドーピングされている（ｎ^-ドーピング）。半導体層６３の 、基板６４と反対側の表面は第一の半導体領域６の第一の表面６１を形成してい る。基板６４の、半導体層６３と反対側の表面は第一の半導体領域６の第二の表 面６２を形成している。 第一の半導体領域６の第一の表面６１には複数個の半導体領域８Ａ、８Ｂ、８ Ｃ、８Ｄ、８Ｅ、８Ｆ及び８Ｇが互いに間隔を置いて配置され、これらはそれぞ れ第一の半導体領域６と反対の導電型（図の例ではｐ導電型）であり、特に半導 体層６３にイオン注入することにより形成されている。半導体領域８Ａ乃至８Ｇ （ｐ⁺領域）は特に同一のドーピング濃度分布をもってほぼ同じにドーピングさ れている。半導体層６３と反対導電型にドーピングされた半導体領域８Ａ乃至８ Ｇの１つとで形成されたそれぞれのｐｎ接合はそれぞれ７Ａ乃至７Ｇで示されて いる。特に半導体領域８Ａ乃至８Ｇはそれぞれ半導体領域６３より高く（ｐ⁺） ドーピングされている。半導体領域８Ａ乃至８Ｇの各々の表面にはそれぞれ１つ の電極１８Ａ、１８Ｂ、１８Ｃ、１８Ｄ、１８Ｅ、１８Ｆ及び１８Ｇが配置され ている。これらの電極１８Ａ乃至１８Ｇは電気的に互いにかつ半導体デバイス５ の第三の端子５Ｃと接続されている。半導体領域８Ａ乃至８Ｇのそれぞれの２つ の間には半導体層６３に、第一の表面６１に対してほぼ垂直に延び、この第一の 表面６１にまで達するチャネル領域９Ａが半導体領域８Ａと８Ｂとの間に、９Ｂ が半導体領域８Ｂと８Ｃとの間に、９Ｃが半導体領域８Ｃと８Ｄとの間に、９Ｄ が半導体領域８Ｄと８Ｅとの間に、９Ｅが半導体領域８Ｅと８Ｆとの間にそして ９Ｆが半導体領域８Ｆと８Ｇとの間に形成されている。これらのチャネル領域９ Ａ乃至９Ｆの各々には半導体層６３の第一の表面６１との電気的な接触のために 電極１９Ａ、１９Ｂ、１９Ｃ、１９Ｄ、１９Ｅ、１９Ｆがそれぞれ付属している 。全ての電極１９Ａ乃至1９Ｆは半導体デバイス５の第一の端子５Ａと電気的に 接続されている。電極１８Ａ乃至１８Ｇと電極１９Ａ乃至１９Ｆは図示してない 誘電体によって電気的に互いに絶縁され、それぞれ金属で或いは特に半導体デバ イス５の半導体として炭化ケイ素を使用する場合にはまたポリシリコンで形成さ れる。 基板６４の裏面側の第一の半導体領域６の第二の表面６２には特に大面積の電 極１１が配置され、これは半導体デバイス５の第二の端子５Ｂと電気的に接続さ れている。 順方向動作において両端子５Ａと５Ｂとの間には電流がチャネル領域９Ａ乃至 ９Ｆ、半導体層６３及び基板６４を通して、表面６１及び６２に関してほぼ垂直 の電流方向で流れる。図２による半導体デバイスのこの実施例は、それゆえ、縦 型接合電界効果トランジスタ（ＪＦＥＴ）と対比することができる。 隣接する半導体領域８Ａと８Ｂ並びに８Ｂと８Ｃ等の間隔はチャネル領域９Ａ 乃至９Ｆのチャネル幅を決定する。特にこの間隔は全て、端子５Ｂ及び５Ｃ間に 最大動作阻止電圧Ｕ_maxが加わる際にｐｎ接合７Ａ乃至７Ｇの空乏層の幅（広が り）よりも小さい。これにより無電流の際（阻止動作）ｐｎ接合７Ａ乃至７Ｇの 個々の空乏層は重なって、特に全てのチャネル領域９Ａ乃至９Ｆを覆い、半導体 層６３にまで広がる共通の空乏層７０になる。それぞれ２つの隣接する半導体領 域８Ａ乃至８Ｇの間の間隔が所定の最大動作阻止電圧Ｕ_maxにおいて小さければ 小さい程、それだけ共通の空乏層７０は平坦になり、その阻止能力は半導体領域 ８Ａ乃至８Ｇ（ｐ⁺領域）のいわゆる「島構造」及びその曲がりにより重大な影 響を受けない。特に半導体領域８Ａ乃至８Ｇの間の間隔は固定の間隔ｄにほぼ等 しいのがよい。この間隔ｄ或いは半導体領域８Ａ乃至８Ｇの間の間隔は一般に約 ５μｍと約２０μｍとの間に選ばれる。半導体領域８Ａ乃至８Ｇの間の間隔もし くは間隔ｄの設定は特に選択されたシリコンデバイス４（図２では図示されてな い）のブレークダウン電圧に関係している。電極１８Ａ乃至１８Ｇにおける電位 と図示されてない端子２の電位との差は、量的には、シリコンデバイス４の破壊 を回避するために、シリコンデバイス４のブレークダウン電圧以下、明らかに以 下とされるのがよい。 半導体領域８Ａ乃至８Ｇは互いに分離された個々の領域（島）であることも、 また繋がっている領域の間隔を置いた部分領域であることもできる。半導体層６ ３の厚さは同様に最大阻止電圧Ｕ_maxに対して充分に大きく選ばれることは当然 である。 図３は図２による半導体デバイス５の第一の半導体領域６の第一の表面６１の 上面を示し、これは導体板１６の上に櫛状に繋がる電極１８Ａ乃至１８Ｅと、こ れらの電極１８Ａ乃至１８Ｅの間の間隙に噛み合って、導体板１５の上に櫛状に 繋がる電極１９Ａ乃至１９Ｄとを備えている。この櫛状に噛み合う電極構造はラ イナー金属加工で作ることができる。電極１８Ａ乃至１８Ｇの下にある半導体領 域８Ａ乃至８Ｇは、その場合、特に島状に形成されるのがよい。 図４には図２による半導体デバイス５の改良例が示されている。半導体層６３ （ｎ^-）は、この場合、バッファ層６６を介して反対の導電型（ｐ⁺）にドーピン グされた基板６５の上に配置されている。このバッファ層６６は、一般に、同様 に少なくとも１０⁶Ｖ／ｃｍのブレークダウン電界強度を持つ半導体から形成さ れている。バッファ層６６は、図示の実施例では、半導体層６３と同じ導電型（ ｎ⁺）であり、好ましくは、特に空乏層７０がバッファ層６６にまで貫通するよ うなパンチスルー型を実現する場合には、半導体層６３より高く（ｎ⁺）ドーピ ングされている。バッファ層６６と半導体層６３とで共通に半導体デバイス５の 第一の半導体領域６を形成している。図示されていない実施例ではバッファ層６ ６は、これに対して、基板６５と同じ導電型（ｐ⁺）である。 図４の実施例では、それゆえ、端子５Ａと５Ｃとの間に接続される、付加的な ｐｎ接合が半導体デバイス５に形成されている。図１の電子デバイスにおいてこ の付加的なｐｎ接合は両端子２及び３の間においてシリコンデバイス４及びチャ ネル領域９Ａ乃至９Ｆ（図１では９）に電気的に直列に接続されている。図４の 実施例はＩＧＢＴ（絶縁ゲート型バイポーラ・トランジスタ）と対比することが できる。 図５の電子デバイスの実施例では図２のように構成された半導体デバイス５と シリコンデバイス４とがハイブリッドデバイスに集積化されている。半導体デバ イス５の半導体領域８Ａ乃至８Ｇに属する電極１８Ａ乃至１８Ｇの上に誘電体材 料、例えば二酸化シリコンからなる絶縁層１２が設けられている。この絶縁層１ ２はチャネル領域９Ａ乃至９Ｇの上の範囲にコンタクトホールを備えている。絶 縁層１２の上に導電性材料からなる電極層１９が設けられている。絶縁層１２の コンタクトホールを通してチャネル領域９Ａ乃至９Ｆに接触している電極層１９ の部分は個々の電極１９Ａ乃至１９Ｆを形成している。このような構造は埋め込 みゲート技術によって作られる。電極層１９の上には結合層１３を介してシリコ ンデバイス４が取付け（ボンディング）されている。接着（ボンディング）のた めにはろう付け（チップ・オン・チップ・ろう付け）、ボンディングワイヤー接 続或いはまた直接ウェハ・ボンディングが使用される。シリコンデバイス４とし ては例えばそれ自体公知の、それゆえ模式的にしか図示されてないＤＤＭＯＳ型 の縦型ＭＯＳＦＥＴが設けられている。これは、シリコン・ウェハ４６、このシ リコン・ウェハ４６に拡散された複数のベース領域４１、このベース領域４１に 拡散されたソース領域４２、絶縁領域４３の上にそれぞれベース領域４１の少な くとも１つのチャネル４０に属する少なくとも１つのゲート電極４４及びソース 領域４２とベース領域４１を電気的に短絡するソース電極４５を備えている。 図６には個別デバイスで構成された電子デバイスの実施例の回路図が示されて いる。シリコンテバイス４としてはシリコンＭＯＳＦＥＴ、例えば市販の低電圧 パワーＭＯＳＦＥＴが設けられている。このＭＯＳＦＥＴのゲートはソース端子 ４Ｃを、ソースは電子デバイスの第一の端子２に接続されたシリコンデバイス４ の第一の端子４Ａを、そしてドレインはシリコンデバイス４の第二の端子４Ｂを 形成している。半導体デバイス５はＪＦＥＴのシンボルで示され、例えば図２に おけるように形成される。ＪＦＥＴのソースは半導体デバイス５の第一の端子５ Ａを形成し、それ故、シリコンＭＯＳＦＥＴのドレインと接続されている。ＪＦ ＥＴのドレインは半導体デバイス５の第二の端子５Ｂを形成し、電子デバイスの 第二の端子３と電気的に接続されている。ＪＦＥＴのゲートは半導体デバイス５ の第三の端子５Ｃを形成し、電子デバイスの第一の端子２及びシリコンＭＯＳＦ ＥＴのソースと電気的に接続されている。ハイブリッド・パワーＭＯＳＦＥＴと 称することができるこのような電子デバイスにより、半導体デバイス５の半導体 材料として炭化ケイ素（ＳｉＣ）が使用されるときには、特に阻止電圧を５００ ０Ｖにまで、そして定格電流（順方向電流）を５Ａ乃至５００Ａにすることがで きる。 図示されていないが、この電子デバイスのさらに異なる有利な実施例において は、半導体デバイス５を図４に示されたような炭化ケイ素（ＳｉＣ）を基材とす るＩＧＢＴ状のハイブリッドとし、これとシリコンＭＯＳＦＥＴとを組み合わせ ることにより、１００００Ｖまでの阻止電圧と１００Ａ乃至１０００Ａの定格電 流を達成することができる。 一般に、この電子デバイスは電子開閉器として電力網の電力線或いは電力分岐 線に接続し、電力負荷の電流を投入及び遮断するために使われる。 シリコン・パワーＭＯＳＦＥＴがいわゆるスマート・パワー・シリコン・ＭＯ ＳＦＥＴ或いはそれに対応するインテリジェント化した開閉用シリコンデバイス ４によって置き換えられるときには、電子デバイスは開閉機能の他に保護機能、 例えば過電圧保護或いは過電流遮断の機能をも備えることができる。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６５２Ｑ ６５６Ａ 【要約の続き】

Claims (1)

1. 【特許請求の範囲】 １． ａ）動作電圧（Ｕ）を印加するための２つの電気端子（２、３）と、 ｂ）シリコンデバイス（４）と、 ｃ）所定の導電型の第一の半導体領域（６）とこれと反対の導電型の少なくとも １つの他の半導体領域（８）とを持つ半導体デバイス（５）とを備え、 これらの半導体領域がそれぞれ少なくとも１０⁶Ｖ／ｃｍのブレークダウン電界 強度を持つ半導体で形成されている、特に電流を開閉するための電子デバイスに おいて、 ｄ）互いに反対の導電型を持つ半導体領域（６、８）の間にそれぞれ１つのｐｎ 接合（７）が形成され、 ｅ）第一の半導体領域（６）は少なくとも１つのチャネル領域（９）を備え、こ のチャネル領域は少なくとも１つのｐｎ接合（７）に接しかつ両端子（２、３） の間においてシリコンデバイス（４）と電気的に直列に接続され、 ｆ）シリコンデバイス（４）は所定の極性の動作電圧において導通状態或いは阻 止状態であり、 ｇ）半導体デバイス（５）の少なくとも１つのｐｎ接合（７）が電気的に両端子 （２、３）の間に所定の動作電圧に対して阻止方向に接続され、 ｈ）少なくとも１つのｐｎ接合（７）の空乏層（７０）がシリコンデバイス（４ ）のデバイス状態において半導体デバイス（５）の少なくとも１つのチャネル領 域（９）を狭めるか覆いかくすようにした 電子デバイス。 ２．少なくとも１つの他の半導体領域（８Ａ、８Ｂ）が第一の半導体領域（６） の第一の表面（６１）に配置されている請求項１に記載の電子デバイス。 ３．第一の半導体領域（６）の第一の表面（６１）と反対側の、この第一の半導 体領域（６）の第二の表面（６２）に電極（１１）が配置されている請求項２に 記載の電子デバイス。 ４．第一の半導体領域（６）の第一の表面（６１）と反対側の、この第一の半導 体領域（６）の第二の表面（６２）に、第一の半導体領域（６）と反対の導電型 （ｐもしくはｎ）のもう１つの半導体領域（６５）が配置され、この半導体領域 （６５）の、第一の半導体領域（６）の第一の表面（６１）と反対側の表面（６ ６）に電極（１１）が配置されている請求項２に記載の電子デバイス。 ５．半導体デバイス（５）が第一の半導体領域（６）の他に第一の半導体領域（ ６）と反対の導電型の少なくとも２つの別の半導体領域（８Ａ、８Ｂ）を備え、 この半導体領域が第一の半導体領域（６）とでそれぞれ１つのｐｎ接合（７Ａ、 ７Ｂ）を形成し、これら２つのｐｎ接合（７Ａ、７Ｂ）によって少なくとも１つ のチャネル領域（例えば、９Ａ）が区画される上記請求項の１つに記載の電子デ バイス。 ６．半導体デバイス（５）が半導体材料として少なくとも部分的に炭化ケイ素で 形成されている上記請求項の１つに記載の電子デバイス。 ７．シリコンデバイス（４）が導通状態と阻止状態との間を切り換えるＭＯＳ構 造を備えていることを特徴とする上記請求項の１つに記載の電子デバイス。 ８．シリコンデバイス（４）としてシリコンＭＯＳＦＥＴを備えている請求項７ に記載の電子デバイス。