JPS61161015A - 複合半導体スイツチング装置 - Google Patents
複合半導体スイツチング装置Info
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- JPS61161015A JPS61161015A JP82885A JP82885A JPS61161015A JP S61161015 A JPS61161015 A JP S61161015A JP 82885 A JP82885 A JP 82885A JP 82885 A JP82885 A JP 82885A JP S61161015 A JPS61161015 A JP S61161015A
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- JP
- Japan
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- semiconductor
- switching device
- sit3
- normally
- mosfet
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、電力制御用の複合半導体スイッチング装置に
関するものである。
関するものである。
第３図は、半導体スイッチング装置の１っであるシリコ
ン半導体を用いた静電誘導形サイリスタ１とＭＯ８電界
効果トランジスタ（ＦＥＴ）２からなる複合半導体スイ
ッチング装置及びその等価回路を示す、静電誘導形サイ
リスタは、ｐゝｎｐｎ構造をもち、アノード電極Ａから
カソード電極Ｋに流れる電流を、カソード電極Ｋ・ゲー
ト電極０２間を逆バイアスした時に生じるｎ一層内の空
乏層で調節する素子である。この逆バイアス（ゲート電
圧）を増すことにより、各９層から伸びる空乏層がピン
チし、その電位がしきい値に達するとオフ状態、所謂ピ
ンチオフ状態になる。また、この素子１は逆バイアスを
取り除き、ゲート電圧を加えない状態にすると、ピンチ
状態が消滅しオン状態となる。所謂ノーマリオンの素子
である。
ン半導体を用いた静電誘導形サイリスタ１とＭＯ８電界
効果トランジスタ（ＦＥＴ）２からなる複合半導体スイ
ッチング装置及びその等価回路を示す、静電誘導形サイ
リスタは、ｐゝｎｐｎ構造をもち、アノード電極Ａから
カソード電極Ｋに流れる電流を、カソード電極Ｋ・ゲー
ト電極０２間を逆バイアスした時に生じるｎ一層内の空
乏層で調節する素子である。この逆バイアス（ゲート電
圧）を増すことにより、各９層から伸びる空乏層がピン
チし、その電位がしきい値に達するとオフ状態、所謂ピ
ンチオフ状態になる。また、この素子１は逆バイアスを
取り除き、ゲート電圧を加えない状態にすると、ピンチ
状態が消滅しオン状態となる。所謂ノーマリオンの素子
である。
ノーマリオンの素子は、ゲート電圧を加えた状態を保た
ない限りオフ状態を維持できず、またゲート回路が故障
した時導通状態になるという点で取り扱いが難しい素子
である。
ない限りオフ状態を維持できず、またゲート回路が故障
した時導通状態になるという点で取り扱いが難しい素子
である。
そこで、この素子１をノーマリオフの素子として使用す
る方法として、第３図に示す方法が、５ｏｌｉｄ ５ｔ
ａｔａ Ｅｌｅｃｔｒｏｎｉｃｓ Ｖｏｌ、 ２５ 、
ＮＣＬ５ （１９８２年）ｐｐ３４５〜３５３に
おけるＢ、Ｊａｙａｎｔ Ｂａｌｉｇａによる“Ｈｉｇ
ｈ Ｇａ１ｎ Ｐｏｖａｒ Ｓｗｉｔｃｈｉｎｇ Ｕｓ
ｉｎｇ ＦｉｅｌｄＣｏｎｔｒｏｌｌｅｄ Ｔｈｙｒｉ
ｓｔｏｒｓ”と題する文献において論じられている。シ
リコン半導体のＭＯＳＦＥＴ ２を用い。
る方法として、第３図に示す方法が、５ｏｌｉｄ ５ｔ
ａｔａ Ｅｌｅｃｔｒｏｎｉｃｓ Ｖｏｌ、 ２５ 、
ＮＣＬ５ （１９８２年）ｐｐ３４５〜３５３に
おけるＢ、Ｊａｙａｎｔ Ｂａｌｉｇａによる“Ｈｉｇ
ｈ Ｇａ１ｎ Ｐｏｖａｒ Ｓｗｉｔｃｈｉｎｇ Ｕｓ
ｉｎｇ ＦｉｅｌｄＣｏｎｔｒｏｌｌｅｄ Ｔｈｙｒｉ
ｓｔｏｒｓ”と題する文献において論じられている。シ
リコン半導体のＭＯＳＦＥＴ ２を用い。
そのソース電極Ｓと静電誘導形サイリスタ１のゲート電
極Ｇ２が、ドレイン電極りとカソード電極Ｋがそれぞれ
接続されている。 ＭＯＳＦＥＴ２は、ノーマリオフの
エンハンスメント形の素子である。この装置のＳとＡの
間に電圧Ｖ、を印加すると、素子１のｐｎ−接合が逆バ
イアスされ、ピンチオフ状態となり、装置はオフする。
極Ｇ２が、ドレイン電極りとカソード電極Ｋがそれぞれ
接続されている。 ＭＯＳＦＥＴ２は、ノーマリオフの
エンハンスメント形の素子である。この装置のＳとＡの
間に電圧Ｖ、を印加すると、素子１のｐｎ−接合が逆バ
イアスされ、ピンチオフ状態となり、装置はオフする。
素子２にスイッチＳＷＩを用いてゲート電圧ｖ６をＧ１
−８間に加えると、素子２はオン状態（Ｄ−８間が短絡
状態）流は装置の素子１．素子２を通って流れる。再び
。
−８間に加えると、素子２はオン状態（Ｄ−８間が短絡
状態）流は装置の素子１．素子２を通って流れる。再び
。
オフ状態にするには、素子２のゲート電圧ｖ６を取り除
くだけでよい、素子２がオフされる結果。
くだけでよい、素子２がオフされる結果。
素子１のｐｎ−接合が逆バイアスされ、素子１はピンチ
オフ状態となり、装置はオフする。
オフ状態となり、装置はオフする。
この装置の特長は、ノーマリオンの素子１をノーマリオ
フとして用いることができるともに、ゲート電圧ｖ６を
小さくできる点である。つまり、例えば阻止電圧５００
ｖの素子１をオフするには、Ｋ−Ｇ２間にゲート電圧と
して約５０Ｖを印加する必要があったが、第３図の装置
では阻止電圧５０ｖのＭＯＳＦＥＴ２を用いることによ
って、素子１をオフすることができる。５０Ｖ級のＭＯ
ＳＦＥＴ ２は約１０Ｖ程度でオン、オフすることがで
きるため、ゲート電圧を５０ＶからＩＯＶ程度まで下げ
ることができ、素子１を制御しやすくなる。
フとして用いることができるともに、ゲート電圧ｖ６を
小さくできる点である。つまり、例えば阻止電圧５００
ｖの素子１をオフするには、Ｋ−Ｇ２間にゲート電圧と
して約５０Ｖを印加する必要があったが、第３図の装置
では阻止電圧５０ｖのＭＯＳＦＥＴ２を用いることによ
って、素子１をオフすることができる。５０Ｖ級のＭＯ
ＳＦＥＴ ２は約１０Ｖ程度でオン、オフすることがで
きるため、ゲート電圧を５０ＶからＩＯＶ程度まで下げ
ることができ、素子１を制御しやすくなる。
しかし、第１図の装置は、 ＭＯＳＦＥＴ２のスイッチ
ングスピードが早いにもかかわらず、静電誘導形サイリ
スタ１がターンオフ時に２０層、ｎ０層から注入され、
ｎ一層に蓄積された過剰キャリアを消滅させる時間を必
要とするため、装置としてのスイッチングスピードが遅
くなり、数μＳに達するという欠点があった。
ングスピードが早いにもかかわらず、静電誘導形サイリ
スタ１がターンオフ時に２０層、ｎ０層から注入され、
ｎ一層に蓄積された過剰キャリアを消滅させる時間を必
要とするため、装置としてのスイッチングスピードが遅
くなり、数μＳに達するという欠点があった。
本発明の目的は、上記した従来技術の欠点をなくし、易
制御を保ちながら高速のスイッチングが可能であり、し
かも低損失な複合半導体スイッチング装置を提供するこ
とにある。
制御を保ちながら高速のスイッチングが可能であり、し
かも低損失な複合半導体スイッチング装置を提供するこ
とにある。
本発明の特徴とするところが１例えば第１図において素
子１に静電誘導形トランジスタ（ＳＩＴ）を用い、しか
もＳＩＴが化合物半導体である点にある。
子１に静電誘導形トランジスタ（ＳＩＴ）を用い、しか
もＳＩＴが化合物半導体である点にある。
以下、本発明の・一実施例を第１図より説明する。
この実施例の特徴は、第１図に示した静電誘導形サイリ
スタに５ＩＴ３を用い、Ｓ ＩＴ３がＧａ。
スタに５ＩＴ３を用い、Ｓ ＩＴ３がＧａ。
Ｉｎ、ＡＭとＡｓ、Ｐからなる化合物半導体を素材とし
ている点にある。化合物半導体のノーマリオン型の５Ｉ
Ｔ３とシリコン半導体のノーマリオフ型のＭＯＳＦＥＴ
２は、５ＩＴ３のソースＳ３とＭＯＳＦＥＴ ２のド
レインＤｉ、５ＩＴ３のゲートＧ３とＭＯＳＦＥＴ２の
ソースＳ１がそれぞれ接続されている。ＳＩＴは１例え
ば第１図の素子１のｐ０基板をｎ″′′基板た構造をし
ている。その結果、ｎ一層へのキャリアの注入がなく、
キャリアの蓄積が生じないため、高速のスイッチングが
可能となり、装置としてのスイッチングスピードも早く
なる。
ている点にある。化合物半導体のノーマリオン型の５Ｉ
Ｔ３とシリコン半導体のノーマリオフ型のＭＯＳＦＥＴ
２は、５ＩＴ３のソースＳ３とＭＯＳＦＥＴ ２のド
レインＤｉ、５ＩＴ３のゲートＧ３とＭＯＳＦＥＴ２の
ソースＳ１がそれぞれ接続されている。ＳＩＴは１例え
ば第１図の素子１のｐ０基板をｎ″′′基板た構造をし
ている。その結果、ｎ一層へのキャリアの注入がなく、
キャリアの蓄積が生じないため、高速のスイッチングが
可能となり、装置としてのスイッチングスピードも早く
なる。
しかし、一方でＳＩＴはｎ一層内に過剰キャリアがない
ため、ｎ一層が高抵抗となり、素子のオン抵抗が増大す
るという問題が生じるが１本発明の装置ではＧａ、Ｉｎ
、ＡｍとＡｓ、Ｐからなる化合物半導体、例えばＧａＡ
１． Ｉ ｎ Ｐ 、 ＧａＡ Ｑ Ａａなどを用いて
いるので、オン抵抗を低減することができる。以下、こ
れについて詳しく説明するｍ ＧａＡｓ５゜Ｉ ｎ Ｐ
、 Ｇａ、、、Ａ１１．、、Ａｓの電子移動度はＳｉ
に比べ、それぞれ５．７倍、３．１倍、３．６倍大きい
結果、オン抵抗が数倍以上小さくなる０例えば、ＧａＡ
ｓについて検討した結果、第３図のようになることが分
かった。ＳｉのＳＩＴとＭＯＳＦＥＴはほぼ同じオン抵
抗を示し、ＧａＡｓのＳＩＴはＳｉに比ベオン抵抗が約
１桁小さくなる。その結果、例えば阻止電圧５００Ｖ、
ピンチオフ電圧５０ＶのＧａＡｓのＳＩＴのオン抵抗は
Ｓｉを用いた時のＩ Ｘ １０−’Ω・ｅｌｍ”に比べ
約１／１０のＩ Ｘ １０−”Ω” ｃｍ” になる。
ため、ｎ一層が高抵抗となり、素子のオン抵抗が増大す
るという問題が生じるが１本発明の装置ではＧａ、Ｉｎ
、ＡｍとＡｓ、Ｐからなる化合物半導体、例えばＧａＡ
１． Ｉ ｎ Ｐ 、 ＧａＡ Ｑ Ａａなどを用いて
いるので、オン抵抗を低減することができる。以下、こ
れについて詳しく説明するｍ ＧａＡｓ５゜Ｉ ｎ Ｐ
、 Ｇａ、、、Ａ１１．、、Ａｓの電子移動度はＳｉ
に比べ、それぞれ５．７倍、３．１倍、３．６倍大きい
結果、オン抵抗が数倍以上小さくなる０例えば、ＧａＡ
ｓについて検討した結果、第３図のようになることが分
かった。ＳｉのＳＩＴとＭＯＳＦＥＴはほぼ同じオン抵
抗を示し、ＧａＡｓのＳＩＴはＳｉに比ベオン抵抗が約
１桁小さくなる。その結果、例えば阻止電圧５００Ｖ、
ピンチオフ電圧５０ＶのＧａＡｓのＳＩＴのオン抵抗は
Ｓｉを用いた時のＩ Ｘ １０−’Ω・ｅｌｍ”に比べ
約１／１０のＩ Ｘ １０−”Ω” ｃｍ” になる。
ここで、第２図の装置では、オン状態で電流はＳ ＩＴ
３とＭＯＳＦＥＴ ２を流れるため、装置としてのオン
抵抗はＭＯＳＦＥＴのオン抵抗が加わり、 ＧａＡｓの
ＳＩＴのオン抵抗以上に大きくなることが懸念される。
３とＭＯＳＦＥＴ ２を流れるため、装置としてのオン
抵抗はＭＯＳＦＥＴのオン抵抗が加わり、 ＧａＡｓの
ＳＩＴのオン抵抗以上に大きくなることが懸念される。
しかし、ＳｉのＭＯＳＦＥＴにはＧａＡｓのＳＩＴのピ
ンチオフ電圧５０Ｖ程度の阻止電圧のものを用いること
ができるため、ＳｉのＭＯＳＦＥＴのオン抵抗は第３図
より高々２ Ｘ １０−”Ω・ａｍ” となり、合計の
オン抵抗でも１．２Ｘ １０−２Ω・ａｍ”となり。
ンチオフ電圧５０Ｖ程度の阻止電圧のものを用いること
ができるため、ＳｉのＭＯＳＦＥＴのオン抵抗は第３図
より高々２ Ｘ １０−”Ω・ａｍ” となり、合計の
オン抵抗でも１．２Ｘ １０−２Ω・ａｍ”となり。
ＳｉのＳＩＴの場合の１．０２Ｘ １０−１Ω’ Ｃａ
ｌ” に比べはるかに低損失である。しかも、第２図と
ほぼ同様の機能を１つの素子で持つＳｉのパワーＭＯ５
ＦＥＴ（阻止電圧５００Ｖ）のオン抵抗１×１０−Ω・
ａｍ” に比べても低損失であることが第３図より分か
る。また、第２図の装置では良好なＭＯ８構造が得られ
ていないＧａＡｓなとの化合物半導体をＭＯ３構造を必
要としない５ＩＴ３として用いているにもかかわらずノ
ーマリオフ化でき、しかもＳｉのに０３ＦＩＥＴ ２を
駆動する約１０ｖ程度のゲート電圧■、でスイッチング
を制御することが可能であるので、制御性が非常に良く
なる。さらには、ＧａＡｓ。
ｌ” に比べはるかに低損失である。しかも、第２図と
ほぼ同様の機能を１つの素子で持つＳｉのパワーＭＯ５
ＦＥＴ（阻止電圧５００Ｖ）のオン抵抗１×１０−Ω・
ａｍ” に比べても低損失であることが第３図より分か
る。また、第２図の装置では良好なＭＯ８構造が得られ
ていないＧａＡｓなとの化合物半導体をＭＯ３構造を必
要としない５ＩＴ３として用いているにもかかわらずノ
ーマリオフ化でき、しかもＳｉのに０３ＦＩＥＴ ２を
駆動する約１０ｖ程度のゲート電圧■、でスイッチング
を制御することが可能であるので、制御性が非常に良く
なる。さらには、ＧａＡｓ。
ＩｎＰやＧａＡΩＡｓはその電子移動度がＳｉより大き
いため、それらの化合物半導体を用いたＳＩＴのスイッ
チングスピードはＳｉのそれより早いので、ＳｉのＳＥ
Ｔを用いた場合よりより高速化が可能である。
いため、それらの化合物半導体を用いたＳＩＴのスイッ
チングスピードはＳｉのそれより早いので、ＳｉのＳＥ
Ｔを用いた場合よりより高速化が可能である。
本発明によれば、複合半導体スイッチング装置に化合物
半導体の静電誘導形トランジスタとシリコン半導体のＭ
ＯＳＦＥＴを用いることにより、過剰キャリアの蓄積を
なくし、オン抵抗を小さくでき。
半導体の静電誘導形トランジスタとシリコン半導体のＭ
ＯＳＦＥＴを用いることにより、過剰キャリアの蓄積を
なくし、オン抵抗を小さくでき。
しかもノーマリオフ化できるので、高速化、低損失化、
易制御化の効果がある。
易制御化の効果がある。
第１図は本発明の複合半導体スイッチング装置の実施例
の等価回路図、第２図は第１図のＳｉのＳ Ｉ Ｔ 、
ＭＯＳＦＥＴとＧａＡｓのＳＩＴの特性図、第３図（
イ）は従来の複合半導体スイッチング装置の説明図、（
ロ）は（イ）の等価回路図である。 １・・・Ｓｉを用いた静電誘導形サイリスタ、２・・・
ＳｉのＭＯ８電界効果トランジスタ、３・・・化合物半
導体の静電誘導形トランジスタ。
の等価回路図、第２図は第１図のＳｉのＳ Ｉ Ｔ 、
ＭＯＳＦＥＴとＧａＡｓのＳＩＴの特性図、第３図（
イ）は従来の複合半導体スイッチング装置の説明図、（
ロ）は（イ）の等価回路図である。 １・・・Ｓｉを用いた静電誘導形サイリスタ、２・・・
ＳｉのＭＯ８電界効果トランジスタ、３・・・化合物半
導体の静電誘導形トランジスタ。
Claims (1)
- １、ガリウム、インジウム、アルミニウムの少なくとも
１つの元素と、ひ素、りんの少なくとも１つの元素とか
らなる化学物半導体を用いた静電誘導形トランジスタと
、けい素半導体からなる絶縁型電界効果トランジスタと
からなり、前記静電誘導形トランジスタのゲートと前記
絶縁型電界効果トランジスタのソースが接続されるとと
もに、前記静電誘導形トランジスタのソースと前記絶縁
型電界効果トランジスタのドレインが接続されて構成さ
れたことを特徴とする複合半導体スイッチング装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP82885A JPS61161015A (ja) | 1985-01-09 | 1985-01-09 | 複合半導体スイツチング装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP82885A JPS61161015A (ja) | 1985-01-09 | 1985-01-09 | 複合半導体スイツチング装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61161015A true JPS61161015A (ja) | 1986-07-21 |
Family
ID=11484496
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP82885A Pending JPS61161015A (ja) | 1985-01-09 | 1985-01-09 | 複合半導体スイツチング装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61161015A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01288011A (ja) * | 1988-05-14 | 1989-11-20 | Matsushita Electric Works Ltd | 静電誘導サイリスタの駆動回路 |
| JPH02134015A (ja) * | 1988-11-15 | 1990-05-23 | Matsushita Electric Works Ltd | スイッチング回路 |
| WO1997034322A1 (de) * | 1996-03-14 | 1997-09-18 | Siemens Aktiengesellschaft | Elektronische einrichtung, insbesondere zum schalten elektrischer ströme, für hohe sperrspannungen und mit geringen durchlassverlusten |
| US6373318B1 (en) | 1998-09-25 | 2002-04-16 | Siemens Aktiengesellschaft | Electronic switching device having at least two semiconductor components |
-
1985
- 1985-01-09 JP JP82885A patent/JPS61161015A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01288011A (ja) * | 1988-05-14 | 1989-11-20 | Matsushita Electric Works Ltd | 静電誘導サイリスタの駆動回路 |
| JPH02134015A (ja) * | 1988-11-15 | 1990-05-23 | Matsushita Electric Works Ltd | スイッチング回路 |
| JPH0622323B2 (ja) * | 1988-11-15 | 1994-03-23 | 松下電工株式会社 | スイッチング回路 |
| WO1997034322A1 (de) * | 1996-03-14 | 1997-09-18 | Siemens Aktiengesellschaft | Elektronische einrichtung, insbesondere zum schalten elektrischer ströme, für hohe sperrspannungen und mit geringen durchlassverlusten |
| US6157049A (en) * | 1996-03-14 | 2000-12-05 | Siemens Aktiengesellschaft | Electronic device, in particular for switching electric currents, for high reverse voltages and with low on-state losses |
| US6373318B1 (en) | 1998-09-25 | 2002-04-16 | Siemens Aktiengesellschaft | Electronic switching device having at least two semiconductor components |
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