JPH01238062A - アノードショート型導電変調ｍｏｓｆｅｔ - Google Patents
アノードショート型導電変調ｍｏｓｆｅｔInfo
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- JPH01238062A JPH01238062A JP6356788A JP6356788A JPH01238062A JP H01238062 A JPH01238062 A JP H01238062A JP 6356788 A JP6356788 A JP 6356788A JP 6356788 A JP6356788 A JP 6356788A JP H01238062 A JPH01238062 A JP H01238062A
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- 239000000758 substrate Substances 0.000 claims description 7
- 239000004065 semiconductor Substances 0.000 claims 1
- 230000015556 catabolic process Effects 0.000 description 4
- 239000012535 impurity Substances 0.000 description 3
- 239000000969 carrier Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
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- 239000007924 injection Substances 0.000 description 1
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- 230000004048 modification Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明はアノードショート型導電変調ＭＯＳＦＥＴに関
する。
する。
（従来の技術）
第７図に従来の横型の導電変調ＭＯ３ＦＥＴ （ＢＩＦ
ＥＴと略する）を示す。低濃度のｐ型基板１の表面に低
濃度のｎ型ベース層２が設けられ、このｎ型ベース層２
に接して高濃度のｎ型バッファ層３が選択的に設けられ
ている。さらにこのｎバッファ層３内にはｐ型ドレイン
層４が設けられている。又Ｐ型ドレイン層３から一定間
隔をおいて、ｐ型ドレイン層と対向する位置にはｐ型ベ
ース層５，６が設けられ、このｐ型ベース層５，６内に
はｎ型ソース層７が設けられる。このｎ型ソース層７と
ｎ型ベース層２にはさまれるｐ型ベース層６の表面には
絶縁膜９を介してゲート電極１０が設けられている。又
、ｐ型ドレイン層４の表面にはオーミックコンタクトす
るドレイン電極１２、ｐ型ベース層５とｎ型ソース電極
層７の表面には、双方にオーミックコントクトするソー
ス１１が設けられている。
ＥＴと略する）を示す。低濃度のｐ型基板１の表面に低
濃度のｎ型ベース層２が設けられ、このｎ型ベース層２
に接して高濃度のｎ型バッファ層３が選択的に設けられ
ている。さらにこのｎバッファ層３内にはｐ型ドレイン
層４が設けられている。又Ｐ型ドレイン層３から一定間
隔をおいて、ｐ型ドレイン層と対向する位置にはｐ型ベ
ース層５，６が設けられ、このｐ型ベース層５，６内に
はｎ型ソース層７が設けられる。このｎ型ソース層７と
ｎ型ベース層２にはさまれるｐ型ベース層６の表面には
絶縁膜９を介してゲート電極１０が設けられている。又
、ｐ型ドレイン層４の表面にはオーミックコンタクトす
るドレイン電極１２、ｐ型ベース層５とｎ型ソース電極
層７の表面には、双方にオーミックコントクトするソー
ス１１が設けられている。
この横型ＢＩＦＥＴでは、 ゲート電極９に、ソース電
極ｌＯに対して正の電圧を印加すると、ゲート電極９の
直下のｐ型ベース層にチャンネルが発生し、ｎソース層
７から電子がｎ型ベース層２に注入される。この電子電
流がｎ型バッファ層３を介してｐ生型ドレイン層４に入
ると、このｐｎ接合が順バイアスされてｐ生型ドレイン
層４から正孔がｎ型バッファ層３を介してｎ型ベース層
２に注入される。
極ｌＯに対して正の電圧を印加すると、ゲート電極９の
直下のｐ型ベース層にチャンネルが発生し、ｎソース層
７から電子がｎ型ベース層２に注入される。この電子電
流がｎ型バッファ層３を介してｐ生型ドレイン層４に入
ると、このｐｎ接合が順バイアスされてｐ生型ドレイン
層４から正孔がｎ型バッファ層３を介してｎ型ベース層
２に注入される。
こうしてｎ型ベース層２には電子・正孔双方が蓄積され
て導電変調が起る。従って高耐圧を得るためｎ型ベース
層２を高抵抗とした場合にも、オン時にはｎ型ベース層
２の抵抗が実質的に小さくなる結果、小さいオン電圧が
得られる。この導電変調型ＭＯＳＦＥＴは、ゲート電極
９をソース電極１０に対して零または負にバイアスして
チャネルを消失させることにより、ターンオフする。
て導電変調が起る。従って高耐圧を得るためｎ型ベース
層２を高抵抗とした場合にも、オン時にはｎ型ベース層
２の抵抗が実質的に小さくなる結果、小さいオン電圧が
得られる。この導電変調型ＭＯＳＦＥＴは、ゲート電極
９をソース電極１０に対して零または負にバイアスして
チャネルを消失させることにより、ターンオフする。
この様な従来の導電変調型ＭＯ３ＦＥＴにおいて、ター
ンオフのスイッチング速度を速くするためには、ｎ型ベ
ース層２に蓄積したキャリアを速やかに消滅させること
が必要である。ｎ型ベース層２に蓄積した電子が速やか
にドレイン層４側に抜けないと、ｐ＋型トド１４２層４
ｎ型バッファ層３およびｎ型ベース層２、ｐ型ベース層
５，６からなるｐｎｐトランジスタが動作して大きいテ
ール電流が流れる。そこでターンオフのスイッチング速
度を速くするためには、ｎ型ベース層２でのキャリア寿
命を小さいものとすることが望ましい。しかし、ｎ型ベ
ース層２でのキャリア寿命を小さくすると、ターンオフ
速度が改善される反面、素子のオン電圧が大きくなる。
ンオフのスイッチング速度を速くするためには、ｎ型ベ
ース層２に蓄積したキャリアを速やかに消滅させること
が必要である。ｎ型ベース層２に蓄積した電子が速やか
にドレイン層４側に抜けないと、ｐ＋型トド１４２層４
ｎ型バッファ層３およびｎ型ベース層２、ｐ型ベース層
５，６からなるｐｎｐトランジスタが動作して大きいテ
ール電流が流れる。そこでターンオフのスイッチング速
度を速くするためには、ｎ型ベース層２でのキャリア寿
命を小さいものとすることが望ましい。しかし、ｎ型ベ
ース層２でのキャリア寿命を小さくすると、ターンオフ
速度が改善される反面、素子のオン電圧が大きくなる。
ｎ型ベース層２の蓄積キャリアを速やかに消滅させるた
めに、第８図に示すようにｎ型バッファ層３をドレイン
側表面に一部露出させてドレイン電極１１をｎ土層８を
介してこのｎ型バッファ層３にコンタクトさせる構造が
提案されている。この構造は、前述のｐｎｐ ｈランジ
スタの電流利得を零とすることにより、ターンオフ時の
テール電流を小さくしようというものである。この構造
はアノード・ショート構造と呼ばれる。しかしこの構造
はアノードショート構造では次の理由によりｐ型ドレイ
ン層の下のｎバッファ層の横方向抵抗を大きくする必要
がある。
めに、第８図に示すようにｎ型バッファ層３をドレイン
側表面に一部露出させてドレイン電極１１をｎ土層８を
介してこのｎ型バッファ層３にコンタクトさせる構造が
提案されている。この構造は、前述のｐｎｐ ｈランジ
スタの電流利得を零とすることにより、ターンオフ時の
テール電流を小さくしようというものである。この構造
はアノード・ショート構造と呼ばれる。しかしこの構造
はアノードショート構造では次の理由によりｐ型ドレイ
ン層の下のｎバッファ層の横方向抵抗を大きくする必要
がある。
アノードショート構造では、先に述べたｎ型ソース層７
から注入された電子はｐ型ドレイン層４の下のｎ型バッ
ファ層を通って、ｎ＋＋層８に流れる。このとき、ｐ型
ドレイン層４の下のｎバッファ層の横方向抵抗に電位差
を発生して、この電位差が、ｐ型ドレイン層４と、ｎ型
バッファ層３で構成するｐｎ接合を順バイアスし、この
電位差が一定値を越えるとｐ型ドレイン層４から正孔が
ｎ型ベース層２に注入して導電変調がかかる。従って、
この様なアノードショート構造では、ｐ型ドレイン層４
の下のｎ型層の横方向抵抗を大きく設計する必要がある
。しかしこの様なｎ型バッファ層４のある素子で、ｐ型
ドレイン層４の下の横方向抵抗を大きくするためには、
ｐ型ドレイン層４の幅を広くしなければならず、素子の
面積が大きくなりコスト高となる。この問題を解決する
ためには、ｐ型ドレイン層下のｎ型の不純物濃度を下げ
た、第９図の様なｎ型バッファ層のない構造があるが、
この構造の素子ではドレイン・ソース間に順方向の電圧
を印加すると、ｎ型ベース層から広がる空乏層が、ｐ型
ドレイン層４にまで達し、パンチスルー降服が起り、高
耐圧化が図れない。
から注入された電子はｐ型ドレイン層４の下のｎ型バッ
ファ層を通って、ｎ＋＋層８に流れる。このとき、ｐ型
ドレイン層４の下のｎバッファ層の横方向抵抗に電位差
を発生して、この電位差が、ｐ型ドレイン層４と、ｎ型
バッファ層３で構成するｐｎ接合を順バイアスし、この
電位差が一定値を越えるとｐ型ドレイン層４から正孔が
ｎ型ベース層２に注入して導電変調がかかる。従って、
この様なアノードショート構造では、ｐ型ドレイン層４
の下のｎ型層の横方向抵抗を大きく設計する必要がある
。しかしこの様なｎ型バッファ層４のある素子で、ｐ型
ドレイン層４の下の横方向抵抗を大きくするためには、
ｐ型ドレイン層４の幅を広くしなければならず、素子の
面積が大きくなりコスト高となる。この問題を解決する
ためには、ｐ型ドレイン層下のｎ型の不純物濃度を下げ
た、第９図の様なｎ型バッファ層のない構造があるが、
この構造の素子ではドレイン・ソース間に順方向の電圧
を印加すると、ｎ型ベース層から広がる空乏層が、ｐ型
ドレイン層４にまで達し、パンチスルー降服が起り、高
耐圧化が図れない。
（発明が解決しようとする課題）
以上のように、従来の構造では、ターンオフ時のスイッ
チング特性を改善しようとすると、素子面積が大きくな
りコスト高となるとか高耐圧が図れないと言う問題があ
った。
チング特性を改善しようとすると、素子面積が大きくな
りコスト高となるとか高耐圧が図れないと言う問題があ
った。
本発明は、このような問題を解決した素子を提供するこ
とを目的とする。
とを目的とする。
（課題を解決するための手段）
本発明にかかる素子はｐ型ドレイン層内にドレイン電極
にコンタクトするｎ十型層を設け、このｎ＋型層とｎ型
バッファ層にはさまれるｐ型ドレイン層の表面に低濃度
のｎ型バイパス層を設ける点が特徴である。
にコンタクトするｎ十型層を設け、このｎ＋型層とｎ型
バッファ層にはさまれるｐ型ドレイン層の表面に低濃度
のｎ型バイパス層を設ける点が特徴である。
（作 用）
この様な本発明の構成にすれば、ｎ型バイパス層が、Ｐ
型ドレイン層とｎ型ベース層から成るｐｎ接合を順バイ
アスする横方向抵抗となり、このｎ型バイパス層はｐ型
ドレイン層の下のｎ型の影響は受けない。従ってｎ型バ
ッファ層の濃度を高くする事が可能で高耐圧化が図られ
る。又、ｎ型バイパス層の不純物濃度をコントロールす
る事により、横方向抵抗値を変えることが出来、素子の
面積を大きくする必要もない。
型ドレイン層とｎ型ベース層から成るｐｎ接合を順バイ
アスする横方向抵抗となり、このｎ型バイパス層はｐ型
ドレイン層の下のｎ型の影響は受けない。従ってｎ型バ
ッファ層の濃度を高くする事が可能で高耐圧化が図られ
る。又、ｎ型バイパス層の不純物濃度をコントロールす
る事により、横方向抵抗値を変えることが出来、素子の
面積を大きくする必要もない。
（実 施 例）
以下、本発明の詳細な説明する。従来と同じ間部には同
じ符号を付ける。
じ符号を付ける。
第１図は本発明の一実施例の横型導電変調ＭＯ８ＦＥＴ
（横型ＢＩＦＥＴ）を示す。１１は、高抵抗ｐ型基板で
あり、この表面に低濃度のｎ型ベース層２が設けられ、
このｎ型ベース層に接してｎ型バッファ層３が設けられ
ている。このｎ型バッファ層３と対向して深いｎ型ベー
ス層５と浅いｎ型ベース層６が形成されて、これらのｎ
型ベース層５．６内には、ｎ型ソース層７が設けられる
。ｎ型ソース層７と、ｎ型ベース層２にはさまれるｎ型
ベース層６の表面には絶縁膜９を介してゲート電極１０
が設けられ、ｎ型ベース層５とｎ型ソース層表面には双
方にオーミックコンタクトするソース電極１１が設けら
れる。又、ｎ型バッファ層３内には、ｐ型ドレイン層４
が設けられ、さらにこのｐ型ドレイン層４内にはｎ十型
層１３が設けられ、このｎ十層１３とｎ型バッファ層３
にはさまれるｐ型ドレイン層４の表面には低濃度のｎ型
バイパス層１４が形成される。そして、ｐ型ドレイン層
４とｎ十層Ｂの表面は双方にオーミックコンタクトする
ドレイン電極１２が形成されている。
（横型ＢＩＦＥＴ）を示す。１１は、高抵抗ｐ型基板で
あり、この表面に低濃度のｎ型ベース層２が設けられ、
このｎ型ベース層に接してｎ型バッファ層３が設けられ
ている。このｎ型バッファ層３と対向して深いｎ型ベー
ス層５と浅いｎ型ベース層６が形成されて、これらのｎ
型ベース層５．６内には、ｎ型ソース層７が設けられる
。ｎ型ソース層７と、ｎ型ベース層２にはさまれるｎ型
ベース層６の表面には絶縁膜９を介してゲート電極１０
が設けられ、ｎ型ベース層５とｎ型ソース層表面には双
方にオーミックコンタクトするソース電極１１が設けら
れる。又、ｎ型バッファ層３内には、ｐ型ドレイン層４
が設けられ、さらにこのｐ型ドレイン層４内にはｎ十型
層１３が設けられ、このｎ十層１３とｎ型バッファ層３
にはさまれるｐ型ドレイン層４の表面には低濃度のｎ型
バイパス層１４が形成される。そして、ｐ型ドレイン層
４とｎ十層Ｂの表面は双方にオーミックコンタクトする
ドレイン電極１２が形成されている。
この横型ＢＩＦＥＴの動作は次の通りである。
ゲート電極に、ソース電極に対し正の電圧を印加すると
、ｎ型ソース層７から電子がｎ型ベース層２に注入され
る。この電子はｎ型ベース層２からｎ型バイパス層１４
を通って、ｎ十層に流れる。このとき、ｎ型バイパス層
の横方向抵抗に電位差が発生し、この電位差がｐ型ドレ
イン層４はｎ型バッファ層３からなるｐｎ接合を順バイ
パスして、ｐ型ドレイン層からｎ型ベース層２に正孔が
注入して、ｎ型ベース層は、導電変調を受けて、低いオ
ン電圧のオン状態となる。次に、ゲートの電圧を零又は
負にすると、ソースからの電子の注入は停止し、ｎ型ベ
ース層を蓄積した電子と正孔はそれぞれ次の様に排出さ
れる。電子はｎ型バイパス層１４を通ってｎ÷型層に、
正孔はｎ型ベース層を通ってソース電極に排出される。
、ｎ型ソース層７から電子がｎ型ベース層２に注入され
る。この電子はｎ型ベース層２からｎ型バイパス層１４
を通って、ｎ十層に流れる。このとき、ｎ型バイパス層
の横方向抵抗に電位差が発生し、この電位差がｐ型ドレ
イン層４はｎ型バッファ層３からなるｐｎ接合を順バイ
パスして、ｐ型ドレイン層からｎ型ベース層２に正孔が
注入して、ｎ型ベース層は、導電変調を受けて、低いオ
ン電圧のオン状態となる。次に、ゲートの電圧を零又は
負にすると、ソースからの電子の注入は停止し、ｎ型ベ
ース層を蓄積した電子と正孔はそれぞれ次の様に排出さ
れる。電子はｎ型バイパス層１４を通ってｎ÷型層に、
正孔はｎ型ベース層を通ってソース電極に排出される。
この様に本発明による素子では、ｐ型ドレイン層のｐｎ
接合を順バイパスする電位差の発生は、ｎ型バイパス層
で起り、この電位差を発生する横方向抵抗の抵抗値はｎ
型バイパス層の不純物濃度でコントロール出来、ｎ型バ
イパス層の幅を広くする必要もない。又ｎ型バッファ層
の影響を受けないので、ｎ型バッファ層の濃度を高くし
ても何ら問題がなく、素子の耐低圧化が図られる。
接合を順バイパスする電位差の発生は、ｎ型バイパス層
で起り、この電位差を発生する横方向抵抗の抵抗値はｎ
型バイパス層の不純物濃度でコントロール出来、ｎ型バ
イパス層の幅を広くする必要もない。又ｎ型バッファ層
の影響を受けないので、ｎ型バッファ層の濃度を高くし
ても何ら問題がなく、素子の耐低圧化が図られる。
第２図は他の実施例で、第１図ではｎ型バイパス層をゲ
ート電極とドレイン電極にはさまれる位置に設けたが、
この例ではドレイン電極の外に設けである。これの効果
は、第１図と同様である。
ート電極とドレイン電極にはさまれる位置に設けたが、
この例ではドレイン電極の外に設けである。これの効果
は、第１図と同様である。
第３図及び第４図は第１図、第２図に示す同構造のｎ型
バイパス層の表面に絶縁膜を介して、第２のゲート電極
を設けたものである。この様な構造にすると、より高速
のターンオフが可能となる。
バイパス層の表面に絶縁膜を介して、第２のゲート電極
を設けたものである。この様な構造にすると、より高速
のターンオフが可能となる。
素子をオフする時、第２ゲート電極に、ドレイン電極に
対し、正の電圧を印加するとｎ型バイパス層にドナー、
誘起され、ｎ型バイパス層の横方向抵抗が低下し、ｎベ
ースに蓄積した電子の排出が、高速に行なわれる。これ
によって高速のターンオフが出来る。又、この構造では
第２ゲートに正の電圧を印加すると、ｎ型バイパス層の
抵抗を低くすることが出きるので、逆導通の機能を持た
せる事もできる。一方素子をターンオフするときは、第
２ゲートに負の電圧を印加しておくと、ｎ型バイパス層
の表面にチャネルが発生し、ｎ型バイパス層の横方向抵
抗はより大きくする事が出来、よりオン電圧の低い素子
が出来る。
対し、正の電圧を印加するとｎ型バイパス層にドナー、
誘起され、ｎ型バイパス層の横方向抵抗が低下し、ｎベ
ースに蓄積した電子の排出が、高速に行なわれる。これ
によって高速のターンオフが出来る。又、この構造では
第２ゲートに正の電圧を印加すると、ｎ型バイパス層の
抵抗を低くすることが出きるので、逆導通の機能を持た
せる事もできる。一方素子をターンオフするときは、第
２ゲートに負の電圧を印加しておくと、ｎ型バイパス層
の表面にチャネルが発生し、ｎ型バイパス層の横方向抵
抗はより大きくする事が出来、よりオン電圧の低い素子
が出来る。
第５図は基板の裏面に高濃度層１７を設けたもの、第６
図は誘電体分離構造のもの（１８は、誘電体分離膜、１
９は支持基板、２０は分離埋込体）、第７図は縦型の場
合を示したものである。
図は誘電体分離構造のもの（１８は、誘電体分離膜、１
９は支持基板、２０は分離埋込体）、第７図は縦型の場
合を示したものである。
なお、本発明は上記した実施例に限られるものではなく
、例えば各部の導電型を逆にしてＭＯＳＦＥＴをｐチャ
ネルにする等、その趣旨を逸脱しない範囲で種々変形し
て実施することができる。
、例えば各部の導電型を逆にしてＭＯＳＦＥＴをｐチャ
ネルにする等、その趣旨を逸脱しない範囲で種々変形し
て実施することができる。
以上述べたように本発明によれば、素子面積を大きくす
る事なく、高耐圧化が図れるアノードショート構造のＢ
ＩＦＥＴを提供することができる。
る事なく、高耐圧化が図れるアノードショート構造のＢ
ＩＦＥＴを提供することができる。
第１図〜第７図は本発明の実施例を示す図、第８図〜第
１０図は従来例を説明する為の図である。 １：高抵抗ｐ型基板、 ２：ｎ型ベース層、３：ｎ型バ
ッファ層、 ４：ｐ型ドレイン層、５．６：ｐ型ベース
層、７：ｎ型ソース層、９：絶縁膜、 １０：
ゲート電極、１１：ソース電極、 １２ニドレイ
ン電極。 １３：ｎ十型層、 １４：ｎ型バイパス層。 代理人 弁理士 則 近 憲 佑 同 松山光之 第２図 第４図 第５図
１０図は従来例を説明する為の図である。 １：高抵抗ｐ型基板、 ２：ｎ型ベース層、３：ｎ型バ
ッファ層、 ４：ｐ型ドレイン層、５．６：ｐ型ベース
層、７：ｎ型ソース層、９：絶縁膜、 １０：
ゲート電極、１１：ソース電極、 １２ニドレイ
ン電極。 １３：ｎ十型層、 １４：ｎ型バイパス層。 代理人 弁理士 則 近 憲 佑 同 松山光之 第２図 第４図 第５図
Claims (2)
- （１）第１導電型の半導体基板の一表面に選択的に設け
られた第２導電型の高濃度のバッファ層と、このバッフ
ァ層と接して周囲に広がる第２導電型の低濃度層と、バ
ッファ層内に設けられた第１導電型のドレイン層と、前
記バッファ層と一定間隔をもって設けられた第１導電型
のベース層と、このベース層内に設けられた、第２導電
型のソース層と、このソース層と前記低濃度層にはさま
れ、露出するベース層の表面に絶縁膜を介して設けられ
るゲート電極と、ソース層とベース層双方にオーミック
コンタクトするソース電極と、ドレイン層にオーミック
コンタクトするドレイン電極を備えた導電変調型ＭＯＳ
ＦＥＴにおいて、前記ドレイン層内に第２導電型の高濃
度層を設け、さらにこの高濃度層とバッファ層にはさま
れるドレイン層の表面に、第２導電型の低濃度のバイパ
ス層を設け、前記高濃度層とドレイン層の双方にオーミ
ックコンタクトする様にドレイン電極を設けた事を特徴
とするアノードンヨート型導電変調ＭＯＳＦＥＴ。 - （２）前記バイパス層の表面には絶縁膜を介して第２の
ゲート電極を設けた事を特徴とする特許請求の範囲第１
項記載のアノードショート型導電変調ＭＯＳＦＥＴ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6356788A JP2601862B2 (ja) | 1988-03-18 | 1988-03-18 | アノードショート型導電変調ｍｏｓｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6356788A JP2601862B2 (ja) | 1988-03-18 | 1988-03-18 | アノードショート型導電変調ｍｏｓｆｅｔ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01238062A true JPH01238062A (ja) | 1989-09-22 |
| JP2601862B2 JP2601862B2 (ja) | 1997-04-16 |
Family
ID=13232949
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6356788A Expired - Fee Related JP2601862B2 (ja) | 1988-03-18 | 1988-03-18 | アノードショート型導電変調ｍｏｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2601862B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5155562A (en) * | 1990-02-14 | 1992-10-13 | Fuji Electric Co., Ltd. | Semiconductor device equipped with a conductivity modulation misfet |
| JPH07202190A (ja) * | 1993-12-29 | 1995-08-04 | Nec Corp | 導電変調型電界効果トランジスタ |
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1988
- 1988-03-18 JP JP6356788A patent/JP2601862B2/ja not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2601862B2 (ja) | 1997-04-16 |
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