DE10350170B3 - Leistungsschaltanordnung mit Sperrschicht-Transistoreinheit und Steuer-Feldeffekttransistoreinheit - Google Patents

Abstract

Eine Leistungsschaltanordnung umfasst einen auf Siliziumkarbid basierenden Sperrschicht-Feldeffekttransistor (J) und einen Steuer-Feldeffekttransistor (M) auf Siliziumbasis, der mit dem Sperrschicht-Feldeffekttransistor (J) als Kaskadenschaltung in Serie geschaltet ist. Über einen oder mehrere Messpfade (a, b, c, d) wird ein aktueller Betriebszustand der Leistungsschaltanordnung erfasst und ein Gatevorwiderstand (22) der Leistungsschaltanordnung an einen in Abhängigkeit des Betriebszustandes variablen Wert der Rückwirkungskapazität C¶rss¶ angepasst. die von der Leistungsschaltanordnung ausgehenden Störspannungen und Störfelder sind ohne eine mehr als notwendige Reduzierung einer maximalen Schaltfrequenz verringert.

Description

• Die Erfindung bezieht sich auf eine Leistungsschaltanordnung mit einer Sperrschicht-Transistoreinheit mit einer ersten Teillaststrecke zwischen einer Drain und einer Source sowie einer in Serie zur Sperrschicht-Transistoreinheit geschalteten Steuer-Feldeffekttransistoreinheit mit einer zweiten Teillaststrecke zwischen einer Drain und einer Source, wobei eine aus den beiden in Serie geschalteten Teillaststrecken gebildete Laststrecke durch ein Potential an einem Gate der Steuer-Feldeffekttransistoreinheit steuerbar ist.
• Eine Leistungsschaltanordnung mit einer Steuer-Feldeffekttransistoreinheit und einer Sperrschicht-Feldeffekttransistoreinheit ist in der DE 196 10 135 C1 beschrieben. Dabei ist die Steuer-Feldeffekttransistoreinheit als n-Kanal-MOSFET (metal oxide semiconductor field effect transistor) und die Sperrschicht-Feldtransistoreinheit als n-Kanal-JFET (junction field effect transistor) ausgeführt. Der MOSFET ist in herkömmlicher Siliziumtechnologie ausgeführt, während der JFET auf Basis von Siliziumkarbid SiC ausgeführt ist. Siliziumkarbid weist mit circa 10⁶ V/cm eine um etwa den Faktor 10 höhere Durchbruchfeldstärke auf als Silizium.
• Der MOSFET M und der JFET J sind in Art einer in der 1. dargestellten Kaskodenschaltung zusammengeschaltet. Der MOSFET M und der JFET J weisen jeweils eine Teillaststrecke zwischen einer Drain DM, DJ und einer Source SM, SJ auf. Der Strom durch die Teillaststrecken wird jeweils durch eine Potentialdifferenz zwischen einem Gate GM, GJ und der Source SM, SJ gesteuert. In der Kaskodenschaltung sind die Source SJ des JFET J mit der Drain DM des MOSFETs M und das Gate GJ des JFET J mit der Source SM des MOSFET M elektrisch leitend verbunden.
• Das Gate GM des MOSFET M ist ein Steuereingang der Leistungsschaltanordnung. Die aus den beiden Teillaststrecken gebildete Laststrecke der Leistungsschaltanordnung liegt zwischen der Drain DJ des JFETs J und der Source SM des MOSFETS M.
• Die Leistungsanordnung ist im sperrenden Zustand, wenn der MOSFET M sperrt. In diesem Fall liegt ein Großteil der über die Laststrecke DJ/SM abfallenden Spannung zwischen den Anschlüssen des JFET J an. Durch Übergang des Steuer-Feldeffekttransistors M in den leitenden Zustand geht die gesamte Leistungsschaltanordnung in den leitenden Zustand über.
• Die Leistungsschaltanordnung wird mit der Gate/Source-Potentialdifferenz oder Gatespannung U_GS des selbstsperrenden MOSFETs M gesteuert. Liegt am Steuereingang GM eine Spannung an, bei der der MOSFET M leitend ist, so ist eine Drain/Source-Potentialdifferenz oder Drainspannung U_DS des MOSFETs M näherungsweise Null. Durch die Kopplung des Gate GJ des JFETs J mit der Source SM des MOSFETs M ist auch die Gatespannung U_GS des JFETs J näherungsweise Null. In der Teillaststrecke des selbstleitenden JFETs J fließt annähernd ein maximaler Drainstrom I_D. Wird der MOSFET M abgeschaltet, dann geht der MOSFET M in den nichtleitenden Zustand über. Die Drainspannung U_DS am MOSFET M steigt an. Durch die Rückkopplung der Drainspannung U_DS des MOSFETs M auf die Gatespannung U_GS des JFETs J sinkt am JFET J die Gatespannung ab. Unterschreitet sie eine Schwellenspannung U_Th, so wechselt der JFET J in den sperrenden Zustand.
• Aus den schnellen Schaltzeiten des MOSFET M in Verbindung mit im Lastkreis zu schaltenden hohen Spannungen von 1000 V und mehr ergeben sich beim Ein- und Ausschalten der Leistungsschaltanordnung sehr hohe Steilheiten für Spannung und Strom im Lastkreis. In Verbindung mit Induktivitäten in den Zuleitungen führen schnelle Spannungs- und Stromänderungen zu Überspannungen an der Leistungsschaltanordnung sowie zu einem starken elektromagnetischen Streufeld. Das EMV-Verhalten (elektromagnetische Verträglichkeit) einer solchen Leistungsschaltanordnung ist derart, dass es die Funktionsfähigkeit von benachbarten bzw. in der Nähe angeordneten elektronischen Baugruppen beeinträchtigen kann. Daher kann es für manche Anwendungen erforderlich sein, die Steilheit des Schaltvorgangs zu reduzieren.
• Eine Möglichkeit dazu ist in der DE 199 02 520 A1 angegeben und in der 2 dargestellt.
• Dazu wird vor dem Steueranschluss GM ein Widerstand R_on/R_off vorgesehen. Der Widerstand R_on/R_off wirkt zusammen mit einer bauteilinternen Gate/Drain-Kapazität C_GD der Leistungsschaltanordnung als Verzögerungsglied. Durch einen verlangsamten Schaltvorgang am MOSFET M wird die Steilheit des Anstiegs der Drainspannung U_DS am MOSFET M verringert. Durch die Rückkopplung mit der Gatespannung U_MS des JFETs J wird auch die Steilheit des Schaltvorgangs am JFET J verringert.
• Durch die Parallelschaltung zweier Widerstände R_on und R_off, die jeweils mit einer Diode D1, D2 in Serie geschaltet sind, sind Ausschalt- und Einschaltflanke unabhängig voneinander beeinflussbar.
• Nachteilig an dieser Anordnung ist insbesondere, dass durch die Verringerung der Flankensteilheit des Steuersignals am Steuereingang nicht nur die Steilheit der Schaltflanke abgeflacht, sondern auch die Ansprechzeit des MOSFETs M verlängert und daher die mit der Leistungsschaltanordnung realisierbare maximale Schaltfrequenz deutlich reduziert wird.
• Alternativ wird daher in derselben Druckschrift auch die in der 3 dargestellte Anordnung vorgeschlagen. Darin wird durch verschiedene Koppelglieder zwischen dem MOSFET M und dem JFET J, etwa dem dargestellten RC-Glied, zumindest ein Einschaltsignal zwischen dem MOSFET M und dem JFET J verzögert. Nachteilig ist, dass bei dieser Maßnahme lediglich die Steilheit der Einschaltflanke, nicht aber die der Ausgangsflanke maßgeblich beeinflusst werden kann.
• In der DE 100 62 026 A1 ist eine elektronische Schalteinrichtung mit einer Leistungsschaltanordnung beschrieben, die einen Sperrschicht-Transistor, einen in Serie zum Sperrschicht-Transistor geschalteten Steuer-Feldeffekttransistor sowie eine Ausschalteinheit umfasst. Mit der Ausschalteinheit wird in einem Gefährdungsfall die Leistungsschaltanordnung unter Ausnutzung der im Betriebsstrom bzw. der Betriebsspannung enthaltenen Energie selbsttätig in den ausgeschalteten Zustand gebracht, wenn der durch die Leistungsschaltanordnung fließende Betriebsstrom bzw. eine an der Leistungsschaltanordnung abfallende Spannung einen vorgegebenen oberen Grenzwert überschreitet.
• Der Erfindung liegt dagegen die Aufgabe zugrunde, eine Leistungsschaltanordnung mit einem Sperrschicht-Transistor und einem mit dem Sperrschicht-Transistor in Serie geschalteten Steuer-Feldeffekttransistor zur Verfügung zu stellen, bei der die Flankensteilheit eines durch die Leistungsschaltanordnung geschalteten Betriebsstroms, bzw. einer durch die Leistungsschaltanordnung geschalteten Betriebsspannung sowohl während des Einschalt- als auch während des Ausschaltvorgangs ohne übermäßige Beschränkung einer maximalen Schaltfrequenz reduziert und das EMV-Verhalten der Leistungsschaltanordnung weiter verbessert werden kann.
• Die Aufgabe wird bei einer Leistungsschaltanordnung der eingangs genannten Art durch die im kennzeichnenden Teil des Patentanspruchs 1 angegebenen Merkmale gelöst. Vorteilhafte Weiterbildungen ergeben sich aus den Unteransprüchen.
• Bei der erfindungsgemäßen Leistungsschaltanordnung wird ein in Serie zum Steueranschluss geschalteter Gatevorwiderstand in Abhängigkeit einer innerhalb der Laststrecke erfassten Spannungsdifferenz gesteuert und an einen internen Betriebszustand der Leistungschaltanordnung angepasst.
• Im so genannten Triodenbereich eines Sperrschicht-Feldeffekttransistors im Bereich einer Gatespannung U_MS < U_P wird durch die Gatespannung ein leitfähiger Kanal zwischen der Source und der Drain moduliert. Im Triodenbereich ist der Laststrom I_D zwischen der Drain und der Source abhängig von der Gatespannung. Bei einer Abschnürspannung U_P erreicht der Kanalquerschnitt seinen minimalen Wert. Bei größeren Gatespannungen U_GS > U_P ist der Laststrom I_D im Wesentlichen unabhängig von der Gatespannung U_MS. Der JFET ist für U_MS > U_P im Sättigungsbereich. Entsprechend ist eine Leistungsschaltanordnung mit einem JFET im leitenden Zustand entweder im Triodenzustand oder im Sättigungszustand.
• Das Verhalten der Ausschaltflanken wird durch die Rückwirkungskapazität C_rss beeinflusst. Dabei wird die Rückwirkungskapazität im Wesentlichen durch die Gate/Drain- Kapazität C_GD des JFETs bestimmt. Die Ausgangskapazität sowie die Rückwirkungskapazität sind abhängig vom Betriebszustand der Leistungsschaltanordnung. Ein Kennlinienfeld mit den Kurven für die Eingangskapazität C_iss, die Ausgangskapazität C_oss und die Rückwirkungskapazität C_rss in Abhängigkeit von der Gatespannung U_MS für eine Leistungsschaltanordnung nach dem Oberbegriff des Patentanspruchs 1 ist in der 4 wiedergegeben. Dem Kennlinienfeld der 4 ist zu entnehmen, dass sich im Übergangsbereich zwischen dem Triodenbereich und dem Sättigungsbereich die Ausgangskapazität und die Rückwirkungskapazität sprunghaft um den Faktor 5 ändern. Im Bereich einer kleinen Rückwirkungskapazität ist ein großer Gatevorwiderstand am Steuer-Feldeffekttransistor notwendig, um die Schaltflanke am Ausgang abzuflachen. Ein großer Gatevorwiderstand verzögert aber das Ansprechen des Steuer-Feldeffekttransistors mehr als notwendig gegenüber der Schaltflanke des Eingangssignals. Die maximale Schaltfrequenz wird mehr als notwendig reduziert.
• Der erfindungsgemäßen Leistungsschaltanordnung liegt die Überlegung zugrunde, das Schaltverhalten und die Flankensteilheit der Leistungsschaltanordnung dadurch zu verbessern, dass der Gatevorwiderstand an den jeweiligen Betriebszustand der Leistungsschaltanordnung bzw. an den aktuellen Wert der Rückwirkungskapazität angepasst wird.
• Dazu wird bevorzugt die Gatevorwiderstandseinheit mit einer Regel/Schalteinheit vorgesehen. Die Regel/Schalteinheit ist zur Registrierung des aktuellen Arbeitsbereichs bzw. des Betriebszustandes der Sperrschicht-Transistoreinheit geeignet. Ferner ist durch die Regel/Schalteinheit der Gatevorwiderstand in Abhängigkeit vom aktuellen Arbeitsbereich bzw. Betriebszustand steuerbar.
• Gegenüber dem aus der DE 199 02 520 A1 bekannten Leistungsschaltanordnung wird erfindungsgemäß sowohl das Einschalt- als auch das Ausschaltverhalten verbessert. Gegenüber einer Lösung mit einem Gatevorwiderstand, der lediglich in Abhängigkeit davon, ob die Leistungsschaltanordnung ausgeschaltet oder eingeschaltet wird, steuerbar ist, wird eine maximale Schaltfrequenz erfindungsgemäß nicht mehr als notwendig verringert.
• Bevorzugt wird der Gatevorwiderstand dadurch gesteuert, dass der Gatevorwiderstand in Abhängigkeit des Arbeitsbereichs bzw. des Betriebszustandes der Leistungsschaltanordnung zwischen mindestens zwei verschiedenen Widerstandswerten schaltbar ist. Eine solche Lösung ist einfach zu realisieren und ist zur Kompensation eines Sprungs in der Rückwirkungskapazität C_rss ausreichend.
• Durch die Gatevorwiderstandseinheit wird während des Betriebs der Sperrschicht-Feldeffekttransistoreinheit im Triodenbereich der Gatevorwiderstand mit einem niedrigen Widerstandswert und während des Betriebs im Sättigungsbereich mit einem hohen Widerstandswert vorgesehen, so dass eine sprunghafte Änderung der Rückwirkungskapazität C_oss ausgleichbar ist.
• Bevorzugt werden die beiden Widerstandwerte so gewählt, dass ein aus der Rückwirkungskapazität C_rss und dem jeweiligen Gatevorwiderstand gebildetes Produkt C_rss(U) x Gatevorwiderstand in beiden Bereichen einander entsprechen. In einer besonders bevorzugten Ausführungsform der erfindungsgemäßen Leistungsschaltanordnung weist die Gatevorwiderstandseinheit einen ersten Widerstand und einen. über eine Hilfsschalteinheit parallel zum ersten Widerstand. schaltbaren zweiten Widerstand auf.
• Die Gatevorwiderstandseinheit ist in besonders bevorzugter Weise mit dem Gate und der Drain des Steuer-Feldeffekttransistors verbunden und durch eine Drain/Gate-Potentialdifferenz bzw. Drain/Gate-Spannung U_DG zwischen der Drain und dem Gate steuerbar. Damit wirkt bei einer durchgeschalteten Steuer-Feldeffekttransistoreinheit und damit einer kleinen Spannung zwischen dem Gate und der Source der Hilfsschalteinheit lediglich ein sich aus der Parallelschaltung der beiden Widerstände ergebende geringer Gatevorwiderstand am Steuereingang der Leistungsschaltandordnung. Dies hat ein schnelles Ansprechen des Steuer-Feldeffekttransistors in diesem Arbeitsbereich der Leistungsschaltanordnung zur Folge. Erreicht die Drain/Source-Spannung U_DS des Steuer-Feldeffekttransistors den zum Abschnüren des Kanals des JFETs notwendigen Wert, so wird die Hilfsschalteinheit deaktiviert. Die Hilfsschalteinheit sperrt. Es ist lediglich der größere erste Widerstand als Gatevorwiderstand wirksam. Der Schaltvorgang am Steuer-Feldeffekttransistor wird entsprechend der kleineren Rückwirkungskapazität im Sättigungsbereich der Leistungsschaltanordnung verlangsamt und die Schaltflanke am Ausgang der Leistungsschaltanordnung abgeflacht.
• In besonders bevorzugter Weise wird die Hilfsschalteinheit als ein durch die Drain/Gate-Potentialdifferenz U_DG(M) steuerbarer Hilfstransistor vorgesehen.
• Vorteilhaft ist diese Anordnung insbesondere mit Sperrschicht-Transistoreinheiten, die aus einem Halbleitermaterial mit hoher Durchbruchfeldstärke, etwa aus den Materialien Galliumnitrid GaN, Indiumnitrid InN oder Siliziumkarbid SiC ausgebildet sind.
• In besonders bevorzugter Weise wird als Halbleitermaterial der Sperrschicht-Transistoreinheit Siliziumkarbid SiC gewählt. In Siliziumkarbid ausgeführte Schottky-Dioden mit hoher Sperrspannung sind im Markt verfügbar, so dass in vorteilhafter Weise auf eine Fertigungsumgebung für SiC-Bauteile zurückgegriffen werden kann.
• Die Steuer-Feldeffekttransistoreinheit wird bevorzugt als Niedervolt-MOS-Leistungstransistor in herkömmlicher Siliziumtechnologie als Schnittstelle zu auf Silizium basierenden Schaltungsteilen ausgebildet. Die Technologie hierfür ist ausgereift und zuverlässig beherrschbar.
• Nachfolgend werden die Erfindung und deren Vorteile anhand der Figuren näher erläutert. Einander entsprechende Komponenten und Bauteile sind mit denselben Bezugszeichen versehen. Es zeigen:
• 1 ein vereinfachtes Schaltbild einer herkömmlichen Leistungsschaltanordnung mit einem Sperrschicht-Feldeffekttransistor und einem Steuer-Feldeffekttransistor,
• 2 eine herkömmliche Leistungsschaltanordnung mit verzögerter Gateansteuerung des Steuer-Feldeffekttransistors,
• 3 ein schematisches Schaltbild einer herkömmlichen Leistungsschaltanordnung mit verzögerter Ansteuerung des Sperrschicht-Feldeffekttransistors,
• 4 ein Diagramm zur Darstellung von Eingangskapazität C_iss, Rückwirkungskapazität C_rss und Ausgangskapazität C_oss in Abhängigkeit der Drain/Source-Spannung U_DS einer Leistungsschaltanordnung,
• 5 ein Diagramm mit Ausgangsschaltflanken einer Leistungsschaltanordnung für unterschiedliche Gatevorwiderstände,
• 6 eine schematische Darstellung eines ersten Ausführungsbeispiels der erfindungsgemäßen Leistungsschaltanordnung und
• 7 einen schematischen Schaltplan einer erfindungsgemäßen Leistungsschaltanordnung nach einem zweiten Ausführungsbeispiel.
• Die 1 bis 3 wurden bereits eingangs erläutert.
• Die 4 zeigt die Abhängigkeit von Eingangskapazität C_iss, Ausgangskapazität C_oss und Rückwirkungskapazität C_rss in Abhängigkeit von der Drain/Source-Spannung U_DS. Auf der Ordinate ist die Drain/Source-Spannung U_DS in Volt und auf der Abszisse im logarithmischen Maßstab der jeweilige Kapazitätswert in Pikofarad dargestellt. Den drei Kurven für C_iss, C_oss und C_rss sind jeweils strichlierte Linien zugeordnet, die den Verlauf der jeweiligen Kapazität für einen MOSFET wiedergeben. Die Eingangskapazität der Leistungsschaltanordnung ergibt sich im Wesentlichen aus der Summe der Gate/Source-Kapazität C_GS und der Gate/Drain-Kapazität C_GD des Steuer-Feldeffekttransistors. Die Rückwirkungskapazität C_rss wird dagegen im Wesentlichen durch die Drain/Gate-Kapazität C_DC des Sperrschicht-Feldeffekttransistors bestimmt. Die Gate/Drain-Kapazität C_SD verringert sich sprunghaft, wenn ein leitfähiger Kanal zwischen Drain und Source vollständig abgeschnürt ist und einen minimalen Querschnitt aufweist. Unterhalb der Abschnürspannung ist das Kapazitätsverhalten des Sperrschicht-Feldeffekttransistors mit dem eines MOSFets vergleichbar.
• Die hohe Steilheit der Rückwirkungskapazität im Abschnürbereich führt zu einer Verstärkung hochfrequenter Anteile von durch die Leistungsschaltanordnung erzeugten Störspannungen und Störfeldern.
• Auf der Ordinate des Diagramms der 5 ist in Mikrosekunden die Zeit und auf der Abszisse die geschaltete Drain/Source-Spannung U_DS in Volt aufgetragen. Die Kurven 1, 2, 3 und 4 geben die Schaltflanken für unterschiedliche Werte eines Gatevorwiderstands einer Leistungsschaltanordnung wieder. Dabei ist die Kurve 4 einem sehr kleinen Gatevorwiderstand, die Kurve 3 einem etwas größerem und die Kurve 2 einem weiter größeren Gatevorwiderstand kleiner 100 Ohm zugeordnet. Die Kurve 1 stellt eine Schaltflanke bei Verwendung eines unüblich hohen Gatevorwiderstands größer 100 Ohm dar. Dabei ist die Lage der Kurven 1, 2, 3 und 4 zueinander nicht aus dem Diagramm ableitbar. Bezogen auf ein Eingangssignal der Leistungsschaltanordnung weist die Kurve 1 eine größere Einschaltverzögerung auf als die Kurve 2. Die geringste Einschaltverzögerung ergibt sich mit dem kleinsten Gatevorwiderstand entsprechend der Kurve 4.
• Angestrebt wird ein qualitativer Verlauf der Schaltflanke für U_DS am Ausgang entsprechend den Kurven 1, 2, 3 oder 4 mit einer geringst möglichen Verzögerung zu einer Schaltflanke am Gate des Steuer-Feldeffekttransistors.
• In der 6 sind verschiedene Ausführungsbeispiele der erfindungsgemäßen Leistungsschaltanordnung in einem allgemeinen Blockschaltbild dargestellt. Die Leistungsschaltanordnung weist einen Leistungsschalter 1 und eine Gatevorwiderstandseinheit 2 auf. Der Leistungsschalter 1 umfasst einen Sperrschicht-Feldeffekttransistor J und einen Steuer-Feldeffekttransistor M, die in der Art einer Kaskodenschaltung zusammengeschaltet sind. Dabei sind die jeweiligen Teillaststrecken des Sperrschicht-Feldtransistors J und des Steuer-Feldeffekttransistors M, die jeweils zwischen einer Drain DJ, DM und einer Source SJ, SM ausgebildet sind, in Serie zusammengeschaltet. Die Ansteuerung des selbstleitenden n-Kanal-Sperrschicht-Feldeffekttransistors J erfolgt über das Potential an der Drain DM des selbstsperrenden Steuer-Feldeffekttransistors M.
• Die Leistungsschaltanordnung, bzw. der Leistungsschalter 1 wird mit der Drain DJ des Sperrschicht-Feldeffekttransistors J und der Source SM des Steuer-Feldeffekttransistors M in einen von der Leistungsschaltanordnung zu steuernden Lastkreis geschaltet. Der Leistungsschalter 1 wird über ein Potential an einem Steuereingang G' gesteuert, der mit dem Gate GM des Steuer-Feldeffekttransistors M verbunden ist.
• Die Gatevorwiderstandseinheit 2 weist eine Steuer/Regeleinheit 21 auf, die über einen Messpfad oder mehrere Messpfade a, b, c und d mit einem oder mehreren Netzwerkknoten des Leistungsschalters 1 verbunden ist. Die Steuer/Regeleinheit 21 steuert einen Gatevorwiderstand 22, der in Serie vor den Steueranschluss GM der Leistungsschaltanordnung geschaltet ist, in Abhängigkeit einer über den oder die Messpfade a, b, c oder d ermittelten Messspannung.
• Anhand der ermittelten Messspannung wird der Wert des Gatevorwiderstandes 22 jeweils so eingestellt, dass sich bei vorgegebener Steilheit der Ausgangsschaltflanke eine möglichst geringe Gesamtverzögerung zu einer Schaltflanke am Gate des Steuer-Feldeffekttransistors ergibt.
• Nach dem in der 7 dargestellten Ausführungsbeispiel ist ein Gatevorwiderstand zwischen zwei Widerstandswerten schaltbar. Dazu ist ein erster Ohmscher Widerstand R1 dem Steuereingang DM in Serie vorgeschaltet. In einem zum ersten Widerstand R1 parallelen Strompfad ist ein zweiter Widerstand R2 über den Hilfstransistors M2 schaltbar vorgesehen.
• Im Triodenbereich der Leistungsschaltanordnung sind der Steuer-Feldeffekttransistor M und der Sperrschicht-Feldeffekttransistor J jeweils leitend. Zwischen der Drain DM und dem Gate GM des Steuer-Feldeffekttransistors M fällt eine geringe Spannung ab. Der selbstleitende Hilfstransistor M2 leitet. Der zweite Widerstand R2 liegt parallel zum ersten Widerstand R1. Der sich aus der Parallelschaltung von R1 und R2 ergebende Gatevorwiderstand ist klein und korrespondiert mit dem vergleichsweise großen Wert der Rückwirkungskapazität Cr_ss im Triodenbereichen des Sperrschicht-Feldeffekttransistors.
• Im Zuge eines Abschaltvorgangs steigt die Spannung an DM. Im Bereich der Abschnürspannung des Sperrschicht-Feldeffekttransistors J steigt die Spannungsdifferenz zwischen der Drain DM und dem Gate GM des Steuer-Feldeffekttransistors M bis die Sperrspannung des selbstleitenden Hilfstransistors M2 erreicht ist. Der Hilfstransistor M2 sperrt. Vor dem Steuereingang GM wirkt nunmehr der erste Widerstand R1 als Gatevorwiderstand. Der gegenüber der Parallelschaltung aus R1 und R2 große Gatevorwiderstand R1 korrespondiert mit dem kleineren Wert für die Rückwirkungskapazität C_rss im Sättigungsbereich des Sperrschicht-Feldeffekttransistors J. Durch den großen Gatevorwiderstand wird der eigentliche Schaltvorgang beginnend mit dem Ansprechen des Sperrschicht-Feldeffekttransistors J verzögert und die Steilheit der Ausgangsflanke der Leistungsschaltanordnung verringert.

J

Sperrschicht-Feldeffekttransistor (JFET)

M

Steuer-Feldeffekttransistor (MOSFET)

DJ

Drain von J

GJ

Gate von J

SJ

Source von J

DM

Drain von M

GJ

Gate von M

SJ

Source von M

C

Kapazität

R

Widerstand

Ron

Widerstand

Roff

Widerstand

D1, D2

Diode

G'

Steuereingang

Ciss

Eingangskapazität

Coss

Ausgangskapazität

Crss

Rückwirkungskapazität

M2

Hilfstransistor

R1, R2

Widerstand

1

Leistungsschalteinheit

2

Gatevorwiderstandseinheit

21

Regeleinheit

22

Gatevorwiderstand

a, b, c, d

Messpfade

Claims (10)

1. Leistungsschaltanordnung mit – einer Sperrschicht-Transistoreinheit (J) mit einer ersten Teillaststrecke zwischen einer Drain (DJ) und einer Source (SJ) und – einer in Serie zur Sperrschicht-Transistoreinheit (J) geschalteten Steuer-Feldeffekttransistoreinheit (M) mit einer zweiten Teillaststrecke zwischen einer Drain (DM) und einer Source (SM), wobei eine aus den beiden in Reihe geschalteten Teillaststrecken gebildete Laststrecke durch ein Potential an einem Gate (GM) der Steuer-Feldeffekttransistoreinheit (M) steuerbar ist, gekennzeichnet durch eine in Abhängigkeit einer innerhalb der Laststrecke erfassten Spannungsdifferenz einen in Serie zum Gate (GM) angeordneten Gatevorwiderstand (22) steuernde Gatevorwiderstandseinheit (2).
2. Leistungsschaltanordnung nach Anspruch 1, dadurch gekennzeichnet, dass – die Gatevorwiderstandseinheit (2) eine zur Registrierung eines aktuellen Arbeitsbereichs der Sperrschicht-Transistoreinheit (J) oberhalb oder unterhalb einer Abschnürspannung U_P geeignete Regel/Schalteinheit (21) aufweist und – durch die Regel/Schalteinheit (21) der Gatevorwiderstand (22) in Abhängigkeit vom registrierten aktuellen Arbeitsbereich steuerbar ist.
3. Leistungsschaltanordnung nach Anspruch 2, dadurch gekennzeichnet, dass durch die Gatevorwiderstandseinheit (2) der Gatevorwiderstand (22) zwischen mindestens zwei verschiedenen Widerstandswerten schaltbar ist.
4. Leistungsschaltanordnung nach Anspruch 3, dadurch gekennzeichnet, dass durch die Gatevorwiderstandseinheit (2) während des Betriebs des Sperrschicht-Feldeffekttransistors (J) in einem Triodenbereich unterhalb der Abschnürspannung Up ein Gatevorwiderstand (22) mit niedrigem Widerstandswert und während des Betriebs in einem Sättigungsbereich oberhalb der Abschnürspannung Up ein Gatevorwiderstand (22) mit hohem Widerstandswert vorgesehen wird.
5. Leistungsschaltanordnung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass die Gatevorwiderstandseinheit (2) – eine Hilfsschalteinheit (M2), – einen ersten Widerstand (R1) und – einen über die Hilfsschalteinheit (M2) parallel zum ersten Widerstand (R1) schaltbaren zweiten Widerstand (R2) aufweist.
6. Leistungsschaltanordnung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass die Gatevorwiderstandseinheit (2) mit dem Gate (GM) und der Drain (DM) des Steuer-Feldeffekttransistors (M) verbunden und durch eine Drain/Gate-Potentialdifferenz UDG(M) zwischen der Drain (DM) und dem Gate (GM) steuerbar ist.
7. Leistungsschaltanordnung nach einem der Ansprüche 1 bis 6, gekennzeichnet durch einen durch die Drain/Gate-Potentialdifferenz UDG(M) steuerbaren Hilfstransistor (M2) als Hilfsschalteinheit.
8. Leistungsschaltanordnung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass ein Halbleitermaterial der Sperrschicht-Transistoreinheit (J) aus einer durch die Materialien AlN, GaN, InN und SiC, gebildeten Gruppe ausgewählt ist.
9. Leistungsschaltanordnung nach Anspruch 8, dadurch gekennzeichnet, dass das Halbleitermaterial der Sperrschicht-Transistoreinheit (J) Siliziumcarbid SiC ist.
10. Leistungsschaltanordnung nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass die Steuer-Feldeffekttransistoreinheit (M) als Silizium-Niedervolt-MOS-Leistungstransistor ausgebildet ist.