JP4471555B2 - 半導体装置 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置のワイヤレス構造において、半導体素子表面に形成された電極に導電板を固着時等における振動から半導体素子を保護する構造に関する。
【０００２】
【従来の技術】
従来の電力用半導体チップの実装構造、中でもチップの表面電極と外部電極との接続方法としてはワイヤボンディング法がある。しかし、ワイヤボンディング法による接続では、個々の金属細線の断面積が小さい為に電流容量に制限があり、また、電気抵抗も大きく、電流容量の確保、電気抵抗の低減が達成できないという問題があった。
【０００３】
そこで、最近での電力用半導体チップの実装構造では、上述の問題に対処すべく、チップの表面電極と外部電極との接続方法としては導電板を半田により接続する方法が用いられている。そして、この方法により形成される構造の一例として、図５に示した構造がある。以下に、図５を参照にして説明する。
【０００４】
図示の如く、例えば、Ｃｕフレームのアイランド１上に導電ペースト（図示せず）等を介して半導体素子２が固着されている。この半導体素子２表面には周端部を覆うシリコン窒化膜（ＳｉＮ）３より内側に、例えば、ゲート電極４およびソース電極５が形成されている。そして、このソース電極５には、例えば、銅板から成る導電板６によりソース電極５とＣｕフレームのポスト７とを電気的に接続している。一方、ゲート電極４には、例えば、金属細線８によりゲート電極４とＣｕフレームのポスト９とを電気的に接続している。
【０００５】
そして、従来における構造では、図６に示す如く導電板６を用いている。先ず、図６（Ａ）は導電板６の側面図を示している。図示の如く、従来での導電板６はソース電極５と固着する領域６１、ポスト７と固着する領域６２およびその両者間の領域６３においても全て均一な厚みで形成されている。また、図６（Ｂ）は導電板６の上面図を示している。図示の如く、従来での導電板６は、均一な厚み、かつ、長方形に形成された銅板をプレス加工することで所望の形状に構成されている。
【０００６】
【発明が解決しようとする課題】
上述したように、従来における電力用半導体チップの実装構造では、図６（Ａ）、（Ｂ）に示す如く形状に加工された導電板６により、ソース電極５とＣｕフレームのポスト７とを電気的に接続している。そのため、ソース電極５上では半田により導電板６が固着されているので、金属細線をワイヤボンディングする場合と比較して、ワイヤボンディング法による半導体素子２への上述した悪影響を大幅に抑制できるというメリットはある。
【０００７】
しかしながら、上述した従来での電力用半導体チップの実装構造では、導電板６が一定の厚みを有して形成されており、また、銅板から形成されている。そのことで、例えば、実装工程においてポスト７側で発生した振動が導電板６を介して半導体素子２へと直接伝わってしまう。つまり、導電板６は強固であり、緩衝板としての機能を果たすことがないので、振動が直接半導体素子へと伝わり故障の原因となるという問題があった。
【０００８】
また、上述したように、導電板６は半田を介してソース電極５と固着されている。そして、図示の如く、ソース電極５と固着する導電板の接続領域６１には、半田の固着時での半田内の空気を逃がすための構造が形成されていない。そのため、半田の固着時での空気が、また、半田ペーストの場合は気化したフラックスが半田内に残存しボイドが発生するという問題があった。更に、導電板６は銅板から形成されているので、半田が導電板６周辺へとしみ出しが無い場合は、導電板６の実装後における接続状態の目視による確認ができないという問題があった。
【０００９】
【課題を解決するための手段】
上述した各事情に鑑みて成されたものであり、本発明の半導体装置は、少なくとも１つの主表面を有し、前記主表面には絶縁層を有し前記絶縁層に少なくとも２つ設けられた孔から一部を露出する電流通過電極および制御電極とを有する半導体素子と、前記半導体素子外部に設けられた前記電流通過電極の取り出し導電領域と、前記電流通過電極と前記取り出し導電領域とを電気的に接続する導電板とを具備し、前記導電板は少なくとも前記主表面の電流通過電極と導電材を介して接続する第１の接続領域と、前記取り出し導電領域と導電材を介して接続する第２の接続領域とを有し、前記主表面上に固着される前記第１の接続領域には前記導電板を貫通する孔が少なくとも１つ形成されていることを特徴とする。
【００１０】
また、本発明の半導体装置は、少なくとも１つの主表面を有し、前記主表面には絶縁層を有し前記絶縁層に少なくとも２つ設けられた孔から一部を露出する電流通過電極および制御電極とを有する半導体素子と、前記半導体素子外部に設けられた前記電流通過電極の取り出し導電領域と、前記電流通過電極と前記取り出し導電領域とを電気的に接続する導電板とを具備し、前記導電板は少なくとも前記主表面の電流通過電極と導電材を介して接続する第１の接続領域と、前記取り出し導電領域と導電材を介して接続する第２の接続領域と、前記第１の接続領域と前記第２の接続領域との間に前記導電材と接触しない不実装領域とを有し、前記不実装領域の板厚は前記第１および第２の接続領域の板厚よりも薄いことを特徴とする。
【００１１】
【発明の実施の形態】
以下に、本発明の半導体装置である電力用半導体素子の実装構造について、図１〜図４を参照にして詳細に説明する。
【００１２】
先ず、図１は、本発明の１実施の形態である半導体装置の斜視図である。図示の如く、本発明の半導体装置では、例えば、半導体素子２１としてＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｌｅｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｅｒ）が用いられた場合について説明する。尚、図１では半導体素子２１等が実装されたＣｕフレームの一部のみを図示しており、後工程において絶縁性樹脂により封止され、個々の半導体装置に分割されるものとする。
【００１３】
具体的には、例えば、Ｃｕフレームのアイランド２７上に、例えば、半田等の導電ペースト（図示せず）を介して半導体素子２１が固着されている。半導体素子２１表面には絶縁層としてシリコン酸化膜層（図示せず）、シリコン窒化膜（ＳｉＮ）層２３等が形成されている。本実施の形態では、例えば、アルミニウム（Ａｌ）から成るゲート電極２２、ソース電極２４の酸化防止、耐湿性向上等が考慮され、電極２２、２４上にはＳｉＮ層２３が形成されている。そして、このＳｉＮ層２３には２つの孔２８、２９が形成され、孔２８を介してソース電極２４が形成されており、孔２９を介してゲート電極２２が形成されている。
【００１４】
そして、本実施の形態では、ゲート電極２２では、例えば、金属細線２６によりゲート電極２２とＣｕフレームのポスト３１とを電気的に接続している。一方、ソース電極２４側は、例えば、銅板から成る導電板２５によりソース電極２４とＣｕフレームのポスト３０とを、例えば、半田により電気的に接続している。そのため、図示はしていないが、本実施の形態では、ソース電極２４表面には、以下に説明する４層の表面層が形成されている。第１層目はソース電極２４であるＡｌ層との接着性等が考慮され、例えば、Ｔｉ層が５０〜１５０Å程度堆積されている。次に、第２層目は、このＴｉ層上に半田の侵食防止、半田との接合性等が考慮され、例えば、Ｎｉ層が１５０〜２５０Å程度堆積されている。第３層目は、第２層目と同様に、半田の侵食防止、半田との接合性等が考慮され、例えば、Ｃｕ層が１０００〜２０００Å程度堆積されている。最後に、第４層目は、半田の濡れ性、Ｃｕ層の酸化防止等が考慮され、例えば、Ａｕ層が５００〜１５００Å程度堆積されている。また、第４の金属層としてはＰｄ層やＰｔ層でもよい。そして、第２層目と第３層目とが逆になった構造でも良い。一方、Ｃｕフレームのポスト３０表面には、半田との接着性を考慮して銀メッキや金メッキが施されている場合もある。尚、このソース電極２４の表面構造はその１例であり、この構造に限定するものではなく、その他、半田との接着性等を考慮して種々の表面構造が可能である。
【００１５】
最後に、Ｃｕフレームのアイランド２７からはドレイン端子３２が形成され、Ｃｕフレームのポスト３０、３１からはそれぞれソース端子３３、ゲート端子３４が形成されている。そして、上述したように、これらのドレイン端子３２、ソース端子３３およびゲート端子３４は絶縁性樹脂からなる樹脂封止体（図示せず）から外部リード（図示せず）として導出する。
【００１６】
そして、本発明の半導体装置の第１の特徴は、図２に示す如く、導電板２５の厚みを変えて形成し、導電板２５の厚みの薄い部分を緩衝板としても利用することである。そして、図２（Ａ）は本発明の第１の実施の形態である導電板２５の側面図であり、図２（Ｂ）は本発明の第２の実施の形態である導電板２５の側面図である。
【００１７】
先ず、図２（Ａ）に示す如く、本発明の導電板２５はソース電極２４と半田を介して固着する第１の接続領域２５１、Ｃｕフレームのポスト３０と半田を介して固着する第２の接続領域２５２およびその２者間に位置する不実装領域２５３から成る。上述したように、導電板２５は銅板から成るため金属細線等と比較して強固であるが、図示の如く、不実装領域２５３の厚みｔ２を薄く形成することで、強固であることに対処する。つまり、第１の接続領域２５１および第２の接続領域２５２の厚みｔ１に対して不実装領域２５３の厚みｔ２はｔ１＞ｔ２の関係で形成されている。本実施の形態では、導電板２５は厚みｔ１、ｔ２の２つの厚みを有して形成されている。
【００１８】
そして、第１の接続領域２５１、第２の接続領域２５２は半田によりそれぞれソース電極２４、Ｃｕフレームのポスト３０に固定されている。しかし、不実装領域２５３は半田を介して任意の構成部材にも固定されておらず、ある程度の自在性を有している。この構造により、厚みｔ２で薄く形成した不実装領域２５３は、例えば、ポスト３０が位置するＣｕフレーム側に振動が掛かりその振動が導電板２５に伝わると、この不実装領域２５３が変形する。そのことで、ポスト３０が位置するＣｕフレーム側で発生した振動は、導電板２５を介して半導体素子２１へ伝わることを大幅に抑制することができる。その結果、導電板２５の不実装領域２５３は緩衝板としての役割を果たし、振動による半導体素子２１の故障を大幅に抑制することができる。
【００１９】
次に、図２（Ｂ）に示す如く、本発明における半導体装置では、図２（Ａ）の導電板２５の不実装領域２５３に切り欠き３５を形成することで、緩衝板としての役割を果たすことに特徴がある。
【００２０】
本発明の半導体装置では、上述したように、導電板２５によりソース電極２４とＣｕフレームのポスト３０とを電気的に接続している。そして、導電板２５の厚みは、使用される半導体素子２１の特性に応じてその厚みは決定される。そのため、本発明の半導体装置に用いられる半導体素子２１が電流容量の小さい場合では不実装領域２５３を薄く形成することができる。その結果、上述の如く、不実装領域２５３のみで緩衝板の働きを担うことができる。
【００２１】
しかし、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ−Ｇａｔｅ−Ｂｉｐｏｌａｒ−Ｔｒａｎｓｉｓｔｏｒ）チップやパワーＭＯＳトランジスタチップのように半導体素子２１の電流容量が大きい場合には、不実装領域２５３を薄く形成することにも限界がある。この場合では、上述したように、Ｃｕ板から成る導電板２５は強固な状態となり緩衝板としての役割を果たすことが難しくなる。そこで、本発明の半導体装置では、不実装領域２５３に少なくとも１つの切り欠き部３５を設けている。そのことで、ポスト３０が位置するＣｕフレーム側で発生した振動は、この切り欠き部３５を利用して不実装領域２５３が伸縮することで緩衝されることが可能となる。その結果、図２（Ａ）の構造と同様に、ポスト３０が位置するＣｕフレーム側で発生した振動は、導電板２５を介して半導体素子２１へ伝わることを大幅に抑制することができる。そして、導電板２５の不実装領域２５３は緩衝板としての役割を果たし、振動による半導体素子２１の故障を大幅に抑制することができる。
【００２２】
尚、本実施の形態では、厚みｔ１、ｔ２の２つの厚みを有する場合について説明したが特に限定する必要はなく、緩衝板としての役割を果たす範囲内で任意の変更は可能である。また、薄く形成した不実装領域２５３に切り欠き３５を形成することもでき、より緩衝板としての効果を向上させることができる。
【００２３】
次に、本発明の半導体装置の第２の特徴は、図３に示す如く、ソース電極２４と接続する導電板２５の領域に貫通する孔を設けることで、半田のボイドの発生を抑制することである。そして、図３（Ａ）は、図１に示した導電板の側面図である。図３（Ｂ）は、図１に示した導電板での第１の実施の形態の上面図である。図３（Ｃ）は、図１に示した導電板での第２の実施の形態の上面図である。
【００２４】
尚、図３に示す導電板２５も、図２に示した導電板２５と基本的構造は同様である。そのため、導電板２５の構造は図２での説明を参照とし、ここではその説明を割愛する。そして、図２と同様な構成部分の番号は同じ番号を符すこととする。そして、図３（Ａ）に示す如く、不実装領域２５３の厚みは厚い形状であるｔ１であっても、薄い形状であるｔ２であっても、以下に説明する本実施の形態を採用することができる。
【００２５】
図３（Ｂ）に示す如く、ソース電極２４と接続する第１の接続領域２５１には、例えば、この導電板２５を貫通する孔３６が少なくとも１つ形成されている。そして、第１の接続領域２５１は半田を介してソース電極２４と固着するが、この際、半田内には空気が取り込まれる。また、半田ペーストを用いて第１の接続領域２５１とソース電極２４とを固着する際には、半田ペースト内に含まれるフラックスが気化し、半田内に含まれる。そのため、従来の導電板６（図５参照）のように導電板６を貫通する孔等が形成されていないと、上記した空気等が半田内に残存しボイドの発生要因となっていた。
【００２６】
しかし、本発明の導電板２５では、ソース電極２４と接続する導電板２５の第１の接続領域２５１に導電板２５を貫通する孔３６を設けることで、上述した半田内の空気等を固着の際に、同時に外部へ除去することができる。つまり、第１の接続領域２５１とソース電極２４とを固着する際、半田内の空気等は導電板２５の端部から外部へ除去される他、孔３６を介しても外部へ除去することができる。特に、孔３６を第１の接続領域２５１の中央領域に形成することで、半田内に残存し易い空気等を確実に除去することができる。そのことで、硬化後の半田内へのボイドの発生を大幅に抑制することができ、半導体装置の破損の要因を無くすことができる。例えば、このボイドが発生した状態で電圧が印加されると、絶縁破壊現象を起こしたりする等の問題が発生する。
【００２７】
また、図３（Ｂ）に示す如く、第１の接続領域２５１に形成された孔３６は、半田が硬化した後の接続状態を目視で確認するための領域および半田量調整領域としても用いることができる。
【００２８】
図４（Ａ）に示す如く、第１の接続領域２５１とソース電極２４とを固着する際に、半田量が適量供給された状態で実装工程が行うことができれば、導電板２５から適量な半田３８がはみ出した状態となる。そして、第１の接続領域２５１とソース電極２４とが、常に、図示の如く状態で固着されていれば、導電板２５からはみ出した半田３８を目視で観察することができる。そのことで、半田の接続状況を目視で確認することができる。
【００２９】
しかし、図４（Ｂ）に示す如く、実装工程における半田の供給量が少なく二点鎖線で示した領域において、第１の接続領域２５１とソース電極２４とが固着している場合がある。この場合、第１の接続領域２５１とソース電極２４とが固着した後に、半田３８の接続状況を目視で確認することができない。また、どの領域で第１の接続領域２５１とソース電極２４とが固着しているかも目視で確認することができない。そこで、本発明の導電板２５には、第１の接続領域２５１に貫通した孔３６を有することで、実装後、孔３６内の半田３８を観察することができる。そのことで、孔３６内に位置する半田３８を目視で確認することができ、少なくとも第１の接続領域２５１の孔３６の周辺領域においては第１の接続領域２５１とソース電極２４とが固着していることを確認することができる。
【００３０】
更に、図示はしていないが、実装工程における半田の供給量が多すぎた場合は、半田は導電板２５領域から過剰にはみ出してしまう。しかし、本発明の導電板２５には、第１の接続領域２５１に貫通した孔３６を有することで、この孔３６内に半田が吸い寄せられることで、導電板２５からの半田の過剰なはみ出しを抑制することができる。
【００３１】
上述した効果を得るための構造は、図３（Ｂ）に示した構造に限定されず、例えば、図３（Ｃ）に示す如く、導電板２５の第１の接続領域２５１を横断するように導電板を貫通した溝３７を形成した構造でも良い。また、溝３７は第１の接続領域２５１を横断する必要はなく、第１の接続領域２５１内にその端部を有しても良い。また、ポスト３０側の第２の接続領域２５２でも同様な構造を形成することで、同等な効果を得ることができる。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【００３２】
また、本実施の形態では、半導体素子としてＭＯＳＦＥＴを用いた場合について説明したが、ダイオード素子、ＩＧＢＴ素子等の表面電極構造を有する素子においても、同様な構造を形成することができる。
【００３３】
【発明の効果】
第１に、本発明の半導体装置では、半導体素子のソース電極とその外部に設けられたソース電極用のポストとを半田を介して導電板で電気的に接続している。そして、導電板は銅板から成るため金属細線等よりも強固であるが、導電板のソース電極、ポストと固着しない領域を薄く形成していることに特徴を有する。そのことで、実装工程等でポスト側で発生した振動が導電板に伝わると、任意の部材とも固着されず、ある程度の自在性を有するこの薄い領域を変形させることができる。その結果、上記薄い領域が緩衝板としての役割を果たし、半導体素子へ振動が伝わるのを大幅に抑制することができる。
【００３４】
第２に、本発明の半導体装置では、上述した第１の効果での導電板の薄い領域に、少なくとも１つの切り欠き部を形成することに特徴を有する。そのことで、使用する半導体素子等により薄い部分を有する導電板を用いることができない場合でも、この切り欠き部が形成された領域で緩衝効果を果たすことができる。また、薄く形成された導電板に切り欠き部を形成することで、より緩衝効果を向上させることができる。
【００３５】
第３に、本発明の半導体装置では、半導体素子上のソース電極と固着する導電板の接続領域に導電板を貫通する孔を設けることに特徴を有する。そのことで、実装時の半田内の空気をこの孔介して外部に除去することができ、半田内のボイドの発生を抑制することができる。また、この孔を介して硬化後の半田の接続状況等を目視で確認することもできる。更に、実装時に、半田が過剰に供給された場合は、孔内に半田が吸い込まれることで半田量を調整することができる。
【図面の簡単な説明】
【図１】本発明の半導体装置を説明するための斜視図である。
【図２】本発明の半導体装置に用いる導電板を説明するための（Ａ）側面図（Ｂ）側面図である。
【図３】本発明の半導体装置に用いる導電板を説明するための（Ａ）側面図（Ｂ）上面図（Ｃ）上面図である。
【図４】本発明の半導体装置に用いる導電板の接続状態を説明する（Ａ）上面図（Ｂ）上面図である。
【図５】従来の半導体装置を説明するための斜視図である。
【図６】従来の半導体装置の導電板を説明するための（Ａ）側面図（Ｂ）上面図である。
【符号の説明】
２１ 半導体素子
２４ ソース電極
２５ 導電板
２５１ 第１の接続領域
２５２ 第２の接続領域
２５３ 不実装領域
３０、３１ ポスト
３６ 孔
３７ 溝

Claims (6)

  1. 少なくとも１つの主表面を有し、前記主表面には絶縁層を有し前記絶縁層に少なくとも２つ設けられた孔から一部を露出する電流通過電極および制御電極とを有する半導体素子と、
    前記半導体素子外部に設けられた前記電流通過電極の取り出し導電領域と、
    前記電流通過電極と前記取り出し導電領域とを電気的に接続する導電板とを具備し、
    前記導電板は、少なくとも前記主表面の電流通過電極と導電材を介して接続する第１の接続領域と、前記取り出し導電領域と導電材を介して接続する第２の接続領域と、前記第１の接続領域と前記第２の接続領域との間における不実装領域とを有し、前記第１の接続領域と前記不実装領域とは高低差が生じるように段差部によって接続され、
    前記第１の接続領域には、前記導電板を貫通する孔が少なくとも１つ形成されており、
    前記孔は、前記第１の接続領域と前記不実装領域との間に延在するとともに前記段差部を分割して前記不実装領域まで到達するように形成されること、を特徴とする半導体装置。
  2. 前記孔は前記第１の接続領域の端部から前記第１の接続領域を分割するように形成されていることを特徴とする請求項１記載の半導体装置。
  3. 前記不実装領域の板厚は前記第１および第２の接続領域の板厚よりも薄いことを特徴とする請求項１または請求項２に記載の半導体装置。
  4. 前記導電板の不実装領域には少なくとも１つ以上の切り欠き部が形成されていることを特徴とする請求項１から請求項３のいずれかに記載の半導体装置。
  5. 前記導電材は半田であることを特徴とする請求項１から請求項４のいずれかに記載の半導体装置。
  6. 前記導電板は銅板であることを特徴とする請求項５記載の半導体装置。
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* Cited by examiner, † Cited by third party
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JP2005243685A (ja) * 2004-02-24 2005-09-08 Renesas Technology Corp 半導体装置
JP2006060106A (ja) * 2004-08-23 2006-03-02 Origin Electric Co Ltd リード部材及び表面実装型半導体装置
JP2007184525A (ja) * 2005-12-07 2007-07-19 Mitsubishi Electric Corp 電子機器装置
JP2007317850A (ja) * 2006-05-25 2007-12-06 Matsushita Electric Works Ltd 半導体スイッチ
JP5165302B2 (ja) * 2007-07-31 2013-03-21 オンセミコンダクター・トレーディング・リミテッド 半導体装置およびその製造方法
JP4968195B2 (ja) * 2008-06-24 2012-07-04 株式会社デンソー 電子装置の製造方法
JP2012069640A (ja) * 2010-09-22 2012-04-05 Toshiba Corp 半導体装置及び電力用半導体装置
JP5542600B2 (ja) * 2010-09-24 2014-07-09 株式会社デンソー 半導体モジュール
JP5676771B2 (ja) * 2011-09-30 2015-02-25 ルネサスエレクトロニクス株式会社 半導体装置
EP2916349B1 (en) * 2012-11-05 2021-03-03 NSK Ltd. Semiconductor module
US20160322342A1 (en) * 2014-01-15 2016-11-03 Panasonic Intellectual Property Management Co. Lt Semiconductor device
JP6293030B2 (ja) 2014-10-09 2018-03-14 三菱電機株式会社 電力用半導体装置
EP3244448A1 (de) * 2016-05-09 2017-11-15 Heraeus Deutschland GmbH & Co. KG Verbinder, verfahren zur herstellung eines verbinders, leistungshalbleitermodul und verfahren zur herstellung eines leistungshalbleitermoduls
WO2018061711A1 (ja) * 2016-09-27 2018-04-05 パナソニックＩｐマネジメント株式会社 半導体装置および製造方法
CN108109983B (zh) * 2017-12-14 2024-05-10 常州星海电子股份有限公司 一种汽车专用整流二极管结构
JP6812535B2 (ja) * 2018-03-02 2021-01-13 新電元工業株式会社 リード端子及び樹脂封止型半導体装置
EP3792961A4 (en) * 2018-05-08 2021-04-07 Mitsubishi Electric Corporation WIRING ELEMENT AND SEMICONDUCTOR MODULE INCLUDING IT
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