CN115699296A - 半导体装置、半导体模组及半导体装置的制造方法 - Google Patents

半导体装置、半导体模组及半导体装置的制造方法 Download PDF

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CN115699296A
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semiconductor element
semiconductor
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大泽青吾
大仓康嗣
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Denso Corp
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Denso Corp
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Abstract

半导体装置,具备:半导体元件(11),在表面(11a)具有第1电极焊盘(111)以及多个第2电极焊盘(112),在将表面和背面(11b)相连的方向上产生电流;密封件(12),由绝缘性的树脂材料构成,将半导体元件的表面的一部分以及侧面(11c)覆盖;以及延伸设置布线(152),在半导体元件之上配置在密封件的内部或密封件之上,与第2电极焊盘电连接并且从半导体元件的外轮廓的内侧延伸设置至外侧。

Description

半导体装置、半导体模组及半导体装置的制造方法
关连申请的相互参照
本申请基于2020年6月5日提出的日本专利申请第2020-98220号,其记载内容在这里通过参照而援引。
技术领域
本公开涉及扇出封装构造的半导体装置及使用其的半导体模组以及该半导体装置的制造方法。
背景技术
以往,作为具有功率半导体元件的半导体装置及使用其的两面散热构造的半导体模组,例如可以举出专利文献1中记载的结构。专利文献1中记载的半导体模组具备作为功率半导体元件的半导体装置、配置在夹着该半导体装置的两侧的2个热沉、引线端子、以及将该半导体装置和引线端子相连的线材。此外,该半导体模组为了防止线材与热沉的接触所导致的短路,在半导体装置中的连接着线材的一侧的面和面对该面的热沉之间配置有由热传导性高的材料构成的散热块。
现有技术文献
专利文献
专利文献1:日本特开2001-156225号公报
但是,上述的半导体模组的构造是,通过散热块将半导体装置与热沉的间隙设为规定值以上从而防止线材与热沉的接触,因此散热块成为薄型化的阻碍要因。此外,由于在半导体装置与热沉之间配置散热块,所以热阻相应于散热块而增加,半导体模组的散热性下降。
发明内容
因此,本发明的发明人为了这种半导体模组的薄型化及高散热化而对半导体装置以及半导体模组的构造进行了仔细研究。结果,想到了将半导体装置做成形成有再布线层的扇出封装构造、在该半导体装置的两面不经由散热块地将热沉接合、并且不经由线材地将引线端子与再布线层连接的构造的半导体模组。由此,不具有散热块及线材,成为实现了薄型化及高散热化的两面散热构造的半导体模组。
本发明的发明人进一步仔细研究而发现,在所想到的扇出封装构造的半导体装置中,由于半导体元件的侧面与将其覆盖的密封件之间的阶差,从而半导体装置的绝缘性可能不充分。具体而言,该半导体装置中,若在半导体元件的侧面与将其覆盖的密封件之间产生阶差,则在构成再布线层的绝缘膜中的覆盖该阶差的区域有可能产生由该阶差引起的裂纹。若产生这样的绝缘膜的裂纹,则不再能够确保在该阶差部分之上形成的布线与半导体元件的端部之间的绝缘性。
本公开涉及在扇出封装构造的半导体装置中抑制配置在半导体元件之上的延伸设置布线与半导体元件之间的短路而提高绝缘性的技术。此外,涉及采用绝缘性提高了的半导体装置、可靠性高且实现了薄型化及高散热化的两面散热构造的半导体模组。
本公开的一个观点的半导体装置,具备:半导体元件,在表面具有第1电极焊盘以及多个第2电极焊盘,在将表面和背面相连的方向上产生电流;密封件,由绝缘性的树脂材料构成,将半导体元件的表面的一部分以及侧面覆盖;以及延伸设置布线,在半导体元件之上配置在密封件的内部或密封件之上,与第2电极焊盘电连接,并且从半导体元件的外轮廓的内侧延伸设置至外侧。
由此,半导体元件的侧面以及表面的一部分被由绝缘性的树脂材料构成的密封件覆盖,从而成为不产生半导体元件的侧面与将其覆盖的密封件之间的阶差的构造。因此,在半导体元件的侧面与密封件的边界上形成的延伸设置布线不受半导体元件的侧面与密封件的阶差影响。因而,该阶差引起的绝缘故障得以抑制,延伸设置布线与半导体元件的短路得以抑制,绝缘性提高。
本公开的一个观点的半导体模组,具备:半导体装置,具备:半导体元件,在表面具有至少1个以上的第1电极焊盘以及至少1个以上的第2电极焊盘,在将表面和背面相连的方向上产生电流;第1密封件,由绝缘性的树脂材料构成,将包括表面的一部分在内的半导体元件的周围覆盖;以及延伸设置布线,在半导体元件之上配置在第1密封件的内部或第1密封件之上,与第2电极焊盘电连接并且从半导体元件的外轮廓的内侧延伸设置至外侧;第1散热部件,经由接合件而与半导体装置中的从第1密封件露出的背面连接;第2散热部件,经由接合件而与半导体装置中的第1电极焊盘电连接;引线框,经由接合件而与半导体装置中的延伸设置布线电连接;以及第2密封件,将半导体装置、第1散热部件的一部分、第2散热部件的一部分以及引线框的一部分覆盖。
由此,夹着本公开的一个观点的半导体装置,将第1散热部件和第2散热部件对置配置,成为经由接合件而将引线框与半导体装置的延伸设置布线连接的半导体模组。半导体装置与引线框经由接合件而被接合,成为在第2散热部件与半导体装置之间没有用于确保间隙的散热块的、实现了薄型化及高散热化的构造。此外,半导体装置中的延伸设置布线与半导体元件的短路被抑制,从而可靠性进一步提高。此外,也可以在半导体装置中的比第2散热部件的外轮廓靠外侧的露出区域中,经由接合件将延伸设置布线与引线框连接。该情况下也成为结构更简单且实现了薄型化以及高散热化的半导体模组。
本公开的一个观点的半导体装置的制造方法,是扇出封装构造的半导体装置的制造方法,包括以下步骤:准备在表面具备至少1个以上的第1电极焊盘以及至少1个以上的第2电极焊盘的半导体元件;准备导电部件,该导电部件具备厚壁部、从厚壁部的上端朝向外部延伸设置并且厚度比厚壁部小的第1薄壁部、设置在第1薄壁部的前端并且厚度比厚壁部小且比第1薄壁部大的中等厚度壁部、以及从中等厚度壁部朝向厚壁部的下端侧延伸设置并且厚度比厚壁部小的第2薄壁部;将半导体元件的背面向支承基板粘贴;向半导体元件的第1电极焊盘连接导电部件中的厚壁部的下端侧的面,向半导体元件的第2电极焊盘连接导电部件中的第2薄壁部的前端;形成连同导电部件一起将与导电部件连接且被粘贴于支承基板的半导体元件覆盖的密封件;以及从密封件中的将导电部件覆盖的一侧的面去除密封件,使导电部件的厚壁部及中等厚度壁部从密封件露出;在密封件的形成中,使用绝缘性的树脂材料;在密封件的去除中,将导电部件中的第1薄壁部去除,使厚壁部与中等厚度壁部及第2薄壁部分离。
由此,在将导电部件与半导体元件的第1电极焊盘以及第2电极焊盘接合之后,形成密封件,将密封件和第1薄壁部去除而将导电部件中的厚壁部与中等厚度壁部及第2薄壁部分离。由此,从1个导电部件形成与第1电极焊盘连接的部分和与第2电极焊盘连接的延伸设置布线,制造扇出封装构造的半导体装置。因此,在密封件的形成前包括延伸设置布线的导电部件预先被与第2电极焊盘连接,此外,形成连同导电部件一起将半导体元件的表面及侧面覆盖的密封件,因此在半导体元件的侧面与密封件的边界不产生阶差。由此,不产生半导体元件的侧面与密封件的阶差以及由其引起的延伸设置布线与半导体元件的短路,能够制造绝缘性提高了的半导体装置。
另外,对于各构成要素等赋予的带括号的标记表示该构成要素等与后述实施方式中记载的具体构成要素等的对应关系的一例。
附图说明
图1是表示第1实施方式的半导体装置的结构的剖面图。
图2是表示将图1的半导体装置从表面侧观察的形态的立体图。
图3A是表示第1实施方式的半导体装置的制造工序中的半导体基板的临时固定工序的剖面图。
图3B是表示接着图3A的制造工序的剖面图。
图3C是表示接着图3B的制造工序的剖面图。
图3D是表示接着图3C的制造工序的剖面图。
图3E是表示接着图3D的制造工序的剖面图。
图3F是表示接着图3E的制造工序的剖面图。
图3G是表示接着图3F的制造工序的剖面图。
图3H是表示接着图3G的制造工序的剖面图。
图3I是表示接着图3H的制造工序的剖面图。
图3J是表示接着图3I的制造工序的剖面图。
图4A是表示第1实施方式的半导体装置的再布线层的其他制造方法的一例的图,是表示接着图3D的制造工序的剖面图。
图4B表示图4A的制造工序的变形例,是表示接着图3D的制造工序的图。
图5是表示以往的半导体装置的结构的剖面图。
图6是表示图5中的VI区域的放大剖面图。
图7是表示采用第1实施方式的半导体装置的半导体模组的一例的剖面图。
图8是表示采用第1实施方式的半导体装置的半导体模组的另一例的剖面图。
图9是表示第2实施方式的半导体装置的结构的剖面图。
图10A是表示第2实施方式的半导体装置的制造工序中的具备表面保护件的半导体基板的临时固定工序的剖面图。
图10B是表示接着图10A的制造工序的剖面图。
图10C是表示接着图10B的制造工序的剖面图。
图10D是表示接着图10C的制造工序的剖面图。
图10E是表示接着图10D的制造工序的剖面图。
图10F是表示接着图10E的制造工序的剖面图。
图10G是表示接着图10F的制造工序的剖面图。
图10H是表示接着图10G的制造工序的剖面图。
图10I是表示接着图10H的制造工序的剖面图。
图10J是表示接着图10I的制造工序的剖面图。
图10K是表示接着图10J的制造工序的剖面图。
图11是用于说明密封件中的内壁面的上端的剖面形状为直角形状的情况下的绝缘层的阶梯切割的说明图。
图12是表示图11中的XII区域的放大剖面图。
图13是表示将密封件的内壁面做成其他剖面形状的一例的放大剖面图。
图14是表示第3实施方式的半导体装置的结构的剖面图。
图15A是将与半导体基板接合的导电部件从上表面观察的俯视图。
图15B是从图15A中的XVB方向观察的向视图。
图16A是表示第3实施方式的半导体装置的制造工序中的接合着导电部件的半导体基板的临时固定工序的剖面图。
图16B是表示接着图16A的制造工序的剖面图。
图17是表示其他实施方式的半导体模组的一例的剖面图。
具体实施方式
以下,基于附图说明本公开的实施方式。另外,在以下各实施方式中,对于相同或等同的部分附加同一标号而进行说明。
(第1实施方式)
参照图1、图2说明第1实施方式的半导体装置1。图1是表示图2中的I-I间的结构的剖面图。
〔结构〕
例如,本实施方式的半导体装置1如图1所示,具备半导体元件11、密封件12、第1导体部13、第2导体部14、以及具有在半导体元件11之上从半导体元件11的外轮廓内侧延伸设置至外侧的延伸设置布线152的再布线层15。半导体元件11在表面11a具备第1电极焊盘111、多个第2电极焊盘112、电场缓和层113以及元件上绝缘膜114,第1电极焊盘111与第1导体部13连接,第2电极焊盘112与第2导体部14连接。延伸设置布线152从第2导体部14延伸设置至半导体元件11的外轮廓外侧,并且其前端附近的一部分区域从密封件12露出。该半导体装置1是半导体元件11的表面11a的一部分被密封件12覆盖、在密封件12的一面12a上形成有包括延伸设置布线152的再布线层15的扇出封装构造(以下称作「FOP构造」)。
半导体元件11例如在表面11a具有由Cu(铜)等金属材料构成的第1电极焊盘111及多个第2电极焊盘112、电场缓和层113、以及将电场缓和层113及表面11a的一部分覆盖的元件上绝缘膜114。半导体元件11例如是IGBT等功率半导体元件,通过通常的半导体工艺制造。半导体元件11例如在背面11b形成有未图示的第3电极焊盘,第3电极焊盘是能够与其他部件连接的结构。第1电极焊盘111以及未图示的第3电极焊盘例如是构成发射极电极以及集电极电极的一对电极,成为将半导体元件11的表面11a和背面11b相连的方向的电流路径。多个第2电极焊盘112的至少1个被作为栅极电极,用于控制第1电极焊盘111与第3电极焊盘之间的电流的通断。第1电极焊盘111如图1所示那样与第1导体部13连接。多个第2电极焊盘112分别与第2导体部14连接。半导体元件11的背面11b以外的部分被密封件12覆盖。另外,电场缓和层113例如被做成保护环等,但不限于此。
密封件12如图1所示,是将半导体元件11的背面11b以外的部分覆盖的部件,由绝缘性的树脂材料、例如环氧树脂等任意的树脂材料构成。具体而言,密封件12将半导体元件11中的包括元件上绝缘膜114的表面11a的一部分、以及表面11a与背面11b之间的侧面11c即周围覆盖。从半导体元件11的表面11a的法线方向来看,密封件12跨半导体元件11的侧面11c而将表面11a的一部分覆盖,其外轮廓比半导体元件11的外轮廓靠外侧。换言之,密封件12的外形大于半导体元件11的外形。密封件12中的将半导体元件11的表面11a覆盖的一侧的一面12a处于比表面11a高的位置。密封件12中的作为与一面12a相反的面的另一面12b与半导体元件11的背面11b一起构成半导体装置1的背面1b。
第1导体部13及第2导体部14例如由Cu等导电性材料构成,通过电镀等形成。第1导体部13及第2导体部14如图1所示,朝向半导体元件11的上部(例如正上方)即表面11a的法线方向延伸设置,本实施方式中,被设为成为密封件12的一面12a以上的高度的厚度。第1导体部13及第2导体部14,一部分配置在再布线层15的内部。
第1导体部13一端与第1电极焊盘111连接,一端的相反侧的另一端从密封件12露出。第1导体部13例如被由Cu等构成的覆盖部161和由Ni(镍)、Au(金)等构成的金属薄膜153将另一端侧的面覆盖。
第2导体部14一端与第2电极焊盘112连接,一端的相反侧的另一端从密封件12露出。第2导体部14中的另一端如图1所示,连接着从半导体元件11的外轮廓的内侧延伸设置至外侧的延伸设置布线152。第2导体部14以与多个第2电极焊盘112相同的数量形成。
再布线层15具有绝缘层151、延伸设置布线152和覆盖部161,以将密封件12的一面12a覆盖的方式形成。再布线层15例如通过公知的再布线形成技术形成。另外,再布线层15不限于图1所示的布线例,也可以是还层叠有多个绝缘膜和内部布线的结构。
绝缘层151例如由聚酰亚胺等绝缘性材料构成,通过任意的涂布工序等形成。绝缘层151经多次的成膜工序和基于光刻法的布图工序而形成,成为使第1导体部13以及从第2导体部14延伸设置的延伸设置布线152的一部分露出的规定的图案形状。绝缘层151成膜在将元件上绝缘膜114覆盖并且为平坦面的密封件12的一面12a上,成为没有由半导体元件11的侧面11c与密封件12的界面(以下称作“侧面界面”)引起的阶差的形状。换言之,绝缘层151是不产生由侧面界面引起的裂纹、能够确保半导体元件11与延伸设置布线152的绝缘性的形状。详细情况后述。
另外,关于绝缘层151中的比延伸设置布线152靠一面12a侧的部分(后述的第1层1511),从确保绝缘性的观点来看,优选使其厚度大于比延伸设置布线152靠上的部分(后述的第2层1512)。
延伸设置布线152例如由以Cu、Au、Ni、Al(铝)、Ti(钛)、Ag(银)、Pd(钯)、W(钨)、Zn(锌)、Pb(铅)等为主成分的导电性的金属材料构成。延伸设置布线152例如从第2导体部14延伸设置,通过电镀或无电镀等形成。延伸设置布线152在半导体元件11之上并且密封件12的一面12a上隔着绝缘层151的一部分而配置,成为跨半导体元件11的外轮廓内侧和外侧的布线长。延伸设置布线152例如以与第2导体部14相同的数量形成,均从半导体元件11的外轮廓的内侧的第2导体部14延伸设置至该外轮廓的外侧。各个延伸设置布线152的作为与第2导体部14相反侧的前端附近的一部分区域的、位于半导体元件11的外轮廓的外侧的规定区域从绝缘层151露出,并且被由Au等构成的金属薄膜154覆盖。另外,延伸设置布线152从阻抗降低的观点来看优选的是厚度比第2电极焊盘112大。
金属薄膜153、154如图2所示,作为从绝缘层151露出、能够从外部与第1电极焊盘111及第2电极焊盘112连接的外部电极发挥功能。金属薄膜153、154是在第1电极焊盘111或第2电极焊盘112的相反侧向外部露出的电极部分,分别可以称作“第1外部电极”、“第2外部电极”。金属薄膜153与金属薄膜154隔开距离而配置,外形及平面尺寸比金属薄膜154大。在图2的例子中,多个金属薄膜154为相同的外形及平面尺寸,且均等地配置,但不限于此,也可以设为不同的外形及平面尺寸,也可以设为不均匀的配置。另外,金属薄膜153、154只要是露出到再布线层15的外部、能够用于与外部连接的结构即可,可以是由Ni、Au等构成的镀层,也可以是由焊料等构成的凸块。
以上是本实施方式的半导体装置1的基本结构。半导体装置1是隔着将半导体元件11的表面11a覆盖的密封件12而形成有再布线层15的FOP构造,是在再布线层15中不产生由半导体元件11的侧面11c与密封件12的边界引起的阶差的构造。由此,抑制了半导体元件11与延伸设置布线152的短路,因此半导体装置1与以往的FOP构造的半导体装置相比,半导体元件11与延伸设置布线152的绝缘性提高,可靠性提高。
〔制造方法〕
接着,关于本实施方式的半导体装置1的制造方法的一例,参照图3A~图3J进行说明。
首先,准备在半导体元件11的表面11a上具备第1电极焊盘111、第2电极焊盘112、电场缓和层113以及将电场缓和层113等覆盖的元件上绝缘膜114的半导体基板10。接着,例如通过电镀等,在半导体基板10的第1电极焊盘111上形成第1导体部13,在第2电极焊盘112上形成第2导体部14。并且,如图3A所示,将形成有导体部13、14的半导体基板10中的半导体元件11的背面11b向支承基板200粘贴而进行临时固定。作为支承基板200,例如采用在表面具备对Si(硅)的密接性高的未图示的粘着性片的任意基板。
接着,准备未图示的模具,通过压缩成型等,将保持于支承基板200的半导体基板10用环氧树脂等树脂材料覆盖,通过加热等进行硬化,从而如图3B所示那样使密封件12成型。由此,形成连同导体部13、14一起将半导体元件11的表面11a及侧面覆盖的密封件12。之后,例如通过加热处理等将被密封件12覆盖了的半导体基板10从支承基板200剥离。
接着,如图3C所示,从密封件12中的将半导体元件11的表面11a侧覆盖的面进行去除,使第1导体部13及第2导体部14从密封件12露出。由此,密封件12形成将元件上绝缘膜114以及表面11a的一部分覆盖的平坦的一面12a,成为没有由元件上绝缘膜114引起的阶差的形状。另外,关于密封件12的去除,例如可以是利用未图示的磨床等磨削工具进行磨削的方法,也可以通过切削、蚀刻、研磨等其他任意方法进行,没有特别限定。
并且,例如,将包含聚酰亚胺等树脂材料的溶液通过旋涂法等涂布并进行干燥,如图3D所示,形成构成绝缘层151的一部分的第1层1511。该第1层1511例如通过光刻法等布图,成为使半导体基板10中的第1导体部13及第2导体部14至少一部分露出、并且将密封件12的一面12a覆盖的规定的图案形状。
另外,在平坦的一面12a上成膜的第1层1511,即使位于元件上绝缘膜114之上的部分也成为没有跨半导体元件11的侧面和密封件12的界面阶差的形状,不会对之后在其上形成的延伸设置布线152带来不良影响。
然后,例如如图3E所示,例如通过溅射法等真空成膜来形成将第1层1511以及半导体基板10的露出部分覆盖的种子层16。种子层16例如由Cu等导电性材料构成。之后,例如如图3F所示,通过与第1层1511相同的工序,形成被设为将一部分覆盖的规定的图案形状的绝缘性的抗蚀剂层16r。然后,如图3G所示,例如通过电镀,形成将第1导体部13的至少一部分覆盖的覆盖部161、和将第1层1511的一部分覆盖且至少一部分与第2导体部14连接的延伸设置布线152。覆盖部161及延伸设置布线152例如在电镀的情况下由Cu等导电性的金属材料构成。
接着,例如,通过剥离液等将抗蚀剂层16r去除,使种子层16从抗蚀剂层16r露出。并且,例如使用蚀刻液等,将种子层16中的被抗蚀剂层16r覆盖过的部分去除。由此,如图3H所示,形成将第1导体部13覆盖的覆盖部161、和将第2导体部14覆盖并且从半导体元件11的外轮廓的内侧延伸设置至外侧的延伸设置布线152。
接着,例如如图3I所示,与第1层1511同样地使用具有绝缘性的树脂材料,通过旋涂法,形成绝缘层151的其余部分即第2层1512。
并且,通过光刻法进行第2层1512的布图,如图3J所示,将第2层1512中的不需要部分去除,设为规定的图案形状。具体而言,去除将覆盖部161中的位于第1导体部13之上的规定的区域、以及延伸设置布线152中的与第2导体部14相反侧的前端附近的一部分区域覆盖的第2层1512的一部分,使覆盖部161及延伸设置布线152的一部分向外部露出。由此,形成构成再布线层15的绝缘层151。
最后,例如,通过无电镀等,形成将覆盖部161及延伸设置布线152中的从第2层1512露出的部分覆盖的金属薄膜153、154。
例如,通过上述的工序,能够制造本实施方式的半导体装置1。
〔制造方法的变形例〕
上述的制造方法只不过是一例,并不限定于此。例如,也可以取代电镀而通过丝网印刷法形成覆盖部161及延伸设置布线152。
例如也可以如图4A所示,在图3D所示的工序之后,利用未图示的丝网掩模(screenmask)以及导电性的膏材料,通过丝网印刷将印刷层171成膜,进行烧成从而形成覆盖部161及延伸设置布线152。作为导电性的膏材料,例如可以使用烧结Ag、Cu膏材料、Ag膏材料等。
此外,也可以将覆盖部161和延伸设置布线152用不同材料构成。该情况向,例如如图4B所示,在通过丝网印刷使将第1导体部13覆盖的第1印刷层171成膜后,将覆盖第2导体部14并延伸设置至半导体元件11的外轮廓外侧的第2印刷层172成膜。之后,通过进行烧成处理,能够形成由不同的导电性材料构成的覆盖部161及延伸设置布线152。
例如,与作为发射极电极的第1电极焊盘111连接的覆盖部161能够使用烧结Cu膏材料构成。另一方面,与作为栅极电极及其他信号端子的第2电极焊盘112连接、布线长变长的延伸设置布线152能够使用比覆盖部161低应力的导电膏材料构成。在通过丝网印刷形成覆盖部161及延伸设置布线152的情况下,与再布线形成技术相比工序数变少,与电镀相比,还能够使覆盖部161及延伸设置布线152厚膜化(不受限定,例如20μm以上等)。此外,在丝网印刷的情况下,还能够容易地形成根据布线的形成部位、布线长等而求出的布线的特性不同的多个布线等。
可以通过上述的变形例形成覆盖部161及延伸设置布线152,来制造本实施方式的半导体装置1。
〔效果〕
这里,在本实施方式的半导体装置1中,关于延伸设置布线152与半导体元件11的短路得以抑制的理由,参照表示表面没有被密封件302覆盖的半导体装置300(以下简称“半导体装置300”)的图5、图6进行说明。
首先,简单说明半导体装置300的结构。
半导体装置300例如如图5所示,具备在表面301a上具有第1电极303、第2电极304、电场缓和层305以及将其覆盖的元件上绝缘膜306的半导体元件301、和将其侧面覆盖的密封件302。此外,半导体装置300具备将半导体元件301的表面301a的一部分以及密封件302的一面302a覆盖的绝缘层309、将第1电极303覆盖的覆盖部311、从第2电极304延伸设置的延伸设置布线310、以及将其一部分覆盖的金属薄膜312。半导体装置300被做成FOP构造,能够经由在半导体元件301的外轮廓的外侧向外部露出的金属薄膜312,向第2电极304传送电信号。
半导体装置300,将绝缘层309中的比延伸设置布线310靠半导体元件301或密封件302侧的部分作为第1层307,将其余部分作为第2层308,是在第1层307中可能在半导体元件301与密封件302之间的界面产生阶差的构造。在产生了这样的阶差的情况下,半导体装置300,由于半导体元件301与密封件302的界面阶差,第1层307中的覆盖该阶差的部分的厚度变得比其他部分薄。该情况下,相比于密封件302及元件上绝缘膜306上,半导体元件301与密封件302的界面阶差上变薄等,有可能在延伸设置布线310与半导体元件301之间发生短路。
具体而言,例如如图6所示,第1层307中的跨半导体元件301的侧面301c与密封件302之间的阶差而覆盖的部分相比于其他部分而言成为局部较薄的状态。第1层307中的局部地变薄了的部分由于热应力等要因,在半导体元件301的侧面301c与密封件12的界面之上可能产生裂纹。
以下,为了说明的方便,在成为延伸设置布线的基底的绝缘层中,有时将由于半导体元件的侧面与将其覆盖的密封件之间的阶差而产生的裂纹称为“阶梯切割”。
若在第1层307中产生图6所示那样的裂纹、即阶梯切割,则无法确保阶梯切割部分的绝缘性,有可能在延伸设置布线310与半导体元件301之间发生短路从而可靠性下降。
此外,半导体装置300,在将表面301a向未图示的支承基板粘贴而进行临时固定、并形成了将背面301b及侧面覆盖的密封件302之后,通过将密封件302去除的工序而成为背面301b露出的状态。之后,半导体装置300能够通过在表面301a上通过公知的再布线形成技术形成具有绝缘层309及延伸设置布线310而成的再布线层来得到。该情况下,在对密封件302用含有散热填料等微粒的绝缘性的树脂材料构成时,若微粒进入到表面301a与未图示的支承基板之间,则表面301a在形成再布线层时可能成为存在微粒的状态。这样,成为取代半导体元件301的侧面301c与密封件302之间的侧面界面处的阶差而产生由散热填料等微粒引起的阶差的状态,在第1层307中可能产生由散热填料的阶差引起的阶梯切割。
相对于此,本实施方式的半导体装置1的构造是,密封件12将元件上绝缘膜114覆盖,并且具有存在于比半导体元件11的表面11a高的位置的平坦的一面12a,在一面12a上形成有绝缘层151及延伸设置布线152。因此,成为延伸设置布线152的基底的第1层1511不产生由于半导体元件11的侧面11c与密封件12之间的侧面界面的阶差引起的厚度局部较薄的部位,阶梯切割被抑制,从而确保了绝缘性。
此外,关于半导体装置1,将形成了导体部13、14的半导体元件11的背面11b侧向支承基板200临时固定,在将覆盖表面11a及侧面的密封件12成型后,通过密封件12的磨削而形成密封件12的一面12a。因此,即使在采用含有散热填料等微粒的绝缘性的树脂材料作为密封件12的情况下,在一面12a中也不产生由微粒引起的阶差,也不产生由密封件12中的微粒引起的阶梯切割。
由此,半导体装置1确保了成为延伸设置布线152的基底的绝缘层151的一部分的绝缘性,抑制了延伸设置布线152与半导体元件11的短路,从而成为提高了可靠性的构造。
〔半导体模组的构成例〕
接着,参照图7说明采用了本实施方式的半导体装置1的半导体模组的一例。图7中,后述的第2热沉3之中在其他剖面中与外部连接的布线部分用虚线表示。
半导体装置1在例如如图7所示那样应用于两面散热构造的半导体模组的情况下,能够实现半导体模组的薄型化以及高散热化,是优选的。另外,本说明书中,以将半导体装置1应用于两面散热构造的半导体模组的情况为代表例进行说明,但不限于该应用例。
如图7所示,具有半导体装置1、第1热沉2、第2热沉3、引线框4、接合件5和密封件6而构成半导体模组。半导体模组是两个热沉2、3夹着半导体装置1而对置配置、半导体装置1所产生的热经由这些热沉2、3从两面向外部释放的两面散热构造。
半导体装置1例如如图7所示,背面1b侧经由接合件5而与第1热沉2连接,表面1a侧中的将第1导体部13覆盖的金属薄膜153经由接合件5而与第2热沉3连接。半导体装置1例如配置为,背面1b的整个区域包含在第1热沉2的上表面2a的外轮廓内侧。第2热沉3之中,将向外部露出的面设为一面3a,将与半导体装置1相面对的面设为另一面3b,半导体装置1中,例如延伸设置布线152中的至少被金属薄膜154覆盖的部分配置在比第2热沉3的另一面3b的外轮廓靠外侧。半导体装置1的延伸设置布线152在比第2热沉3的外轮廓靠外侧的区域中经由接合件5而与引线框4电连接。
第1热沉2如图7所示,被做成具备处于表面背面关系的上表面2a及下表面2b的板状,例如由Cu、Fe(铁)等金属材料等构成。第1热沉2在上表面上经由由焊料构成的接合件5而搭载半导体装置1,下表面2b从密封件6露出。第1热沉2例如被作为半导体装置1的通电中的电流路径,上表面2a侧的一部分延伸设置至密封件6的外部。即,第1热沉2在本实施方式中起到散热部件及布线的两个作用。另外,第1热沉2也可以称作“第1散热部件”。
第2热沉3如图7所示,被做成具备处于表面背面关系的一面3a及另一面3b的板状,由与第1热沉2相同的材料构成。第2热沉3中,另一面3b与半导体装置1的上表面2a的一部分对置配置,一面3a从密封件6露出。第2热沉3经由接合件5而与第1导体部13电连接,与第1热沉2同样地成为半导体元件11的电流路径。此外,第2热沉3,在与图7不同的剖面中,另一面3b侧的一部分延伸设置至密封件6的外部,起到散热部件及电气布线的两个作用。另外,第2热沉3也可以称作“第2散热部件”。
引线框4例如由Cu、Fe等金属材料构成,如图7所示,在半导体装置1中的比第2热沉3的外轮廓靠外侧的露出区域中经由接合件5而与将延伸设置布线152的一部分覆盖的金属薄膜154电连接。引线框4例如具备与第2电极焊盘112数量相同的多个引线,多个引线各自与延伸设置布线152电连接。
另外,这些引线例如在密封件6形成之前通过未图示的系杆连结着邻接的多个引线,在密封件6的形成后通过冲裁等将系杆去除从而成为分离的状态。此外,可以是,引线框4作为与第1热沉2或第2热沉3相同的部件而构成,通过未图示的系杆连结,直到形成密封件6为止。该情况下,引线框4也通过在密封件6的形成后通过冲裁等将系杆去除从而成为与第1热沉2或第2热沉3分离的状态。
接合件5是将半导体模组的构成要素彼此接合的接合件,为了进行电连接而采用具有导电性的材料、例如焊料等。另外,接合件5不限于焊料,采用至少与线材不同的材料。
密封件6例如由环氧树脂等热硬化性树脂等构成,如图7所示,将半导体装置1、热沉2、3的一部分、引线框4的一部分以及接合件5覆盖。在将构成半导体装置1的一部分的密封件12设为“第1密封件”的情况下,密封件6可以称为将半导体装置1覆盖的“第2密封件”。
该半导体模组是在比第2热沉3的外轮廓靠外侧的区域中将半导体装置1的延伸设置布线152与引线框4通过接合件5相接合的构造。因此,不需要如特开2001-156225号公报中记载的以往的半导体模组那样进行半导体装置1与引线框4的线材连接。此外,通过不使用线材,从而也不需要将用于防止线材与第2热沉3的接触的散热块配置在半导体装置1与第2热沉3之间。由此,能够与散热块相应地使半导体模组的厚度较薄,不再有散热块的热阻,从而从半导体装置1到第2热沉3的热阻变小。
这样,使用半导体装置1的半导体模组不需要散热块及部件间的线材连接,与以往相比成为实现了薄型化及低热阻化的构造。此外,半导体装置1的延伸设置布线152与半导体元件11的短路得以抑制,从而半导体模组的可靠性也提高。
此外,在上述的例子中,第1、第2散热部件均由热沉构成,但不限于此。例如,第1、第2散热部件也可以如图8所示那样,由传热绝缘基板7和热沉2、3构成,传热绝缘基板7与半导体装置1接合。
传热绝缘基板7的结构是,具备导电部71、绝缘部72和热传导部73,它们依次层叠,并且导电部71和热传导部73被绝缘部72隔开从而在电气上独立。关于传热绝缘基板7,例如,导电部71主要由Cu等金属材料构成,绝缘部72主要由Al2O3(氧化铝)、AlN(氮化铝)等绝缘性材料构成,热传导部73主要由Cu等金属材料构成。传热绝缘基板7的热传导部73经由未图示的焊料等接合件而与第1热沉2或第2热沉3接合。作为传热绝缘基板7,例如采用DBC(Direct Bonded Copper的简写)基板。关于传热绝缘基板7中的导电部71,例如,一部分被作为与外部的电源等连接的布线,或者连接着引线框4等其他布线,能够与半导体元件11进行电交换。
该情况下,半导体模组成为以下构造:传热绝缘基板7将半导体装置1与热沉2、3绝缘,在将热沉2、3与外部的冷却器等连接时,在冷却器等与半导体模组之间不需要另行存在绝缘层。因此,图8所示的半导体模组还能得到在与外部的冷却器等连接时的可靠性提高的效果。另外,第1、第2散热部件可以如上述那样、与半导体装置1连接的一部分由传热绝缘基板7构成,也可以全部由传热绝缘基板7构成。
根据本实施方式,成为以下构造的半导体装置1,即:在将半导体元件11的元件上绝缘膜114覆盖的密封件12的平坦的一面12a上形成有包括延伸设置布线152的再布线层15。在平坦的一面12a上形成了作为绝缘层151的一部分的第1层1511之后,以半导体元件11的侧面11c与密封件12的边界上的无阶差的第1层1511作为基底,在其上形成延伸设置布线152,从而能够得到再布线层15。因此,第1层1511不会发生由于半导体元件11的侧面11c与密封件12的边界的阶差引起的阶梯切割,能够确保绝缘性。由此,确保了再布线层15的绝缘性,抑制了半导体元件11与延伸设置布线152的短路,成为可靠性提高了的FOP构造的半导体装置1。
此外,该半导体装置1是将热沉等散热部件与第1电极焊盘111连接、并且能够在该散热部件的外轮廓外侧将与第2电极焊盘112电连接的延伸设置布线152的露出部分与引线框等其他部件相接合的FOP构造。因此,通过在半导体模组中使用半导体装置1,不再需要散热块、部件间的线材连接,半导体装置1可以说是适合于半导体模组的薄型化及高散热化的构造。
(第2实施方式)
参照图9说明第2实施方式的半导体装置1。
本实施方式的半导体装置1,如图9所示,将密封件12中的位于半导体元件11的表面11a上、与一面12a相连的面作为“内壁面12c”,内壁面12c在剖视中是弯曲的曲面形状,在这一点上,第1导体部与上述第1实施方式不同。本实施方式中,主要说明该不同点。
密封件12中的内壁面12c例如如图9所示,在剖视中,一面12a与内壁面12c的边界部分是不形成角的弯曲的曲面形状。换言之,密封件12具有使半导体元件11的表面11a侧露出的开口部,构成该开口部的内壁面12c被做成具有曲率的剖面形状。这是为了将绝缘层151中的将密封件12的一面12a与半导体元件11的表面11a之间的阶差部分覆盖的部分作为“阶差覆盖部”,抑制在阶差覆盖部中产生裂纹的情况,确保绝缘性。详情通过本实施方式的半导体装置1的制造方法而在后面叙述。
(制造方法)
接着,参照图10A~图10K说明本实施方式的半导体装置1的制造方法的一例。这里,主要说明与上述第1实施方式的半导体装置1的制造工序不同的不同部分。
首先,准备在半导体元件11的表面11a上具备第1电极焊盘111、第2电极焊盘112、电场缓和层113以及将电场缓和层113等覆盖的元件上绝缘膜114的半导体基板10。并且,形成将半导体元件11的第1电极焊盘111及第2电极焊盘112覆盖的临时保护件210。作为临时保护件210,例如可以使用粘着材料、感光性的树脂材料等。并且,如图10A所示,将形成了临时保护件210的半导体基板10中的半导体元件11的背面11b向支承基板200粘贴而进行临时固定。
接着,通过与上述第1实施方式相同的方法,如图10B所示,使连同临时保护件210一起将半导体基板10覆盖的密封件12成型。之后,例如通过加热处理等将被密封件12覆盖的半导体基板10从支承基板200剥离。
接着,通过与上述第1实施方式相同的方法,如图10C所示,从密封件12中的将半导体元件11的表面11a侧覆盖的面,利用未图示的磨床等磨削工具进行磨削,使临时保护件210从密封件12露出。由此,密封件12形成将元件上绝缘膜114以及表面11a的一部分覆盖的平坦的一面12a。另外,作为用于使临时保护件210露出的密封件12的去除的一例而例举了磨削,但不限于此,也可以采用切削、蚀刻、研磨等其他任意的方法。
之后,例如,通过用切割带进行剥离、或进行蚀刻等任意的方法进行去除,使半导体基板10中的包括第1电极焊盘111及第2电极焊盘112在内的规定的区域向外部露出。在该阶段中,密封件12的内壁面12c如图10D所示那样,在剖视中是一面12a与内壁面12c的边界部分具有角部的形状。
并且,例如,进行利用氧的灰化(ashing)处理等各向同性蚀刻,去除由树脂材料构成的密封件12中的包括内壁面12c的表层部分。由此,密封件12例如如图10E所示,内壁面12c成为在剖视下弯曲的曲面形状,成为在一面12a与内壁面12c之间的边界部分没有角部的形状。
接着,例如,与上述第1实施方式同样地,通过旋涂法涂布包含聚酰亚胺等树脂材料的溶液,并且通过光刻法进行布图,如图10F所示,形成第1层1511。在本实施方式中,第1层1511被做成使半导体基板10中的第1导体部13及第2导体部14露出、并且将密封件12的一面12a及内壁面12c覆盖的规定的图案形状。
另外,通过将内壁面12c做成在剖视中弯曲的曲面形状,第1层1511中的将内壁面12c及一面12a覆盖的部分被抑制了由于内壁面12c与一面12a的边界部分而局部地变薄的情况。具体而言,从密封件12中的一面12a朝向内壁面12c的区域被做成平缓的倾斜,从而与该区域例如具有直角等角部的情况相比,第1层1511中的覆盖该区域的部分的形状稳定。
例如,在如图11所示那样、内壁面12c的剖面形状是与一面12a之间的边界部分为大致直角的角部的情况下,第1层1511成为在密封件12的阶差部分处将该角部覆盖的状态。该情况下,密封件12的一面12a与半导体元件11的露出部分之间的阶差部分的高度急剧地变化,将其覆盖的第1层1511可能产生局部地变薄的部位。具体而言,在再布线层15中的将由密封件12形成的阶差覆盖的部分、特别是将密封件12中的剖视下大致为直角的角部覆盖的部分,如图12所示,在第1层1511及其上形成的延伸设置布线152中有可能产生阶梯切割。在第1层1511中产生了阶梯切割的情况下,延伸设置布线152与半导体元件11之间有可能发生短路,在延伸设置布线152中产生了阶梯切割的情况下,成为通电故障的原因。该延伸设置布线152的阶梯切割在第1层1511无法追随于密封件12中的角部、没有将角部完全覆盖的情况下也可能同样地产生。
另外,在本实施方式中,将由于由一面12a与半导体元件11中从密封件12露出的部分或密封件12所成的阶差从而在第1层1511及其上配置的其他部件中产生裂纹的情况称作“阶梯切割”。
相对于此,如图10E所示,在将内壁面12c做成弯曲的曲面的剖面形状的情况下,一面12a与半导体元件11的露出部分所成的高度的变化变得平缓,将其覆盖的第1层1511局部地产生较薄区域的情况得以抑制。因此,第1层1511成为抑制了阶梯切割、确保了绝缘性的形状。此外,其上形成的延伸设置布线152通过抑制第1层1511中的阶梯切割而被抑制了由此引起的裂纹产生。
接着,例如如图10G所示,通过与上述第1实施方式相同的方法,形成将第1层1511、电极焊盘111、112覆盖的种子层16。然后,例如如图10H所示,通过与第1层1511相同的工序,形成将种子层16的一部分覆盖的被设为规定的图案形状的绝缘性的抗蚀剂层16r。接着,例如如图10I所示,通过进行电镀,形成将第1电极焊盘111覆盖的覆盖部161、和将第1层1511的一部分以及第2电极焊盘112覆盖的延伸设置布线152。
并且,例如,在将抗蚀剂层16r用剥离液等去除后,将种子层16中的通过抗蚀剂层16r的去除而露出的部分用蚀刻液等去除。由此,如图10J所示,能够形成将第1电极焊盘111覆盖的覆盖部161、以及将第2电极焊盘112覆盖并且比半导体元件11的外轮廓延伸设置至外侧的延伸设置布线152。
然后,例如,通过与第1层1511的形成相同的工序,形成第2层1512之后,通过光刻法进行布图,如图10K所示,使覆盖部161及延伸设置布线152的一部分向外部露出。
最后,例如,通过与覆盖部161及延伸设置布线152的形成相同的工序,形成将覆盖部161及延伸设置布线152中的从第2层1512露出的部分覆盖的金属薄膜153、154。
例如,通过上述的工序,能够制造本实施方式的半导体装置1。
根据本实施方式,内壁面12c是弯曲的曲面的剖面形状,抑制了延伸设置布线152的基底即第1层1511中的阶梯切割,成为抑制了延伸设置布线152与半导体元件11的短路的构造的半导体装置1。此外,与上述第1实施方式同样地,半导体装置1的构造是,在将半导体元件11的侧面11c以及表面11a的一部分覆盖的密封件12的平坦的一面12a上形成有第1层1511及延伸设置布线152的一部分。因此,在本实施方式中,相比于在半导体元件11的侧面11c与密封件12之间的边界阶差上直接形成再布线层15的情况,也抑制了延伸设置布线152与半导体元件11的短路,可靠性提高。
(第2实施方式的变形例)
在上述中,说明了内壁面12c的剖面形状是弯曲的形状的例子,但不限于此。内壁面12c是一面12a与半导体元件11的露出部分所成的阶差平缓地变化的形状即可,例如也可以如图13所示那样,是一面12a与内壁面12c所成的交叉角度θ为钝角的锥形状。即,内壁面12c在被做成使与密封件12的一面12a交叉的上端部分为角部且角部为钝角的剖面形状的情况下,也能够抑制绝缘层151的阶梯切割。该情况下,绝缘层151的第1层1511也能够追随于密封件12的角部,抑制在密封件12的角部局部地变薄、角部从第1层1511露出的情况,还能够抑制延伸设置布线152的阶梯切割。
根据本变形例,也成为能得到与上述第2实施方式相同的效果的半导体装置。
(第3实施方式)
参照图14~图16B说明第3实施方式的半导体装置1。
本实施方式的半导体装置1例如如图14所示,是不具有再布线层15、并且第1电极焊盘111与第1导通部181连接且第2电极焊盘112与第2导通部182连接的结构,在这一点上与上述第1实施方式不同。在本实施方式中,主要对该不同点进行说明。
在本实施方式中,密封件12将半导体元件11的表面11a及侧面覆盖,并且将表面11a侧覆盖的一面12a向外部露出。换言之,密封件12的一部分在本实施方式中将第1导通部181及第2导通部182覆盖,起到相当于再布线层15的绝缘层151的作用。
第1导通部181如图14所示,与第1电极焊盘111连接,与第1电极焊盘111相反的一侧的端面在比半导体元件11的外轮廓靠内侧的区域从密封件12露出。第1导通部181是相当于上述第1实施方式中的第1导体部13的部件。
第2导通部182如图14所示,与第2电极焊盘112连接,与第2电极焊盘112相反的一侧的端面在比半导体元件11的外轮廓靠外侧的区域从密封件12露出。第2导通部182是相当于上述第1实施方式中的第2导体部14及延伸设置布线152的部件。第2导通部182,在本实施方式的半导体装置1的制造过程中与第1导通部181一起构成1个部件,在密封件12的去除工序中从第1导通部181分离,从而与第1导通部181分体。因此,第2导通部182,从与第2电极焊盘112连接的部分开始到从密封件12露出的部分为止,通过由与第1导通部181相同的材料构成的单一的部件构成。
具体而言,第1导通部181及第2导通部182例如是构成图15A、图15B所示的导电部件19的部件,将它们连结的部分在半导体装置1的制造工序的中途被去除,从而是分体的部件。
例如如图15A或图15B所示,具有厚壁部191、多个第1薄壁部192、多个中等厚度壁部193和多个第2薄壁部194而构成导电部件19。导电部件19如图15B所示,具备从厚壁部191的上端侧的面即上端面19a向外部延伸设置的多个第1薄壁部192,如图15A所示,多个第1薄壁部192是使其延伸设置方向一致且相互离开的平行配置的结构。导电部件19中,厚壁部191厚度最大,中等厚度壁部193的厚度次于厚壁部191而较大。此外,导电部件19具备厚度比中等厚度壁部193小的第1薄壁部192及第2薄壁部194,从各个中等厚度壁部193,第2薄壁部194朝向厚壁部191的下端面延伸设置。
例如,准备Cu等的金属板,通过蚀刻局部地薄壁化而形成与第1薄壁部192、中等厚度壁部193、第2薄壁部194相对应的部分之后,通过进行基于冲压的冲裁及弯曲加工等的方法,从而能够制造导电部件19。该情况下,例如,通过基于冲压的冲裁加工,形成由第1薄壁部192、中等厚度壁部193以及第2薄壁部194所构成的延伸设置部彼此的间隙,做成分离为多个延伸设置部的状态。之后,通过基于冲压的弯曲加工,使多个第2薄壁部194朝向厚壁部191的下端侧的面弯曲,从而得到图15A或图15B所示的导电部件19。
另外,多个第2薄壁部194的弯曲方向根据半导体元件11的第2电极焊盘112的配置而适当决定。多个第2薄壁部194的与中等厚度壁部193相反侧的前端部例如如图15A所示,被设为朝向分别不同的方向的状态。
〔制造方法〕
接着,参照图16A、图16B说明本实施方式的半导体装置1的制造方法的一例。这里,主要说明与上述第1实施方式不同的制造工序。
首先,准备在半导体元件11的表面11a上具备第1电极焊盘111、第2电极焊盘112、电场缓和层113以及将电场缓和层113等覆盖的元件上绝缘膜114的半导体基板10和导电部件19。并且,分别通过未图示的焊料等接合件,对半导体元件11的第1电极焊盘111连接厚壁部191,对第2电极焊盘112连接第2薄壁部194的前端部。然后,如图16A所示,将连接了导电部件19的半导体基板10中的半导体元件11的背面11b向支承基板200粘贴而进行临时固定。
接着,与上述第1实施方式同样,使用未图示的模具,通过压缩成型等,如图16B所示,成型将半导体基板10连同导电部件19一起覆盖的密封件12。
接着,从密封件12中的将导电部件19覆盖的一侧的面,通过未图示的磨床等磨削工具,对密封件12进行磨削,使导电部件19从密封件12露出。在该密封件12的磨削工序中,将第1薄壁部192完全去除,并且留下中等厚度壁部193的一部分。由此,厚壁部191、中等厚度壁部193以及第2薄壁部194被分离,形成第1导通部181和第2导通部182。另外,这里,关于密封件12及导电部件19的一部分的去除,作为一例而举出了利用未图示的磨床等磨削工具的磨削,但不限于此,例如可以通过切削、蚀刻、研磨等其他任意的方法进行。
例如,通过上述的制造方法,能够制造本实施方式的半导体装置1。
根据本实施方式,具有作为延伸设置布线152发挥功能的第2导通部182的导电部件19先于密封件12而形成。因此,是第2导通部182不受半导体元件11的侧面11c与密封件12的边界的影响的制造方法,绝缘故障被抑制,不发生第2导通部182与半导体元件11的短路。此外,不需要再布线层15的形成,与上述第1实施方式相比,制造的工序数较少即可,所以成为降低了制造成本的结构。
(其他实施方式)
本公开依据实施例进行了记载,但应理解的是本公开不限于该实施例及构造。本公开也包含各种各样的变形例及均等范围内的变形。除此之外,各种各样的组合及形态、进而包含它们的仅一要素、其以上或其以下的其他组合及形态也落入本公开的范畴及思想范围。
例如,上述第1实施方式中,作为半导体模组的一例,例示了半导体装置1中的第2外部电极被设为配置在第2热沉3的外轮廓外侧的露出区域、在露出区域中将引线框4与第2外部电极连接的构造,但不限于此。在第2散热部件具有传热绝缘基板7的结构的情况下,例如如图17所示,也可以是半导体装置1的第2外部电极和引线框4经由传热绝缘基板7连接的半导体模组。该情况下,传热绝缘基板7中的导电部71被做成与半导体装置1的第1外部电极连接的部分以及与第2外部电极连接的部分在电气上独立的任意的图案形状。此外,引线框4,其一部分配置在第2散热部件的外轮廓内侧,经由接合件5而与导电部71中的与第2外部电极连接的部分连接,从而与第2外部电极电连接。这样,使用半导体装置1的半导体模组可以根据散热部件,适当地变更结构。这除了使用上述第1实施方式的半导体装置1的情况以外,对于使用其他上述各实施方式的半导体装置1的情况也是同样的。

Claims (15)

1.一种半导体装置,其特征在于,
具备:
半导体元件(11),在表面(11a)具有第1电极焊盘(111)以及多个第2电极焊盘(112),在将上述表面和背面(11b)相连的方向上产生电流;
密封件(12),由绝缘性的树脂材料构成,将上述半导体元件的上述表面的一部分以及侧面(11c)覆盖;以及
延伸设置布线(152),在上述半导体元件之上配置在上述密封件的内部或上述密封件之上,与上述第2电极焊盘电连接,并且从上述半导体元件的外轮廓的内侧延伸设置至外侧。
2.如权利要求1所述的半导体装置,其特征在于,
还具备:
第1导体部(13,181),与上述第1电极焊盘连接,并且朝向上述第1电极焊盘的正上方延伸设置,从上述密封件露出;以及
第2导体部(14,182),与上述第2电极焊盘连接,并且朝向上述第2电极焊盘的上部延伸设置,从上述密封件露出,
上述延伸设置布线与上述第2导体部连接。
3.如权利要求2所述的半导体装置,其特征在于,
上述第1导体部由单一的部件构成,与上述第1电极焊盘连接的一侧的面的相反侧的面向外部露出,
上述第2导体部,一部分是上述延伸设置布线,由通过与上述第1导体部相同的材料构成的单一的部件构成,与上述第2电极焊盘连接的一侧的面的相反侧的面向外部露出。
4.如权利要求1~3中任一项所述的半导体装置,其特征在于,
将与上述第1电极焊盘电连接、在上述第1电极焊盘的相反侧向外部露出的电极部分设为第1外部电极(153),将与上述第2电极焊盘电连接、在上述第2电极焊盘的相反侧向外部露出的部分设为第2外部电极(154),
上述第1外部电极与上述第2外部电极隔开距离而配置,上述第1外部电极的平面尺寸比上述第2外部电极大。
5.如权利要求1~4中任一项所述的半导体装置,其特征在于,
上述延伸设置布线由以Cu、Al、Ti、Au、Ag、Pd、W、Ni、Zn、Pb中的某一个为主成分的导电性材料构成。
6.如权利要求1~5中任一项所述的半导体装置,其特征在于,
将上述密封件中的将上述半导体元件的上述表面一侧覆盖的面设为一面(12a),上述一面被由与上述密封件不同的绝缘性的树脂材料构成的绝缘层(151)覆盖。
7.如权利要求6所述的半导体装置,其特征在于,
将上述绝缘层中的比上述延伸设置布线靠上述一面侧的部分设为第1层(1511),
上述第1层的厚度大于上述绝缘层中的比上述延伸设置布线靠上的部分的厚度。
8.如权利要求2所述的半导体装置,其特征在于,
上述第2导体部,一部分是上述延伸设置布线,由与上述第1导体部不同的导电性材料构成。
9.如权利要求1所述的半导体装置,其特征在于,
将上述密封件中的将上述半导体元件的上述表面一侧覆盖的面设为一面(12a),将位于上述半导体元件的上述表面之上且与上述一面相连的面设为内壁面(12c),
上述内壁面中的与上述一面交叉的上端部分的剖面形状是弯曲的曲面形状。
10.如权利要求1所述的半导体装置,其特征在于,
将上述密封件中的将上述半导体元件的上述表面一侧覆盖的面设为一面(12a),将位于上述半导体元件的上述表面之上且与上述一面相连的面设为内壁面(12c),将上述内壁面与上述一面交叉的上端部分的角度设为交叉角度(θ),
上述内壁面的剖面形状是上述交叉角度为钝角的形状。
11.一种半导体模组,其特征在于,
具备:
半导体装置(1),具备:半导体元件(11),在表面(11a)具有至少1个以上的第1电极焊盘(111)以及至少1个以上的第2电极焊盘(112),在将上述表面和背面(11b)相连的方向上产生电流;第1密封件(12),由绝缘性的树脂材料构成,将包括上述表面的一部分在内的上述半导体元件的周围覆盖;以及延伸设置布线(152),在上述半导体元件之上配置在上述第1密封件的内部或上述第1密封件之上,与上述第2电极焊盘电连接,并且从上述半导体元件的外轮廓的内侧延伸设置至外侧;
第1散热部件(2),经由接合件(5)而与上述半导体装置中的从上述第1密封件露出的上述背面连接;
第2散热部件(3),经由上述接合件而与上述半导体装置中的上述第1电极焊盘电连接;
引线框(4),经由上述接合件而与上述半导体装置中的上述延伸设置布线电连接;以及
第2密封件(6),将上述半导体装置、上述第1散热部件的一部分、上述第2散热部件的一部分以及上述引线框的一部分覆盖。
12.如权利要求11所述的半导体模组,其特征在于,
上述半导体装置的一部分是比上述第2散热部件的外轮廓靠外侧的露出区域;
上述引线框在上述露出区域中经由上述接合件而与上述延伸设置布线电连接。
13.如权利要求11或12所述的半导体模组,其特征在于,
上述第1散热部件中的与上述半导体装置相面对的面的相反面即上表面(2a)从上述第2密封件露出;
上述第2散热部件中的与上述半导体装置相面对的面的相反面即下表面(3b)从上述第2密封件露出。
14.如权利要求11~13中任一项所述的半导体模组,其特征在于,
上述第1散热部件以及上述第2散热部件的一部分或全部是依次层叠有导电部(71)、绝缘部(72)和热传导部(73)的传热绝缘基板(7),上述导电部与上述半导体装置连接。
15.一种扇出封装构造的半导体装置的制造方法,其特征在于,
包括以下步骤:
准备在表面(11a)具备至少1个以上的第1电极焊盘(111)以及至少1个以上的第2电极焊盘(112)的半导体元件(11);
准备导电部件(19),该导电部件具备厚壁部(191)、从上述厚壁部的上端朝向外部延伸设置并且厚度比上述厚壁部小的第1薄壁部(192)、设置在上述第1薄壁部的前端并且厚度比上述厚壁部小且比上述第1薄壁部大的中等厚度壁部(193)、以及从上述中等厚度壁部朝向上述厚壁部的下端侧延伸设置并且厚度比上述厚壁部小的第2薄壁部(194);
将上述半导体元件的背面(11b)向支承基板(200)粘贴;
向上述半导体元件的上述第1电极焊盘连接上述导电部件中的上述厚壁部的下端侧的面,向上述半导体元件的上述第2电极焊盘连接上述导电部件中的上述第2薄壁部的前端;
形成连同上述导电部件一起将与上述导电部件连接且被粘贴于上述支承基板的上述半导体元件覆盖的密封件(12);以及
从上述密封件中的将上述导电部件覆盖的一侧的面去除上述密封件,使上述导电部件的上述厚壁部及上述中等厚度壁部从上述密封件露出;
在上述密封件的形成中,使用绝缘性的树脂材料;
在上述密封件的去除中,将上述导电部件中的上述第1薄壁部去除,使上述厚壁部与上述中等厚度壁部及上述第2薄壁部分离。
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JP2020088107A (ja) * 2018-11-21 2020-06-04 トヨタ自動車株式会社 半導体モジュール
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