JP7472806B2 - 半導体装置、パワーモジュール及び半導体装置の製造方法 - Google Patents

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    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
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    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
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    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L24/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
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    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
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    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H—ELECTRICITY
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    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
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Description

本開示は、半導体装置、パワーモジュール及び半導体装置の製造方法に関する。
ＳｉＣ ＭＯＳＦＥＴを使用したモジュールでは、ＳｉＣ ＭＯＳＦＥＴの大面積化が難しいため、電流容量を増やすために複数のチップを並列接続している。複数の半導体素子と配線素子を同じ導体板に接合し、配線素子の回路パターンで複数の半導体素子の制御電極を並列接続した半導体装置が提案されている（例えば、特許文献１参照）。
国際公開第２０２０／１１０１７０号
配線素子には表裏の絶縁のために酸化膜が設けられている。従来の半導体装置では、この酸化膜により、ドレイン電位である導体板と制御電位である回路パターンとの絶縁を保っている。しかし、例えば電鉄駆動向けなどの高耐圧半導体装置では絶縁性確保に必要な酸化膜が厚くなる。このため、製造コストが増大し、酸化膜を厚く積む生産難度から生産性が低下し、厚積みした酸化膜の信頼性が低下する。例えばＴＥＯＳを厚積みすると、ウエハが反り、膜が剥がれ、表面が荒れるなど、製造性と品質が低下する。１．７ｋＶ以上の耐圧を有する絶縁膜を酸化膜で積むことは、通常のパワー半導体のプロセスでは一般的ではない。よって、従来の半導体装置では絶縁耐量の向上が困難であった。
本開示は、上述のような課題を解決するためになされたもので、その目的は絶縁耐量を容易に向上することができる半導体装置、パワーモジュール及び半導体装置の製造方法を得るものである。
本開示に係る半導体装置は、第１の導体板と、前記第１の導体板から分離された第２の導体板と、前記第１の導体板に裏面電極が接続された複数の半導体素子と、前記第２の導体板の上に設けられ、複数の第１の中継パッドと、前記複数の第１の中継パッドに接続された第２の中継パッドとを有する中継基板と、前記複数の半導体素子の制御電極と前記複数の第１の中継パッドをそれぞれ接続する複数の金属ワイヤと、前記複数の半導体素子の表面電極に接続された第１の導体ブロックと、前記第２の中継パッドに接続された第２の導体ブロックと、前記第１及び第２の導体板、前記複数の半導体素子、前記中継基板、前記金属ワイヤ、前記第１及び第２の導体ブロックを封止する封止材とを備え、前記封止材は、互いに対向する第１及び第２の主面を有し、前記第１の導体板は前記第１の主面から露出し、前記第２の導体板は前記第１の主面から露出せず、前記第１及び第２の導体ブロックは前記第２の主面から露出していることを特徴とする。
本開示では、複数の半導体素子を実装した第１の導体板と、中継基板とを実装した第２の導体板を分離して封止材により封止している。そして、第１の導体板は封止材の第１の面から露出しているが、第２の導体板は封止材の第１の面から露出していない。これにより、第１の導体板と第２の導体板を絶縁できるため、絶縁耐量を容易に向上することができる。
実施の形態１に係る半導体装置の内部を示す平面図である。 図１のＩ－ＩＩに沿った断面図である。 実施の形態１に係る半導体装置の変形例の内部を示す平面図である。 実施の形態１に係る半導体装置の製造工程を示す平面図である。 実施の形態１に係る半導体装置の製造工程を示す断面図である。 実施の形態１に係る半導体装置の製造工程を示す平面図である。 実施の形態１に係る半導体装置の製造工程を示す断面図である。 実施の形態１に係る半導体装置の製造工程を示す平面図である。 実施の形態１に係る半導体装置の製造工程を示す断面図である。 実施の形態１に係る半導体装置の製造工程を示す平面図である。 実施の形態１に係る半導体装置の製造工程を示す断面図である。 実施の形態１に係る半導体装置の製造工程を示す平面図である。 実施の形態１に係る半導体装置の製造工程を示す断面図である。 実施の形態１に係る半導体装置の製造工程を示す平面図である。 実施の形態１に係る半導体装置の製造工程を示す断面図である。 実施の形態１に係る半導体装置の製造工程を示す平面図である。 実施の形態１に係る半導体装置の製造工程を示す断面図である。 実施の形態１に係る半導体装置の製造工程を示す平面図である。 実施の形態１に係る半導体装置の製造工程を示す断面図である。 実施の形態１に係る半導体装置の製造工程を示す平面図である。 実施の形態１に係る半導体装置の製造工程を示す断面図である。 実施の形態１に係る半導体装置を複数用いたパワーモジュールを示す平面図である。 実施の形態２に係る半導体装置の内部を示す平面図である。 実施の形態２に係る半導体装置の製造工程を示す平面図である。 実施の形態２に係る半導体装置の製造工程を示す断面図である。 実施の形態２に係る半導体装置の製造工程を示す平面図である。 実施の形態２に係る半導体装置の製造工程を示す断面図である。 実施の形態２に係る半導体装置の製造工程を示す平面図である。 実施の形態２に係る半導体装置の製造工程を示す断面図である。 実施の形態２に係る半導体装置の製造工程を示す平面図である。 実施の形態２に係る半導体装置の製造工程を示す断面図である。 実施の形態２に係る半導体装置の製造工程を示す平面図である。 実施の形態２に係る半導体装置の製造工程を示す断面図である。 実施の形態２に係る半導体装置の製造工程を示す平面図である。 実施の形態２に係る半導体装置の製造工程を示す断面図である。 実施の形態２に係る半導体装置の製造工程を示す平面図である。 実施の形態２に係る半導体装置の製造工程を示す断面図である。 実施の形態２に係る半導体装置の製造工程を示す平面図である。 実施の形態２に係る半導体装置の製造工程を示す断面図である。 実施の形態２に係る半導体装置の製造工程を示す平面図である。 実施の形態２に係る半導体装置の製造工程を示す断面図である。 実施の形態３に係る半導体装置の内部を示す平面図である。 図４２のＩ－ＩＩに沿った断面図である。
実施の形態に係る半導体装置、パワーモジュール及び半導体装置の製造方法について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
実施の形態１．
図１は、実施の形態１に係る半導体装置の内部を示す平面図である。図２は図１のＩ－ＩＩに沿った断面図である。第１の導体板１から第２の導体板２が分離されている。複数の半導体素子３が第１の導体板１の上に実装されている。半導体素子３は表面に制御電極４及び表面電極５を有し、裏面に裏面電極６を有する。半導体素子３がＭＯＳＦＥＴの場合、制御電極４はゲート電極であり、表面電極５はソース電極であり、裏面電極６はドレイン電極である。
複数の半導体素子３の裏面電極６が第１の導体板１に接続されている。１つの中継基板７が第２の導体板２の上に実装されている。なお、複数の中継基板７を第２の導体板２に実装してもよい。
半導体素子３の裏面電極６と中継基板７の裏面に接合膜が設けられている。接合膜は、例えば、スパッタ法で形成された層で素子側からＴｉ／Ｎｉ／Ｔｉ／Ａｕ（もしくはＡｇ）からなる積層膜、又は、めっき法で形成された層で素子側からＮｉＰ／Ｐｄ／Ａｕからなる積層膜である。接合膜は、例えば、銀を用いたシンタ接合、又は、はんだを用いた拡散接合により第１の導体板１又は第２の導体板２に接続される。なお、接合する前の熱履歴が少なく、最表面へのＮｉ析出が少ない場合、接合膜の構成からＴｉ又はＰｄを省略してもよい。なお、第１の導体板１、第２の導体板２の材料は銅などの金属である。
半導体素子３は、ゲートパッド、ケルビンソースパッド、温度センスダイオードパッド、電流センスソースパッドなどの複数の制御電極４を有するＭＯＳＦＥＴである。なお、制御電極４として、ケルビンソースパッド、温度センスダイオードパッド、電流センスソースパッドなどが必要に応じ備えられている。
中継基板７は、例えばシリコンからなる基板８の上に絶縁膜９を形成し、絶縁膜９の上に回路パターンを引き回した配線用素子である。中継基板７は、回路パターンとして、複数の第１の中継パッド１０と、複数の第１の中継パッド１０に内部配線により接続された第２の中継パッド１１とを有する。内部配線は、例えば中継基板７の絶縁膜９の上にパターニングされたアルミ配線である。
複数の半導体素子３の制御電極４と複数の第１の中継パッド１０がそれぞれ複数の金属ワイヤ１２により接続されている。金属ワイヤ１２は、例えば金又は銀からなる細線ワイヤであり、その径は１００μｍΦ以下である。なお、５０μｍΦ以下の径のワイヤを用いることでループ高さを低くして、樹脂厚を抑えることができる。
第１の導体ブロック１３が複数の半導体素子３の表面電極５に接続されている。第２の導体ブロック１４が第２の中継パッド１１に接続されている。第１の導体ブロック１３及び第２の導体ブロック１４は金属製のブロックであり、例えば銅からなるブロックである。第１の導体ブロック１３及び第２の導体ブロック１４は、例えば銀を用いたシンタ接合又ははんだを用いた拡散接合によりそれぞれ表面電極５及び第２の中継パッド１１に接続される。なお、第２の導体ブロック１４の寸法公差や接合時の公差を吸収するため、第２の中継パッド１１は第１の中継パッド１０より大きくてもよい。
表面電極５がアルミ配線の上に接合膜を更に形成したものであれば、第１の導体ブロック１３との接合性を向上することができる。また、中継基板７の第１及び第２の中継パッド１０，１１の一部に接合膜を更に形成することで、それぞれ金属ワイヤ１２及び第２の導体ブロック１４との接続性を向上することができる。接合膜は、例えば、スパッタ法で形成された層で素子側からＴｉ／Ｎｉ／Ｔｉ／Ａｕ（又はＡｇ）からなる積層膜、又は、めっき法で形成された層で素子側からＮｉＰ／Ｐｄ／Ａｕからなる積層膜である。
封止材１５が第１及び第２の導体板１，２、複数の半導体素子３、中継基板７、金属ワイヤ１２、第１及び第２の導体ブロック１３，１４を封止する。封止材１５は、互いに対向する第１の主面Ｓ１及び第２の主面Ｓ２と、側面Ｓ３とを有する。第１の導体板１は第１の主面Ｓ１から露出している。第２の導体板２は第１の主面Ｓ１から露出せず、側面Ｓ３から露出している。第２の導体板２は第２の主面Ｓ２から露出してもよい。第１及び第２の導体ブロック１３，１４は第２の主面Ｓ２から露出している。封止材１５から露出した第１及び第２の導体ブロック１３，１４を介して装置外部と装置内部の電気的信号のやり取りを行う。なお、図３は、実施の形態１に係る半導体装置の変形例の内部を示す平面図である。第１の導体板１の一部１ａを封止材１５から突出する端子形状にすることでドレインセンス端子として活用することができる。ドレインセンス端子はドレイン電圧をモニタ出力するため、例えば、装置外部に保護回路を設けることで過電流検出機能の１つとして、半導体素子３のオン時ドレイン－ソース間の電圧をモニタし、不飽和（短絡等の過電流）を検出することができる。
半導体素子３と中継基板７は封止材１５により封止され、第１の導体板１と第２の導体板２が封止材１５により絶縁されている。なお、封止材１５は、絶縁性を有する材料であれば特に限定されないが、例えば、エポキシ樹脂である。第２の導体板２の下方において封止材１５の第１の主面Ｓ１に窪み部１６が設けられている。
続いて、実施の形態１に係る半導体装置の製造方法を説明する。図４，６，８，１０，１２，１４，１６，１８，２０は、実施の形態１に係る半導体装置の製造工程を示す平面図である。図５，７，９，１１，１３，１５，１７，１９，２１は、実施の形態１に係る半導体装置の製造工程を示す断面図である。
まず、図４及び図５に示すように、外部のフレーム１７に一体化されつつ、互いに分離した第１の導体板１と第２の導体板２を準備する。次に、図６及び図７に示すように、第１の導体板１に複数の半導体素子３を接続するため、複数の半導体素子３の裏面電極６を第１の導体板１に銀、又は、はんだ等により接続する。第２の導体板２にも同様に中継基板７を接続する。なお、接続方法は説明が重複するため省略する。
次に、図８及び図９に示すように、複数の半導体素子３の表面電極５に第１の導体ブロック１３を接続する。第２の中継パッド１１に第２の導体ブロック１４を接続する。
次に、図１０及び図１１に示すように、複数の半導体素子３の制御電極４と複数の第１の中継パッド１０をそれぞれ複数の金属ワイヤ１２により接続する。このように、第１及び第２の導体ブロック１３，１４を接続した後に金属ワイヤ１２により接続することで、第１及び第２の導体ブロック１３，１４の接続時に金属ワイヤ１２との干渉の懸念が無くなる。従って、使用する治具の自由度が拡大するため、第１及び第２の導体ブロック１３，１４を接続する工程を容易に行うことができる。なお、第１及び第２の導体ブロック１３，１４を接続する前に金属ワイヤ１２により接続する工程を行ってもよい。金属ワイヤ１２により接続する工程を先に行うことでワイヤボンドを行うワイヤボンドツールの可動域が拡大するためワイヤボンド制御が向上する。
次に、図１２及び図１３に示すように、第１及び第２の導体板１，２、複数の半導体素子３、中継基板７、金属ワイヤ１２、第１及び第２の導体ブロック１３，１４を封止材１５により封止する。この際に、第１の導体板１を第１の主面Ｓ１から露出させ、第２の導体板２を第１の主面Ｓ１から露出させない。
次に、図１４及び図１５に示すように、封止材１５の第２の主面Ｓ２を研削して、第１及び第２の導体ブロック１３，１４を第２の主面Ｓ２から露出させる。次に、図１６及び図１７に示すように、一体部品になっている外部のフレーム１７と第２の導体板２の接続部を切断して、互いに分離する。なお、切断時に切断ブレードをブレード幅より広い間隔だけ封止材１５から離す。これにより、切断時に封止材１５を傷つけることがなく生産性が向上する。
次に、図１８及び図１９に示すように、第１の導体ブロック１３がソース電位となるドレイン電圧を第１の導体板１に印加し、第２の導体ブロック１４にゲート信号を印加して、不良品を排除するための半導体装置のスクリーニング試験を実施する。最後に、図２０及び図２１に示すように、外部のフレーム１７と第１の導体板１の接続部を切断して、互いに分離する。なお、切断時に切断ブレードをブレード幅より広い間隔だけ封止材１５から離す。これにより、切断時に封止材１５を傷つけることがなく生産性が向上する。
図２２は、実施の形態１に係る半導体装置を複数用いたパワーモジュールを示す平面図である。第１の半導体装置１８及び第２の半導体装置１９は上述の半導体装置である。第１の半導体装置１８の第１の導体板１が、第１の回路パターン２０にはんだ又は焼結材などの接合材により接続されている。第１の半導体装置１８の第１の導体ブロック１３が配線２１により第２の回路パターン２２に接続されている。第２の半導体装置１９の第１の導体板１が第２の回路パターン２２に接合材により接続されている。第２の半導体装置１９の第１の導体ブロック１３が配線２３により第３の回路パターン２４に接続されている。このように第１の半導体装置１８及び第２の半導体装置１９をそれぞれ上アームと下アームに用いてハーフブリッジ回路が構成される。なお、配線２１，２３は、アルミ又は銅からなるワイヤ又はリボンを超音波接合したものでもよいし、銅からなるフレームをはんだ又は焼結材等の接合材で接続したものでもよい。
ゲル又はエポキシ樹脂などの周辺封止材３０が第１及び第２の半導体装置１８，１９と第１、第２及び第３の回路パターン２０，２２，２４を封止して外部との絶縁を図る。周辺封止材３０は、回路パターン間を絶縁すると同時に、第１の半導体装置１８及び第２の半導体装置１９の封止材１５の側面から露出している第２の導体板２の露出面と第２及び第３の回路パターン２２，２４をそれぞれ絶縁する。さらに、第２の半導体装置１９の第２の導体板２の露出面に対向して第２の回路パターン２２に切り欠き部２５が設けられている。これにより、ソース電位の第２の導体板２とドレイン電位の第２の回路パターン２２の絶縁距離を長くすることができる。同様に、第１の半導体装置１８の第２の導体板２の露出面に対向して第３の回路パターン２４に切り欠き部２５が設けられている。なお、切り欠き部２５は周辺封止材３０が入り込むだけの大きさを持つことが望ましい。
以上説明したように、本実施の形態では、複数の半導体素子３を実装した第１の導体板１と、中継基板７とを実装した第２の導体板２を分離して封止材１５により封止している。そして、第１の導体板１は封止材１５の第１の主面Ｓ１から露出しているが、第２の導体板２は封止材１５の第１の主面Ｓ１から露出していない。これにより、第１の導体板１と第２の導体板２を絶縁できるため、絶縁耐量を容易に向上することができる。
また、複数の半導体素子３の制御電極４を中継基板７により並列接続している。半導体素子３の裏面電極６はドレイン電極であり、表面電極５はソース電極である。これにより、半導体装置全体が、第２の導体ブロック１４をゲート電極、第１の導体ブロック１３をソース電極、第１の導体板１をドレイン電極とした１つのＭＯＳＦＥＴと等価になる。これにより、半導体装置の組立性向上によるコスト低減と、半導体装置の小型化を実現することができる。
また、半導体装置を絶縁基板の回路パターンに接続した場合、第１の導体板１に回路パターンの高い電位が印加される。一方、第２の導体板２には中継基板７の下面の低い電位が印加される。そこで、第２の導体板２の下方において封止材１５の第１の主面Ｓ１に窪み部１６を設けている。これにより、第１の導体板１の露出箇所と第２の導体板２の露出箇所との沿面距離を延長できるため、絶縁耐量を更に向上することができる。ただし、窪み部１６は無くてもよい。
また、封止材１５により封止する前に、第１の導体板１と第２の導体板２は外部のフレーム１７に一体化されている。従って、第１の導体板１と第２の導体板２は封止が完了するまで一体部品である。封止材１５により封止した後に、第１の導体板１と第２の導体板２をフレーム１７から切断する。これにより半導体装置の製造が容易になる。また、複数の半導体装置を一度に製造することができるので、製造コストを下げることができる。さらに、外部のフレーム１７に一体化することで第１の導体板１と第２の導体板２の位置制御が容易になり、絶縁性を容易に担保することができるため、半導体装置の歩留まりを向上することができる。
また、第２の導体板２を切断した後かつ第１の導体板１を切断する前に、不良品を排除するための半導体装置のスクリーニング試験を実施する。第１の導体板１を切断する前にスクリーニング試験を実施することで複数の半導体装置のドレイン電位を同時に接続することができるため、効率的にスクリーニング試験を実施することができる。また、複数の半導体装置のソース電極及び制御電極に対応する第１及び第２の導体ブロック１３，１４の位置精度が高くなるので、容易に電位を取ることができる。この結果、複数の半導体装置のスクリーニング試験を同時に実施することができ、半導体装置の製造コストを抑えることができる。
実施の形態２．
図２３は、実施の形態２に係る半導体装置の内部を示す平面図である。封止材１５に切り欠き部２６が設けられている。切り欠き部２６は、分離された第１の導体板１と第２の導体板２の間に配置されている。切り欠き部２６において第１の導体板１と第２の導体板２の切断面が露出しているが、パワーモジュールを構成した際に半導体装置を周辺封止材３０で覆うことで第１の導体板１と第２の導体板２の絶縁性を向上することができる。
続いて、実施の形態２に係る半導体装置の製造方法を説明する。図２４，２６，２８，３０，３２，３４，３６，３８，４０は、実施の形態２に係る半導体装置の製造工程を示す平面図である。図２５，２７，２９，３１，３３，３５，３７，３９，４１は、実施の形態２に係る半導体装置の製造工程を示す断面図である。
まず、図２４及び図２５に示すように、外部のフレーム１７に一体化されつつ、架橋部２７で互いに接続された第１の導体板１と第２の導体板２を準備する。次に、図２６及び図２７に示すように、第１の導体板１に複数の半導体素子３を接続するため、複数の半導体素子３の裏面電極６を第１の導体板１に銀、又は、はんだ等により接続する。第２の導体板２にも同様に中継基板７を接続する。
次に、図２８及び図２９に示すように、複数の半導体素子３の表面電極５に第１の導体ブロック１３を接続する。第２の中継パッド１１に第２の導体ブロック１４を接続する。
次に、図３０及び図３１に示すように、複数の半導体素子３の制御電極４と複数の第１の中継パッド１０をそれぞれ複数の金属ワイヤ１２により接続する。
次に、図３２及び図３３に示すように、第１及び第２の導体板１，２、複数の半導体素子３、中継基板７、金属ワイヤ１２、第１及び第２の導体ブロック１４を封止材１５により封止する。この際に、架橋部２７が露出する切り欠き部２６を封止材１５に設ける。
次に、図３４及び図３５に示すように、封止材１５の第２の主面Ｓ２を研削して、第１及び第２の導体ブロック１３，１４を第２の主面Ｓ２から露出させる。次に、図３６及び図３７に示すように、切り欠き部２６で露出した架橋部２７を切断して、第１の導体板１と第２の導体板２を互いに分離する。
次に、図３８及び図３９に示すように、第１の導体ブロック１３はソース電極である表面電極５と電気的に接続し、第１の導体板１はドレイン電極である裏面電極６と電気的に接続している。また、第２の導体ブロック１４はゲート電極である制御電極４と電気的に接続している。第１の導体ブロック１３と第１の導体板１との間に電圧を印加することでソース電極とドレイン電極との間に電圧を印加し、第２の導体ブロック１４に電圧を印加することでゲート電極に電圧を印加し、不良品を排除するための半導体装置のスクリーニング試験を実施する。この際に切り欠き部２６に絶縁板等を挟むことで第１の導体板１と第２の導体板２の絶縁性を確保してもよい。最後に、図４０及び図４１に示すように、外部のフレーム１７と第１の導体板１の接続部を切断して、互いに分離する。
以上説明したように、本実施の形態では、第２の導体板２が外部のフレーム１７ではなく、架橋部２７で第１の導体板１に接続されている。従って、第１の導体板１と第２の導体板２の固定がより強固になり、ワイヤ接合時の押圧力による第２の導体板２の撓みが抑制されるため、歩留まりが向上する。
また、ワイヤの材料がＡｕの場合などに材料を温めることがある。架橋部２７で第１の導体板１と第２の導体板２を接続することで両者を均熱化できるので、ワイヤボンドの接合性が向上する。
実施の形態３．
図４２は、実施の形態３に係る半導体装置の内部を示す平面図である。図４３は、図４２のＩ－ＩＩに沿った断面図である。第２の導体板２にソース導体ブロック２８が接続されている。複数の半導体素子３のソースパッド２９がワイヤ３１で第２の導体板２に接続されている。中継基板７の第１の中継パッド１０及び第２の中継パッド１１は、絶縁膜９により第２の導体板２及びソース導体ブロック２８から絶縁されている。なお、ソース導体ブロック２８は複数でもよい。
ソース導体ブロック２８は、封止材１５の第２の主面Ｓ２から露出し、ソース制御電極として機能する。これにより、第２の導体板２をソース電位に固定することができるため、フローティングになる部分を無くすことができる。従って、半導体装置が高速でスイッチングして電圧が急峻に振動したときも、不用意な電圧破壊を防止することができる。なお、ソース導体ブロック２８の代わりに第２の導体板２の露出箇所をソース制御電極として用いてもよい。その場合に、ソース制御電極として適した位置に露出するように第２の導体板２の一部を変形してもよい。また、中継基板７におけるソースパッドとその引き回し配線を削減できるため、中継基板７のサイズを縮小することもできる。
なお、半導体素子３は、珪素によって形成されたものに限らず、珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体によって形成されたものでもよい。ワイドバンドギャップ半導体は、例えば、炭化珪素、窒化ガリウム系材料、又はダイヤモンドである。このようなワイドバンドギャップ半導体によって形成された半導体素子は、耐電圧性や許容電流密度が高いため、小型化できる。この小型化された半導体素子を用いることで、この半導体素子を組み込んだ半導体装置も小型化・高集積化できる。また、半導体素子の耐熱性が高いため、ヒートシンクの放熱フィンを小型化でき、水冷部を空冷化できるので、半導体装置を更に小型化できる。また、半導体素子の電力損失が低く高効率であるため、半導体装置を高効率化できる。
１ 第１の導体板、２ 第２の導体板、３ 半導体素子、６ 裏面電極、７ 中継基板、１０ 第１の中継パッド、１１ 第２の中継パッド、１２ 金属ワイヤ、１３ 第１の導体ブロック、１４ 第２の導体ブロック、１５ 封止材、１６ 窪み部、１７ フレーム、２０ 第１の回路パターン、２２ 第２の回路パターン、２４ 第３の回路パターン、２５，２６ 切り欠き部、２７ 架橋部、２８ ソース導体ブロック、３０ 周辺封止材、Ｓ１ 第１の主面、Ｓ２ 第２の主面

Claims (11)

  1. 第１の導体板と、
    前記第１の導体板から分離された第２の導体板と、
    前記第１の導体板に裏面電極が接続された複数の半導体素子と、
    前記第２の導体板の上に設けられ、複数の第１の中継パッドと、前記複数の第１の中継パッドに接続された第２の中継パッドとを有する中継基板と、
    前記複数の半導体素子の制御電極と前記複数の第１の中継パッドをそれぞれ接続する複数の金属ワイヤと、
    前記複数の半導体素子の表面電極に接続された第１の導体ブロックと、
    前記第２の中継パッドに接続された第２の導体ブロックと、
    前記第１及び第２の導体板、前記複数の半導体素子、前記中継基板、前記金属ワイヤ、前記第１及び第２の導体ブロックを封止する封止材とを備え、
    前記封止材は、互いに対向する第１及び第２の主面を有し、
    前記第１の導体板は前記第１の主面から露出し、
    前記第２の導体板は前記第１の主面から露出せず、
    前記第１及び第２の導体ブロックは前記第２の主面から露出していることを特徴とする半導体装置。
  2. 前記裏面電極はドレイン電極であり、前記表面電極はソース電極であることを特徴とする請求項１に記載の半導体装置。
  3. 前記第２の導体板の下方において前記封止材の前記第１の主面に窪み部が設けられていることを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記第２の導体板に接続され、前記封止材の前記第２の主面から露出したソース導体ブロックを更に備えることを特徴とする請求項１～３の何れか１項に記載の半導体装置。
  5. 前記半導体素子はワイドバンドギャップ半導体によって形成されていることを特徴とする請求項１～４の何れか１項に記載の半導体装置。
  6. 請求項１～５の何れか１項に記載の半導体装置である第１及び第２の半導体装置と、
    前記第１の半導体装置の前記第１の導体板が接続された第１の回路パターンと、
    前記第１の半導体装置の前記第１の導体ブロックと前記第２の半導体装置の前記第１の導体板が接続された第２の回路パターンと、
    前記第２の半導体装置の前記第１の導体ブロックが接続された第３の回路パターンと、
    前記第１及び第２の半導体装置と前記第１、第２及び第３の回路パターンを封止する周辺封止材とを備えることを特徴とするパワーモジュール。
  7. 前記第２の半導体装置の前記封止材の側面から露出している前記第２の導体板の露出面に対向して前記第２の回路パターンに切り欠き部が設けられていることを特徴とする請求項６に記載のパワーモジュール。
  8. 第１の導体板に複数の半導体素子を実装し、前記複数の半導体素子の裏面電極を前記第１の導体板に接続する工程と、
    前記第１の導体板から分離された第２の導体板に、複数の第１の中継パッドと、前記複数の第１の中継パッドに接続された第２の中継パッドとを有する中継基板を実装する工程と、
    前記複数の半導体素子の表面電極に第１の導体ブロックを接続する工程と、
    前記第２の中継パッドに第２の導体ブロックを接続する工程と、
    前記複数の半導体素子の制御電極と前記複数の第１の中継パッドをそれぞれ複数の金属ワイヤにより接続する工程と、
    前記第１及び第２の導体板、前記複数の半導体素子、前記中継基板、前記金属ワイヤ、前記第１及び第２の導体ブロックを封止材により封止する工程とを備え、
    前記封止材は、互いに対向する第１及び第２の主面を有し、
    前記第１の導体板を前記封止材の前記第１の主面から露出させ、前記第２の導体板を前記第１の主面から露出させず、前記第１及び第２の導体ブロックを前記第２の主面から露出させることを特徴とする半導体装置の製造方法。
  9. 前記封止材により封止する前に、前記第１の導体板と前記第２の導体板はフレームに一体化されており、
    前記封止材により封止した後に、前記第１の導体板と前記第２の導体板を前記フレームから切断することを特徴とする請求項８に記載の半導体装置の製造方法。
  10. 前記第２の導体板を切断した後かつ前記第１の導体板を切断する前に、半導体装置のスクリーニング試験を実施することを特徴とする請求項９に記載の半導体装置の製造方法。
  11. 前記封止材により封止する前に、前記第１の導体板と前記第２の導体板が架橋部で接続されており、
    前記封止材により封止する際に、前記架橋部が露出する切り欠き部を前記封止材に設け、
    前記封止材により封止した後に、前記切り欠き部で露出した前記架橋部を切断することを特徴とする請求項８に記載の半導体装置の製造方法。
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