DE102021128100A1 - Halbleitervorrichtung, Leistungsmodul und Herstellungsverfahren der Halbleitervorrichtung - Google Patents

Halbleitervorrichtung, Leistungsmodul und Herstellungsverfahren der Halbleitervorrichtung Download PDF

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semiconductor device
sealing material
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semiconductor devices
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Yosuke Nakata
Yuji Sato
Yoshinori Yokoyama
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Mitsubishi Electric Corp
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    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
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    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L24/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H—ELECTRICITY
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/11—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/115—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
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Abstract

Eine Halbleitervorrichtung weist auf: eine erste Leiterplatte; eine zweite Leiterplatte, die von der ersten Leiterplatte getrennt ist; eine Mehrzahl von Halbleitervorrichtungen, die rückseitige Oberflächenelektroden aufweisen, die mit der ersten Leiterplatte verbunden sind; ein Weiterleitungssubstrat, das auf der zweiten Leiterplatte angebracht ist und eine Mehrzahl von ersten Weiterleitungskontaktstellen und eine zweite Weiterleitungskontaktstelle, die mit der Mehrzahl von ersten Weiterleitungskontaktstellen verbunden ist, aufweist; eine Mehrzahl von Metalldrähten, die jeweils Steuerelektroden der Mehrzahl von Halbleitervorrichtungen mit der Mehrzahl von ersten Weiterleitungskontaktstellen verbinden; einen ersten Leiterblock, der mit vorderseitigen Oberflächenelektroden der Mehrzahl von Halbleitervorrichtungen verbunden ist; einen zweiten Leiterblock, der mit der zweiten Weiterleitungskontaktstelle verbunden ist; und ein Versiegelungsmaterial, das die ersten und zweiten Leiterplatten, die Mehrzahl von Halbleitervorrichtungen, das Weiterleitungssubstrat, den Metalldraht und die ersten und zweiten Leiterblöcke versiegelt, wobei das Versiegelungsmaterial eine erste Hauptoberfläche und eine zweite Hauptoberfläche aufweist, die einander gegenüberliegen, die erste Leiterplatte von der ersten Hauptoberfläche exponiert ist, die zweite Leiterplatte nicht von der ersten Hauptoberfläche exponiert ist, und die ersten und zweiten Leiterblöcke von der zweiten Hauptoberfläche exponiert sind.

Description

  • Hintergrund der Erfindung
  • Gebiet
  • Die vorliegende Offenbarung bezieht sich auf eine Halbleitervorrichtung, ein Leistungsmodul und ein Herstellungsverfahren der Halbleitervorrichtung.
  • Hintergrund
  • Eine Mehrzahl von Chips sind parallel in einem Modul verbunden, das einen SiC-MOSFET verwendet, um eine Strombelastbarkeit zu erhöhen, weil es schwierig ist, eine Fläche des SiC-MOSFET zu vergrößern. Eine Halbleitervorrichtung, in welcher eine Mehrzahl von Halbleitervorrichtungen und Verdrahtungsvorrichtungen auf der gleichen Leiterplatte verbunden sind und Steuerelektroden der Mehrzahl von Halbleitervorrichtungen in einer Schaltungsstruktur der Verdrahtungsvorrichtungen parallel verbunden sind, ist vorgeschlagen worden (siehe zum Beispiel WO 2020/110170 ).
  • Zusammenfassung
  • Eine Oxidschicht ist auf den Verdrahtungsvorrichtungen vorgesehen, um eine Isolierung zwischen einer vorderseitigen Oberfläche und einer rückseitigen Oberfläche zu erzielen. Diese Oxidschicht hält eine Isolierung zwischen einer Leiterplatte, welche ein Drain-Potential ist, und einer Schaltungsstruktur, welche ein Steuerpotential ist, in der Halbleitervorrichtung im Stand der Technik aufrecht. Eine dickere Oxidschicht wird jedoch zum Beispiel für eine Hoch-Spannungsfestigkeit-Halbleitervorrichtung zum Treiben elektrischer Eisenbahnen benötigt, um eine Isolierung sicherzustellen. Dies erhöht Herstellungskosten, verschlechtert eine Produktivität aufgrund der Schwierigkeit in einem Produktionsprozess, in welchem eine Oxidschicht laminiert wird, um eine dicke Oxidschicht herzustellen, und verschlechtert eine Zuverlässigkeit der dicken Oxidschicht, welche laminiert wird. Zum Beispiel verschlechtern sich in einem Fall, in welchem TEOS laminiert wird, um eine dicke Schicht herzustellen, eine Herstellbarkeit und eine Qualität, und zum Beispiel verzieht sich ein Wafer, die Schicht löst sich ab oder eine Oberfläche wird rau. Es ist nicht typisch in einem normalen Prozess eines Leistungshalbleiters, eine Oxidschicht zu laminieren, um eine isolierende Schicht zu erzielen, die eine Spannungsfestigkeit von gleich oder höher als 1,7 kV aufweist. Es ist deshalb schwierig, eine Durchschlagsfestigkeit einer Halbleitervorrichtung im Stand der Technik zu verbessern.
  • Die vorliegende Offenbarung ist entworfen worden, um das Problem, wie vorstehend beschrieben, zu lösen, und eine Aufgabe der vorliegenden Offenbarung ist, eine Halbleitervorrichtung, welche geeignet ist, eine Durchschlagsfestigkeit leicht zu verbessern, ein Leistungsmodul und ein Herstellungsverfahren der Halbleitervorrichtung zur Verfügung zu stellen.
  • Eine Halbleitervorrichtung gemäß der vorliegenden Offenbarung weist auf: eine erste Leiterplatte; eine zweite Leiterplatte, die von der ersten Leiterplatte getrennt ist; eine Mehrzahl von Halbleitervorrichtungen, die rückseitige Elektroden aufweisen, die mit der ersten Leiterplatte verbunden sind; ein Weiterleitungssubstrat, das auf der zweiten Leiterplatte angebracht ist und eine Mehrzahl von ersten Weiterleitungskontaktstellen und eine zweite Weiterleitungskontaktstelle, die mit den ersten Weiterleitungskontaktstellen verbunden ist, aufweist; eine Mehrzahl von Metalldrähten, die jeweils Steuerelektroden der Mehrzahl von Halbleitervorrichtungen mit der Mehrzahl von ersten Weiterleitungskontaktstellen verbinden; einen ersten Leiterblock, der mit vorderseitigen Oberflächenelektroden der Mehrzahl von Halbleitervorrichtungen verbunden ist; einen zweiten Leiterblock, der mit der zweiten Weiterleitungskontaktstelle verbunden ist; und ein Versiegelungsmaterial, das die ersten und zweiten Leiterplatten, die Mehrzahl von Halbleitervorrichtungen, das Weiterleitungssubstrat, die Metalldrähte und die ersten und zweiten Leiterblöcke versiegelt, wobei das Versiegelungsmaterial eine erste Hauptoberfläche und eine zweite Hauptoberfläche aufweist, die einander gegenüberliegen, die erste Leiterplatte von der ersten Hauptoberfläche exponiert ist, die zweite Leiterplatte nicht von der ersten Hauptoberfläche exponiert ist, und die ersten und zweiten Leiterblöcke von der zweiten Hauptoberfläche exponiert sind.
  • In der vorliegenden Offenbarung ist die erste Leiterplatte, auf welcher die Mehrzahl von Halbleitervorrichtungen angebracht ist, von der zweiten Leiterplatte, auf welcher das Weiterleitungssubstrat angebracht ist, getrennt, und die erste Leiterplatte und die zweite Leiterplatte sind durch das Versiegelungsmaterial versiegelt. Dann ist die erste Leiterplatte von der ersten Hauptoberfläche des Versiegelungsmaterials exponiert, während die zweite Leiterplatte nicht von der ersten Hauptoberfläche des Versiegelungsmaterials exponiert ist. Dies kann eine Isolierung zwischen der ersten Leiterplatte und der zweiten Leiterplatte erzielen, sodass es möglich ist, eine Durchschlagsfestigkeit leicht zu verbessen.
  • Andere und weitere Aufgaben, Merkmale und Vorteile der Erfindung werden aus der nachfolgenden Beschreibung ersichtlicher.
  • Figurenliste
    • 1 ist eine Draufsicht, die eine Innenseite einer Halbleitervorrichtung gemäß einer ersten Ausführungsform darstellt.
    • 2 ist eine Querschnittansicht entlang I-II in 1.
    • 3 ist eine Draufsicht, die eine Innenseite einer Halbleitervorrichtung gemäß einem modifizierten Beispiel der ersten Ausführungsform darstellt.
    • 4 ist eine Draufsicht, die einen Herstellungsprozess der Halbleitervorrichtung gemäß der ersten Ausführungsform darstellt.
    • 5 ist ein Querschnittdiagramm, das den Herstellungsprozess der Halbleitervorrichtung gemäß der ersten Ausführungsform darstellt.
    • 6 ist eine Draufsicht, die einen Herstellungsprozess der Halbleitervorrichtung gemäß der ersten Ausführungsform darstellt.
    • 7 ist ein Querschnittdiagramm, das den Herstellungsprozess der Halbleitervorrichtung gemäß der ersten Ausführungsform darstellt.
    • 8 ist eine Draufsicht, die einen Herstellungsprozess der Halbleitervorrichtung gemäß der ersten Ausführungsform darstellt.
    • 9 ist ein Querschnittdiagramm, das den Herstellungsprozess der Halbleitervorrichtung gemäß der ersten Ausführungsform darstellt.
    • 10 ist eine Draufsicht, die einen Herstellungsprozess der Halbleitervorrichtung gemäß der ersten Ausführungsform darstellt.
    • 11 ist ein Querschnittdiagramm, das den Herstellungsprozess der Halbleitervorrichtung gemäß der ersten Ausführungsform darstellt.
    • 12 ist eine Draufsicht, die einen Herstellungsprozess der Halbleitervorrichtung gemäß der ersten Ausführungsform darstellt.
    • 13 ist ein Querschnittdiagramm, das den Herstellungsprozess der Halbleitervorrichtung gemäß der ersten Ausführungsform darstellt.
    • 14 ist eine Draufsicht, die einen Herstellungsprozess der Halbleitervorrichtung gemäß der ersten Ausführungsform darstellt.
    • 15 ist ein Querschnittdiagramm, das den Herstellungsprozess der Halbleitervorrichtung gemäß der ersten Ausführungsform darstellt.
    • 16 ist eine Draufsicht, die einen Herstellungsprozess der Halbleitervorrichtung gemäß der ersten Ausführungsform darstellt.
    • 17 ist ein Querschnittdiagramm, das den Herstellungsprozess der Halbleitervorrichtung gemäß der ersten Ausführungsform darstellt.
    • 18 ist eine Draufsicht, die einen Herstellungsprozess der Halbleitervorrichtung gemäß der ersten Ausführungsform darstellt.
    • 19 ist ein Querschnittdiagramm, das den Herstellungsprozess der Halbleitervorrichtung gemäß der ersten Ausführungsform darstellt.
    • 20 ist eine Draufsicht, die einen Herstellungsprozess der Halbleitervorrichtung gemäß der ersten Ausführungsform darstellt.
    • 21 ist ein Querschnittdiagramm, das den Herstellungsprozess der Halbleitervorrichtung gemäß der ersten Ausführungsform darstellt.
    • 22 ist eine Draufsicht, die ein Leistungsmodul darstellt, das eine Mehrzahl von Halbleitervorrichtungen gemäß der ersten Ausführungsform verwendet.
    • 23 ist eine Draufsicht, die eine Innenseite einer Halbleitervorrichtung gemäß einer zweiten Ausführungsform darstellt.
    • 24 ist eine Draufsicht, die einen Herstellungsprozess der Halbleitervorrichtung gemäß der zweiten Ausführungsform darstellt.
    • 25 ist ein Querschnittdiagramm, das den Herstellungsprozess der Halbleitervorrichtung gemäß der zweiten Ausführungsform darstellt.
    • 26 ist eine Draufsicht, die einen Herstellungsprozess der Halbleitervorrichtung gemäß der zweiten Ausführungsform darstellt.
    • 27 ist ein Querschnittdiagramm, das den Herstellungsprozess der Halbleitervorrichtung gemäß der zweiten Ausführungsform darstellt.
    • 28 ist eine Draufsicht, die einen Herstellungsprozess der Halbleitervorrichtung gemäß der zweiten Ausführungsform darstellt.
    • 29 ist ein Querschnittdiagramm, das den Herstellungsprozess der Halbleitervorrichtung gemäß der zweiten Ausführungsform darstellt.
    • 30 ist eine Draufsicht, die einen Herstellungsprozess der Halbleitervorrichtung gemäß der zweiten Ausführungsform darstellt.
    • 31 ist ein Querschnittdiagramm, das den Herstellungsprozess der Halbleitervorrichtung gemäß der zweiten Ausführungsform darstellt.
    • 32 ist eine Draufsicht, die einen Herstellungsprozess der Halbleitervorrichtung gemäß der zweiten Ausführungsform darstellt.
    • 33 ist ein Querschnittdiagramm, das den Herstellungsprozess der Halbleitervorrichtung gemäß der zweiten Ausführungsform darstellt.
    • 34 ist eine Draufsicht, die einen Herstellungsprozess der Halbleitervorrichtung gemäß der zweiten Ausführungsform darstellt.
    • 35 ist ein Querschnittdiagramm, das den Herstellungsprozess der Halbleitervorrichtung gemäß der zweiten Ausführungsform darstellt.
    • 36 ist eine Draufsicht, die einen Herstellungsprozess der Halbleitervorrichtung gemäß der zweiten Ausführungsform darstellt.
    • 37 ist ein Querschnittdiagramm, das den Herstellungsprozess der Halbleitervorrichtung gemäß der zweiten Ausführungsform darstellt.
    • 38 ist eine Draufsicht, die einen Herstellungsprozess der Halbleitervorrichtung gemäß der zweiten Ausführungsform darstellt.
    • 39 ist ein Querschnittdiagramm, das den Herstellungsprozess der Halbleitervorrichtung gemäß der zweiten Ausführungsform darstellt.
    • 40 ist eine Draufsicht, die einen Herstellungsprozess der Halbleitervorrichtung gemäß der zweiten Ausführungsform darstellt.
    • 41 ist ein Querschnittdiagramm, das den Herstellungsprozess der Halbleitervorrichtung gemäß der zweiten Ausführungsform darstellt.
    • 42 ist eine Draufsicht, die eine Innenseite einer Halbleitervorrichtung gemäß einer dritten Ausführungsform darstellt.
    • 43 ist eine Querschnittansicht entlang I-II in 42.
  • Beschreibung der Ausführungsformen
  • Eine Halbleitervorrichtung, ein Leistungsmodul und ein Herstellungsverfahren der Halbleitervorrichtung gemäß den Ausführungsformen der vorliegenden Offenbarung werden mit Bezug auf die Zeichnungen beschrieben. Die gleichen Komponenten werden durch die gleichen Bezugszeichen gekennzeichnet, und die wiederholte Beschreibung derselben kann weggelassen sein.
  • Erste Ausführungsform
  • 1 ist eine Draufsicht, die eine Innenseite einer Halbleitervorrichtung gemäß einer ersten Ausführungsform darstellt. 2 ist eine Querschnittansicht entlang I-II in 1. Eine zweite Leiterplatte 2 ist von einer ersten Leiterplatte 1 getrennt. Eine Mehrzahl von Halbleitervorrichtungen 3 ist auf der ersten Leiterplatte 1 angebracht. Jede der Halbleitervorrichtungen 3 weist eine Steuerelektrode 4 und eine vorderseitige Oberflächenelektrode 5 auf einer vorderen Oberfläche auf und weist eine rückseitige Oberflächenelektrode 6 auf einer rückseitigen Oberfläche auf. In einem Fall, in welchem die Halbleitervorrichtung 3 ein MOSFET ist, ist die Steuerelektrode 4 eine Gate-Elektrode, die vorderseitige Oberflächenelektrode 5 ist eine Source-Elektrode und die rückseitige Oberflächenelektrode ist eine Drain-Elektrode.
  • Die rückseitigen Oberflächenelektroden 6 der Mehrzahl von Halbleitervorrichtungen 3 sind mit der ersten Leiterplatte 1 verbunden. Ein Weiterleitungssubstrat 7 ist auf der zweiten Leiterplatte 2 angebracht. Es ist anzumerken, dass eine Mehrzahl von Weiterleitungssubstraten 7 auf der zweiten Leiterplatte 2 angebracht sein kann.
  • Verbindungsschichten sind auf rückseitigen Oberflächen der rückseitigen Oberflächenelektroden 6 der Halbleitervorrichtungen 3 und dem Weiterleitungssubstrat 7 vorgesehen. Die Verbindungsschichten sind zum Beispiel laminierte Schichten, welche mit Ti/Ni/Ti/Au (oder Ag) von der Vorrichtungsseite ausgebildet werden, und welche Lagen sind, die durch ein Sputter-Verfahren ausgebildet werden, oder laminierte Schichten, welche mit NiP/Pd/Au von der der Vorrichtungsseite ausgebildet werden und welche Schicht sind, die durch ein Beschichtungsverfahren ausgebildet werden. Die Verbindungsschichten sind mit der ersten Leiterplatte 1 oder der zweiten Leiterplatte 2 durch Sinter-Verbinden unter Verwendung von Silber oder Diffusionsverbinden unter Verwendung eines Lötmittels verbunden. Es ist anzumerken, dass in einem Fall einer geringeren Wärme-Historie vor dem Verbinden und geringerer Ni-Abscheidung auf einer äußersten Oberfläche Ti oder Pd von den Zusammensetzungen der Verbindungsschichten weggelassen werden kann. Es ist anzumerken, dass ein Material der ersten Leiterplatte 1 und der zweiten Leiterplatte 2 ein Metall wie Kupfer ist.
  • Die Halbleitervorrichtung 3 ist ein MOSFET, der eine Mehrzahl von Steuerelektroden 4 aufweist, wie eine Gate-Kontaktstelle, eine Kelvin-Source-Kontaktstelle, eine Temperatursensordiodenkontaktstelle und eine Stromsensor-Source-Kontaktstelle. Es ist anzumerken, dass die Kelvin-Source-Kontaktstelle, die Temperatursensordiodenkontaktstelle, die Stromsensor-Source-Kontaktstelle oder dergleichen wie notwendig als die Steuerelektrode 4 bereitgestellt wird.
  • Das Weiterleitungssubstrat 7 ist zum Beispiel eine Vorrichtung zur Verdrahtung, in welcher eine isolierende Schicht 9 auf einem mit Silizium ausgebildeten Substrat 8 ausgebildet ist, und eine Schaltungsstruktur ist auf der isolierenden Schicht 9 gezeichnet. Das Weiterleitungssubstrat 7 weist eine Mehrzahl von ersten Weiterleitungskontaktstellen 10 und eine zweite Weiterleitungskontaktstelle 11, die mit internen Verdrahtungen, wie der Schaltungsstruktur, mit der Mehrzahl von ersten Weiterleitungskontaktstellen 10 verbunden ist, auf. Die internen Verdrahtungen sind zum Beispiel Aluminiumverdrahtungen, die auf der isolierenden Schicht 9 des Weiterleitungssubstrats 7 gestaltet sind.
  • Die Steuerelektroden 4 der Mehrzahl von Halbleitervorrichtungen 3 sind jeweils mit einer Mehrzahl von Metalldrähten 12 mit der Mehrzahl von ersten Weiterleitungskontaktstellen 10 verbunden. Die Metalldrähte 12 sind zum Beispiel feine Drähte, die mit Gold oder Silber ausgebildet werden und einen Durchmesser von gleich oder weniger als 100 µmϕ aufweisen. Es ist anzumerken, dass eine Verwendung eines Drahts, der einen Durchmesser von gleich oder weniger als 50 µmϕ aufweist, eine Höhe einer Schleife verringern kann, sodass es möglich ist, eine Harzdicke zu reduzieren.
  • Erste Leiterblöcke 13 sind mit den vorderseitigen Oberflächenelektroden 5 der Mehrzahl von Halbleitervorrichtungen 3 verbunden. Zweite Leiterblöcke 14 sind mit der zweiten Weiterleitungskontaktstelle 11 verbunden. Die ersten Leiterblöcke 13 und die zweiten Leiterblöcke 14 sind Metallblöcke und sind zum Beispiel Blöcke, die mit Kupfer ausgebildet werden. Die ersten Leiterblöcke 13 und die zweiten Leiterblöcke 14 sind jeweils mit den vorderseitigen Oberflächenelektroden 5 und der zweiten Weiterleitungskontaktstelle 11 zum Beispiel durch Sinter-Verbinden unter Verwendung von Silber oder Diffusionsverbinden unter Verwendung eines Lötmittels verbunden. Es ist anzumerken, dass die zweite Weiterleitungskontaktstelle 11 größer sein kann als die erste Weiterleitungskontaktstelle 10, um eine Abmessungstoleranz der zweiten Leiterblöcke 14 oder eine Toleranz nach einem Verbinden abzufangen.
  • Durch ein weiteres Ausbilden von Verbindungsschichten auf den Aluminiumverdrahtungen der vorderseitigen Oberflächenelektroden 5 ist es möglich, Verbindungseigenschaften mit den ersten Leiterblöcken 13 zu verbessern. Weiter ist es durch ein weiteres Ausbilden von Verbindungsschichten auf einem Teil der ersten und zweiten Weiterleitungskontaktstellen 10 und 11 des Weiterleitungssubstrats 7 möglich, eine Verbindungsfähigkeit jeweils mit den Metalldrähten 12 und den zweiten Leiterblöcken 14 zu verbessern. Die Verbindungsschichten sind zum Beispiel laminierte Schichten, welche mit Ti/Ni/Au (oder Ag) von der Vorrichtungsseite ausgebildet werden, und welche Schichten sind, die durch ein Sputter-Verfahren ausgebildet werden, oder laminierte Schichten, welche mit NiP/Pd/Au von der Vorrichtungsseite ausgebildet werden und welche Schichten sind, die durch ein Beschichtungsverfahren ausgebildet werden.
  • Ein Versiegelungsmaterial 15 versiegelt die ersten und zweiten Leiterplatten 1 und 2, die Mehrzahl von Halbleitervorrichtungen 3, das Weiterleitungssubstrat 7, die Metalldrähte 12 und die ersten und zweiten Leiterblöcke 13 und 14. Das Versiegelungsmaterial 15 weist eine erste Hauptoberfläche S1 und eine zweite Hauptoberfläche S2, die einander gegenüberliegen, und eine Seitenoberfläche S3 auf. Die erste Leiterplatte 1 ist von der ersten Hauptoberfläche S1 exponiert. Die zweite Leiterplatte 2 ist nicht von der ersten Hauptoberfläche S1 exponiert und ist von der Seitenoberfläche S3 exponiert. Die zweite Leiterplatte 2 kann von der zweiten Hauptoberfläche S2 exponiert sein. Die ersten und zweiten Leiterblöcke 13 und 14 sind von der zweiten Hauptoberfläche S2 exponiert. Elektrische Signale werden zwischen der Innenseite und der Außenseite der Vorrichtung über die ersten und zweiten Leiterblöcke 13 und 14, die von dem Versiegelungsmaterial 15 exponiert sind, ausgetauscht. Es ist anzumerken, dass 3 eine Draufsicht ist, die eine Innenseite einer Halbleitervorrichtung gemäß einem modifizierten Beispiel der ersten Ausführungsform darstellt. Ein Teil 1a der ersten Leiterplatte 1, welcher so ausgelegt ist, dass er eine Anschlussform aufweist, die von dem Versiegelungsmaterial 15 vorsteht, kann als ein Drain-Sensoranschluss verwendet werden. Der Drain-Sensoranschluss gibt eine Drain-Spannung als eine Beobachtungsausgabe aus und kann somit zum Beispiel eine Spannung zwischen einer Drain und einer Source während eines EIN der Halbleitervorrichtung 3 beobachten und kann eine Ungesättigtheit (einen Überstrom, wie einen Kurzschluss) als eine von Überstromerfassungsfunktionen durch eine Schutzschaltung, die außerhalb der Vorrichtung vorgesehen ist, erfassen.
  • Die Halbleitervorrichtungen 3 und das Weiterleitungssubstrat 7 sind durch das Versiegelungsmaterial 15 versiegelt, und die erste Leiterplatte 1 ist von der zweiten Leiterplatte 2 durch das Versiegelungsmaterial 15 isoliert. Es ist anzumerken, dass das Versiegelungsmaterial 15 irgendein isolierendes Material sein kann und zum Beispiel ein Epoxidharz ist. Ein eingerückter Teilbereich 16 ist auf der ersten Hauptoberfläche S1 des Versiegelungsmaterials 15 unter der zweiten Leiterplatte 2 vorgesehen.
  • Anschließend wird ein Herstellungsverfahren der Halbleitervorrichtung gemäß der ersten Ausführungsform beschrieben. 4, 6, 8, 10, 12, 14, 16, 18 und 20 sind Draufsichten, die einen Herstellungsprozess der Halbleitervorrichtung gemäß der ersten Ausführungsform darstellen. 5, 7, 9, 11, 13, 15, 17, 19 und 21 sind Querschnittdiagramme, die den Herstellungsprozess der Halbleitervorrichtung gemäß der ersten Ausführungsform darstellen.
  • Zuerst werden, wie in 4 und 5 dargestellt, die erste Leiterplatte 1 und die zweite Leiterplatte 2, welche mit einem externen Rahmen 17 integriert sind und welche voneinander getrennt sind, präpariert. Dann werden, wie in 6 und 7 dargestellt, die rückseitigen Oberflächenelektroden 6 der Mehrzahl von Halbleitervorrichtungen 3 unter Verwendung von Silber, Lötmittel oder dergleichen mit der ersten Leiterplatte 1 verbunden, um die Mehrzahl von Halbleitervorrichtungen 3 mit der ersten Leiterplatte 1 zu verbinden. Das Weiterleitungssubstrat 7 wird auf eine ähnliche Weise mit der zweiten Leiterplatte 2 verbunden. Es ist anzumerken, dass eine Beschreibung des Verbindungsverfahrens weggelassen wird, um eine Verdoppelung zu vermeiden.
  • Dann werden, wie in 8 und 9 dargestellt, die ersten Leiterblöcke 13 mit den vorderseitigen Oberflächenelektroden 5 der Mehrzahl von Halbleitervorrichtungen 3 verbunden. Die zweiten Leiterblöcke 14 werden mit der zweiten Weiterleitungskontaktstelle 11 verbunden.
  • Dann werden, wie in 10 und 11 dargestellt, die Steuerelektroden 4 der Mehrzahl von Halbleitervorrichtungen 3 jeweils durch die Mehrzahl von Metalldrähten 12 mit der Mehrzahl von ersten Weiterleitungskontaktstellen 10 verbunden. Eine Verbindung unter Verwendung der Metalldrähte 12, nachdem die ersten und zweiten Leiterblöcke 13 und 14 auf diese Weise verbunden sind, beseitigt Bedenken einer Beeinträchtigung mit den Metalldrähten 12 bei einer Verbindung der ersten und zweiten Leiterblöcke 13 und 14. Dies erweitert die Vielfalt von Schablonen, welche verwendet werden können, sodass es möglich ist, einen Prozess eines Verbindens der ersten und zweiten Leiterblöcke 13 und 14 leicht auszuführen. Es ist anzumerken, dass ein Prozess einer Verbindung unter Verwendung der Metalldrähte 12 ausgeführt werden kann, bevor die ersten und zweiten Leiterblöcke 13 und 14 verbunden werden. Durch das Ausführen des Prozesses der Verbindung unter Verwendung der Metalldrähte 12 zuerst, erweitert sich ein Bereich einer Bewegung eines Wirebond-Werkzeugs zum Ausführen eines Wirebondings, sodass eine Wirebond-Steuerung verbessert wird.
  • Dann werden, wie in 12 und 13 dargestellt, die ersten und zweiten Leiterplatten 1 und 2, die Mehrzahl von Halbleitervorrichtungen 3, das Weiterleitungssubstrat 7, die Metalldrähte 12 und die ersten und zweiten Leiterblöcke 13 und 14 durch das Versiegelungsmaterial 15 versiegelt. In diesem Fall ist die erste Leiterplatte 1 von der ersten Hauptoberfläche S1 exponiert, während die zweite Leiterplatte 2 nicht von der ersten Hauptoberfläche S1 exponiert ist.
  • Dann wird, wie in 14 und 15 dargestellt, die zweite Hauptoberfläche S2 des Versiegelungsmaterials 15 geschliffen, sodass die ersten und zweiten Leiterblöcke 13 und 14 von der zweiten Hauptoberfläche S2 exponiert sind. Dann wird, wie in 16 und 17 dargestellt, ein Verbindungsteilbereich des externen Rahmens 17 und der zweiten Leiterplatte 2, welche als ein integriertes Teil hergestellt werden, zersägt, um den externen Rahmen 17 von der zweiten Leiterplatte 2 zu trennen. Es ist anzumerken, dass bei dem Zersägen ein Sägeblatt von dem Versiegelungsmaterial 15 um einen Abstand, der breiter ist als die Blattbreite, ferngehalten wird. Dies verhindert, dass das Versiegelungsmaterial 15 bei dem Sägen beschädigt wird, sodass eine Produktivität verbessert wird.
  • Dann wird, wie in 18 und 19 dargestellt, ein Sortierungstest der Halbleitervorrichtung zum Eliminieren von defekten Produkten durch ein Anlegen einer Drain-Spannung, welche die ersten Leiterblöcke 13 zu einem Source-Potential zu der ersten Leiterplatte 1 machen, und ein Anlegen eines Gate-Signals an die zweiten Leiterblöcke 14 implementiert. Schließlich wird, wie in 20 und 21 gezeigt, ein Verbindungsteilbereich des externen Rahmens 17 und der ersten Leiterplatte 1 zersägt, um den externen Rahmen 17 von der ersten Leiterplatte 1 zu trennen. Es ist anzumerken, dass bei dem Zersägen, ein Sägeblatt von dem Versiegelungsmaterial 15 um einem Abstand ferngehalten wird, der breiter ist als eine Klingenbreite. Dies verhindert, dass das Versiegelungsmaterial 15 bei dem Sägen beschädigt wird, sodass eine Produktivität verbessert wird.
  • 22 ist eine Draufsicht, die ein Leistungsmodul darstellt, das eine Mehrzahl von Halbleitervorrichtungen gemäß der ersten Ausführungsform verwendet. Eine erste Halbleitervorrichtung 18 und eine zweite Halbleitervorrichtung 19 sind Halbleitervorrichtungen, die vorstehend beschrieben sind. Die erste Leiterplatte 1 der ersten Halbleitervorrichtung 18 ist mit einer ersten Schaltungsstruktur 20 durch ein Verbindungsmaterial, wie ein Lötmittel und ein gesintertes Material, verbunden. Die ersten Leiterblöcke 13 der ersten Halbleitervorrichtung 18 sind durch Verdrahtungen 21 mit einer zweiten Schaltungsstruktur 22 verbunden. Die erste Leiterplatte 1 der zweiten Halbleitervorrichtung 19 ist durch ein Verbindungsmaterial mit der zweiten Schaltungsstruktur 22 verbunden. Die ersten Leiterblöcke 13 der zweiten Halbleitervorrichtung 19 sind durch Verdrahtungen 23 mit einer dritten Schaltungsstruktur 24 verbunden. Auf diese Weise wird eine Halbbrückenschaltung unter Verwendung der ersten Halbleitervorrichtung 18 und der zweiten Halbleitervorrichtung 19 jeweils als ein oberer Zweig und ein unterer Zweig gebildet.
  • Es ist anzumerken, dass die Verdrahtungen 21 und 23 Aluminium- oder Kupferdrähte oder - bänder, welche durch Ultraschallverbinden verbunden werden können, oder Kupferrahmen, welche mit einem Verbindungsmaterial, wie Lötmittel oder einem gesinterten Material, verbunden werden, sein können.
  • Ein Umfangsversiegelungsmaterial 30, wie ein Gel und ein Epoxidharz, versiegelt die ersten und zweiten Halbleitervorrichtungen 18 und 19 und die ersten, zweiten und dritten Schaltungsstrukturen 20, 22 und 24, um eine Isolierung von der Außenseite zu erzielen. Das Umfangsversiegelungsmaterial 30 erzielt eine Isolierung zwischen den Schaltungsstrukturen und isoliert exponierte Oberflächen der zweiten Leiterplatten 2, die von den Seitenoberflächen der Versiegelungsmaterialien 15 der ersten Halbleitervorrichtung 18 und der zweiten Halbleitervorrichtung 19 exponiert sind, jeweils von den zweiten und dritten Schaltungsstrukturen 22 und 24. Weiter ist ein ausgeschnittener Teilbereich 25 in der zweiten Schaltungsstruktur 22 so vorgesehen, dass er der exponierten Oberfläche der zweiten Leiterplatte 2 der zweiten Halbleitervorrichtung 19 gegenüberliegt. Dies macht einen Isolationsabstand zwischen der zweiten Leiterplatte 2, die ein Source-Potential aufweist, und der zweiten Schaltungsstruktur 22, die ein Drain-Potential aufweist, länger. Auf eine ähnliche Weise ist ein ausgeschnittener Teilbereich 25 in der dritten Schaltungsstruktur 24 so vorgesehen, dass er der exponierten Oberfläche der zweiten Leiterplatte 2 der ersten Halbleitervorrichtung 18 gegenüberliegt. Es ist anzumerken, dass der ausgeschnittene Teilbereich 25 vorzugsweise eine Größe aufweist, welche ein Eindringen des Umfangsversiegelungsmaterials 30 erlaubt.
  • Wie vorstehend beschrieben, ist in der vorliegenden Ausführungsform die erste Leiterplatte 1, auf welcher die Mehrzahl von Halbleitervorrichtungen 3 angebracht ist, von der zweiten Leiterplatte 2, auf welcher das Weiterleitungssubstrat 7 angebracht ist, getrennt und die erste Leiterplatte 1 und die zweite Leiterplatte 2 werden durch das Versiegelungsmaterial 15 versiegelt. Dann ist die erste Leiterplatte 1 von der ersten Hauptoberfläche S1 des Versiegelungsmaterials 15 exponiert, während die zweite Leiterplatte 2 nicht von der ersten Hauptoberfläche S1 des Versiegelungsmaterials 15 exponiert ist. Dies kann eine Isolierung zwischen der ersten Leiterplatte 1 und der zweiten Leiterplatte 2 erzielen, sodass es möglich ist, eine Durchschlagsfestigkeit einfach zu verbessern.
  • Weiter sind die Steuerelektroden 4 der Mehrzahl von Halbleitervorrichtungen 3 durch das Weiterleitungssubstrat 7 parallel verbunden. Die rückseitigen Oberflächenelektroden 6 der Halbleitervorrichtungen 3 sind Drain-Elektroden und die vorderseitigen Oberflächenelektroden 5 sind Source-Elektroden. Somit werden die gesamten Halbleitervorrichtungen äquivalent zu einem MOSFET, in welchem die zweiten Leiterblöcke 14 Gate-Elektroden sind, die ersten Leiterblöcke 13 Source-Elektroden sind und die erste Leiterplatte 1 eine Drain-Elektrode ist. Dies kann eine Kostenreduzierung durch eine Verbesserung einer Vereinfachung eines Zusammenbaus der Halbleitervorrichtung erzielen und kann eine kleinere Halbleitervorrichtung erzielen.
  • Weiter wird in einem Fall, in welchem die Halbleitervorrichtung mit der Schaltungsstruktur eines isolierenden Substrats verbunden ist, ein hohes Potential der Schaltungsstruktur an die erste Leiterplatte 1 angelegt. Andererseits wird ein niedriges Potential einer unteren Oberfläche des Weiterleitungssubstrats 7 an die zweite Leiterplatte 2 angelegt. Somit ist der eingerückte Teilbereich 16 auf der ersten Hauptoberfläche S1 des Versiegelungsmaterials 15 unter der zweiten Leiterplatte 2 vorgesehen. Dies kann einen Kriechstrom-Abstand zwischen einem exponierten Teilbereich der ersten Leiterplatte 1 und einem exponierten Teilbereich der zweiten Leiterplatte 2 verlängern, sodass es möglich ist, eine Durchschlagsfestigkeit weiter zu verbessern. Der eingerückte Teilbereich 16 muss jedoch nicht bereitgestellt werden.
  • Weiter werden vor einem Versiegeln durch das Versiegelungsmaterial 15 die erste Leiterplatte 1 und die zweiten Leiterplatte 2 mit dem externen Rahmen 17 integriert. Somit sind die erste Leiterplatte 1 und die zweite Leiterplatte 2 ein integriertes Teil, bis das Versiegeln vollendet ist. Nach dem Versiegeln durch das Versiegelungsmaterial 15 werden die erste Leiterplatte 1 und die zweite Leiterplatte 2 von dem Rahmen 17 abgesägt. Dies erleichtert ein Herstellen der Halbleitervorrichtung. Weiter ist es möglich, eine Mehrzahl von Halbleitervorrichtungen zu einer Zeit herzustellen, sodass es möglich ist, Herstellungskosten zu reduzieren. Noch weiter ist es als ein Ergebnis dessen, dass die erste Leiterplatte 1 und die zweite Leiterplatte 2 mit dem externen Rahmen 17 integriert sind, möglich, Positionen der ersten Leiterplatte 1 und der zweiten Leiterplatte 2 zu kontrollieren, was erlaubt, eine Isolierung leicht sicherzustellen, sodass es möglich ist, ein Ausbeuteverhältnis der Halbleitervorrichtung zu verbessern.
  • Weiter wird ein Sortierungstest der Halbleitervorrichtung ausgeführt, um defekte Produkte zu eliminieren, nachdem die zweite Leiterplatte 2 abgesägt wird und bevor die erste Leiterplatte 1 abgesägt wird. Durch das Ausführen eines Sortierungstests, bevor die erste Leiterplatte 1 abgesägt wird, können Drain-Potentiale der Mehrzahl von Halbleitervorrichtungen zu der gleichen Zeit verbunden werden, sodass es möglich ist, den Sortierungstest effizient auszuführen. Weiter steigt eine Exaktheit von Positionen der ersten und zweiten Leiterblöcke 13 und 14, die zu den Source-Elektroden und den Steuerelektroden der Mehrzahl von Halbleitervorrichtungen korrespondieren, sodass es möglich ist, ein Potential leicht zu erhalten. Als eine Folge davon können Sortierungstests auf die Mehrzahl von Halbleitervorrichtungen zur gleichen Zeit ausgeführt werden, sodass es möglich ist, Herstellungskosten der Halbleitervorrichtung zu reduzieren.
  • Zweite Ausführungsform
  • 23 ist eine Draufsicht, die eine Innenseite einer Halbleitervorrichtung gemäß einer zweiten Ausführungsform darstellt. Ausgeschnittene Teilbereiche 26 sind in dem Versiegelungsmaterial 15 vorgesehen. Die ausgeschnittenen Teilbereiche 26 sind zwischen der getrennten ersten Leiterplatte 1 und der zweiten Leiterplatte 2 angeordnet. Während gesägte Oberflächen der ersten Leiterplatte 1 und der zweiten Leiterplatte 2 an den ausgeschnittenen Teilbereichen 26 exponiert sind, ist es möglich, eine Isolierung zwischen der ersten Leiterplatte 1 und der zweiten Leiterplatte 2 durch ein Bedecken der Halbleitervorrichtung mit dem Umfangsversiegelungsmaterial 30 zu verbessern, wenn ein Leistungsmodul aufgebaut wird.
  • Anschließend wird ein Herstellungsverfahren der Halbleitervorrichtung gemäß der zweiten Ausführungsform beschrieben. 24, 26, 28, 30, 32, 34, 36, 38 und 40 sind Draufsichten, die einen Herstellungsprozess der Halbleitervorrichtung gemäß der zweiten Ausführungsform darstellen. 25, 27, 29, 31, 33, 35, 37, 39 und 41 sind Querschnittdiagramme, die den Herstellungsprozess der Halbleitervorrichtung gemäß der zweiten Ausführungsform darstellen.
  • Zuerst werden, wie in 24 und 25 dargestellt, die erste Leiterplatte 1 und die zweite Leiterplatte 2, welche mit dem externen Rahmen 17 integriert sind und welche miteinander an Brückenteilbereichen 27 verbunden sind, präpariert. Dann werden, wie in 26 und 27 dargestellt, die rückseitigen Oberflächenelektroden 6 der Mehrzahl von Halbleitervorrichtungen 3 durch Silber, Lötmittel oder dergleichen mit der ersten Leiterplatte 1 verbunden, um die Mehrzahl von Halbleitervorrichtungen 3 mit der ersten Leiterplatte 1 zu verbinden. Das Weiterleitungssubstrat 7 wird mit der zweiten Leiterplatte 2 auf eine ähnliche Weise verbunden.
  • Dann werden, wie in 28 und 29 dargestellt, die ersten Leiterblöcke 13 mit den vorderseitigen Oberflächenelektroden 5 der Mehrzahl von Halbleitervorrichtungen 3 verbunden. Die zweiten Leiterblöcke 14 werden mit der zweiten Weiterleitungskontaktstelle 11 verbunden.
  • Dann werden, wie in 30 und 31 dargestellt, die Steuerelektroden 4 der Mehrzahl von Halbleitervorrichtungen 3 jeweils durch die Mehrzahl von Metalldrähten 12 mit der Mehrzahl von ersten Weiterleitungskontaktstellen 10 verbunden.
  • Dann werden, wie in 32 und 33 dargestellt, die ersten und zweiten Leiterplatten 1 und 2, die Mehrzahl von Halbleitervorrichtungen 3, das Weiterleitungssubstrat 7, die Metalldrähte 12 und die ersten und zweiten Leiterblöcke 13 und 14 durch das Versiegelungsmaterial 15 versiegelt. In diesem Fall sind die ausgeschnittenen Teilbereiche 26, von welchen die Brückenteilbereiche 27 exponiert sind, in dem Versiegelungsmaterial 15 vorgesehen.
  • Dann wird, wie in 34 und 35 dargestellt, die zweite Hauptoberfläche S2 des Versiegelungsmaterials 15 geschliffen, sodass die ersten und zweiten Leiterblöcke 13 und 14 von der zweiten Hauptoberfläche S2 exponiert werden. Dann werden, wie in 36 und 37 dargestellt, die Brückenteilbereiche 27, die von den ausgeschnittenen Teilbereichen 26 exponiert sind, abgesägt, um die erste Leiterplatte 1 von der zweiten Leiterplatte 2 zu trennen.
  • Dann werden, wie in 38 und 39 dargestellt, die ersten Leiterblöcke 13 elektrisch mit den vorderseitigen Oberflächenelektroden 5 verbunden, welche Source-Elektroden sind, und die erste Leiterplatte 1 wird elektrisch mit den rückseitigen Oberflächenelektroden 6 verbunden, welche Drain-Elektroden sind. Weiter werden die zweiten Leiterblöcke 14 elektrisch mit den Steuerelektroden 4 verbunden, welche Gate-Elektroden sind. Ein Sortierungstest der Halbleitervorrichtung wird ausgeführt, um defekte Produkte durch ein Anlegen einer Spannung zwischen den Source-Elektroden und den Drain-Elektroden durch ein Anlegen einer Spannung zwischen den ersten Leiterblöcken 13 und der ersten Leiterplatte 1 und durch ein Anlegen einer Spannung an die Gate-Elektroden durch ein Anlegen einer Spannung an die zweiten Leiterblöcke 14 zu eliminieren. In diesem Fall kann eine Isolierung zwischen der ersten Leiterplatte 1 und der zweiten Leiterplatte 2 durch ein Einfügen einer isolierenden Platte oder dergleichen an den ausgeschnittenen Teilbereichen 26 sichergestellt werden. Schließlich wird, wie in 40 und 41 dargestellt, ein Verbindungsteilbereich des externen Rahmens 17 und der ersten Leiterplatte 1 gesägt, um den externen Rahmen 17 von der ersten Leiterplatte 1 zu trennen.
  • Wie vorstehend beschrieben, ist in der vorliegenden Ausführungsform die zweite Leiterplatte 2 mit der ersten Leiterplatte 1 an den Brückenteilbereichen 27 anstatt an dem externen Rahmen 17 verbunden. Somit sind die erste Leiterplatte 1 und die zweite Leiterplatte 2 stärker fixiert und die zweite Leiterplatte 2 wird durch eine Andruckkraft bei einem Wirebonding weniger verformt, sodass ein Ausbeuteverhältnis verbessert wird.
  • Weiter gibt es in einem Fall, in welchem ein Material des Drahts Au oder dergleichen ist, einen Fall, in welchem das Material erhitzt wird. Durch das Verbinden der ersten Leiterplatte 1 und der zweiten Leiterplatte 2 an den Brückenteilbereichen 27 kann eine Temperatur beider gleichmäßig gemacht werden, sodass eine Bondbarkeit des Wirebondings verbessert wird.
  • Dritte Ausführungsform
  • 42 ist eine Draufsicht, die eine Innenseite einer Halbleitervorrichtung gemäß einer dritten Ausführungsform darstellt. 43 ist ein Querschnittdiagramm entlang I-II in 42. Ein Source-Leiterblock 28 ist mit der zweiten Leiterplatte 2 verbunden. Source-Kontaktstellen 29 der Mehrzahl von Halbleitervorrichtungen 3 sind durch Drähte 31 mit der zweiten Leiterplatte 2 verbunden. Die erste Weiterleitungskontaktstelle 10 und die zweite Weiterleitungskontaktstelle 11 des Weiterleitungssubstrats 7 sind von der zweiten Leiterplatte 2 und dem Source-Leiterblock 28 durch die isolierende Schicht 9 isoliert. Es ist anzumerken, dass eine Mehrzahl von Source-Leiterblöcken 28 vorgesehen sein kann.
  • Der Source-Leiterblock 28 ist von der zweiten Hauptoberfläche S2 des Versiegelungsmaterials 15 exponiert und funktioniert als eine Source-Steuerelektrode. Dies kann die zweite Leiterplatte 2 auf ein Source-Potential festlegen, sodass es möglich ist, einen Teilbereich zu eliminieren, der potenzialfrei ist. Somit ist es, selbst wenn die Halbleitervorrichtung ein Schalten bei hoher Geschwindigkeit ausführt, und eine Spannung steil oszilliert, möglich, einen unzulässigen Spannungsausfall zu verhindern. Es ist anzumerken, dass es auch möglich ist, einen exponierten Teilbereich der zweiten Leiterplatte 2 anstelle des Source-Leiterblocks 28 als eine Source-Steuerelektrode zu verwenden. In diesem Fall kann ein Teil der zweiten Leiterplatte 2 verformt werden, sodass die zweite Leiterplatte 2 an einer geeigneten Position als die Source-Steuerelektrode exponiert ist. Weiter können eine Source-Kontaktstelle und ihre Verdrahtungen an dem Weiterleitungssubstrat 7 eliminiert werden, sodass es möglich ist, eine Größe des Weiterleitungssubstrats 7 zu reduzieren.
  • Die Halbleitervorrichtung 3 ist nicht auf eine aus Silizium ausgebildete Vorrichtung beschränkt sondern kann stattdessen aus einem Halbleiter mit breiter Bandlücke ausgebildet sein, der eine Bandlücke aufweist, die breiter ist als diejenige von Silizium. Der Halbleiter mit breiter Bandlücke ist zum Beispiel ein Siliziumcarbid, ein Galliumnitrid-basiertes Material oder Diamant. Eine Halbleitervorrichtung, die aus einem solchen Halbleiter mit breiter Bandlücke ausgebildet ist, weist eine hohe Spannungsfestigkeit und eine hohe zulässige Stromdichte auf und kann somit verkleinert werden. Die Verwendung einer solchen verkleinerten Halbleitervorrichtung ermöglicht die Verkleinerung und hohe Integration der Halbleitervorrichtung, in welcher die Halbleitervorrichtung enthalten ist. Weiter kann, da die Halbleitervorrichtung eine hohe Hitzebeständigkeit aufweist, eine Abstrahllamelle eines Kühlkörpers verkleinert werden und ein wassergekühltes Teil kann luftgekühlt sein, was zu einer weiteren Verkleinerung der Halbleitervorrichtung führt. Weiter kann, da die Halbleitervorrichtung einen geringen Energieverlust und eine hohe Effizienz aufweist, eine hocheffiziente Halbleitervorrichtung erzielt werden.
  • Offenbar sind angesichts der vorstehenden Lehren viele Modifikationen und Variationen der vorliegenden Offenbarung möglich. Es ist deshalb zu verstehen, dass innerhalb des Schutzumfangs der angehängten Ansprüche die Erfindung anders als eigens beschrieben ausgeführt werden kann.
  • Die gesamte Offenbarung der japanischen Patentanmeldung Nr. 2021-009779 , eingereicht am 25. Januar 2021, einschließlich Spezifikation, Ansprüchen, Zeichnungen und Zusammenfassung, auf welchen die Priorität der vorliegenden Anmeldung basiert, ist hierin durch Bezugnahme in ihrer Gesamtheit eingeschlossen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • WO 2020/110170 [0002]
    • JP 2021009779 [0048]

Claims (11)

  1. Halbleitervorrichtung, aufweisend: eine erste Leiterplatte (1); eine zweite Leiterplatte (2), die von der ersten Leiterplatte (1) getrennt ist; eine Mehrzahl von Halbleitervorrichtungen (3), die rückseitige Oberflächenelektroden (6) aufweisen, die mit der ersten Leiterplatte (1) verbunden sind; ein Weiterleitungssubstrat (7), das auf der zweiten Leiterplatte (2) angebracht ist und eine Mehrzahl von ersten Weiterleitungskontaktstellen (10) und eine zweite Weiterleitungskontaktstelle (11), die mit der Mehrzahl von ersten Weiterleitungskontaktstellen (10) verbunden ist, aufweist; eine Mehrzahl von Metalldrähten (12), die jeweils Steuerelektroden (4) der Mehrzahl von Halbleitervorrichtungen (3) mit der Mehrzahl von ersten Weiterleitungskontaktstellen (10) verbinden; einen ersten Leiterblock (13), der mit vorderseitigen Oberflächenelektroden (5) der Mehrzahl von Halbleitervorrichtungen (3) verbunden ist; einen zweiten Leiterblock (14), der mit der zweiten Weiterleitungskontaktstelle (11) verbunden ist; und ein Versiegelungsmaterial (15), das die ersten und zweiten Leiterplatten (1, 2), die Mehrzahl von Halbleitervorrichtungen (3), das Weiterleitungssubstrat (7), den Metalldraht (12) und die ersten und zweiten Leiterblöcke (13, 14) versiegelt, wobei das Versiegelungsmaterial (15) eine erste Hauptoberfläche (S1) und eine zweite Hauptoberfläche (S2) aufweist, die einander gegenüberliegen, die erste Leiterplatte (1) von der ersten Hauptoberfläche (S1) exponiert ist, die zweite Leiterplatte (2) nicht von der ersten Hauptoberfläche (S1) exponiert ist, und die ersten und zweiten Leiterblöcke (13, 14) von der zweiten Hauptoberfläche (S2) exponiert sind.
  2. Halbleitervorrichtung gemäß Anspruch 1, wobei die rückseitige Oberflächenelektrode (6) eine Drain-Elektrode ist und die vorderseitige Oberflächenelektrode (5) eine Source-Elektrode ist.
  3. Halbleitervorrichtung gemäß Anspruch 1 oder 2, wobei ein eingerückter Teilbereich (16) auf der ersten Hauptoberfläche (S1) des Versiegelungsmaterials (15) unter der zweiten Leiterplatte (2) vorgesehen ist.
  4. Halbleitervorrichtung gemäß einem der Ansprüche 1 bis 3, weiter aufweisend einen Source-Leiterblock (28), der mit der zweiten Leiterplatte (2) verbunden und von der zweiten Hauptoberfläche (S2) des Versiegelungsmaterials (15) exponiert ist.
  5. Halbleitervorrichtung gemäß einem der Ansprüche 1 bis 4, wobei die Halbleitervorrichtung (3) aus einem Halbleiter mit breiter Bandlücke ausgebildet ist.
  6. Leistungsmodul, aufweisend: erste und zweite Vorrichtungen, welche Halbleitervorrichtungen gemäß einem der Ansprüche 1 bis 5 sind; eine erste Schaltungsstruktur (20), die mit der ersten Leiterplatte (1) der ersten Halbleitervorrichtung verbunden ist; eine zweite Schaltungsstruktur (22), die mit dem ersten Leiterblock (13) der ersten Halbleitervorrichtung und der ersten Leiterplatte (1) der zweiten Halbleitervorrichtung verbunden ist; eine dritte Schaltungsstruktur (24), die mit dem ersten Leiterblock (13) der zweiten Halbleitervorrichtung verbunden ist; und ein Umfangsversiegelungsmaterial (30), das die ersten und zweiten Halbleitervorrichtungen und die ersten, zweiten und dritten Schaltungsstrukturen (20, 22, 24) versiegelt.
  7. Leistungsmodul gemäß Anspruch 6, wobei ein ausgeschnittener Teilbereich (25) in der zweiten Schaltungsstruktur (22) so vorgesehen ist, dass er einer exponierten Oberfläche der zweiten Leiterplatte (2) gegenüberliegt, die von einer Seitenoberfläche des Versiegelungsmaterials (15) der zweiten Halbleitervorrichtung exponiert ist.
  8. Herstellungsverfahren der Halbleitervorrichtung, umfassend: Anbringen einer Mehrzahl von Halbleitervorrichtungen (3) auf einer ersten Leiterplatte (1) und Verbinden von rückseitigen Oberflächenelektroden (6) der Mehrzahl von Halbleitervorrichtungen (3) mit der ersten Leiterplatte (1); Anbringen eines Weiterleitungssubstrats (7), welches eine Mehrzahl von ersten Weiterleitungskontaktstellen (10) und eine zweite Weiterleitungskontaktstelle (11), die mit der Mehrzahl von ersten Weiterleitungskontaktstellen (10) verbunden ist, aufweist, auf einer zweiten Leiterplatte (2), die von der ersten Leiterplatte (1) getrennt ist; Verbinden eines ersten Leiterblocks (13) mit vorderseitigen Oberflächenelektroden (5) der Mehrzahl von Halbleitervorrichtungen (3); Verbinden eines zweiten Leiterblocks (14) mit der zweiten Weiterleitungskontaktstelle (11); jeweiliges Verbinden von Steuerelektroden (4) der Mehrzahl von Halbleitervorrichtungen (3) mit der Mehrzahl von ersten Weiterleitungskontaktstellen (10) durch eine Mehrzahl von Metalldrähten (12); und Versiegeln der ersten und zweiten Leiterplatten (1, 2), der Mehrzahl von Halbleitervorrichtungen (3), des Weiterleitungssubstrats (7), des Metalldrahts (12) und der ersten und zweiten Leiterblöcke (13, 14) durch ein Versiegelungsmaterial (15), wobei das Versiegelungsmaterial (15) eine erste Hauptoberfläche (S1) und eine zweite Hauptoberfläche (S2) aufweist, die einander gegenüberliegen, die erste Leiterplatte (1) von der ersten Hauptoberfläche (S1) exponiert ist, die zweite Leiterplatte (2) nicht von der ersten Hauptoberfläche (S1) exponiert ist, und die ersten und zweiten Leiterblöcke (13, 14) von der zweiten Hauptoberfläche (S2) exponiert sind.
  9. Herstellungsverfahren der Halbleitervorrichtung gemäß Anspruch 8, wobei vor dem Versiegeln durch das Versiegelungsmaterial (15) die erste Leiterplatte (1) und die zweite Leiterplatte (2) mit einem Rahmen (17) integriert sind, und nach dem Versiegeln durch das Versiegelungsmaterial (15) die erste Leiterplatte (1) und die zweite Leiterplatte (2) von dem Rahmen (17) abgesägt werden.
  10. Herstellungsverfahren der Halbleitervorrichtung gemäß Anspruch 9, wobei ein Sortierungstest der Halbleitervorrichtung ausgeführt wird, nachdem die zweite Leiterplatte (2) abgesägt ist und bevor die erste Leiterplatte (1) abgesägt wird.
  11. Herstellungsverfahren der Halbleitervorrichtung gemäß Anspruch 8, wobei vor dem Versiegeln durch das Versiegelungsmaterial (15) die erste Leiterplatte (1) und die zweite Leiterplatte (2) miteinander an einem Brückenteilbereich (27) verbunden sind, bei dem Versiegeln durch das Versiegelungsmaterial (15) ein ausgeschnittener Teilbereich (26), von welchem der Brückenteilbereich (27) exponiert ist, in dem Versiegelungsmaterial (15) bereitgestellt wird, und nach dem Versiegeln durch das Versiegelungsmaterial (15) der von dem ausgeschnittenen Teilbereich (26) exponierte Brückenteilbereich (27) abgesägt wird.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022144711A (ja) * 2021-03-19 2022-10-03 三菱電機株式会社 半導体装置の製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020110170A1 (ja) 2018-11-26 2020-06-04 三菱電機株式会社 半導体パッケージ、その製造方法、及び、半導体装置
JP2021009779A (ja) 2019-06-28 2021-01-28 キヤノン株式会社 発光装置、表示装置、及び発光装置の製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001077278A (ja) 1999-10-15 2001-03-23 Amkor Technology Korea Inc 半導体パッケージと、このためのリードフレーム及び、半導体パッケージの製造方法とそのモールド
JP2007073743A (ja) 2005-09-07 2007-03-22 Denso Corp 半導体装置
JP2011243839A (ja) 2010-05-20 2011-12-01 Mitsubishi Electric Corp 電力用半導体装置
WO2019202687A1 (ja) 2018-04-18 2019-10-24 三菱電機株式会社 半導体モジュール
JP2020107637A (ja) 2018-12-26 2020-07-09 ルネサスエレクトロニクス株式会社 半導体装置
JP7325384B2 (ja) * 2020-07-22 2023-08-14 三菱電機株式会社 半導体装置の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020110170A1 (ja) 2018-11-26 2020-06-04 三菱電機株式会社 半導体パッケージ、その製造方法、及び、半導体装置
JP2021009779A (ja) 2019-06-28 2021-01-28 キヤノン株式会社 発光装置、表示装置、及び発光装置の製造方法

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