DE102021102421A1 - Halbleitergehäuse unter Verwendung von Gehäuse-in-Gehäuse-Systemen und zugehörige Verfahren - Google Patents

Halbleitergehäuse unter Verwendung von Gehäuse-in-Gehäuse-Systemen und zugehörige Verfahren Download PDF

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Inpil Yoo
Maria Cristina Estacio
Jerome Teysseyre
Seungwon Im
Joo Yang Eom
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    • H01L2224/2499—Auxiliary members for HDI interconnects, e.g. spacers, alignment aids
    • H01L2224/24991—Auxiliary members for HDI interconnects, e.g. spacers, alignment aids being formed on the semiconductor or solid-state body to be connected
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    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H01L2224/251—Disposition
    • H01L2224/2511—Disposition the connectors being bonded to at least one common bonding area
    • H01L2224/25113—Disposition the connectors being bonded to at least one common bonding area the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29139—Silver [Ag] as principal constituent
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/293—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29339—Silver [Ag] as principal constituent
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    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/331—Disposition
    • H01L2224/3318—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/33181—On opposite sides of the body
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    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001—Core members of the connector
    • H01L2224/3701—Shape
    • H01L2224/37012—Cross-sectional shape
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    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40101—Connecting bonding areas at the same height, e.g. horizontal bond
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    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/40137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
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    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
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    • H01L2224/40135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/40137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H01L2224/40139—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate with an intermediate bond, e.g. continuous strap daisy chain
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/821—Forming a build-up interconnect
    • H01L2224/82101—Forming a build-up interconnect by additive methods, e.g. direct writing
    • H—ELECTRICITY
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82909—Post-treatment of the connector or the bonding area
    • H01L2224/82951—Forming additional members
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8384—Sintering
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/848—Bonding techniques
    • H01L2224/8484—Sintering
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92142—Sequential connecting processes the first connecting process involving a layer connector
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Abstract

Implementierungen eines Halbleitergehäuses können zwei oder mehr Chips einschließen, wobei jeder der zwei oder mehr Chips mit einer Metallschicht an einem Drain jedes der zwei oder mehr Chips gekoppelt ist, wobei die zwei oder mehr Chips und jede Metallschicht in zwei parallelen Ebenen angeordnet sind; wobei eine erste Verbindungsschicht an eine Source jedes der zwei oder mehr Chips gekoppelt ist; wobei eine zweite Verbindungsschicht durch eine oder mehrere Durchkontaktierungen mit einem Gate jedes der zwei oder mehr Chips und mit einem Gate-Gehäuse-Kontakt gekoppelt ist; und ein Einkapselungsmittel, das die zwei oder mehr Chips und zumindest einen Abschnitt der ersten Verbindungsschicht, jeder Metallschicht und der zweiten Verbindungsschicht einkapselt.

Description

  • QUERVERWEIS AUF VERWANDTE ANMELDUNGEN
  • Dieses Dokument beansprucht den Vorteil des Anmeldedatums der vorläufigen US-Patentanmeldung 62/969.709 mit dem Titel „Semiconductor Packages using Package in Package Systems and Related Methods“ für Yoo et al. (Anmeldung '709), die am 04.02.2020 eingereicht wurde und deren Offenbarung hiermit durch Bezugnahme in ihrer Gesamtheit aufgenommen wird.
  • HINTERGRUND
  • Technisches Gebiet
  • Gesichtspunkte dieses Dokuments beziehen sich allgemein auf Systeme und Verfahren, die zum Eingehausen von Halbleiterchips verwendet werden. Bestimmte Implementierungen schließen auch Gehäuse ein, die mehrere eingebettete Halbleiterchips enthalten.
  • Hintergrund
  • Halbleiterchips schließen verschiedene elektronische Vorrichtungen ein, die eine Vielfalt von elektrischen Funktionen ausführen. Beispiele für elektrische Funktionen, die von Halbleiterchips ausgeführt werden können, schließen Gleichrichten, Speichern von Daten, Schalten, Verarbeiten von Daten, Logikvorgänge und viele andere ein.
  • KURZDARSTELLUNG
  • Implementierungen eines Halbleitergehäuses können zwei oder mehr Chips einschließen, wobei jeder der zwei oder mehr Chips mit einer Metallschicht an einem Drain jedes der zwei oder mehr Chips gekoppelt ist, wobei die zwei oder mehr Chips und jede Metallschicht in zwei parallelen Ebenen angeordnet sind; wobei eine erste Verbindungsschicht an eine Source jedes der zwei oder mehr Chips gekoppelt ist; wobei eine zweite Verbindungsschicht durch eine oder mehrere Durchkontaktierungen mit einem Gate jedes der zwei oder mehr Chips und mit einem Gate-Gehäuse-Kontakt gekoppelt ist; und ein Einkapselungsmittel, das die zwei oder mehr Chips und zumindest einen Abschnitt der ersten Verbindungsschicht, jeder Metallschicht und der zweiten Verbindungsschicht einkapselt.
  • Implementierungen von Halbleitergehäusen können eines, alle oder beliebige der folgenden Merkmale einschließen:
    • Das Einkapselungsmittel kann einen Abschnitt des Gate-Gehäuse-Kontakts einkapseln.
    • Jede Metallschicht und der Gate-Gehäuse-Kontakt können dazu konfiguriert sein, mit einem Substrat zu koppeln.
  • Die erste Verbindungsschicht kann dazu konfiguriert sein, mit einer Klemme zu koppeln und elektrisch durch die Klemme mit einem Substrat gekoppelt zu sein.
  • Die zweite Verbindungsschicht kann dazu konfiguriert sein, mit einer Klemme zu koppeln.
  • Die zwei oder mehr Chips können Leistungshalbleiterchips sein.
  • Die zwei oder mehr Chips schließen Siliciumcarbid ein.
  • Das Gehäuse kann einen Leadframe einschließen, wobei die erste Verbindungsschicht, die zweite Verbindungsschicht, jede Metallschicht und der Gate-Gehäuse-Kontakt in dem Leadframe eingeschlossen sein können.
  • Implementierungen eines Halbleitergehäuses können zwei oder mehr eingekapselte Chipanordnungen einschließen. Jede eingekapselte Chipanordnung kann zwei oder mehr Chips einschließen, wobei jeder der zwei oder mehr Chips mit einer Metallschicht an einem Drain jedes der zwei oder mehr Chips gekoppelt ist; wobei eine erste Verbindungsschicht an eine Source jedes der zwei oder mehr Chips gekoppelt ist; wobei eine zweite Verbindungsschicht durch eine oder mehrere Durchkontaktierungen mit einem Gate jedes der zwei oder mehr Chips und mit einem Gate-Gehäuse-Kontakt gekoppelt ist; und ein Einkapselungsmittel, das die zwei oder mehr Chips und zumindest einen Abschnitt der ersten Verbindungsschicht, jeder Metallschicht und der zweiten Verbindungsschicht umgibt. Das Gehäuse kann ferner eines von einem Substrat oder einem Leadframe einschließen, das/der mit den zwei oder mehr eingekapselten Chipanordnungen gekoppelt ist; und zwei oder mehr Klemmen, die mit einer Source-Seite der zwei oder mehr eingekapselten Chipanordnungen gekoppelt sind.
  • Implementierungen eines Halbleitergehäuses können eines, alle oder jegliche der folgenden Merkmale aufweisen:
    • Das eine von dem Substrat oder dem Leadframe kann mit den zwei oder mehr eingekapselten Chipanordnungen an einer Drain-Seite der zwei oder mehr eingekapselten Chipanordnungen gekoppelt sein.
  • Mindestens drei Chips können in jeder der zwei oder mehr eingekapselten Chipanordnungen elektrisch parallel gekoppelt sein.
  • Das Gehäuse kann zwei oder mehr Leitungen einschließen, die mit dem einen von dem Substrat oder dem Leadframe gekoppelt sind.
  • Das Gehäuse kann eine oder mehrere Klemmen einschließen, die mit dem einen von dem Substrat oder dem Leadframe gekoppelt sind.
  • Das Gehäuse kann ein Einkapselungsmittel einschließen, das die zwei oder mehr eingekapselten Chipanordnungen und zumindest einen Abschnitt des einen von dem Substrat oder dem Leadframe umgibt.
  • Die zwei oder mehr eingekapselten Chipanordnungen schließen ferner einen Leadframe ein.
  • Implementierungen eines Verfahrens zum Bilden eines Halbleitergehäuses können ein Bilden einer oder mehrerer Chipanordnungen durch Folgendes einschließen: Bereitstellen von zwei oder mehr Chips; Koppeln jedes der zwei oder mehr Chips mit einer Metallschicht an einem Drain jedes der zwei oder mehr Chips; Bilden einer ersten Verbindungsschicht, die mit einer Source jedes der zwei oder mehr Chips gekoppelt ist; Einkapseln der zwei oder mehr Chips mit einem Einkapselungsmittel, zumindest eines Abschnitts der ersten Verbindungsschicht und zumindest eines Abschnitts jeder Metallschicht unter Verwendung eines Spritzpress- oder Laminierungsprozesses; und Bilden einer zweiten Verbindungsschicht, die unter Verwendung einer Klemme oder einer oder mehrerer Durchkontaktierungen mit einem Gate jedes der zwei oder mehr Chips und mit einem Gate-Gehäuse-Kontakt gekoppelt ist. Das Verfahren kann auch ein Koppeln der einen oder mehreren Chipanordnungen mit einem von einem Substrat oder einem Leadframe einschließen.
  • Implementierungen eines Verfahrens zum Bilden eines Halbleitergehäuses können eines, alle oder jegliche der folgenden Merkmale einschließen:
    • Das Verfahren kann ein Koppeln von zwei oder mehr Klemmen mit einer Source-Seite der zwei oder mehr eingekapselten Chipanordnungen einschließen.
  • Das Koppeln jedes der zwei oder mehr Chips mit der Metallschicht kann ferner das Verwenden einer Silbersinterfolie und von Drucksintern einschließen.
  • Das Bilden einer oder mehrerer Chipanordnungen kann ferner Schleifen des Einkapselungsmittels einschließen, um mindestens den Abschnitt der ersten Verbindungsschicht und mindestens den Abschnitt jeder Metallschicht freizulegen.
  • Das Bilden einer oder mehrerer Chipanordnungen kann ferner Bilden einer oder mehrerer Durchkontaktierungen in dem Einkapselungsmittel unter Verwendung eines Lasers und Füllen der einen oder mehreren Durchkontaktierungen mit Kupfer durch Galvanisieren einschließen.
  • Die vorstehenden und weitere Gesichtspunkte, Merkmale und Vorteile sind für den Fachmann aus der BESCHREIBUNG und den ZEICHNUNGEN sowie aus den ANSPRÜCHEN ersichtlich.
  • Figurenliste
  • Im Folgenden werden Implementierungen in Verbindung mit den beigefügten Zeichnungen beschrieben, wobei gleiche Bezugszeichen gleichartige Elemente bezeichnen und Folgendes gilt:
    • 1 ist eine perspektivische Ansicht einer Implementierung eines Halbleitergehäuses an drei Punkten in einer Implementierung eines Verfahrens zum Herstellen eines Halbleitergehäuses;
    • 2 ist eine chipseitige Ansicht einer Halbleitergehäuseimplementierung, die vier Chips umfasst;
    • 3 ist ein Flussdiagramm einer ersten Implementierung eines Verfahrens zum Herstellen eines Halbleitergehäuses;
    • 4 ist ein Flussdiagramm einer zweiten Implementierung eines Verfahrens zum Herstellen eines Halbleitergehäuses;
    • 5 ist eine Querschnittsansicht einer Implementierung eines ersten Halbleitergehäuses an verschiedenen Punkten in einer Implementierung eines Verfahrens zum Herstellen eines Halbleitergehäuses;
    • 6 ist eine Querschnittsansicht der Implementierung eines ersten Halbleitergehäuses aus 5 an verschiedenen Punkten in der Implementierung eines Verfahrens zum Herstellen eines Halbleitergehäuses;
    • 7 ist eine Querschnittsansicht der Implementierung eines ersten Halbleitergehäuses aus 5 an verschiedenen Punkten in der Implementierung eines Verfahrens zum Herstellen eines Halbleitergehäuses;
    • 8 ist eine chipseitige Ansicht der Implementierung eines ersten Halbleitergehäuses aus 5, die den Leadframe zeigt;
    • 9 ist eine chipseitige Ansicht der Implementierung eines ersten Halbleitergehäuses aus 5 nach einem Befestigen der Chips;
    • 10 ist eine chipseitige Ansicht der Implementierung des ersten Halbleitergehäuses aus 5 nach einem Kupfersintern;
    • 11 ist eine chipseitige Ansicht der Implementierung des ersten Halbleitergehäuses aus 5 nach einem Bilden der Durchkontaktierungen und einem Bilden einer Umverteilungsschi cht;
    • 12 veranschaulicht oben links das erste Halbleitergehäuse aus 5 nach einem Auftragen von Lötstopplack, oben rechts eine obere chipseitige Ansicht der Gehäusekontakte nach einem Formen und unten in der Mitte eine untere leadframeseitige Ansicht der Gehäusekontakte nach einem Formen;
    • 13 ist eine Querschnittsansicht einer Implementierung eines zweiten Halbleitergehäuses an verschiedenen Punkten in einer Implementierung eines Verfahrens zum Herstellen eines Halbleitergehäuses;
    • 14 ist eine Querschnittsansicht der Implementierung eines zweiten Halbleitergehäuses aus 13 an verschiedenen Punkten in der Implementierung eines Verfahrens zum Herstellen eines Halbleitergehäuses;
    • 15 ist eine Querschnittsansicht der Implementierung eines zweiten Halbleitergehäuses aus 13 an verschiedenen Punkten in der Implementierung eines Verfahrens zum Herstellen eines Halbleitergehäuses;
    • 16 ist eine chipseitige Ansicht der Implementierung eines zweiten Halbleitergehäuses aus 13, die den Leadframe zeigt;
    • 17 ist eine chipseitige Ansicht der Implementierung eines zweiten Halbleitergehäuses aus 13 nach einem Befestigen der Chips;
    • 18 ist eine chipseitige Ansicht der Implementierung des zweiten Halbleitergehäuses aus 13 nach einem Kupfersintern;
    • 19 ist eine chipseitige Ansicht der Implementierung des zweiten Halbleitergehäuses aus 13 nach einem Koppeln einer Klemme, zusammen mit einer Querschnittsansicht entlang der Schnittlinie A-A;
    • 20 ist eine chipseitige Ansicht der Implementierung des zweiten Halbleitergehäuses aus 13 nach einem Aufbringen einer Formmasse, zusammen mit einer Querschnittsansicht entlang der Schnittlinie A-A;
    • 21 ist eine chipseitige Ansicht der Implementierung des zweiten Halbleitergehäuses aus 13 nach einem Bilden einer Umverteilungsschicht; und
    • 22, obere Zeichnung, ist eine obere chipseitige Ansicht der Implementierung des zweiten Halbleitergehäuses aus 13 nach einem stromlosen Plattieren und die untere Zeichnung ist eine untere leadframeseitige Ansicht der Gehäusekontakte der zweiten Halbleitergehäuseimplementierungen.
  • BESCHREIBUNG
  • Diese Offenbarung, ihre Gesichtspunkte und Implementierungen sind nicht auf die hier offenbarten speziellen Komponenten, Montageverfahren oder Verfahrenselemente beschränkt. Viele weitere im Stand der Technik bekannte Komponenten, Montageverfahren und/oder Verfahrenselemente, die mit dem angestrebten Halbleitergehäuse vereinbar sind, gehen aus dieser Offenbarung zur Verwendung mit besonderen Implementierungen hervor. Entsprechend können zum Beispiel, obwohl besondere Implementierungen offenbart sind, diese Implementierungen und implementierenden Komponenten beliebige Formen, Größen, Bauarten, Typen, Modelle, Versionen, Abmessungen, Konzentrationen, Materialien, Mengen, Verfahrenselemente, Verfahrensschritte und/oder dergleichen aus dem Stand der Technik für diese Halbleitergehäuse sowie implementierenden Komponenten und Verfahren umfassen, die mit der angestrebten Wirkungsweise und den angestrebten Verfahren vereinbar sind.
  • In verschiedenen Halbleitergehäusen, wie den hierin offenbarten, kann der Halbleiterchip auf einer großen Vielfalt von Halbleitersubstrattypen gebildet sein, wie, als nicht einschränkendes Beispiel, Silicium, Siliciumcarbid, Glas, Silicium-auf-Isolator, Rubin, Galliumarsenid, Siliciumdioxid und jeglichem anderen Halbleitersubstrattyp. Die verschiedenen Halbleiterchips können jegliche einer großen Vielfalt von Halbleitervorrichtungen einschließen, einschließlich, als nicht einschränkendes Beispiel, Dioden, Bipolartransistoren mit isoliertem Gate (IGBTs), Gleichrichter, Schalter, Leistungsvorrichtungen, Metalloxid-Gate-Feldeffekttransistoren (MOSFETs) oder jeglichen anderen Halbleitervorrichtungstyp.
  • Halbleitergehäuse können ein Substrat nutzen, an das ein oder mehrere Halbleiterchips elektrisch und/oder physisch gekoppelt sind. In verschiedenen Implementierungen ist ein Halbleiterchip auf einer Drain-Seite des Chips physisch und elektrisch mit einer Metallschicht oder Metalllegierungsschicht auf einer ersten Seite des Substrats gekoppelt. Wenn das Substrat ein doppelseitiges Substrat ist, wie bei einem direkt gebondeten Kupfer-Substrat (DBC-Substrat), kann die Metallschicht verschiedene Leiterbahnen einschließen und eine andere Metallschicht ist auf der anderen zweiten Seite des Substrats vorhanden. Zwischen den Metallschichten befindet sich eine Schicht aus dielektrischem Material, wie aus, als nicht einschränkendes Beispiel, einem Aluminiumoxid, einem Aluminiumnitrid oder einem anderen dielektrischen Material. Die verbleibenden elektrischen Verbindungen mit der Source und/oder dem Gate des Halbleiterchips sind unter Verwendung von Bonddrähten auf der Metallschicht auf der ersten Seite des Substrats hergestellt. In einer bestimmten Implementierung können vier Halbleiterchips mit der ersten Fläche eines DBC-Substrats gekoppelt und unter Verwendung der in der Metallschicht gebildeten Leiterbahnen und von 12 Bonddrähten parallel verdrahtet sein. Für diese Ausgestaltung beträgt der Wärmewiderstand zwischen den 4 Chips und dem endgültigen Fußende des Gehäuses (Wärmewiderstand von Verbindungsstelle zu Fußende, RthJ-F) etwa 0,24 (C/W). Ein Beispiel für eine Querschnittsansicht einer solchen Gehäuseausgestaltung ist als Gehäuse 1 auf S. 1 des Anhangs A der zuvor durch Bezugnahme aufgenommenen Anmeldung '709 veranschaulicht.
  • Wenn ein Flip-Chip-Halbleiterchip verwendet ist, sind Bonddrähte nicht erforderlich, da der Halbleiterchip mit der ersten Schicht des DBC-Substrats an der Source- und Gate-Seite unter Verwendung der Kontakthügel oder Säulen des Flip-Chips gekoppelt sein kann, um die physischen und elektrischen Verbindungen mit der ersten Schicht herzustellen. In einem bestimmten Beispiel sind vier Flip-Chips unter Verwendung der ersten Schicht der DBC elektrisch parallel geschaltet, ohne Bonddrähte zu verwenden, wodurch ein Gehäuse mit einem RthJ-F von etwa 0,31 (C/W) gebildet ist. Der höhere Wärmewiderstand dieser Ausgestaltung liegt teilweise daran, dass der physische Bereich der Source und des Gates jedes Chips um etwa 20 % kleiner ist als der Bereich des Drains jedes Halbleiterchips. Da ein geringerer physischer Kontaktbereich zwischen jedem Chip und der ersten Schicht der DBC vorhanden ist, ist die Menge an Wärme während des Vorgangs, die übertragen werden kann, entsprechend reduziert. Ein Beispiel für eine solche Gehäuseausgestaltung ist als Gehäuse 2 auf S. 1 des Anhangs A der zuvor durch Bezugnahme aufgenommenen Anmeldung '709 veranschaulicht.
  • In anderen Gehäuseausgestaltungen kann ein Substrat möglicherweise nicht direkt mit dem Substrat gekoppelt sein, sondern der Halbleiterchip kann zwischen einem Leadframe und einer Verbindungsschicht in einem Einkapselungsmittel gekoppelt sein. In einer solchen Ausgestaltung ist die Drain-Seite des Chips mit dem Leadframe gekoppelt und die Source- und Gate-Seiten des Chips sind mit der Verbindungsschicht gekoppelt. Das Einkapselungsmittel füllt den verbleibenden Raum um den Chip zwischen dem Leadframe und der Verbindungsschicht. Die Verbindungsschicht schließt eine oder mehrere Durchkontaktierungen in dem Einkapselungsmittel ein, die mit dem/den elektrischen Verbindungsanschluss/-anschlüssen auf dem Halbleiterchip bonden. In einer bestimmten Gehäuseausgestaltung sind vier Chips in das Einkapselungsmittel eingebettet, es wird kein Drahtbonden verwendet und der Wärmeableitungspfad zum Substrat verläuft durch die Verbindungsschicht auf der Source- und Gate-Seite des Chips. Daher kann, obwohl diese Ausgestaltung eine bessere elektrische Parallel-Ausgestaltung für den Halbleiterchip aufweisen kann als die Ausgestaltungen von Gehäuse 1 und Gehäuse 2, der RthJ-F nicht besser sein als bei der Flip-Chip-Ausgestaltung von Gehäuse 2, wobei auch bei etwa 0,31 (C/W) keine Bonddrähte verwendet sind. Ein Beispiel für diese Gehäuseausgestaltung ist als letzte Zeichnung in 7 der vorliegenden Anmeldung veranschaulicht.
  • In verschiedenen Implementierungen von Halbleitergehäusen kann jeder Halbleiterchip mit einer Metallschicht (Inlay, Folie oder Leadframe) auf der Drain-Seite jedes Chips und anschließend mit einer Verbindungsschicht, die zum Koppeln mit der Source verwendet ist, und mit einer separaten Verbindungsschicht, die zum Koppeln mit dem Gate verwendet ist, gekoppelt sein. Bezug nehmend auf die Querschnittsansicht eines solchen Gehäuses aus 7 sind zwei Halbleiterchips mit einer Metallschicht auf der Drain-Seite jedes Chips gekoppelt, die Sources jedes Chips sind mit einer ersten Verbindungsschicht gekoppelt, und die Gates beider Chips sind miteinander und durch zwei Durchkontaktierungen durch ein Einkapselungsmaterial, das den Raum um jeden Chip und zwischen den Verbindungsschichten und den Metallschichten umschließt, mit einem Gate-Gehäuse-Kontakt gekoppelt. Da Paare von Chips miteinander gekoppelt sein können, können in dieser Gehäuseausgestaltung sechs Chips in dem Einkapselungsmittel eingehaust sein, wobei keine Bonddrähte verwendet sind. Da die Metallschichten anschließend mit einem Substrat, wie jeglichem in diesem Dokument offenbarten, gekoppelt werden können, ist die Drain-Seite jedes Chips thermisch mit dem Substrat gekoppelt. Aus diesem Grund kann der RthJ-F aufgrund des größeren Bereichs jedes Chips, der thermisch mit dem Substrat gekoppelt ist, der gleiche sein wie bei Gehäuse 1, etwa 0,24 (C/W). Außerdem erleichtert die zusätzliche Metallschicht des Gate-Gehäuse-Kontakts eine zusätzliche Wärmeübertragung zu dem Substrat selbst. Diese Gehäuseausgestaltung kann auch eine gute elektrische Parallelschaltung der sechs Halbleiterchips in dem Gehäuse ermöglichen.
  • Bezug nehmend auf 1 ist eine Implementierung einer Halbleitergehäuseimplementierung 2 mit sechs Chips veranschaulicht, die Kupferdurchkontaktierungen 4 zeigt, die über den Source- und Drain-Regionen jedes Chips (auch zusammen mit den Gate-Regionen) gebildet sind. Wie hierin ferner beschrieben wird, werden die Kupferdurchkontaktierungen 4 durch Freilegen der Metallmaterialien des Chips durch Bohren durch das Einkapselungsmittel 6 mit einem Laser und anschließendes Galvanisieren von Metall in die Durchkontaktierungen gebildet, wie in der mittleren Figur in 1 veranschaulicht ist. Die unterste Zeichnung in 1 veranschaulicht das Gehäuse 2, nachdem eine Umverteilungsschicht 8 über die freiliegenden Durchkontaktierungen plattiert wurde. 2 veranschaulicht eine obere chipseitige Ansicht einer Implementierung eines Halbleitergehäuses 10 mit vier Chips, wobei die Umverteilungsschicht über den vier Chips liegt. Wie veranschaulicht, ist jeder Chip mit der Drain-Seite nach unten gegen den Leadframe und mit der Seite von Source 14 und Gate 12 nach oben platziert. In diesem Dokument nimmt der Begriff „chipseitig“ auf die Seite des Gehäuses Bezug, auf der die Chips dem Betrachter zugewandt sind, und der Begriff „leadframeseitig“ nimmt auf die Seite des Gehäuses Bezug, auf welcher der Leadframe dem Betrachter zugewandt ist.
  • Verschiedene Implementierungen von Verfahren zum Bilden von Halbleitergehäusen können verwendet sein, um die verschiedenen Implementierungen von Gehäusen zu bilden, die in diesem Dokument offenbart sind. Bezug nehmend auf 3 ist ein Flussdiagramm 15 einer ersten Verfahrensimplementierung, die Spritzpressen anwendet, veranschaulicht. Wie veranschaulicht, werden die Chips zuerst unter Verwendung einer Silbersinterfolie an einem Frame/Leadframe befestigt. In dieser Implementierung wird anschließend Drucksintern verwendet, um die Chips mit dem Frame zu koppeln. Ein Source-Kupfer-Inlay (ein Kupfer-Inlay, das an der Source befestigt ist) wird anschließend unter Verwendung einer Silbersinterfolie über der Source jedes der Chips befestigt. In dieser Implementierung wird Drucksintern verwendet, um das Kupfer-Inlay mit dem Chip zu koppeln. Anschließend wird eine Silberpaste unter Verwendung eines drucklosen Abgabeprozesses über die Gate-Region jedes Chips abgegeben. Ein(e) Kupfer-Inlay/- Klemme wird anschließend über die Silberpaste gekoppelt und unter Verwendung von drucklosem Silbersinterhärten angebracht, um eine erste Verbindungsschicht zu bilden. Der Frame, die Chips und die Inlays/Klemmen werden anschließend in einer Form platziert und unter Verwendung eines Spritzpressprozesses mit einem Einkapselungsmittel eingekapselt. Das geformte Gehäuse wird anschließend in einem Nachformhärtungsprozess gehärtet. Das Gehäuse wird anschließend geschliffen, um die Oberflächen der Inlays/Klemmen freizulegen und andere elektrische Verbinder durch das Material des Einkapselungsmittels freizulegen. Die freiliegenden Metallmerkmale des Gehäuses werden anschließend mit Metall plattiert, um eine erforderliche zweite Verbindungsschicht zu bilden. In dieser Implementierung wird ein stromloser Ag- oder NiAu-Plattierungsprozess verwendet, um eine Silberfolie über dem freiliegenden Metall des Gehäuses/der zweiten Verbindungsschicht aufzutragen. Nach dem Plattierungsprozess werden die Gehäuse anschließend unter Verwendung einer großen Vielfalt von Vereinzelungstechniken vereinzelt, einschließlich, als nicht einschränkendes Beispiel, Sägen, Lasern, Strahlabtragen, Ätzen oder eine beliebige Kombination davon.
  • Bezug nehmend auf 4 ist ein Flussdiagramm 16 einer anderen Implementierung eines Verfahrens zum Bilden von Halbleitergehäusen wie den hierin offenbarten veranschaulicht. Wie bei der Implementierung in 3 werden die verschiedenen Prozesse des Befestigens der Chips, des Drucksinterns und des Befestigens der Source- und Gate-Kupfer-Inlays und des Sinterns genutzt, um die Chips und die Inlays mit dem Frame zu koppeln. In dieser Implementierung wird jedoch ein Laminierungsprozess verwendet, um die Chips, die Inlays und den Frame einzukapseln. Es wird ein Prepreg-Laminierungsprozess verwendet, um ein Einkapselungsmittel über die Chips, die Inlays und dem Frame aufzubringen. In bestimmten Implementierungen werden die Durchkontaktierungen anschließend unter Verwendung eines Laserprozesses, gefolgt von einem Prozess des Füllens der Durchkontaktierungen und des Plattierens freigelegt, um das Material der Durchkontaktierungen nach oben bis zur Außenoberfläche des Einkapselungsmittels zu erstrecken. Wie in 4 angegeben, kann in einigen Implementierungen ein Gehäuseschleifprozess anstelle von Lasern und Plattieren verwendet werden, um die Kupferdurchkontaktierungen zu erzeugen. Das Verwenden von Schleifen kann Probleme mit Vertiefungen reduzieren, die bei plattierten Durchkontaktierungen beobachtet werden. Bei dieser Verfahrensimplementierung schließt sich an einen Prozess des Ätzens von Verbindungsstangen ein Auftragen von Lötstopplack in den verschiedenen Durchkontaktierungen und freiliegenden Metallmerkmalen auf dem Gehäuse an. Ein Plattierungsschritt (NiAu oder Ag) wird in verschiedenen Implementierungen anschließend unter Verwendung eines Prozesses des Galvanisierens oder stromlosen Plattierens (oder einer Kombination von beiden) durchgeführt. Nach dem Plattierungsprozess werden die Gehäuse anschließend unter Verwendung jeglichen in diesem Dokument offenbarten Vereinzelungsverfahrens vereinzelt.
  • 5-7 und 8-12 veranschaulichen eine Querschnittsansicht bzw. eine Draufsicht einer Implementierung eines Halbleitergehäuses nach verschiedenen Schritten einer Implementierung von zwei Verfahren zum Bilden eines Halbleitergehäuses, wie diejenigen, die in den Flussdiagrammen aus 4 bzw. 3 veranschaulicht sind. Die Komponenten, die im gestrichelten Kasten oben in 5 veranschaulicht sind, veranschaulichen die Vorbereitung des Frames 18 und das Aufbringen/Vorbereiten von Kupfermetall 22 auf die Oberseite jedes Chips 20. Jeder Chip 20 wird anschließend unter Verwendung eines Silbersinterprozesses, der in bestimmten Implementierungen druckunterstützt sein kann, unter Verwendung eines Silbersintermaterials 24 an dem Frame 18 befestigt. Andere Materialien als ein Silbersintermaterial können angewandt werden, einschließlich jeglicher, die in der Lage sind, eine Funktion des Bondens oder Befestigens von Chips auszuführen, wie, als nicht einschränkendes Beispiel, Lötmittel oder Chipbefestigungsfolie. Ein oberes Kupfer-Inlay 26 wird anschließend unter Verwendung eines Silbersinterprozesses und eines Silbersintermaterials 28 an dem Kupfermetall 22 befestigt, wodurch eine erste Verbindungsschicht gebildet wird. In dieser Verfahrensimplementierung wird anschließend ein Laminierungsprozess verwendet, um ein Einkapselungsmittel 30 über den Chips 20 und dem Frame/Leadframe 18 aufzubringen. Obwohl hier die Verwendung eines Laminierungsprozesses zum Aufbringen des Einkapselungsmittels veranschaulicht ist, können in verschiedenen Implementierungen andere Einkapselungsprozesse, wie jegliche in diesem Dokument offenbarten, einschließlich, als nicht einschränkendes Beispiel, Spritzgießen, Spritzpressen oder jegliche andere Einkapselungsprozesse, genutzt werden.
  • 6 veranschaulicht das Gehäuse 32 nach einem Schleifprozess, um das Kupfermetall des Frames 18 und der Kupfer-Inlays 26 freizulegen. Öffnungen 34 werden anschließend unter Verwendung eines Laser- oder Ätzprozesses in das Material des Einkapselungsmittels 30 gebildet, gefolgt von einem Kupferplattierungsprozess, um Durchkontaktierungen 36 und zusätzliches Metall über den Kupfer-Inlays zu bilden, wodurch eine zweite Verbindungsschicht 38 gebildet wird. Obwohl bei einer Implementierung aus 6 die Verwendung von Durchkontaktierungen zum Bilden der Verbindungen mit der zweiten Verbindungsschicht 38 angewandt ist, kann bei anderen Implementierungen, wie zuvor erörtert, ein Schleifschritt allein ausreichend sein, um das Material freizulegen, das zum Galvanisieren der zweiten Verbindungsschicht 2 das Material des Leadframes 18 erforderlich ist.
  • Wie in 7 veranschaulicht, wird anschließend ein Prozess des Ätzens von Kupferverbindungsstangen verwendet, um Verbindungsstangen (nicht gezeigt) zu eliminieren, die während des Galvanisierungsprozesses verwendet werden, um das Galvanisieren der Durchkontaktierungsstruktur 36 sicherzustellen. In der veranschaulichten Verfahrensimplementierung wird anschließend ein Prozess des Auftragens von Lötstopplack verwendet, um Lot 40 auf die Oberfläche des Abschnitts der zweiten Verbindungsschicht 38, der Kupferdurchkontaktierungen einschließt, aufzubringen. In verschiedenen Implementierungen wird anschließend ein stromloser Plattierungsprozess verwendet, um eine Schicht aus NiAu 42 auf die freiliegenden Metalloberflächen des Gehäuses aufzubringen. Ein Vereinzelungsschritt kann anschließend verwendet werden, um die verschiedenen Halbleitergehäuse, die zusammen in einem Feld oder einer Gruppe von Frames gebildet sind, zu vereinzeln. In solchen Verfahrensimplementierungen kann der Vereinzelungsschritt eingeschlossen sein, wenn die Halbleitergehäuse Leadframe für Leadframe gebildet sind.
  • 8 veranschaulicht eine chipseitige Ansicht (Live-Bug) der Implementierung eines Leadframes 18, der die zwei Drain-Abschnitte 44, einen Gate-Abschnitt 46 und den Kelvin-Gate-Abschnitt 47 zeigt. Die Drain-Abschnitte sind die Abschnitte, mit welchen die Drains der verschiedenen Halbleiterchips direkt durch das Chipbefestigungsmaterial gekoppelt sind. 9 veranschaulicht vier Chips 20 nach dem Befestigen der Chips an dem Frame. 10 veranschaulicht die vier Chips 20 nach dem Aufbringen der oberen Kupfer-Inlays 26 auf jeden der Chips 20, um die erste Verbindungsschicht zu bilden. 11 veranschaulicht teilweise transparent die Struktur der zweiten Verbindungsschicht 38, die unter Verwendung der Durchkontaktierungen 36 eine Umverteilungsschicht zwischen den verschiedenen Komponenten des Frames und den Sources und Drains der verschiedenen Chips ist/bildet. Die Figur oben links in 12 veranschaulicht die Oberseite des Gehäuses nach dem Auftragen von Lötstopplack, um eine Lötstopplackschicht 40 zu bilden. Die Figur oben rechts in 12 veranschaulicht die chipseitige Ansicht der Oberseite des Gehäuses mit den Oberflächen der Lötstopplackschicht 40 und der zweiten Verbindungsschicht 38. Die mittige, untere Figur aus 12 veranschaulicht eine leadframeseitige Ansicht des Gehäuses, welche die Abschnitte des Leadframes 18 zeigt, die durch das Einkapselungsmittel freigelegt sind, um die unteren Gehäusekontakte zu bilden.
  • 13-15 und 16-22 veranschaulichen Querschnittsansichten und Draufsichten/chipseitige Ansichten eines Halbleitergehäuses, nachdem verschiedene Schritte eines Verfahrens zum Bilden eines Halbleitergehäuses durchgeführt wurden, wobei Verfahrensimplementierungen wie die in 3 veranschaulichten. Bezug nehmend auf 13 ist in dem gestrichelten Rechteck ein Leadframe/Frame 44 zusammen mit einem Chip 46, auf dem eine Silberdeckmetallschicht 48 aufgebracht wurde, veranschaulicht. In verschiedenen Implementierungen kann der Chip 46 eine Dicke von 4 Milli-Inch aufweisen oder der Chip kann in anderen Implementierungen dünner oder dicker als dies sein. Die Chips 46 sind anschließend nach dem Befestigen der Chips unter Verwendung von Silberdrucksintermaterial 48 veranschaulicht. Wie in 13 veranschaulicht, wird anschließend ein Kupfer-Inlay 50 durch Silbersintern an den Chips 46 befestigt, um eine erste Verbindungsschicht zu bilden. Wie veranschaulicht, kann das Kupfer-Inlay 50 in verschiedenen Implementierungen eine Dicke von etwa 15 Milli-Inch oder mehr als etwa das Dreifache der Dicke der Chips aufweisen, aber in verschiedenen Implementierungen können dickere oder dünnere Kupfer-Inlays angewandt sein. 13 veranschaulicht ein(e) Gate-Klemme/Inlay 52, die/das die Gates der zwei Chips nach dem Aufbringen unter Verwendung eines drucklosen Silbersinterprozesses elektrisch koppelt, wodurch eine zweite Verbindungsschicht 54 gebildet wird. In verschiedenen Implementierungen ist die Gate-Klemme, wie veranschaulicht, aufgrund von etwa 10 Milli-Inch dick, gemessen am dicksten Abschnitt der Klemme. Bezug nehmend auf 14 wird anschließend ein Laminierungsformprozess verwendet, um die Chipseite des Gehäuses mit einem Einkapselungsmittel 56 einzukapseln, gefolgt von einem Härtungsprozess des Einkapselungsmittels. In verschiedenen Implementierungen kann jedoch jegliches hierin offenbarte Verfahren zum Einkapseln angewandt werden, um das Einkapselungsmittel aufzubringen. Anschließend wird ein Schleifprozess verwendet, um die oberen Oberflächen der Kupfer-Inlays 50 freizulegen, gefolgt von einem Kupferplattierungsprozess, der verwendet wird, um eine Verbindungs-/Umverteilungsschicht 58 zwischen den Kupfer-Inlays 50, die am besten in 18 veranschaulicht sind, zu bilden, um das Bilden der ersten Verbindungsschicht fertigzustellen. Bezug nehmend auf 15 wird anschließend ein Prozess des Ätzens von Kupferverbindungsstangen verwendet, um die Verbindungsstangen (nicht gezeigt) zu entfernen, die während des Galvanisierungsprozesses verwendet wurden. Eine Abschlussschicht 60 aus Metall kann auf den Oberflächen der Verbindungs-/Umverteilungsschicht und der Oberfläche des Frames entweder durch Galvanisieren oder stromloses Plattieren aufgebracht werden. Diese Abschlussschicht aus Metall kann jeglicher Schicht ähnlich sein, die in diesem Dokument in verschiedenen Implementierungen offenbart ist. Wie in 15 veranschaulicht, können in einigen Gehäuseimplementierungen Vertiefungen/Rillen 62 in den Oberflächen des Frames 44 gebildet sein, die entweder während des Verarbeitens des Frames oder zum Zeitpunkt des Bildens des Frames selbst angrenzend an die Kanten des Gehäuses angeordnet werden. 15 veranschaulicht, wie das Abschlussschichtmaterial 60 in dem Prozess auch auf die freiliegenden Abschnitte des Frames 44 selbst aufgebracht sein kann.
  • Bezug nehmend auf 16 ist eine Implementierung eines Frames 44 in einer Draufsicht (chipseitig) veranschaulicht, die einen Drain-Abschnitt 64 und einen Gate-Abschnitt 66 veranschaulicht. 17 veranschaulicht den Frame 44 nach dem Befestigen der Chips für vier verschiedene Chips 46. 18 veranschaulicht die Chips 46 nach dem Aufbringen des Kupfer-Inlays 50 auf den Sources der Chips 46, wobei die erste Verbindungsschicht gebildet wird. 19 veranschaulicht eine Draufsicht des Gehäuses nach dem Aufbringen der Gate-Klemme 52, um die zweite Verbindungsschicht zu bilden, und schließt eine Querschnittsansicht entlang der Schnittlinie A-A ein, die veranschaulicht, wie die Gate-Klemme 52 eine oder mehrere Biegungen und abgewinkelte Abschnitte einschließen kann, um es ihr in verschiedenen Implementierungen zu ermöglichen, mit den Gates der Chips und mit dem Gate-Abschnitt 66 des Frames 44 zu koppeln. 20 schließt eine chipseitig untere und eine Querschnittsansicht des Gehäuses entlang der Schnittlinie A-A nach Aufbringen des Einkapselungsmittels 56 und Schleifen des Einkapselungsmittels ein, um die Oberflächen der Kupfer-Inlays 50 freizulegen. 21 ist eine teilweise transparente Ansicht der Umverteilungs-/Verbindungsschicht 58 nach dem Plattieren über die Kupfer-Inlays, was das Bilden der ersten Verbindungsschicht abschließt. Auf der Umverteilungsschicht 58 sind Stellen veranschaulicht, wo zusätzliche Klemmen während nachfolgender Montagevorgänge in ein Automobil-Hochleistungsmodul (AHPM) mit dem Gehäuse gekoppelt werden können. Die obere Figur in 22 veranschaulicht teilweise transparent eine chipseitige Ansicht und eine leadframeseitige Ansicht des Gehäuses nach einem stromlosen Au-Plattieren oder Silbergalvanisieren, um die Abschlussschicht 60 zu bilden.
  • In verschiedenen Implementierungen von Halbleitergehäusen, wie den hierin offenbarten, können die hierin offenbarten Prinzipien verwendet sein, um die Leistung und/oder Signale innerhalb des Gehäuses in drei Dimensionen zu leiten. In einigen Implementierungen kann eine Gate-Klemme (oder die offenbarten durchkontaktierungsfähigen Verbindungsimplementierungen) genutzt werden, um die Gate-Verbindung zum Boden des Gehäuses zu bewegen. In anderen Implementierungen kann entweder eine Klemme oder eine andere hier offenbarte Implementierung einer Verbindungsschicht verwendet sein, um ein Signal zu einer Seite eines Gehäuses oder jeglicher anderen gewünschten Stelle auf der Außenseite des Gehäuses zu leiten. Ähnliche Ansätze können verwendet sein, um das Gate, die Source oder den Drain zu einer gewünschten Stelle auf der Außenseite des Gehäuses zu leiten.
  • In verschiedenen Implementierungen von Halbleitergehäusen, wie den hierin offenbarten, kann die Verwendung der ersten und der zweiten Verbindungsschicht und/oder von Klemmen-Ausgestaltungen wie den offenbarten genutzt sein, um eine Verbindung zwischen allen parallelgeschalteten Vorrichtungen so auszugestalten, dass jede Vorrichtung identisch mit dem Gehäuse (und/oder jeder anderen Vorrichtung) verbunden ist, was dazu führt, dass jede Vorrichtung die im Wesentlichen gleiche parasitäre Induktivität und Kapazität und den im Wesentlichen gleichen parasitären Widerstand aufweist. Auf diese Weise können die Vorrichtungen untereinander und relativ zueinander elektrisch ausgeglichen sein. Diese Fähigkeit, zwei oder mehr der Vorrichtungen in dem Halbleitergehäuse unter Verwendung der Verbindungsschicht- und/oder der Klemmen-Ausgestaltungen, wie den hierin offenbarten, auszugleichen/parallel zu schalten, kann eine größere Ausgestaltungsfreiheit bereitstellen.
  • Während des Bildens der Gehäuseausgestaltung wird jeder Halbleiterchip in dem Gehäuse mit derselben Metallschicht gekoppelt. In verschiedenen Implementierungen kann dieser Prozess, wie in diesem Dokument veranschaulicht, unter Verwendung eines Leadframes, der jede Metallschicht, wie in diesem Dokument veranschaulicht, während der Fertigung trägt, ausgeführt werden. In anderen Implementierungen kann das Koppeln jedoch separat von einem Leadframe ausgeführt werden. Wenn die Montage des Gehäuses ohne die Verwendung eines Leadframes erfolgt, können mehrere Chips während der Montage mit derselben Metallschicht gekoppelt werden. Wenn zwei Metallschichten mit jeweils drei daran gekoppelten Chips vorhanden sind, können diese Metallschichten anschließend zum zusätzlichen Verarbeiten der Montage in einer Form/Schablone platziert werden. Die erste Verbindungsschicht kann anschließend mit der Source jedes der Halbleiterchips gekoppelt werden. Wie auf S. 3 von Anhang A der Anmeldung '709 veranschaulicht, kann dieselbe erste Verbindungsschicht anschließend mit der Source jedes der drei Chips, die mit derselben Metallschicht gekoppelt sind, gekoppelt werden. Die Source und der Drain jedes Halbleiterchips können mit der ersten Verbindungsschicht bzw. der Metallschicht durch, als nicht einschränkendes Beispiel, ein Lot, ein Bondmaterial, ein Sintermaterial oder ein anderes Material zum elektrischen Verbinden eines Anschlusses oder Verbinders des Halbleiterchips mit dem Material der ersten Verbindungsschicht oder der Metallschicht gekoppelt sein. Der Prozess des Koppelns des Halbleiterchips kann als nicht einschränkendes Beispiel Sintern, Löten, Bonden, Kleben oder jegliches andere Verfahren zum Bilden einer elektrischen/physischen Verbindung zwischen der ersten Verbindungsschicht oder der Metallschicht einschließen.
  • Nach dem Koppeln der Metallschicht und der ersten Verbindungsschicht können der Gate-Gehäuse-Kontakt und die zweite Verbindungsschicht in Implementierungen, in welchen kein Leadframe verwendet ist, anschließend in die Form/Schablone eingesetzt werden. In solchen Implementierungen wird das Einkapselungsmittel anschließend derart um die Oberflächen des Halbleiterchips, auf die erste Verbindungsschicht, auf die zweite Verbindungsschicht, die Metallschichten und den Gate-Gehäuse-Kontakts aufgebracht, dass zumindest ein Abschnitt der ersten Verbindungsschicht, der zweiten Verbindungsschicht, der Metallschichten und des Gate-Gehäuse-Kontakts geschlossen bleibt. Wenn ein Leadframe angewandt ist, können die erste Verbindungsschicht, die zweite Verbindungsschicht und die eine oder die mehreren Durchkontaktierungen der zweiten Verbindungsschicht in einem ersten Leadframe gebildet sein, und die Metallschicht(en) des Gehäuses können in einem zweiten Leadframe gebildet sein, die anschließend über die eine oder die mehreren Durchkontaktierungen der zweiten Verbindungsschicht mit dem Halbleiterchip und miteinander gebondet werden. Die resultierende Anordnung kann anschließend in einer Form platziert und mit einem Einkapselungsmittel eingekapselt werden. Nach dem Einkapseln werden die verschiedenen eingekapselten Halbleiterchips anschließend unter Verwendung von, als nicht einschränkendes Beispiel, Sägen, Lasern oder einem anderen Verfahren zum Trennen des Leadframes und des Einkapselungsmaterials voneinander vereinzelt. In anderen Implementierungen kann jedoch, wenn die Halbleitergehäuse einzeln gebildet sind und kein Leadframe verwendet ist, kein Vereinzelungsschritt verwendet werden.
  • Nach dem Einkapselungsprozess (und dem Vereinzelungsprozess, wenn Leadframes angewandt sind) werden die eingekapselten Chips nun mit den verbleibenden Gehäusekomponenten gekoppelt. Wie in einer perspektivischen Ansicht einer Gehäuseimplementierung, die links auf S. 3 von Anhang A der Anmeldung '709 veranschaulicht ist, ist jeder Satz eingekapselter Chips mit einem Leadframe/Substrat des Gehäuses auf der Drain-Seite an der Metallschicht und am Gate-Gehäuse-Kontakt gekoppelt. Eine Klemme wird anschließend über die erste Verbindungsschicht (und in einigen Implementierungen über die zweite Verbindungsschicht) und mit dem Leadframe/Substrat des Gehäuses gekoppelt, um eine elektrische Verbindung mit der Source-Seite des Halbleiterchips bereitzustellen. Zusätzliche Klemmen/Leitungen können in verschiedenen Implementierungen mit dem Leadframe/Substrat des Gehäuses gekoppelt werden, um die gewünschte Leitungsstruktur für das Gehäuse zu bilden. Es ist zu beachten, dass bei dieser Ausgestaltung im Gegensatz zu der perspektivischen Ansicht der Gehäuseausgestaltung rechts auf S. 3 des Anhangs A der Anmeldung '709 keine Bonddrähte verwendet sind, um die Verbindungen mit dem eingekapselten Chip herzustellen. Dies kann in einigen Implementierungen, wie durch den hervorgehobenen Bereich in der Gehäuseausgestaltung rechts auf S. 3 veranschaulicht, die Verwendung von eingekapselten Chips, wie den hierin offenbarten, kann zu einer Verringerung des Raums auf dem Leadframe/Substrat des Gehäuses um 50 % führen, der erforderlich ist, um die physischen und elektrischen Verbindungen mit dem Halbleiterchip zu vervollständigen. In einigen Implementierungen können jedoch verschiedene Bonddrähte genutzt sein, um die verschiedenen Klemmen/anderen Komponenten des Leadframes/Substrats des Gehäuses miteinander und/oder mit den verschiedenen Leitungen des Gehäuses zu koppeln. In anderen Gehäuseimplementierungen können jedoch keine Bonddrähte verwendet sein.
  • Wie in der teilweise transparenten Ansicht in der perspektivischen Ansicht der Gehäuseimplementierung rechts auf S. 3 des Anhangs A der '709 veranschaulicht, kann ein zusätzliches Einkapselungsmaterial über dem links veranschaulichten Leadframe/Substrat des Gehäuses und dem eingekapselten Chip aufgebracht werden, um das Schützen/Isolieren des Leadframes/Substrats des Gehäuses zu vervollständigen, wobei die Leitungen des Gehäuses freigelegt bleiben. In verschiedenen Implementierungen können eine oder mehrere Oberflächen des Leadframes/Substrats des Gehäuses nach dem Aufbringen des zusätzlichen Einkapselungsmittels freiliegen und können dazu ausgestaltet sein, mit einer oder mehreren Wärmesenken oder anderen wärmeableitenden Strukturen zu koppeln.
  • Auf S. 4 des Anhangs A der Anmeldung '709 ist der Wärmefluss von dem Halbleiterchip (hier ein Siliciumcarbidchip) durch die Metallschicht durch die Wellenlinien angegeben. Außerdem geben die Pfeile einen Pfad für einen elektrischen Fluss von dem Gate-Anschluss des Halbleiterchips durch die zweite Verbindungsschicht an, wobei auch eine Durchkontaktierung und ein Gate-Gehäuse-Kontakt veranschaulicht sind. In einigen Implementierungen können die elektrischen Signale an den Gate-Anschluss durch den Gate-Gehäuse-Kontakt gesendet werden; in anderen können die elektrischen Signale durch die zweite Verbindungsschicht selbst an den Gate-Anschluss gesendet werden.
  • In verschiedenen Implementierungen, in welchen eine Metalloberfläche des Leadframes/Substrats des Gehäuses auf beiden Seiten des Einkapselungsmittels freiliegt, können doppelseitige Kühltechniken (DSC-Techniken) zum Kühlen des Halbleiterchips angewandt werden. Außerdem kann die Fähigkeit, verschiedene Siliciumcarbidchips parallel anzuordnen, in einer platzsparenderen Anordnung als mit Flip-Chips oder anderen Ansätzen verbessert werden. Eine große Vielfalt möglicher Gehäuseimplementierungen kann unter Verwendung der in diesem Dokument offenbarten Prinzipien angewandt werden.
  • Implementierungen eines Verfahrens zum Bilden eines Halbleitergehäuses können das Koppeln jedes der zwei oder mehr Chips mit der Metallschicht unter Verwendung einer Silbersinterfolie und von Drucksintern einschließen.
  • Implementierungen eines Halbleitergehäuses können einschließen, dass das Einkapselungsmittel einen Abschnitt des Gate-Gehäuse-Kontakts einkapselt.
  • Implementierungen eines Halbleitergehäuses können einschließen, dass jede Metallschicht und der Gate-Gehäuse-Kontakt dazu konfiguriert sind, mit dem Substrat zu koppeln.
  • Implementierungen eines Halbleitergehäuses können einschließen, dass die zwei oder mehr Chips Leistungshalbleiterchips sind.
  • Implementierungen eines Halbleitergehäuses können einschließen, dass die zwei oder mehr Chips Siliciumcarbid einschließen.
  • Implementierungen des Halbleitergehäuses können einschließen, dass die erste Verbindungsschicht, die zweite Verbindungsschicht, jede Metallschicht und der Gate-Gehäuse-Kontakt in dem Leadframe eingeschlossen sind.
  • Implementierungen eines Halbleitergehäuses können ferner zwei oder mehr Leitungen einschließen, die mit dem einen von dem Substrat oder dem Leadframe gekoppelt sind.
  • Implementierungen eines Halbleitergehäuses können eine oder mehrere Klemmen einschließen, die mit dem einen von dem Substrat oder dem Leadframe gekoppelt sind.
  • Implementierungen eines Halbleitergehäuses können ein Einkapselungsmittel einschließen, das die zwei oder mehr eingekapselten Chipanordnungen, zumindest einen Abschnitt des Substrats oder des Leadframes umgibt.
  • Implementierungen des Halbleitergehäuses können einschließen, dass die zwei oder mehr eingekapselten Chipanordnungen ferner einen Leadframe einschließen.
  • Es versteht sich ohne Weiteres, dass dort, wo sich die vorstehende Beschreibung auf besondere Implementierungen von Halbleitergehäusen und implementierenden Komponenten, Teilkomponenten, Verfahren und Teilverfahren bezieht, eine Reihe von Abwandlungen vorgenommen werden kann, ohne von ihrem Wesen abzuweichen, und dass diese Implementierungen, implementierenden Komponenten, Teilkomponenten, Verfahren und Teilverfahren auch auf andere Halbleitergehäuse angewendet werden können.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 62969709 [0001]

Claims (10)

  1. Halbleitergehäuse, umfassend: zwei oder mehr Chips, wobei jeder der zwei oder mehr Chips mit einer Metallschicht an einem Drain jedes der zwei oder mehr Chips gekoppelt ist, wobei die zwei oder mehr Chips und jede Metallschicht in zwei parallelen Ebenen angeordnet sind; wobei eine erste Verbindungsschicht an eine Source jedes der zwei oder mehr Chips gekoppelt ist; wobei eine zweite Verbindungsschicht durch eine oder mehrere Durchkontaktierungen mit einem Gate jedes der zwei oder mehr Chips und mit einem Gate-Gehäuse-Kontakt gekoppelt ist; und ein Einkapselungsmittel, das die zwei oder mehr Chips und zumindest einen Abschnitt der ersten Verbindungsschicht, jeder Metallschicht und der zweiten Verbindungsschicht einkapselt.
  2. Gehäuse nach Anspruch 1, wobei die erste Verbindungsschicht dazu konfiguriert ist, mit einer Klemme zu koppeln, und elektrisch durch die Klemme mit einem Substrat gekoppelt ist.
  3. Gehäuse nach Anspruch 1, wobei die zweite Verbindungsschicht dazu konfiguriert ist, mit einer Klemme zu koppeln.
  4. Halbleitergehäuse, umfassend: zwei oder mehr eingekapselte Chipanordnungen, wobei jede eingekapselte Chipanordnung umfasst: zwei oder mehr Chips, wobei jeder der zwei oder mehr Chips mit einer Metallschicht an einem Drain jedes der zwei oder mehr Chips gekoppelt ist; wobei eine erste Verbindungsschicht an eine Source jedes der zwei oder mehr Chips gekoppelt ist; wobei eine zweite Verbindungsschicht durch eine oder mehrere Durchkontaktierungen mit einem Gate jedes der zwei oder mehr Chips und mit einem Gate-Gehäuse-Kontakt gekoppelt ist; und ein Einkapselungsmittel, das die zwei oder mehr Chips und zumindest einen Abschnitt der ersten Verbindungsschicht, jeder Metallschicht und der zweiten Verbindungsschicht umgibt; eines von einem Substrat oder einem Leadframe, das/der mit den zwei oder mehr eingekapselten Chipanordnungen gekoppelt ist; und zwei oder mehr Klemmen, die mit einer Source-Seite der zwei oder mehr eingekapselten Chipanordnungen gekoppelt sind.
  5. Gehäuse nach Anspruch 4, wobei das eine von dem Substrat oder dem Leadframe mit den zwei oder mehr eingekapselten Chipanordnungen an einer Drain-Seite der zwei oder mehr eingekapselten Chipanordnungen gekoppelt ist.
  6. Gehäuse nach Anspruch 4, wobei mindestens drei Chips in jeder der zwei oder mehr eingekapselten Chipanordnungen elektrisch parallel gekoppelt sind.
  7. Verfahren zum Bilden eines Halbleitergehäuses, wobei das Verfahren umfasst: Bilden einer oder mehrerer Chipanordnungen durch: Bereitstellen von zwei oder mehr Chips; Koppeln jedes der zwei oder mehr Chips mit einer Metallschicht an einem Drain jedes der zwei oder mehr Chips; Bilden einer ersten Verbindungsschicht, die mit einer Source jedes der zwei oder mehr Chips gekoppelt ist; Einkapseln der zwei oder mehr Chips mit einem Einkapselungsmittel, des zumindest einen Abschnitts der ersten Verbindungsschicht und des zumindest einen Abschnitts jeder Metallschicht unter Verwendung eines Spritzpress- oder Laminierungsprozesses; und Bilden einer zweiten Verbindungsschicht, die unter Verwendung einer Klemme oder einer oder mehrerer Durchkontaktierungen mit einem Gate jedes der zwei oder mehr Chips und mit einem Gate-Gehäuse-Kontakt gekoppelt ist; und Koppeln der einen oder mehreren Chipanordnungen mit einem von einem Substrat oder einem Leadframe.
  8. Verfahren nach Anspruch 7, ferner umfassend ein Koppeln von zwei oder mehr Klemmen mit einer Source-Seite der zwei oder mehr eingekapselten Chipanordnungen.
  9. Verfahren nach Anspruch 7, wobei das Bilden einer oder mehrerer Chipanordnungen ferner ein Schleifen des Einkapselungsmittels einschließt, um mindestens den Abschnitt der ersten Verbindungsschicht und mindestens den Abschnitt jeder Metallschicht freizulegen.
  10. Verfahren nach Anspruch 7, wobei das Bilden einer oder mehrerer Chipanordnungen ferner ein Bilden einer oder mehrerer Durchkontaktierungen in dem Einkapselungsmittel unter Verwendung eines Lasers und Füllen der einen oder mehreren Durchkontaktierungen mit Kupfer durch Galvanisieren einschließt.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT202100022607A1 (it) * 2021-08-31 2023-03-03 St Microelectronics Srl Procedimento per fabbricare dispositivi a semiconduttore e dispositivo a semiconduttore corrispondente

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11430777B2 (en) 2020-11-19 2022-08-30 Semiconductor Components Industries, Llc Power module package for direct cooling multiple power modules

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102014115909A1 (de) 2014-10-31 2016-05-04 Infineon Technologies Ag Chipverbund, Press-Pack-Zelle und Verfahren zum Betrieb einer Press-Pack-Zelle
US20170271298A1 (en) 2016-03-16 2017-09-21 Infineon Technologies Ag Method for producing a chip assemblage

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005011986A (ja) * 2003-06-19 2005-01-13 Sanyo Electric Co Ltd 半導体装置
US9653424B2 (en) 2009-09-21 2017-05-16 Alpha And Omega Semiconductor Incorporated Semiconductor package with adhesive material pre-printed on the lead frame and chip, and its manufacturing method
US8405206B1 (en) * 2011-09-30 2013-03-26 Infineon Technologies Ag Low-inductive semiconductor module
US8916968B2 (en) * 2012-03-27 2014-12-23 Infineon Technologies Ag Multichip power semiconductor device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102014115909A1 (de) 2014-10-31 2016-05-04 Infineon Technologies Ag Chipverbund, Press-Pack-Zelle und Verfahren zum Betrieb einer Press-Pack-Zelle
US20170271298A1 (en) 2016-03-16 2017-09-21 Infineon Technologies Ag Method for producing a chip assemblage

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT202100022607A1 (it) * 2021-08-31 2023-03-03 St Microelectronics Srl Procedimento per fabbricare dispositivi a semiconduttore e dispositivo a semiconduttore corrispondente

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Publication number Publication date
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