JP2002237559A - 半導体装置の製造方法およびそれを用いた混成集積回路装置の製造方法 - Google Patents

半導体装置の製造方法およびそれを用いた混成集積回路装置の製造方法

Info

Publication number
JP2002237559A
JP2002237559A JP2001034674A JP2001034674A JP2002237559A JP 2002237559 A JP2002237559 A JP 2002237559A JP 2001034674 A JP2001034674 A JP 2001034674A JP 2001034674 A JP2001034674 A JP 2001034674A JP 2002237559 A JP2002237559 A JP 2002237559A
Authority
JP
Japan
Prior art keywords
metal plate
heat sink
extraction electrode
manufacturing
integrated circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2001034674A
Other languages
English (en)
Inventor
Shinichi Toyooka
伸一 豊岡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd filed Critical Sanyo Electric Co Ltd
Priority to JP2001034674A priority Critical patent/JP2002237559A/ja
Publication of JP2002237559A publication Critical patent/JP2002237559A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/156Material
    • H01L2924/15786Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787Ceramics, e.g. crystalline carbides, nitrides or oxides

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

(57)【要約】 (修正有) 【課題】 従来の混成集積回路装置の製造方法は、プリ
ント基板等に回路装置が実装された混成集積回路装置上
に数多くの回路素子を固着し、回路素子の中の半導体素
子にあっては、金属細線を使用しワイヤーボンディング
を行っていたため、組み立て工程が多いという課題があ
った。 【解決手段】 本発明では、混成集積回路装置に用いる
半導体装置は、ヒートシンク11上にセミパワートラン
ジスタ13を固着し、セミパワートランジスタ13と隣
接して設けられた取り出し電極12とを金属細線16で
接続し、絶縁性樹脂17でモールドされている。その
後、この半導体装置を導電パターンが形成されている実
装基板に固着することで、混成集積回路装置の製造工程
を簡素化した組み立て工程を減らすことができるもので
ある。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体装置の製造
方法およびそれを用いた混成集積回路装置の製造方法に
関し、組み立て工程内のボンディングワイヤー用の金属
細線によるボンディングや半導体素子のダイボンディン
グを減らし、組み立て工数を大幅に減少できる混成集積
回路装置の製造方法に関するものである。
【0002】
【従来の技術】従来、電子機器にセットされる混成集積
回路装置は、例えばプリント基板、セラミック基板また
は金属基板の上に導電パターンが形成され、この上に
は、LSIまたはディスクリートTR等の能動素子、チ
ップコンデンサ、チップ抵抗またはコイル等の受動素子
が実装されて構成される。そして、前記導電パターンと
前記素子が電気的に接続されて所定の機能の回路が実現
されている。
【0003】回路の一例として、オーディオ回路があ
り、これらに示す素子は、図10の様に実装されてい
る。
【0004】図10に於いて、一番外側の矩形ライン
は、少なくとも表面が絶縁処理された実装基板1であ
る。そしてこの上には、Cuから成る導電パターン2が
貼着されている。この導電パターン2は、外部取り出し
用電極2A、配線2B、ダイパッド2C、ボンディング
パッド2D、受動素子3を固着する電極4等で構成され
ている。
【0005】ダイパット2Cには、TR、ダイオード、
複合素子またはLSI等のベアチップ状で、半田や銀ペ
ーストを介して固着されている。そしてこの固着された
チップ上の電極と前記ボンディングパット2Dがボンデ
ィングワイヤー用の金属細線5A、5B、5Cを介して
電気的に接続されている。この金属細線は、一般に、小
信号と大信号用に分類され、小信号部は20〜80μm
φの金属細線が用いられる。そしてここでは約40μm
φから成るAl線5AまたはAu線が採用される。ま
た、大信号部は約100〜500μmφのAl線が採用
されている。特に大信号は、線径が大きいため、150
μmφのAl線5B、300μmφのAl線5Cが選択
されている。尚、大信号用の金属細線の径は、流れる電
流容量やボンディングパットサイズ等を考慮して適宜採
用される。
【0006】また大電流を流すパワーTR6は、チップ
の温度上昇を防止するために、ダイパッド2C上のヒー
トシンク7に固着されている。
【0007】そして前記外部取り出し用電極2A、ダイ
パッド2C、ボンディングパッド2D、電極4を回路と
するため配線2Bが色々な所に延在される。また、チッ
プの位置、配線の延在の仕方の都合で、配線同士が交差
をする場合は、ジャンピング線8A、8Bが採用されて
いる。
【0008】
【発明が解決しようとする課題】図10からも明らかな
ように、チップコンデンサ、チップ抵抗、小信号用TR
チップ、大信号用TRチップ、ダイオード更にはLSI
等が数多く採用され、それぞれがロウ材等で固着されて
いる。そしてTRチップ等の半導体素子は、金属細線を
使って電気的に接続されている。この金属細線は、電流
容量により複数種類に分けられ、その金属細線の数も非
常に多い。また、金属細線をボンディングする技術は技
術的に高度であるため、ボンディング設備のメンテナン
ス等が必要となる。この事からも明らかな様に、チップ
の固着、金属細線の接続は、組み立て工程を非常に長く
し、コストの上昇を招いていた。
【0009】上記したことと同様に、導電路が組み込ま
れた基板にパワートランジスタを固着する際において
も、最初にヒートシンクを固着しそのヒートシンク上に
パワートランジスタを固着し、その後パワートランジス
タのボンディングパッド部と導電路とをパワートランジ
スタ用の太い金属細線を使って電気的に接続されてい
る。そのため、組み立て工程を非常に長くすることによ
るコストの上昇や作業時間の長期化を招いていた。ま
た、パワートランジスタのボンディングパッド部と導電
路とを金属細線で接続する際に、金属細線がヒートシン
クに接触することで金属細線が切断されたり、ショート
してしまうという問題があった。
【0010】また、トランジスタ等の半導体素子を電気
的に接続している金属細線において、金属細線が露出し
た構造を有する場合は、露出した金属細線を保護するた
めにエポキシコーティングやケース等の作業が必要とな
る問題があった。
【0011】また、現在市場にあるリードフレームに半
導体素子を固着したパッケージを混成集積回路基板に実
装すると、このパッケージサイズが非常に大きいため、
混成集積回路基板のサイズが大きくなってしまう問題も
あった。
【0012】以上述べたように、混成集積回路基板を採
用しコストを下げようとしても、組み立て工程が長くな
る点、高度なボンディング技術を要するため設備のメン
テナンスを必要とする点等からコストの上昇を招いてし
まう問題があった。
【0013】
【課題を解決するための手段】上記した課題を解決する
ために、本発明の半導体集積回路装置の製造方法では、
金属板をプレスして前記金属板にヒートシンクと該ヒー
トシンクに近接した位置に配置する取り出し電極とを有
する多数組のユニットを設ける工程と、前記金属板の前
記各ユニットの前記ヒートシンクに半導体素子のベアチ
ップを固着する工程と、前記金属板の前記各ユニットの
前記半導体素子の電極と前記取り出し電極とを接続する
工程と、前記金属板の前記各ユニットを絶縁性樹脂で一
体にモールドする工程と、前記金属板の裏面から前記各
ユニットの前記ヒートシンクと取り出し電極とを残して
他を除去する工程と、前記絶縁性樹脂を切断して前記個
別のユニットに分離する工程とを具備することを特徴と
する。
【0014】本発明の半導体集積回路装置の製造方法
は、好適には、前記金属板を両面からプレスする工程に
おいて、複数の前記ヒートシンクと取り出し電極との形
成部が設けられた1対の金型に前記金属板を設置し、前
記金属板の両面から前記金属板をプレスすることで、前
記金属板一体に複数の前記ユニットを形成することがで
きることを特徴とする。
【0015】更に、本発明の半導体集積回路装置の製造
方法は、好適には、前記金属板の裏面から前記各ユニッ
トの前記ヒートシンクと取り出し電極とを残して他を除
去する工程において、前記金属板を裏面から切削し、ま
たは、切削した後にエッチングすることで、前記半導体
素子の電極と前記取り出し電極とが形成される前記金属
板を分離し、複数の前記ユニットを一度に形成すること
ができることを特徴とする。
【0016】
【発明の実施の形態】本発明は、組み立て工程を簡略化
できる半導体装置の製造方法およびそれを用いた混成集
積回路装置の製造方法において、特に、従来は組み立て
工程で行っていた金属細線のボンディング、半導体素子
のダイボンディング工程を準備工程で行い、組み立て工
程を簡略化する混成集積回路装置の製造方法に関するも
のである。ここで言う準備工程とは本発明である半導体
装置の製造方法を用いた工程であり、具体的には、小信
号半導体素子、セミパワートランジスタ等の半導体素子
を内蔵した半導体装置を一括して、大量に準備する工程
をいう。
【0017】一般に、混成集積回路装置は、色々な回路
素子により電子回路が構成され、必要により、TRチッ
プ、ICチップまたはLSIチップ等の能動素子、チッ
プコンデンサまたはチップ抵抗等の受動素子が実装され
ている。そしてこれらの回路素子は、実装基板上に形成
された導電パターンと電気的に接続される。また回路と
して実現するために、導電パターンには、配線が設けら
れ、また回路素子は、ロウ材、導電ボール、半田ボー
ル、導電ペーストまたは金属細線を介して電気的に接続
されている。
【0018】以下に、本発明である半導体装置の製造方
法およびそれを用いた混成集積回路装置の製造方法の実
施の形態について、図面を参照して下記に示す。
【0019】図1は、本発明の半導体装置の製造方法に
より形成される半導体装置であり、金属板上にセミパワ
ートランジスタ13、取り出し電極12およびそれらを
電気的に接続する金属細線16を絶縁性樹脂17でトラ
ンスファーモールドした半導体装置の(A)断面図、
(B)平面図である。本実施形態に用いられている半導
体装置は、銅の金属板から成るヒートシンク11上にセ
ミパワートランジスタ13が半田ペースト14を介して
固着される。そして、セミパワートランジスタ13のボ
ンディングパッド部15とヒートシンク11に隣接して
形成されている銅の金属板から成る取り出し電極12と
を電気的に接続する金属細線16とを絶縁性樹脂17で
トランスファーモールドされることで形成されている。
金属板は銅以外でも、銀等の金属からなる場合もある。
尚、図示はしていないが、ヒートシンク11上には半田
ペースト14との接着性を考慮して銀メッキや金メッキ
が施されている場合もある。また、取り出し電極12上
には金属細線16の接着性が考慮され銀メッキやニッケ
ルメッキが施されている。
【0020】そして、図1に示した半導体装置の裏面に
ついては、ヒートシンク11および取り出し電極12の
金属板の下面は半田により電極部20が形成されてお
り、それ以外の部分はレジスト19で被覆されている。
ここで、半導体装置の裏面を被覆する材料としては、レ
ジスト以外でも絶縁被膜であればよい。
【0021】上記したセミパワートランジスタ13等を
内蔵する半導体装置はロウ材を介して図2(A)に示し
た実装基板21上の導電パターン22に、図2(B)に
示すようにもちいられることで、従来の製造工程を簡素
化することができる混成集積回路装置を実現することが
できる。
【0022】ここで、実装基板21について説明する。
前述した半導体装置を実装する実装基板21としては、
プリント基板、セラミック基板、フレキシブルシート基
板または金属基板が考えられる。この実装基板21は、
表面に導電パターンが形成されるため、電気的絶縁が考
慮されて、少なくとも基板の表面が絶縁処理されてい
る。プリント基板、セラミック基板、フレキシブルシー
ト基板は、基板自身が絶縁材料で構成されているため、
そのまま表面に導電パターン形成すれば良い。しかし金
属基板の場合は、少なくとも表面に絶縁材料が被着さ
れ、この上に導電パターンが被着されている。
【0023】本実施形態の混成集積回路装置に用いられ
る半導体装置では、銅の金属板から成るヒートシンク1
1および取り出し電極12との高さが同位置に形成され
ている。そのため、ヒートシンク11上に固着されてい
るセミパワートランジスタ13と取り出し電極12とを
電気的に接続している金属細線16が、ヒートシンク1
1に接触することがないので、金属細線16が切断され
たり、電気的にショートを起こすことがないので、製品
品質をより向上した半導体装置を形成することができ
る。
【0024】上記した実施例では、半導体素子としてセ
ミパワートランジスタを用いた場合を説明したが、その
他のセミパワー半導体素子、小信号半導体素子等を用い
た場合も実施例と同様な効果を得ることができる。
【0025】次に、本発明である混成集積回路装置の製
造方法について説明する。最初に、図3〜図8を参照に
して、本発明である混成集積回路装置の製造方法に用い
られるセミパワートランジスタ、小信号トランジスタ等
が内蔵された半導体装置の製造方法における第1の実施
の形態について説明する。
【0026】図3に示すように、先ず、大判の金属板3
1を準備する。金属板31は銅、銀等の金属から成り、
0.1〜1.0mmの板厚を具備する。
【0027】次に、図4(A)に示すように、ヒートシ
ンク32およびエミッタ、ベース取り出し電極33の形
成部が凸部として形成された金型34を準備する。金型
34の表面には、複数のヒートシンク32およびエミッ
タ、ベース取り出し電極33の形成部が形成される。
【0028】そして、図4(B)に示すように、金型3
4上に設置された金属板31上には、金型34と対とな
るもう一方の金型35を設置する。金型35は、金型3
4とは逆に、ヒートシンク32およびエミッタ、ベース
取り出し電極33の形成部が凹部として形成されてい
る。そして、金型34に対応して金型35の表面には、
複数のヒートシンク32およびエミッタ、ベース取り出
し電極33の形成部が形成されている。
【0029】そして、金属板31は金型34、35によ
り両面からプレスされる。
【0030】次に、図4(C)に示すように、金型3
4、35によりプレスされた金属板31には、ヒートシ
ンク32およびエミッタ、ベース取り出し電極33が形
成される。この絞り加工では、金属板31の両面から金
型34、35の凸部、凹部を利用し金属板31を絞るこ
とに特徴がある。
【0031】尚、この絞り加工により、金属板31上に
は複数のヒートシンク32およびエミッタ、ベース取り
出し電極33が形成されるが、ヒートシンク32および
エミッタ、ベース取り出し電極33形成部以外は押し出
され一体の金属板31上で維持しているので、この金属
板31は個々のユニット部に分離されない。従って金属
板31一体で取り扱え、絶縁性樹脂をモールドする際、
金型への搬送、金型への実装の作業が非常に楽になる特
徴を有する。
【0032】次に、図5に示すように、金属板31のヒ
ートシンク32にセミパワートランジスタ36を半田ペ
ースト37を介して固着する。そして、固着されたセミ
パワートランジスタ36のボンディングパッド部とエミ
ッタ、ベース取り出し電極33とを金属細線38で電気
的に接続する。このとき、セミパワートランジスタ36
は、金属細線38、例えば、20〜80μmφのAl線
の金属細線により取り出し電極33と電気的に接続され
る。そして、金属細線38は細線ボンダーによりボンデ
ィングパッド部および取り出し電極33には超音波ワイ
ヤーボンディングされることで接続される。
【0033】尚、図示はしていないが、ヒートシンク3
2上には半田ペースト37との接着性を考慮して銀メッ
キや金メッキが施されている場合もある。また、取り出
し電極37上には金属細線40の接着性が考慮され銀メ
ッキやニッケルメッキが施されている。
【0034】次に、図6に示すように、複数のユニット
部に半田ペースト37を介して固着されたセミパワート
ランジスタ36、セミパワートランジスタ36と取り出
し電極33とを接続する金属細線38等が設置された金
属板31を絶縁性樹脂39でモールドする工程である。
これは、トランスファーモールド、インジェクションモ
ールド、またはポッティングや印刷により実現できる
が、本実施例では、例えば、トランスファーモールドに
より絶縁性樹脂39が一体にモールドされる。ここで、
絶縁性樹脂39としては、エポキシ樹脂等の熱硬化性樹
脂、ポリイミド樹脂、ポリフェニレンサルファイド等の
熱可塑性樹脂を用いることができる。また絶縁性樹脂3
9は、金型を用いて固める樹脂、塗布をして被覆できる
樹脂であれば、全ての樹脂が採用できる。
【0035】本実施の形態では、金属板31表面に被覆
された絶縁性樹脂39の厚さは、セミパワートランジス
タ36の最頂部から約100μm程度が被覆されるよう
に調整されている。この厚みは、強度を考慮して厚くす
ることも、薄くすることも可能である。
【0036】また、従来は部品のサイズ毎にトランスフ
ァーモールド金型が必要であった。しかし、本発明で
は、トランスファーモールドにより絶縁性樹脂39が一
体にモールドされるため、トランスファーモールド用の
金型は、フレームの大きさに合わせた1組あれば、部品
のサイズに関係なく同じ金型でトランスファーモールド
することができる。
【0037】次に、図7に示すように、全体を絶縁性樹
脂39で被覆された金属板31の裏面を物理的にまたは
物理的および化学的に除き、ヒートシンク32とエミッ
タ、ベース取り出し電極33とを分離する工程がある。
ここで、この金属板31の裏面を除く工程は、研磨、切
削、エッチング、レーザの金属蒸発等により施される。
本発明の実施形態の一例では、図7に示したように、図
6に示した2点鎖線部まで、具体的には、金属板31に
形成された凹部の底部から絶縁性樹脂39が露出するま
で下面切削で削る。この作業により、ヒートシンク32
とエミッタ、ベース取り出し電極33とを分離すること
ができる。
【0038】また、その他の金属板31の裏面を除く工
程としては、金属板31の裏面を図6に示した2点鎖線
部手前まで下面切削により削り、その後、凹部の底部か
ら絶縁性樹脂39が露出するまでエッチングし金属板3
1の裏面を平坦にする工程や金属板31の裏面を凹部の
底部から絶縁性樹脂39が露出するまでエッチングによ
り除去する工程等がある。
【0039】ここで、例えば、絶縁性樹脂39が露出す
るまで下面切削により削ると金属板31の削りカスや外
側に薄くのばされたバリ状の金属が、絶縁性樹脂39等
に食い込んでしまう場合がある。そこで、ヒートシンク
32とエミッタ、ベース取り出し電極33とを分離する
最終段階で、エッチングにより分離する工程を用いるこ
とで、より確実に絶縁性樹脂39等は、金属板31の削
りカスや外側に薄くのばされたバリ状の金属が食い込む
ことなく形成される。このことにより、微細間隔の導電
パターン同士の短絡を防止することができる。
【0040】次に、図8に示すように、ヒートシンク3
2とエミッタ、ベース取り出し電極33とに分離された
金属板31の裏面に電極部を形成する工程がある。上記
した工程により、金属板31および絶縁性樹脂39が露
出した裏面にはレジスト40を全体に塗布する。このと
き、レジスト40の厚みは40μm程度になるように形
成する。そして、実装基板上の配線を延在させるための
部分であるヒートシンク32とエミッタ、ベース取り出
し電極33の裏面のレジスト40をエッチングにより除
去する。その除去された部分に半田41を固着させるこ
とにより電極部が完成する。
【0041】次に、図9(A)に示すように、金属板3
1上に形成された複数の半導体装置を各半導体装置毎に
分割して図9(B)に示したような個別の装置を得るこ
とで、本発明である混成集積回路装置に使用する半導体
装置が完成する。分割にはダイシングブレード42を用
い、金属板31裏面に形成される認識マークをダイシン
グ機械で認識し、金属板31をダイシングライン43に
沿って縦横に一括して切断する。尚、ダイシングライン
43は隣接する半導体装置のヒートシンク32とエミッ
タ、ベース取り出し電極33との間の絶縁性樹脂層の中
心に位置するので、スムーズなダイシングを可能とし、
また、ダイシングブレード42の摩耗も低減することが
できる。
【0042】最後に、図2(A)に示した混成集積回路
に、上記したセミパワートランジスタ内蔵の半導体装置
を組み込むことにより、本発明である混成集積回路装置
の製造方法が完成する。
【0043】このとき、上記したように、あらかじめセ
ミパワートランジスタ36、セミパワートランジスタ3
6とエミッタ、ベース取り出し電極33とを電気的に接
続する金属細線38等を内蔵した半導体装置を準備して
おく。そのことにより、混成集積回路装置の組み立て工
程において、前記半導体装置をチップマウンター等でダ
イボンディングすることで、組み立て工程における金属
細線38のワイヤーボンディング工程やセミパワートラ
ンジスタ36のダイボンディング工程等を省略でき簡素
な組み立て工程を実現することができる。
【0044】尚、本実施の形態では、半導体素子として
セミパワートランジスタを用いた半導体装置の製造方法
およびそれを用いた混成集積回路装置の製造方法につい
て上記に述べた。しかし、上記した実施の形態の他に
も、半導体素子としてその他のセミパワー半導体素子や
小信号半導体素子を用いた場合も同様に、上記した半導
体装置の製造方法およびそれを用いた混成集積回路装置
の製造方法についても実現することができる。その他、
本発明の要旨を逸脱しない範囲で、種々の変更が可能で
ある。
【0045】更に、上記した本発明の実施例では、金属
板にヒートシンクと取り出し電極を形成する工程におい
て、ヒートシンクと取り出し電極を凸部した金型を下面
にしてプレスした場合、つまり、金属板の表面にヒート
シンクと取り出し電極を形成した場合を述べた。しか
し、本実施例では、ヒートシンクと取り出し電極を凸部
した金型を上面にてプレスした場合、つまり、金属板の
裏面にヒートシンクと取り出し電極を形成した場合にお
いても同様な効果を得ることが出来る。
【0046】
【発明の効果】本発明の混成集積回路装置の製造方法に
よれば、本発明の混成集積回路装置に用いる半導体装置
の製造方法において、セミパワートランジスタ、小信号
トランジスタ等の半導体素子を固着するヒートシンクに
用いられる金属板を準備し、前記金属板を絞り加工によ
り選択的に凹凸を形成し、前記金属板表面の凸部に複数
の前記半導体素子を固着させ、そして、前記半導体素子
の取り出し電極とを金属細線で電気的に接続し、絶縁性
樹脂で一括してモールドする工程を有する。そことによ
り、前記ヒートシンクとして用いられる前記金属板上に
前記半導体素子を内蔵した半導体装置を一度に大量に形
成することができ、製造工程および製造コストを大幅に
改善することができる混成集積回路装置の製造方法を提
供することができる。
【0047】更に、本発明の混成集積回路装置の製造方
法によれば、上記したように、あらかじめ前記半導体素
子、前記金属細線等を内蔵した半導体装置を準備してお
くことにより、混成集積回路装置の組み立て工程におい
て、前記半導体装置をチップマウンター等でダイボンデ
ィングすることで前記金属細線のワイヤーボンディング
工程や前記半導体素子のダイボンディング工程を省略し
簡素な組み立て工程を実現することができる。
【0048】更に、本発明の混成集積回路装置の製造方
法によれば、混成集積回路装置に用いる半導体装置のト
ランスファーモールド工程において、金属板上に複数形
成された半導体装置をトランスファーモールドにより絶
縁性樹脂が一体にモールドするため、トランスファーモ
ールド用の金型は、フレームの大きさに合わせた1組あ
れば、半導体装置のサイズに関係なく同じ金型でトラン
スファーモールドすることができるので、大幅なコスト
削減をすることができる。
【0049】本発明の混成集積回路装置によれば、本発
明の混成集積回路装置に用いる半導体装置において、前
記半導体素子と前記半導体素子の取り出し電極との高さ
とをほぼ同じ高さにすることができるので、前記半導体
素子と前記電極とを電気的に接続する前記金属細線が、
前記半導体素子が固着される前記ヒートシンクに接触し
切断したり、ショートすることのない構造を有するの
で、製品品質をより向上させることができる。
【図面の簡単な説明】
【図1】本発明の混成集積回路装置の(A)断面図
(B)平面図である。
【図2】本発明の混成集積回路装置の(A)回路図
(B)断面図である。
【図3】本発明の混成集積回路装置の製造方法を説明す
る図である。
【図4】本発明の混成集積回路装置の製造方法を説明す
る図である。
【図5】本発明の混成集積回路装置の製造方法を説明す
る図である。
【図6】本発明の混成集積回路装置の製造方法を説明す
る図である。
【図7】本発明の混成集積回路装置の製造方法を説明す
る図である。
【図8】本発明の混成集積回路装置の製造方法を説明す
る図である。
【図9】本発明の混成集積回路装置の製造方法を説明す
る図である。
【図10】従来の混成集積回路装置の回路図である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H01L 23/48 H01L 23/48 T 21/50 21/50 B 21/56 21/56 T 23/12 501 23/12 501W 23/29 23/36 A 25/04 25/04 Z 25/18

Claims (16)

    【特許請求の範囲】
  1. 【請求項1】 金属板をプレスして前記金属板にヒート
    シンクと該ヒートシンクに近接した位置に配置する取り
    出し電極とを有する多数組のユニットを設ける工程と、 前記金属板の前記各ユニットの前記ヒートシンクに半導
    体素子のベアチップを固着する工程と、 前記金属板の前記各ユニットの前記半導体素子の電極と
    前記取り出し電極とを接続する工程と、 前記金属板の前記各ユニットを絶縁性樹脂で一体にモー
    ルドする工程と、 前記金属板の裏面から前記各ユニットの前記ヒートシン
    クと取り出し電極とを残して他を除去する工程と、 前記絶縁性樹脂を切断して前記個別のユニットに分離す
    る工程とを具備することを特徴とする半導体装置の製造
    方法。
  2. 【請求項2】 前記金属板をプレスする工程は、複数の
    前記ヒートシンクと前記取り出し電極との形成部が設け
    られた1対の金型に前記金属板を設置し、前記金属板の
    両面から前記金属板をプレスする工程であることを特徴
    とする請求項1記載の半導体装置の製造方法。
  3. 【請求項3】 前記金属板の裏面から前記各ユニットの
    前記ヒートシンクと前記取り出し電極とを残して他を除
    去する工程において、前記金属板を裏面から切削するこ
    とを特徴とする請求項1記載の半導体装置の製造方法。
  4. 【請求項4】 前記金属板の裏面から前記各ユニットの
    前記ヒートシンクと前記取り出し電極とを残して他を除
    去する工程において、最初に前記金属板の裏面から切削
    し、その後切削面からエッチングすることを特徴とする
    請求項1記載の半導体装置の製造方法。
  5. 【請求項5】 前記ヒートシンクと前記取り出し電極
    は、銅板または銀板で構成されることを特徴とする請求
    項1記載の半導体装置の製造方法。
  6. 【請求項6】 前記半導体素子は、パワー半導体素子、
    セミパワー半導体素子または小信号半導体素子のいずれ
    かを固着されることを特徴とする請求項1記載の半導体
    装置の製造方法。
  7. 【請求項7】 前記接続手段はワイヤーボンディングで
    形成されることを特徴とする請求項1記載の半導体装置
    の製造方法。
  8. 【請求項8】 金属板をプレスして前記金属板にヒート
    シンクと該ヒートシンクに近接した位置に配置する取り
    出し電極とを有する多数組のユニットを設ける工程と、 前記金属板の前記各ユニットの前記ヒートシンクに半導
    体素子のベアチップを固着する工程と、 前記金属板の前記各ユニットの前記半導体素子の電極と
    前記取り出し電極とを接続する工程と、 前記金属板の前記各ユニットを絶縁性樹脂で一体にモー
    ルドする工程と、 前記金属板の裏面から前記各ユニットの前記ヒートシン
    クと前記取り出し電極とを残して他を除去する工程と、 前記絶縁性樹脂を切断して前記個別のユニットに分離す
    る工程と、 前記ユニットを複数の導電パターンを形成した実装基板
    に組み込む工程とを具備することを特徴とする混成集積
    回路装置の製造方法。
  9. 【請求項9】 前記金属板をプレスする工程は、複数の
    前記ヒートシンクと前記取り出し電極との形成部が設け
    られた1対の金型に前記金属板を設置し、前記金属板の
    両面から前記金属板をプレスする工程であることを特徴
    とする請求項8記載の混成集積回路装置の製造方法。
  10. 【請求項10】 前記金属板の裏面から前記各ユニット
    の前記ヒートシンクと前記取り出し電極とを残して他を
    除去する工程において、前記金属板を裏面から切削する
    ことを特徴とする請求項8記載の混成集積回路装置の製
    造方法。
  11. 【請求項11】 前記金属板の裏面から前記各ユニット
    の前記ヒートシンクと前記取り出し電極とを残して他を
    除去する工程において、最初に前記金属板の裏面から切
    削し、その後切削面からエッチングすることを特徴とす
    る請求項8記載の混成集積回路装置の製造方法。
  12. 【請求項12】 前記ユニットを複数の導電パターンを
    形成した実装基板に組み込む工程において、前記ユニッ
    トはロウ材を介して前記導電パターンに固着されること
    を特徴とする請求項8記載の混成集積回路装置の製造方
    法。
  13. 【請求項13】 前記ヒートシンクと前記取り出し電極
    は、銅板または銀板で構成されることを特徴とする請求
    項8記載の混成集積回路装置の製造方法。
  14. 【請求項14】前記実装基板は表面を絶縁処理した金属
    板を用いることを特徴とする請求項8記載の混成集積回
    路装置の製造方法。
  15. 【請求項15】 前記半導体素子は、パワー半導体素
    子、セミパワー半導体素子または小信号半導体素子のい
    ずれかを固着されることを特徴とする請求項8記載の混
    成集積回路装置の製造方法。
  16. 【請求項16】 前記接続手段はワイヤーボンディング
    で形成されることを特徴とする請求項8記載の混成集積
    回路装置の製造方法。
JP2001034674A 2001-02-09 2001-02-09 半導体装置の製造方法およびそれを用いた混成集積回路装置の製造方法 Pending JP2002237559A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2001034674A JP2002237559A (ja) 2001-02-09 2001-02-09 半導体装置の製造方法およびそれを用いた混成集積回路装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001034674A JP2002237559A (ja) 2001-02-09 2001-02-09 半導体装置の製造方法およびそれを用いた混成集積回路装置の製造方法

Publications (1)

Publication Number Publication Date
JP2002237559A true JP2002237559A (ja) 2002-08-23

Family

ID=18898232

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001034674A Pending JP2002237559A (ja) 2001-02-09 2001-02-09 半導体装置の製造方法およびそれを用いた混成集積回路装置の製造方法

Country Status (1)

Country Link
JP (1) JP2002237559A (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100397641C (zh) * 2002-12-20 2008-06-25 三洋电机株式会社 电路装置及其制造方法
WO2009023649A1 (en) * 2007-08-10 2009-02-19 Texas Instruments Incorporated Packaged integrated circuits and methods to form a packaged integrated circuit
CN104103619A (zh) * 2014-06-30 2014-10-15 南通富士通微电子股份有限公司 半导体功率器件的导线强化焊接结构
CN104064484B (zh) * 2014-06-30 2016-11-30 南通富士通微电子股份有限公司 半导体功率器件的强化导线焊接点的方法
WO2017203928A1 (ja) * 2016-05-27 2017-11-30 ソニー株式会社 リードフレームの製造方法、電子装置の製造方法、および電子装置

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100397641C (zh) * 2002-12-20 2008-06-25 三洋电机株式会社 电路装置及其制造方法
WO2009023649A1 (en) * 2007-08-10 2009-02-19 Texas Instruments Incorporated Packaged integrated circuits and methods to form a packaged integrated circuit
CN104103619A (zh) * 2014-06-30 2014-10-15 南通富士通微电子股份有限公司 半导体功率器件的导线强化焊接结构
CN104064484B (zh) * 2014-06-30 2016-11-30 南通富士通微电子股份有限公司 半导体功率器件的强化导线焊接点的方法
WO2017203928A1 (ja) * 2016-05-27 2017-11-30 ソニー株式会社 リードフレームの製造方法、電子装置の製造方法、および電子装置

Similar Documents

Publication Publication Date Title
US7816187B2 (en) Method for fabricating semiconductor package free of substrate
US6964918B1 (en) Electronic components such as thin array plastic packages and process for fabricating same
US7482690B1 (en) Electronic components such as thin array plastic packages and process for fabricating same
JP3454920B2 (ja) 半導体パッケージおよびその製造方法
JP4850184B2 (ja) 標準占有面積を含む半導体ダイパッケージ及びその製造方法
US7423340B2 (en) Semiconductor package free of substrate and fabrication method thereof
KR101469770B1 (ko) 전력 소자 패키지 및 그 제조 방법
US6624511B2 (en) Hybrid integrated circuit device
US20190378774A1 (en) Method of manufacturing semiconductor devices and corresponding semiconductor device
US20020109214A1 (en) Leadframe, resin-molded semiconductor device including the leadframe, method of making the leadframe and method for manufacturing the device
US7939383B2 (en) Method for fabricating semiconductor package free of substrate
JP2001015679A (ja) 半導体装置及びその製造方法
JP2003017518A (ja) 混成集積回路装置の製造方法
US7410830B1 (en) Leadless plastic chip carrier and method of fabricating same
JP2003522416A (ja) 下側に設けられた接触部を有する半導体構成素子とその製造方法
US7354796B2 (en) Method for fabricating semiconductor package free of substrate
JP3269025B2 (ja) 半導体装置とその製造方法
US20050194665A1 (en) Semiconductor package free of substrate and fabrication method thereof
JP2002237559A (ja) 半導体装置の製造方法およびそれを用いた混成集積回路装置の製造方法
US20050184368A1 (en) Semiconductor package free of substrate and fabrication method thereof
JP3408246B2 (ja) 混成集積回路装置の製造方法
JP4285934B2 (ja) 混成集積回路装置の製造方法
JP2003046053A (ja) 半導体装置およびその製造方法
US20010001069A1 (en) Metal stud array packaging
JP3475181B2 (ja) 半導体装置の製造方法およびそれを用いた混成集積回路装置の製造方法