JP4850184B2 - 標準占有面積を含む半導体ダイパッケージ及びその製造方法 - Google Patents

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Description

FLMP(リード線のある成形パッケージ内フリップチップ)は、パワーMOSFET実装分野において開発中の重要な実装技術である。FLMPの電気性能及び熱性能は、当該産業において依然として追随を許さない。FLMPは、(ゲート接続及びソース接続を有している)リードフレーム上のフリップチップMOSFET技術を用いている。ダイの背面は、パッケージ内で露出されている。場合によっては、ダイの露出した背面は、パッケージに対するドレイン端子として機能を果たす。
FLMPタイプのパッケージが望ましい一方、FLMPタイプのパッケージのダイスは大きさが様々であるかもしれない。このことは、可変の占有面積を有するダイパッケージという結果をもたらす。場合によっては、占有面積は、パッケージを回路基板に実装するために必要なはんだ付け可能な表面の量によって決定される。異なるダイ寸法を有するパッケージが製造される場合、同時に、異なる占有面積の代わりに「標準」占有面積を有していることが望ましいだろう。
本発明の実施例は、この問題及び他の問題を、個々にそして集合的に扱う。
本発明の実施例は、半導体ダイパッケージ、電気アセンブリ及び方法を対象にする。
本発明の一実施例は、以下を含む半導体ダイパッケージを対象にする。即ち、第1面及び第2面を有する半導体ダイと、半導体ダイが接続されているリードフレーム構造と、ダイの少なくとも一部及びリードフレーム構造の少なくとも一部の周囲に形成されていてかつ外面を有しており、さらに半導体ダイの第1面が該外面と実質的に同じ高さであることを特徴とする成形材料と、成形材料の外面上のはんだ付け可能な層と、を含む。
本発明の別の実施例は、以下のステップを含む方法を対象にする。即ち、第1面及び第2面を有する半導体ダイを用意するステップと、半導体ダイをリードフレーム構造に取り付けて半導体ダイがリードフレーム構造に接続していることを特徴とするステップと、少なくともダイの一部及び少なくともリードフレーム構造の一部の周囲に成形材料を形成して、形成された成形材料が外面を有するとともに半導体ダイの第1面が成形材料の該外面と実質的に同じ高さであることを特徴とするステップと、成形材料の外面上にはんだ付け可能な層を形成するステップと、を含む。
他の実施例は、電気アセンブリを対象にする。
これらの実施例、及び他の実施例はさらに詳細に以下に説明される。
発明を実施するための形態
本発明の実施例は、半導体ダイパッケージ、ダイパッケージ及び電気アセンブリを製造する方法を対象にする。
本発明の実施例による典型的な半導体ダイパッケージは、パッケージの成形材料から露出している金属処理された背面を含む半導体ダイを有していてもよい。はんだ付け可能な層が、成形材料の上に形成されて、ダイパッケージのはんだ付け可能な領域を増やす。はんだ付け可能な層をダイパッケージ上に形成することによって、標準占有面積(即ち、他の複数のダイパッケージと関連する複数の占有面積に対応する1つの占有面積)は、ダイパッケージにおいてダイの横方向の寸法にかかわらず定められ得る。
成形材料が成型された後で、はんだ付け可能な層がパッケージの成形材料の上に形成されてもよい。はんだ付け可能な層が、パッケージの底面(または頂面)の一部または全部を覆ってもよい。はんだ付け可能な層は、成形材料から露出されるダイの表面に接触してもよいし接触しなくてもよい。はんだ付け可能な層は、また、ダイの露出している金属処理された背面とPCB(プリント回路基板)上の導電性パッドとの間の相互接続媒体として機能を果たしてもよい。はんだまたは導電接着剤がPCBにダイパッケージのはんだ付け可能な層を接続するために用いられてもよい。頂部のはんだ付け可能な層は、外部のヒートシンクの取り付けを容易にしてもよい。
はんだ付け可能な層は、いかなる適当な処理を用いて形成されてもよい。例えば、はんだ付け可能な層は、スパッタリング、蒸着、スクリーン印刷、パッド印刷及び/またはメッキ(例えば、化学メッキまたは電気メッキ)を含む処理によって形成されてもよい。1つの具体例では、はんだ付け可能な層は、パッケージの成形材料上でシード層をスパッタリングすることによって形成されてもよい。スパッタリングした後に、金属がシード層にメッキをされてもよい。スパッタリングまたは蒸着のような包括的な処理は、マスクを用いて導電性材料をダイパッケージの選択された領域に蒸着してもよいし、またはポスト蒸着物除去処理を用いて不必要な領域から蒸着された導電性材料を除去してもよい。
はんだ付け可能な層はまた、1つ以上のサブレイヤ(sublayer)の形を成していてもよい。例えば、はんだ付け可能な層は、接着サブレイヤ及び接着サブレイヤの上部のはんだ付け可能なインタフェースサブレイヤを含んでいてもよい。サブレイヤは、同じかまたは異なる処理を用いて形成されてもよい。
はんだ付け可能な層は、いかなる適当な材料から成っていてもよい。例えば、はんだ付け可能な層は、導電性インクから成っていてもよい。導電性インクははんだ付け可能な層において用いられることが望ましい。なんとなれば、導電性インクは成形プラスチック材料にうまく密着するからである。導電性インクは、概してキャリア媒体の導電性の分子から成っている。導電性の分子は、例えばAg、Au、Pd、Pt及びそれらの合金などの貴金属、及び/または、例えばSn、Cu及びそれらの合金などの遷移金属から成っていてもよい。キャリア媒体は、エポキシ樹脂のような熱硬化性の樹脂から成っていてもよい。適当な導電性インクは、ダウ・コーニング(例えばダウ・コーニングPI2000及びPI2200)及び他の導電性インクの製造業者から市販されている。かかる導電性インクは、概して、蒸着され、次に、例えば、リフロー炉を用いて硬化される。
導電性インクが良い電気特性を有する一方で、いくつかの導電性インクは直接はんだ付け可能でないかもしれない。そのような場合、Snなどのはんだ付け可能なインタフェース金属を用いてインクをメッキしてはんだ付け可能なインタフェース層を形成することが望ましい。この場合、はんだ付け可能な層は、硬化後の導電性インク層及び溶着金属層から成っていてもよい。ニッケルのような障壁金属が、溶着されて硬化された導電性インクサブレイヤとはんだ付け可能なインタフェース層との間で用いられてもよい。
はんだ付け可能な層は、また、いかなる適当な形式を有していてもよい。例えば、以下の実施例に示すように、はんだ付け可能な層は連続していてもよいし、不連続であってもよい。はんだ付け可能な層は、また、いくつかの実施例において約100ミクロン未満の厚みを有していてもよい。例えば、はんだ付け可能な層も、約10から30ミクロンの間の厚みを有していてもよい。
半導体ダイパッケージのダイスは、縦型電力トランジスタを含んでいることが望ましい。縦型電力トランジスタは、VDMOSトランジスタ及び縦型バイポーラ電力トランジスタを含む。VDMOSトランジスタは、拡散によって形成される2つ以上の半導体領域を有するMOSFET(金属酸化膜半導体電界効果トランジスタ)である。VDMOSトランジスタは、ソース領域、ドレイン領域及びゲートを有する。ソース領域及びドレイン領域が半導体ダイの対向する面にあるという点で、デバイスは縦型である。ゲートは、溝のあるゲート構造または平面的なゲート構造であってもよく、ソース領域と同じ面に形成される。溝のあるゲート構造が選ばれる。なんとなれば、溝のあるゲート構造はより狭くて、平面的なゲート構造より狭いスペースを占めるからである。動作の間、VDMOSデバイスにおいてソース領域からドレイン領域への電流の流れは、ダイ表面に対して実質的に直交している。他の実施例において、半導体ダイスのトランジスタは、IGBT(絶縁ゲートバイポーラトランジスタ)のようなバイポーラトランジスタであってもよい。かかる実施例では、半導体ダイの一面に、エミッタ領域及びベース領域があってもよい。ダイの反対側の面に、コレクタ領域があってもよい。
本発明の実施例によるダイパッケージで用いられる成形材料は、いかなる適当な材料から成っていてもよく、ダイパッケージのいかなる適当な形式に成形されてもよい。適当な成形材料は、エポキシ樹脂のような熱硬化性樹脂を含んでいてもよい。
具体的なパッケージの実施例が、図面に示される。
図1は、露出ダイ表面を有する様々な半導体ダイパッケージの底面図である。左側に、異なる寸法のダイスに対応する4つの異なる露出ダイ表面12(A)を有する4つのダイパッケージ12がある。異なる寸法は、異なるはんだ付け可能な領域、従って、異なる「占有面積」を構成する。本発明の実施例を用いて、異なる寸法のダイスを有するダイパッケージ12は、はんだ付け可能な層15で覆われて、同じまたは実質的に同じ占有面積を備えたダイパッケージ14を形成することができる。
均一なはんだ付け可能な占有面積を有するダイパッケージを製造することには、多くの利点がある。第1に、ダイパッケージに同じまたは実質的に同じ占有面積を設けることによって、エレクトロニクス製造業者は、均一の寸法になされた導電性パッドを有する回路基板を用いることができる。異なるはんだ付け可能な占有面積を有するダイパッケージを収容する特殊なパッドを必要としない。第2に、異なる占有面積を有するダイパッケージを用いることは、エレクトロニクス製造業者が1種類のはんだステンシルマスクだけを有している場合に、製造上の問題を生じさせるかもしれない。ステンシルマスクは、単一の寸法のはんだ溶着物を形成するのに用いられるかもしれない。あまりに多量のはんだが回路基板の導電ランドに使用される場合、かつ、はんだがダイパッケージの成形材料などのはんだ付け不可能な領域に接触する場合、はんだは、はんだ付け可能な露出ダイ表面の方へ運ばれて、成形材料までぬれないだろう。このことは、一部のはんだが、パッケージのリード線の方へ流れ出して、それによってリード線を短絡させる危険性を増して、不完全な電子部品を生産するという危険性を増すことの原因になる。
図2(A)−2(H)は、露出ダイ表面を有するダイパッケージを製造するために用いられ得る処理ステップを示す。典型的な処理ステップはまた、全体として参照することによりここに組み込まれていて、本願と同一の出願人に譲渡されている、米国特許第6,720,642号にも見出すことができる。
図2(A)に示すように、はんだバンプ半導体ダイ34が、リードフレーム構造32のダイ取り付け領域に取り付けられる。リードフレーム構造32は、銅のような導電性金属から成っていてもよく、さらに他の金属によってメッキをされていてもよいしメッキされていなくてもよい。
リードフレーム構造32は、ゲートリード構造及びソースリード構造を含んでもよい。ゲートリード構造及びソースリード構造の各々は、そこから伸びている1つ以上のリード線を有していてもよい。ゲートリード構造及びソースリード構造の一部は、リードフレーム構造32のダイ取り付け領域を形成してもよい。ダイ取り付け領域は、ダイが取り付けられるリードフレーム構造32の領域である。
図2(A)に示すように、バンプはダイ34の第2面34(B)上にある。ダイ34はひっくり返されて、次にリードフレーム構造32のダイ取り付け領域上に取り付けられる。ダイ34上のバンプは、PbまたはSnベースのはんだから成っていてもよくて、はんだボール、列、その他の形であってもよく、または、はんだ付け可能な材料で覆われたワイヤボンドスタッドの形でもよい。ワイヤボンドスタッドは、全体として参照することによりここに組み込まれている、2003年3月10日に出願された米国特許出願第10/386,211号に開示されている。典型的なスタッドは、貴金属から成る耐酸化性の外側層を有する銅から成っていてもよい。図2(A)を参照すると、はんだバンプは、ダイ34の第2面34(B)で、ソース領域及びゲート領域に接続されてもよい。はんだは、また、はんだバンプ半導体ダイ34をリードフレーム構造32に取り付ける前に、リードフレーム構造32のダイ取り付け領域上に存在してもよい。
図2(B)に示すように、ダイ34がリードフレーム構造32に取り付けられた後に、はんだリフロー処理が実施される。はんだリフロー処理は、半導体ダイ34上ではんだバンプをリフローして、半導体ダイ34がリードフレーム構造32へ接着される。リフロー処理は、はんだバンプがリフローの間に圧壊しない「非圧壊」処理であってもよい。適当なリフロー温度及び状態は、当業者に公知である。
図2(C)は、形成パッケージの底面斜視図を示し、一方、図2(D)は、形成パッケージの平面図である。図2(C)に示すように、成形材料36は、ダイ34の周囲に形成される。ダイ34の第1面34(A)は、成形材料36から露出される。第1面34(A)は、ダイ34のMOSFETのドレイン領域と一致してもよい。しかしながら、第1面34(A)は、他の実施例において、いかなる適当な入力端子または出力端子に一致してもよい。
典型的な成形処理において、テープ(図示せず)が、(図2(B)に示すように)ダイ34の第1面34(A)上に配置されてもよい。テープで付けられたダイは、成形チャンバに配置されてもよい。成形材料は、ダイ34の周囲に形成されて、凝固されてもよい。成形後に、テープは除去される。成形されたダイパッケージは、実質的に露出ダイ表面34(A)と同一平面になっている外面を備えた成形材料を有する。適当な成形状態は、当業者によって決定されてもよい。
図2(C)を参照すると、バリ除去(debar)処理が同様に実施されてもよい。バリ除去処理では、余分の成形材料及びリードフレーム材料が除去される。図2(E)を参照すると、ウォーターデフラッシュ処理が次に実施される。このステップで、余分の成形コンパウンドが、水ジェットを用いてダイパッケージから除去されてもよい。
図2(F)に示すように、ゲートリードカット、ストリップテスト及びレーザマーク処理が実施されてもよい。パッケージのゲートリード線が切断されて、ソースリード線及びゲートリード線が互いに電気的に絶縁されてもよい。次に、パッケージがテストされて、次に適当な識別情報で印がつけられてもよい。
図2(G)に示すように、トリム、形成及びシンギュレーション処理が、次に実施されてもよい。最後に、テープ及びリール処理が、図2(H)に示すように実施されてもよい。トリム、形成、シンギュレーション並びにテープ及びリール処理は、公知技術である。
図3(A)は、半導体ダイ34の第1面34(A)と実質的に同一平面になっている外部底面を有する成形材料36を有する半導体ダイパッケージ50の底面図である。第1面34(A)は、ダイ34の金属処理された背面の一部であってもよい。ダイ34の第1面34(A)の金属は、はんだ付け可能な金属から成っていてもよい。リード線38は、成形材料36から離れて横に伸びている。示すように、第1面34(A)は、この例ではパッケージ50の底面の半分未満を占有する。
図3(B)−3(D)は、はんだ付け可能な層を有する半導体ダイパッケージの底面斜視図を示す。
図3(B)は、はんだ付け可能な層22(例えば硬化後のはんだ付け可能なインク)を含むダイパッケージ50(A)を示す。はんだ付け可能な層22は、成形材料36の外面を覆うが、ダイ34の露出した第1面34(A)を覆わないかまたは、第1面34(A)の小さい部分だけを覆う。ダイパッケージ50(A)を回路基板に取り付ける場合、はんだ(図示せず)は、第1面34(A)及びはんだ付け可能な層22の両方に接触してもよい。
図3(C)は、ダイ34の第1面及び成形材料36の両方を覆っているはんだ付け可能な層22を含んでいるダイパッケージ50(A)を示す。この例では、はんだ付け可能な層22は、連続しているというより不連続である。
図3(D)は、ダイ34の第1面34(A)及び成形材料36の両方に形成されたはんだ付け可能な層22を含むダイパッケージ50(A)を示す。この例では、はんだ付け可能な層22は、不連続な層というより連続する層である。
図4(A)は、成形材料36から露出される第1面34(A)を有するダイ34を有するダイパッケージ50を示す。この例では、ダイ34の第1面34(A)は、パッケージ50の底面の半分より多くを占有する。
図4(B)は、図4(A)に示したダイの第1面34(A)より小さい第1面34(A)を有するダイ34を有するダイパッケージ50(A)を示す。図4(B)のダイパッケージ50(B)の占有面積を図4(A)のダイパッケージ50(A)の占有面積と同じにするために、はんだ付け可能な層22は、図4(B)に示したダイパッケージ50の成形材料36の外面上に形成される。このように、図4(A)及び図4(B)のダイパッケージ50、50(A)は、同じ占有面積を有していてもよいが、異なる寸法のダイ34を有していてもよい。
図4(C)は、プリント回路基板60に取り付けられている図4(A)及び図4(B)に示したダイパッケージ50、50(A)を示す。はんだ70は、プリント回路基板60上の導電ランド(図示せず)に配置されている。図4(C)に示すように、パッケージ50、50(A)が異なる寸法のダイを含む場合であっても、用いられるはんだ70の量は、パッケージ50、50(A)の両方に対して同じである。同時に、本発明の一実施例によるプリント回路基板60及びダイパッケージは、電気アセンブリを形成してもよい。
図5(A)は、はんだ付け可能な層を持たないダイパッケージ50を示す。ダイパッケージ50は、半導体ダイ34の第1面34(A)を露出する成形材料36を含む。リード線38は、成形材料36から外側へ横方向に伸びている。
図5(B)は、ダイ34の第1面34(A)及び成形材料36の両方の上に成形材料36及びはんだ付け可能な層22を含むダイパッケージ50(A)を示す。図5(B)のダイ34は、図5(A)のダイ34と同じ寸法である。図5(C)に示すように、図5(B)に示したダイパッケージ50(A)は、プリント回路基板60に取り付けられてもよい。はんだ70は、プリント回路基板60上にあってもよい。
図6(A)及び図6(B)は不連続のはんだ付け可能な層22を有する他のパッケージ51(A)、51(B)を示す。図6(A)に示すダイパッケージ51(A)は、図6(B)に示すダイパッケージ51(B)のダイ34より大きいダイ34を有している。図6(A)及び図6(B)では、不連続のはんだ付け可能な層22は、パターン化された長方形の形状である。他のパターンが、他の実施例において用いられてもよい。
図7(A)は、ダイパッケージ51(A)、51(B)がはんだ70を用いてプリント回路基板60に取り付けられる方法を示す。示すように、異なる寸法のダイ34が用いられる場合であっても、両方のパッケージ51(A)、51(B)を取り付けるために用いられるはんだ70の量は同じである。図7(B)は、プリント回路基板に取り付けられた後のダイパッケージ51(A)、51(B)を示す。参照番号170で、はんだ70は、成形材料36の底面までぬれていない。
図8(A)は、成形材料36から露出している2つのダイ表面134(A)、134(B)を有する2つのダイを含んでいるダイパッケージ50を示す。電気的絶縁領域136が、2つのダイの間にあってもよい。図8(B)に示すように、はんだ付け可能な層22が両方のダイ表面134(A)、134(B)を覆って、それらが電気的に接続される。ダイ表面134(A)、134(B)はダイのMOSFETのドレイン領域に一致してもよく、はんだ付け可能な層22は共通のドレイン端子を形成してもよい。
図9(A)は、はんだ付け不可能な重合体層144を有するダイパッケージ59(A)を示す。図9(B)は、はんだ付け不可能な重合体層144の上にはんだ付け可能な層146を形成した後のダイパッケージ59(B)を示す。はんだ付け可能な層146は、メッキ、蒸着、スパッタリング、その他によって形成されてもよい。
図10(A)は、スパッタされたシード層150及び、成形材料36から露出されるダイ背面152を含むダイパッケージ69(A)である。図10(B)はシード層154上にはんだ付け可能なインタフェース層154を形成した後のダイパッケージ69(B)を示す。はんだ付け可能なインタフェース層154は、はんだ付け不可能な層150上にメッキをされてもよい。
図11は、ダイ234の両側を囲む成形材料238を含む半導体ダイパッケージ200を示す。ダイ表面234(A)は、ダイ234のMOSFETのドレイン端子を形成してもよく、成形材料238から露出される。表面234(A)は、成形材料238の頂部外面と実質的に同一平面上であってもよい。相互接続(例えば、はんだ結合)236は、ダイ234をリードフレーム構造240に接続する。リード線240は、成形材料238から外へ横方向に伸びる。
はんだ付け可能なかつ/または導電性の層224は、露出ダイ表面234(A)と1つ以上のリード線240との間の外部ドレイン接続を設けてもよい。ダイ234の露出面234(A)は1つ以上のリード線240に電気的に接続されて、ドレイン電流がダイ表面234(A)から回路基板60まで経路付けられてもよい。はんだ70が用いられて、リード線240を回路基板60に接続する。
別のはんだ付け可能なかつ/または導電性の層222が、ダイパッケージ200の頂部にあってもよい。前述したように、はんだ付け可能なかつ/または導電の層222は、連続的であってもよいし、不連続であってもよい。さらに、パッケージ200の上部外面の一部または実質的に全部を覆ってもよい。はんだまたは熱接着剤(図示せず)は、ダイ表面234(A)及びはんだ付け可能な及び/または導電性の層222の頂部に溶着されてもよい。次に、ヒートシンクHSが、ダイパッケージの頂部のはんだに取り付けられて、ダイパッケージ200を冷やしてもよい。ヒートシンクHSは、アルミニウムまたは銅などの金属から成っていてもよく、さらに、熱放出フィンを含んでいてもよいし含まなくてもよい。
図11に示す実施例は、前述の実施例と異なる。図11において、ダイ234はリードフレーム構造の底部の代わりにリードフレーム構造の頂部にある。さらに、従来の実施例とは異なり、ダイ234は回路基板の近くにない。図11の実施例は前述の実施例と異なるが、ダイパッケージのダイが異なった寸法のダイを有している場合であっても、図11の実施例が標準の占有面積を備えたダイパッケージを形成するのに用いられることは明らかである。
図12及び図13は、本発明の他の実施例の横断面図を示す。図11、12及び13において、同様の番号は同様の要素を示し、図12及び13のいくつかの要素の説明は繰り返されない。
図12は、回路基板60上に取り付けられたダイパッケージ200を示す。ダイパッケージ200は、この例では、成形材料238の外面238(A)と実質的に同一平面になっている表面234(A)を有するダイ234を有している。はんだ付け可能なかつ/または導電性の層224は、少なくとも部分的にダイ表面234(A)及び成形材料238の少なくとも一部を覆っていてもよい。はんだ付け可能なかつ/または導電性の層224は、リードフレーム構造の1つ以上のリード線240をダイ234に接続してもよい。図11の実施例と異なって、はんだ付け可能なかつ/または導電性の層224は、頂部の代わりにパッケージ200の底部にある。
図13は、成形材料238の外面238(A)と実質的に同一平面になっているダイ234のダイ表面234(A)を有するダイパッケージ200を示す。はんだ付け可能な及び/または導電性の層222が、ダイパッケージ200の頂部にあってもよくて、ヒートシンクHSを成形材料238に接続してもよい。別のはんだ付け可能なかつ/または導電性の層224が、実装200の底部にあってもよくて、(ドレイン領域を形成してもよい)ダイ表面234(A)を回路基板60に接続してもよい。図11及び12の従来の実施例と異なって、図13の実施例は、ヒートシンクHSを有して、パッケージ200の底部で露出ダイ表面234(A)を有する。
ここで用いられた用語及び表現は、明細書の用語として用いられていて、限定でない。さらに、かかる用語及び表現の使用において、示されかつ説明された特徴の同等物を排除するということを意図していない。様々な変更が、請求された本発明の範囲内で可能であるということが認められる。
さらに、本発明の1つ以上の実施例の1つ以上の特徴は、本発明の範囲から乖離することなく、本発明の他の実施例の1つ以上の特徴と組み合わされてもよい。例えば、図3-10に関して説明された特徴のいずれでも、本発明の範囲から乖離することなく図11の特徴によって組み入れられるかまたは用いられてもよい。
全ての特許、特許出願、刊行物及び上記された説明は、全ての目的に対してそれら全体において参照されてここに組み込まれている。いずれも、従来技術であると認められない。
異なる露出ダイ表面を有している異なる半導体ダイパッケージを示す。 露出ダイ表面を有する半導体ダイパッケージの形成過程での処理ステップを示す。 露出ダイ表面を有する半導体ダイパッケージの形成過程での処理ステップを示す。 露出ダイ表面を有する半導体ダイパッケージの形成過程での処理ステップを示す。 露出ダイ表面を有する半導体ダイパッケージの形成過程での処理ステップを示す。 露出ダイ表面を有する半導体ダイパッケージの形成過程での処理ステップを示す。 露出ダイ表面を有する半導体ダイパッケージの形成過程での処理ステップを示す。 露出ダイ表面を有する半導体ダイパッケージの形成過程での処理ステップを示す。 露出ダイ表面を有する半導体ダイパッケージの形成過程での処理ステップを示す。 ダイパッケージの底面斜視図を示す。 ダイパッケージの底面斜視図を示す。 ダイパッケージの底面斜視図を示す。 ダイパッケージの底面斜視図を示す。 ダイパッケージの底面斜視図を示す。 ダイパッケージの底面斜視図を示す。 回路基板に取り付けられている図4A及び図4Bのダイパッケージの横断面図を示す。 ダイパッケージの底面斜視図を示す。 ダイパッケージの底面斜視図を示す。 回路基板に取り付けられた図5Bに示すダイパッケージの横断面図を示す。 ダイパッケージの底面斜視図を示す。 ダイパッケージの底面斜視図を示す。 回路基板に取り付けられた場合の図6A及び図6Bのパッケージの横断面図を示す。 回路基板に取り付けられた場合の図6A及び図6Bのパッケージの側断面図を示す。 ダイパッケージの底面斜視図を示す。 ダイパッケージの底面斜視図を示す。 ダイパッケージの底面斜視図を示す。 ダイパッケージの底面斜視図を示す。 ダイパッケージの底面斜視図を示す。 ダイパッケージの底面斜視図を示す。 ダイパッケージの底部の代わりにダイパッケージの頂部にダイの露出表面を有するダイパッケージの横断面図である。 本発明の別の実施例によるダイパッケージの横断面図を示す。 ヒートシンクがダイパッケージの頂面に取り付けられている、本発明の別の実施例によるダイパッケージの横断面図である。

Claims (16)

  1. 半導体ダイパッケージであって、
    第1面及び第2面を有する半導体ダイと、
    前記半導体ダイが接続されたリードフレーム構造と、
    前記半導体ダイの少なくとも一部及び前記リードフレーム構造の少なくとも一部の周囲に形成されておりかつ前記半導体ダイの前記第1面の周囲を囲む外面を有している成形材料と、
    前記成形材料の前記外面の少なくとも一部上設けられたはんだ付け可能な層と、
    を含み、
    前記半導体ダイの前記第1面が、前記成形材料の前記外面のうちの前記はんだ付け可能な層が形成されている部分と同一平面になっていることを特徴とする半導体ダイパッケージ。
  2. 前記はんだ付け可能な層は、スパッタリング、蒸着、スクリーン印刷、パッド印刷、メッキ、またはそれらのいずれかの組み合わせを用いて形成されることを特徴とする請求項1記載の半導体ダイパッケージ。
  3. 前記はんだ付け可能な層は、導電性インク層から成ることを特徴とする請求項1記載の半導体ダイパッケージ。
  4. 前記半導体ダイは、縦型電力トランジスタから成ることを特徴とする請求項1記載の半導体ダイパッケージ。
  5. 前記半導体ダイは、前記第1面にあるドレイン領域と前記第2面にあるソース及びゲート領域とからなることを特徴とする請求項1記載の半導体ダイパッケージ。
  6. 前記リードフレームは、前記成形材料から離れて横に伸びている複数のリード線を含むことを特徴とする請求項1記載の半導体ダイパッケージ。
  7. 前記はんだ付け可能な層は、金属層から成っていることを特徴とする請求項1記載の半導体ダイパッケージ。
  8. 前記はんだ付け可能な層が、100ミクロン未満の厚みを有することを特徴とする請求項1記載の半導体ダイパッケージ。
  9. 前記はんだ付け可能な層は、複数の導電層から成っていることを特徴とする請求項1記載の半導体ダイパッケージ。
  10. 電気アセンブリであって、
    請求項1記載の半導体ダイパッケージと、
    回路基板と、を含み、
    前記半導体ダイパッケージが前記回路基板に取り付けられていることを特徴とする電気アセンブリ。
  11. 前記半導体ダイパッケージと前記回路基板との間にはんだを更に含む請求項10記載の電気アセンブリ。
  12. 第1面及び第2面を有する半導体ダイを用意するステップと、
    前記半導体ダイをリードフレーム構造に取り付けて、前記半導体ダイは前記リードフレーム構造に接続されていることを特徴とするステップと、
    前記半導体ダイの少なくとも一部及び前記リードフレーム構造の少なくとも一部の周囲に成形材料を形成し、前記形成された成形材料は前記半導体ダイの前記第1面の周囲を囲む外面を有するステップと、
    前記成形材料の前記外面の少なくとも一部上はんだ付け可能な層を形成するステップと、を含み、前記半導体ダイの前記第1面が、前記成形材料の前記外面のうちの前記はんだ付け可能な層が形成されている部分と同一平面になっていることを特徴とする方法。
  13. 前記はんだ付け可能な層を形成するステップは、スパッタリング、蒸着、スクリーン印刷、パッド印刷、またはそれらのいずれかの組み合わせから成ることを特徴とする請求項12記載の方法。
  14. 前記半導体ダイは、縦型電力トランジスタから成ることを特徴とする請求項12記載の方法。
  15. 前記半導体ダイの前記第1面はドレイン領域から成り、前記半導体ダイの前記第2面はソース領域及びゲート領域から成ることを特徴とする請求項12記載の方法。
  16. 前記成形材料は、プラスチック材料から成ることを特徴とする請求項12記載の方法。
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Families Citing this family (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6720642B1 (en) * 1999-12-16 2004-04-13 Fairchild Semiconductor Corporation Flip chip in leaded molded package and method of manufacture thereof
US8541876B2 (en) * 2005-09-30 2013-09-24 Intel Corporation Microelectronic package having direct contact heat spreader and method of manufacturing same
DE102005053842B4 (de) * 2005-11-09 2008-02-07 Infineon Technologies Ag Halbleiterbauelement mit Verbindungselementen und Verfahren zur Herstellung desselben
US20090057852A1 (en) * 2007-08-27 2009-03-05 Madrid Ruben P Thermally enhanced thin semiconductor package
US7345499B2 (en) * 2006-01-13 2008-03-18 Dell Products L.P. Method of Kelvin current sense in a semiconductor package
US20070210426A1 (en) * 2006-03-07 2007-09-13 Gerber Mark A Gold-bumped interposer for vertically integrated semiconductor system
US8878346B2 (en) * 2006-04-28 2014-11-04 Sandisk Technologies Inc. Molded SiP package with reinforced solder columns
US7777315B2 (en) 2006-05-19 2010-08-17 Fairchild Semiconductor Corporation Dual side cooling integrated power device module and methods of manufacture
US7663211B2 (en) * 2006-05-19 2010-02-16 Fairchild Semiconductor Corporation Dual side cooling integrated power device package and module with a clip attached to a leadframe in the package and the module and methods of manufacture
US8198134B2 (en) 2006-05-19 2012-06-12 Fairchild Semiconductor Corporation Dual side cooling integrated power device module and methods of manufacture
US7996987B2 (en) * 2006-10-17 2011-08-16 Broadcom Corporation Single footprint family of integrated power modules
US7768105B2 (en) * 2007-01-24 2010-08-03 Fairchild Semiconductor Corporation Pre-molded clip structure
US8106501B2 (en) 2008-12-12 2012-01-31 Fairchild Semiconductor Corporation Semiconductor die package including low stress configuration
KR101391925B1 (ko) 2007-02-28 2014-05-07 페어차일드코리아반도체 주식회사 반도체 패키지 및 이를 제조하기 위한 반도체 패키지 금형
KR101489325B1 (ko) * 2007-03-12 2015-02-06 페어차일드코리아반도체 주식회사 플립-칩 방식의 적층형 파워 모듈 및 그 파워 모듈의제조방법
US7659531B2 (en) * 2007-04-13 2010-02-09 Fairchild Semiconductor Corporation Optical coupler package
US7902657B2 (en) * 2007-08-28 2011-03-08 Fairchild Semiconductor Corporation Self locking and aligning clip structure for semiconductor die package
US7737548B2 (en) 2007-08-29 2010-06-15 Fairchild Semiconductor Corporation Semiconductor die package including heat sinks
US20090057855A1 (en) * 2007-08-30 2009-03-05 Maria Clemens Quinones Semiconductor die package including stand off structures
US7589338B2 (en) * 2007-11-30 2009-09-15 Fairchild Semiconductor Corporation Semiconductor die packages suitable for optoelectronic applications having clip attach structures for angled mounting of dice
US20090140266A1 (en) * 2007-11-30 2009-06-04 Yong Liu Package including oriented devices
KR20090062612A (ko) * 2007-12-13 2009-06-17 페어차일드코리아반도체 주식회사 멀티 칩 패키지
US7781872B2 (en) * 2007-12-19 2010-08-24 Fairchild Semiconductor Corporation Package with multiple dies
US20090166826A1 (en) * 2007-12-27 2009-07-02 Janducayan Omar A Lead frame die attach paddles with sloped walls and backside grooves suitable for leadless packages
US8106406B2 (en) 2008-01-09 2012-01-31 Fairchild Semiconductor Corporation Die package including substrate with molded device
US7626249B2 (en) * 2008-01-10 2009-12-01 Fairchild Semiconductor Corporation Flex clip connector for semiconductor device
US20090194856A1 (en) * 2008-02-06 2009-08-06 Gomez Jocel P Molded package assembly
KR101524545B1 (ko) * 2008-02-28 2015-06-01 페어차일드코리아반도체 주식회사 전력 소자 패키지 및 그 제조 방법
US7768108B2 (en) * 2008-03-12 2010-08-03 Fairchild Semiconductor Corporation Semiconductor die package including embedded flip chip
US8018054B2 (en) * 2008-03-12 2011-09-13 Fairchild Semiconductor Corporation Semiconductor die package including multiple semiconductor dice
KR101519062B1 (ko) * 2008-03-31 2015-05-11 페어차일드코리아반도체 주식회사 반도체 소자 패키지
US20090278241A1 (en) * 2008-05-08 2009-11-12 Yong Liu Semiconductor die package including die stacked on premolded substrate including die
US8193618B2 (en) 2008-12-12 2012-06-05 Fairchild Semiconductor Corporation Semiconductor die package with clip interconnection
US7973393B2 (en) * 2009-02-04 2011-07-05 Fairchild Semiconductor Corporation Stacked micro optocouplers and methods of making the same
US8222718B2 (en) * 2009-02-05 2012-07-17 Fairchild Semiconductor Corporation Semiconductor die package and method for making the same
US8193620B2 (en) * 2010-02-17 2012-06-05 Analog Devices, Inc. Integrated circuit package with enlarged die paddle
US8421204B2 (en) 2011-05-18 2013-04-16 Fairchild Semiconductor Corporation Embedded semiconductor power modules and packages
US9570379B2 (en) * 2013-12-09 2017-02-14 Infineon Technologies Americas Corp. Power semiconductor package with integrated heat spreader and partially etched conductive carrier
US9620475B2 (en) 2013-12-09 2017-04-11 Infineon Technologies Americas Corp Array based fabrication of power semiconductor package with integrated heat spreader
US9704787B2 (en) 2014-10-16 2017-07-11 Infineon Technologies Americas Corp. Compact single-die power semiconductor package
US9653386B2 (en) 2014-10-16 2017-05-16 Infineon Technologies Americas Corp. Compact multi-die power semiconductor package
JP2015142072A (ja) * 2014-01-30 2015-08-03 株式会社東芝 半導体装置
US9468087B1 (en) * 2015-07-13 2016-10-11 Texas Instruments Incorporated Power module with improved cooling and method for making
US20170047274A1 (en) 2015-08-12 2017-02-16 Texas Instruments Incorporated Double Side Heat Dissipation for Silicon Chip Package
ITUB20155696A1 (it) 2015-11-18 2017-05-18 St Microelectronics Srl Dispositivo a semiconduttore, corrispondenti procedimenti di produzione ed uso e corrispondente apparecchiatura
US20200194347A1 (en) * 2018-12-18 2020-06-18 Alpha And Omega Semiconductor (Cayman) Ltd. Semiconductor package and method of making the same
DE102019206523A1 (de) * 2019-05-07 2020-11-12 Zf Friedrichshafen Ag Leistungsmodul mit gehäusten Leistungshalbleitern zur steuerbaren elektrischen Leistungsversorgung eines Verbrauchers
TWI749465B (zh) * 2020-02-14 2021-12-11 聚積科技股份有限公司 積體電路的轉移封裝方法
US11562949B2 (en) * 2020-06-17 2023-01-24 Texas Instruments Incorporated Semiconductor package including undermounted die with exposed backside metal
US20230059142A1 (en) * 2021-08-17 2023-02-23 Texas Instruments Incorporated Flip chip packaged devices with thermal interposer

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1098133A (ja) * 1996-09-25 1998-04-14 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP2001203310A (ja) * 1999-12-16 2001-07-27 Fairchild Semiconductor Corp リード付き成形パッケージ中のフリップ・チップおよびその製造方法
JP2001244385A (ja) * 1999-12-24 2001-09-07 Dainippon Printing Co Ltd 半導体搭載用部材およびその製造方法
US6452278B1 (en) * 2000-06-30 2002-09-17 Amkor Technology, Inc. Low profile package for plural semiconductor dies
WO2003036717A1 (en) * 2001-10-22 2003-05-01 Fairchild Semiconductor Corporation Thin thermally enhanced flip chip in a leaded molded package

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01134958A (ja) 1987-11-20 1989-05-26 Hitachi Ltd 半導体装置
US5105536A (en) 1989-07-03 1992-04-21 General Electric Company Method of packaging a semiconductor chip in a low inductance package
US5319242A (en) 1992-03-18 1994-06-07 Motorola, Inc. Semiconductor package having an exposed die surface
US5250841A (en) 1992-04-06 1993-10-05 Motorola, Inc. Semiconductor device with test-only leads
US6384492B1 (en) 1995-05-04 2002-05-07 Spinel Llc Power semiconductor packaging
JP2000511702A (ja) 1996-06-12 2000-09-05 ブルーネル ユニバーシティ 電気回路
US6133634A (en) 1998-08-05 2000-10-17 Fairchild Semiconductor Corporation High performance flip chip package
TW463346B (en) 1999-05-04 2001-11-11 Sitron Prec Co Ltd Dual-leadframe package structure and its manufacturing method
US6307755B1 (en) 1999-05-27 2001-10-23 Richard K. Williams Surface mount semiconductor package, die-leadframe combination and leadframe therefor and method of mounting leadframes to surfaces of semiconductor die
US6448110B1 (en) 1999-08-25 2002-09-10 Vanguard International Semiconductor Corporation Method for fabricating a dual-chip package and package formed
US6198163B1 (en) 1999-10-18 2001-03-06 Amkor Technology, Inc. Thin leadframe-type semiconductor package having heat sink with recess and exposed surface
US6723620B1 (en) 1999-11-24 2004-04-20 International Rectifier Corporation Power semiconductor die attach process using conductive adhesive film
US6661082B1 (en) 2000-07-19 2003-12-09 Fairchild Semiconductor Corporation Flip chip substrate design
US6753605B2 (en) 2000-12-04 2004-06-22 Fairchild Semiconductor Corporation Passivation scheme for bumped wafers
US6798044B2 (en) 2000-12-04 2004-09-28 Fairchild Semiconductor Corporation Flip chip in leaded molded package with two dies
US6469384B2 (en) 2001-02-01 2002-10-22 Fairchild Semiconductor Corporation Unmolded package for a semiconductor device
US6628880B2 (en) 2001-04-06 2003-09-30 Windsor Communications, Inc. Fiber optic cable splice enclosure
US6683375B2 (en) 2001-06-15 2004-01-27 Fairchild Semiconductor Corporation Semiconductor die including conductive columns
US6399418B1 (en) 2001-07-26 2002-06-04 Amkor Technology, Inc. Method for forming a reduced thickness packaged electronic device
US7084488B2 (en) 2001-08-01 2006-08-01 Fairchild Semiconductor Corporation Packaged semiconductor device and method of manufacture using shaped die
SG111919A1 (en) * 2001-08-29 2005-06-29 Micron Technology Inc Packaged microelectronic devices and methods of forming same
US6633030B2 (en) 2001-08-31 2003-10-14 Fiarchild Semiconductor Surface mountable optocoupler package
US20040088448A1 (en) 2001-10-16 2004-05-06 Userspace Corporation Embedded system and method for controlling, monitoring of instruments or devices and processing their data via control and data protocols that can be combined or interchanged
JP4173346B2 (ja) * 2001-12-14 2008-10-29 株式会社ルネサステクノロジ 半導体装置
DE10392377T5 (de) 2002-03-12 2005-05-12 FAIRCHILD SEMICONDUCTOR CORP. (n.d.Ges.d. Staates Delaware) Auf Waferniveau beschichtete stiftartige Kontakthöcker aus Kupfer
US7122884B2 (en) * 2002-04-16 2006-10-17 Fairchild Semiconductor Corporation Robust leaded molded packages and methods for forming the same
US6836023B2 (en) 2002-04-17 2004-12-28 Fairchild Semiconductor Corporation Structure of integrated trace of chip package
US7061077B2 (en) 2002-08-30 2006-06-13 Fairchild Semiconductor Corporation Substrate based unmolded package including lead frame structure and semiconductor die
JP3736516B2 (ja) * 2002-11-01 2006-01-18 松下電器産業株式会社 リードフレームおよびその製造方法ならびに樹脂封止型半導体装置およびその製造方法
US20050012225A1 (en) 2002-11-15 2005-01-20 Choi Seung-Yong Wafer-level chip scale package and method for fabricating and using the same
US20040191955A1 (en) 2002-11-15 2004-09-30 Rajeev Joshi Wafer-level chip scale package and method for fabricating and using the same
US6806580B2 (en) 2002-12-26 2004-10-19 Fairchild Semiconductor Corporation Multichip module including substrate with an array of interconnect structures
US7271497B2 (en) 2003-03-10 2007-09-18 Fairchild Semiconductor Corporation Dual metal stud bumping for flip chip applications
US6867481B2 (en) 2003-04-11 2005-03-15 Fairchild Semiconductor Corporation Lead frame structure with aperture or groove for flip chip in a leaded molded package

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1098133A (ja) * 1996-09-25 1998-04-14 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP2001203310A (ja) * 1999-12-16 2001-07-27 Fairchild Semiconductor Corp リード付き成形パッケージ中のフリップ・チップおよびその製造方法
JP2001244385A (ja) * 1999-12-24 2001-09-07 Dainippon Printing Co Ltd 半導体搭載用部材およびその製造方法
US6452278B1 (en) * 2000-06-30 2002-09-17 Amkor Technology, Inc. Low profile package for plural semiconductor dies
WO2003036717A1 (en) * 2001-10-22 2003-05-01 Fairchild Semiconductor Corporation Thin thermally enhanced flip chip in a leaded molded package

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