JP4850184B2 - 標準占有面積を含む半導体ダイパッケージ及びその製造方法 - Google Patents

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Description

ＦＬＭＰ（リード線のある成形パッケージ内フリップチップ）は、パワーＭＯＳＦＥＴ実装分野において開発中の重要な実装技術である。ＦＬＭＰの電気性能及び熱性能は、当該産業において依然として追随を許さない。ＦＬＭＰは、（ゲート接続及びソース接続を有している）リードフレーム上のフリップチップＭＯＳＦＥＴ技術を用いている。ダイの背面は、パッケージ内で露出されている。場合によっては、ダイの露出した背面は、パッケージに対するドレイン端子として機能を果たす。
ＦＬＭＰタイプのパッケージが望ましい一方、ＦＬＭＰタイプのパッケージのダイスは大きさが様々であるかもしれない。このことは、可変の占有面積を有するダイパッケージという結果をもたらす。場合によっては、占有面積は、パッケージを回路基板に実装するために必要なはんだ付け可能な表面の量によって決定される。異なるダイ寸法を有するパッケージが製造される場合、同時に、異なる占有面積の代わりに「標準」占有面積を有していることが望ましいだろう。
本発明の実施例は、この問題及び他の問題を、個々にそして集合的に扱う。
本発明の実施例は、半導体ダイパッケージ、電気アセンブリ及び方法を対象にする。
本発明の一実施例は、以下を含む半導体ダイパッケージを対象にする。即ち、第１面及び第２面を有する半導体ダイと、半導体ダイが接続されているリードフレーム構造と、ダイの少なくとも一部及びリードフレーム構造の少なくとも一部の周囲に形成されていてかつ外面を有しており、さらに半導体ダイの第１面が該外面と実質的に同じ高さであることを特徴とする成形材料と、成形材料の外面上のはんだ付け可能な層と、を含む。
本発明の別の実施例は、以下のステップを含む方法を対象にする。即ち、第１面及び第２面を有する半導体ダイを用意するステップと、半導体ダイをリードフレーム構造に取り付けて半導体ダイがリードフレーム構造に接続していることを特徴とするステップと、少なくともダイの一部及び少なくともリードフレーム構造の一部の周囲に成形材料を形成して、形成された成形材料が外面を有するとともに半導体ダイの第１面が成形材料の該外面と実質的に同じ高さであることを特徴とするステップと、成形材料の外面上にはんだ付け可能な層を形成するステップと、を含む。
他の実施例は、電気アセンブリを対象にする。
これらの実施例、及び他の実施例はさらに詳細に以下に説明される。
発明を実施するための形態
本発明の実施例は、半導体ダイパッケージ、ダイパッケージ及び電気アセンブリを製造する方法を対象にする。
本発明の実施例による典型的な半導体ダイパッケージは、パッケージの成形材料から露出している金属処理された背面を含む半導体ダイを有していてもよい。はんだ付け可能な層が、成形材料の上に形成されて、ダイパッケージのはんだ付け可能な領域を増やす。はんだ付け可能な層をダイパッケージ上に形成することによって、標準占有面積（即ち、他の複数のダイパッケージと関連する複数の占有面積に対応する１つの占有面積）は、ダイパッケージにおいてダイの横方向の寸法にかかわらず定められ得る。
成形材料が成型された後で、はんだ付け可能な層がパッケージの成形材料の上に形成されてもよい。はんだ付け可能な層が、パッケージの底面（または頂面）の一部または全部を覆ってもよい。はんだ付け可能な層は、成形材料から露出されるダイの表面に接触してもよいし接触しなくてもよい。はんだ付け可能な層は、また、ダイの露出している金属処理された背面とＰＣＢ（プリント回路基板）上の導電性パッドとの間の相互接続媒体として機能を果たしてもよい。はんだまたは導電接着剤がＰＣＢにダイパッケージのはんだ付け可能な層を接続するために用いられてもよい。頂部のはんだ付け可能な層は、外部のヒートシンクの取り付けを容易にしてもよい。
はんだ付け可能な層は、いかなる適当な処理を用いて形成されてもよい。例えば、はんだ付け可能な層は、スパッタリング、蒸着、スクリーン印刷、パッド印刷及び／またはメッキ（例えば、化学メッキまたは電気メッキ）を含む処理によって形成されてもよい。１つの具体例では、はんだ付け可能な層は、パッケージの成形材料上でシード層をスパッタリングすることによって形成されてもよい。スパッタリングした後に、金属がシード層にメッキをされてもよい。スパッタリングまたは蒸着のような包括的な処理は、マスクを用いて導電性材料をダイパッケージの選択された領域に蒸着してもよいし、またはポスト蒸着物除去処理を用いて不必要な領域から蒸着された導電性材料を除去してもよい。
はんだ付け可能な層はまた、１つ以上のサブレイヤ（sublayer）の形を成していてもよい。例えば、はんだ付け可能な層は、接着サブレイヤ及び接着サブレイヤの上部のはんだ付け可能なインタフェースサブレイヤを含んでいてもよい。サブレイヤは、同じかまたは異なる処理を用いて形成されてもよい。
はんだ付け可能な層は、いかなる適当な材料から成っていてもよい。例えば、はんだ付け可能な層は、導電性インクから成っていてもよい。導電性インクははんだ付け可能な層において用いられることが望ましい。なんとなれば、導電性インクは成形プラスチック材料にうまく密着するからである。導電性インクは、概してキャリア媒体の導電性の分子から成っている。導電性の分子は、例えばＡｇ、Ａｕ、Ｐｄ、Ｐｔ及びそれらの合金などの貴金属、及び／または、例えばＳｎ、Ｃｕ及びそれらの合金などの遷移金属から成っていてもよい。キャリア媒体は、エポキシ樹脂のような熱硬化性の樹脂から成っていてもよい。適当な導電性インクは、ダウ・コーニング（例えばダウ・コーニングＰＩ２０００及びＰＩ２２００）及び他の導電性インクの製造業者から市販されている。かかる導電性インクは、概して、蒸着され、次に、例えば、リフロー炉を用いて硬化される。
導電性インクが良い電気特性を有する一方で、いくつかの導電性インクは直接はんだ付け可能でないかもしれない。そのような場合、Ｓｎなどのはんだ付け可能なインタフェース金属を用いてインクをメッキしてはんだ付け可能なインタフェース層を形成することが望ましい。この場合、はんだ付け可能な層は、硬化後の導電性インク層及び溶着金属層から成っていてもよい。ニッケルのような障壁金属が、溶着されて硬化された導電性インクサブレイヤとはんだ付け可能なインタフェース層との間で用いられてもよい。
はんだ付け可能な層は、また、いかなる適当な形式を有していてもよい。例えば、以下の実施例に示すように、はんだ付け可能な層は連続していてもよいし、不連続であってもよい。はんだ付け可能な層は、また、いくつかの実施例において約１００ミクロン未満の厚みを有していてもよい。例えば、はんだ付け可能な層も、約１０から３０ミクロンの間の厚みを有していてもよい。
半導体ダイパッケージのダイスは、縦型電力トランジスタを含んでいることが望ましい。縦型電力トランジスタは、ＶＤＭＯＳトランジスタ及び縦型バイポーラ電力トランジスタを含む。ＶＤＭＯＳトランジスタは、拡散によって形成される２つ以上の半導体領域を有するＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ）である。ＶＤＭＯＳトランジスタは、ソース領域、ドレイン領域及びゲートを有する。ソース領域及びドレイン領域が半導体ダイの対向する面にあるという点で、デバイスは縦型である。ゲートは、溝のあるゲート構造または平面的なゲート構造であってもよく、ソース領域と同じ面に形成される。溝のあるゲート構造が選ばれる。なんとなれば、溝のあるゲート構造はより狭くて、平面的なゲート構造より狭いスペースを占めるからである。動作の間、ＶＤＭＯＳデバイスにおいてソース領域からドレイン領域への電流の流れは、ダイ表面に対して実質的に直交している。他の実施例において、半導体ダイスのトランジスタは、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）のようなバイポーラトランジスタであってもよい。かかる実施例では、半導体ダイの一面に、エミッタ領域及びベース領域があってもよい。ダイの反対側の面に、コレクタ領域があってもよい。
本発明の実施例によるダイパッケージで用いられる成形材料は、いかなる適当な材料から成っていてもよく、ダイパッケージのいかなる適当な形式に成形されてもよい。適当な成形材料は、エポキシ樹脂のような熱硬化性樹脂を含んでいてもよい。
具体的なパッケージの実施例が、図面に示される。
図１は、露出ダイ表面を有する様々な半導体ダイパッケージの底面図である。左側に、異なる寸法のダイスに対応する４つの異なる露出ダイ表面１２（Ａ）を有する４つのダイパッケージ１２がある。異なる寸法は、異なるはんだ付け可能な領域、従って、異なる「占有面積」を構成する。本発明の実施例を用いて、異なる寸法のダイスを有するダイパッケージ１２は、はんだ付け可能な層１５で覆われて、同じまたは実質的に同じ占有面積を備えたダイパッケージ１４を形成することができる。
均一なはんだ付け可能な占有面積を有するダイパッケージを製造することには、多くの利点がある。第１に、ダイパッケージに同じまたは実質的に同じ占有面積を設けることによって、エレクトロニクス製造業者は、均一の寸法になされた導電性パッドを有する回路基板を用いることができる。異なるはんだ付け可能な占有面積を有するダイパッケージを収容する特殊なパッドを必要としない。第２に、異なる占有面積を有するダイパッケージを用いることは、エレクトロニクス製造業者が１種類のはんだステンシルマスクだけを有している場合に、製造上の問題を生じさせるかもしれない。ステンシルマスクは、単一の寸法のはんだ溶着物を形成するのに用いられるかもしれない。あまりに多量のはんだが回路基板の導電ランドに使用される場合、かつ、はんだがダイパッケージの成形材料などのはんだ付け不可能な領域に接触する場合、はんだは、はんだ付け可能な露出ダイ表面の方へ運ばれて、成形材料までぬれないだろう。このことは、一部のはんだが、パッケージのリード線の方へ流れ出して、それによってリード線を短絡させる危険性を増して、不完全な電子部品を生産するという危険性を増すことの原因になる。
図２（Ａ）−２（Ｈ）は、露出ダイ表面を有するダイパッケージを製造するために用いられ得る処理ステップを示す。典型的な処理ステップはまた、全体として参照することによりここに組み込まれていて、本願と同一の出願人に譲渡されている、米国特許第６，７２０，６４２号にも見出すことができる。
図２（Ａ）に示すように、はんだバンプ半導体ダイ３４が、リードフレーム構造３２のダイ取り付け領域に取り付けられる。リードフレーム構造３２は、銅のような導電性金属から成っていてもよく、さらに他の金属によってメッキをされていてもよいしメッキされていなくてもよい。
リードフレーム構造３２は、ゲートリード構造及びソースリード構造を含んでもよい。ゲートリード構造及びソースリード構造の各々は、そこから伸びている１つ以上のリード線を有していてもよい。ゲートリード構造及びソースリード構造の一部は、リードフレーム構造３２のダイ取り付け領域を形成してもよい。ダイ取り付け領域は、ダイが取り付けられるリードフレーム構造３２の領域である。
図２（Ａ）に示すように、バンプはダイ３４の第２面３４（Ｂ）上にある。ダイ３４はひっくり返されて、次にリードフレーム構造３２のダイ取り付け領域上に取り付けられる。ダイ３４上のバンプは、ＰｂまたはＳｎベースのはんだから成っていてもよくて、はんだボール、列、その他の形であってもよく、または、はんだ付け可能な材料で覆われたワイヤボンドスタッドの形でもよい。ワイヤボンドスタッドは、全体として参照することによりここに組み込まれている、２００３年３月１０日に出願された米国特許出願第１０／３８６，２１１号に開示されている。典型的なスタッドは、貴金属から成る耐酸化性の外側層を有する銅から成っていてもよい。図２（Ａ）を参照すると、はんだバンプは、ダイ３４の第２面３４（Ｂ）で、ソース領域及びゲート領域に接続されてもよい。はんだは、また、はんだバンプ半導体ダイ３４をリードフレーム構造３２に取り付ける前に、リードフレーム構造３２のダイ取り付け領域上に存在してもよい。
図２（Ｂ）に示すように、ダイ３４がリードフレーム構造３２に取り付けられた後に、はんだリフロー処理が実施される。はんだリフロー処理は、半導体ダイ３４上ではんだバンプをリフローして、半導体ダイ３４がリードフレーム構造３２へ接着される。リフロー処理は、はんだバンプがリフローの間に圧壊しない「非圧壊」処理であってもよい。適当なリフロー温度及び状態は、当業者に公知である。
図２（Ｃ）は、形成パッケージの底面斜視図を示し、一方、図２（Ｄ）は、形成パッケージの平面図である。図２（Ｃ）に示すように、成形材料３６は、ダイ３４の周囲に形成される。ダイ３４の第１面３４（Ａ）は、成形材料３６から露出される。第１面３４（Ａ）は、ダイ３４のＭＯＳＦＥＴのドレイン領域と一致してもよい。しかしながら、第１面３４（Ａ）は、他の実施例において、いかなる適当な入力端子または出力端子に一致してもよい。
典型的な成形処理において、テープ（図示せず）が、（図２（Ｂ）に示すように）ダイ３４の第１面３４（Ａ）上に配置されてもよい。テープで付けられたダイは、成形チャンバに配置されてもよい。成形材料は、ダイ３４の周囲に形成されて、凝固されてもよい。成形後に、テープは除去される。成形されたダイパッケージは、実質的に露出ダイ表面３４（Ａ）と同一平面になっている外面を備えた成形材料を有する。適当な成形状態は、当業者によって決定されてもよい。
図２（Ｃ）を参照すると、バリ除去（debar）処理が同様に実施されてもよい。バリ除去処理では、余分の成形材料及びリードフレーム材料が除去される。図２（Ｅ）を参照すると、ウォーターデフラッシュ処理が次に実施される。このステップで、余分の成形コンパウンドが、水ジェットを用いてダイパッケージから除去されてもよい。
図２（Ｆ）に示すように、ゲートリードカット、ストリップテスト及びレーザマーク処理が実施されてもよい。パッケージのゲートリード線が切断されて、ソースリード線及びゲートリード線が互いに電気的に絶縁されてもよい。次に、パッケージがテストされて、次に適当な識別情報で印がつけられてもよい。
図２（Ｇ）に示すように、トリム、形成及びシンギュレーション処理が、次に実施されてもよい。最後に、テープ及びリール処理が、図２（Ｈ）に示すように実施されてもよい。トリム、形成、シンギュレーション並びにテープ及びリール処理は、公知技術である。
図３（Ａ）は、半導体ダイ３４の第１面３４（Ａ）と実質的に同一平面になっている外部底面を有する成形材料３６を有する半導体ダイパッケージ５０の底面図である。第１面３４（Ａ）は、ダイ３４の金属処理された背面の一部であってもよい。ダイ３４の第１面３４（Ａ）の金属は、はんだ付け可能な金属から成っていてもよい。リード線３８は、成形材料３６から離れて横に伸びている。示すように、第１面３４（Ａ）は、この例ではパッケージ５０の底面の半分未満を占有する。
図３(Ｂ)−３（Ｄ）は、はんだ付け可能な層を有する半導体ダイパッケージの底面斜視図を示す。
図３（Ｂ）は、はんだ付け可能な層２２（例えば硬化後のはんだ付け可能なインク）を含むダイパッケージ５０（Ａ）を示す。はんだ付け可能な層２２は、成形材料３６の外面を覆うが、ダイ３４の露出した第１面３４（Ａ）を覆わないかまたは、第１面３４（Ａ）の小さい部分だけを覆う。ダイパッケージ５０（Ａ）を回路基板に取り付ける場合、はんだ（図示せず）は、第１面３４（Ａ）及びはんだ付け可能な層２２の両方に接触してもよい。
図３（Ｃ）は、ダイ３４の第１面及び成形材料３６の両方を覆っているはんだ付け可能な層２２を含んでいるダイパッケージ５０（Ａ）を示す。この例では、はんだ付け可能な層２２は、連続しているというより不連続である。
図３（Ｄ）は、ダイ３４の第１面３４（Ａ）及び成形材料３６の両方に形成されたはんだ付け可能な層２２を含むダイパッケージ５０（Ａ）を示す。この例では、はんだ付け可能な層２２は、不連続な層というより連続する層である。
図４（Ａ）は、成形材料３６から露出される第１面３４（Ａ）を有するダイ３４を有するダイパッケージ５０を示す。この例では、ダイ３４の第１面３４（Ａ）は、パッケージ５０の底面の半分より多くを占有する。
図４（Ｂ）は、図４（Ａ）に示したダイの第１面３４（Ａ）より小さい第１面３４（Ａ）を有するダイ３４を有するダイパッケージ５０（Ａ）を示す。図４（Ｂ）のダイパッケージ５０（Ｂ）の占有面積を図４（Ａ）のダイパッケージ５０（Ａ）の占有面積と同じにするために、はんだ付け可能な層２２は、図４（Ｂ）に示したダイパッケージ５０の成形材料３６の外面上に形成される。このように、図４（Ａ）及び図４（Ｂ）のダイパッケージ５０、５０（Ａ）は、同じ占有面積を有していてもよいが、異なる寸法のダイ３４を有していてもよい。
図４（Ｃ）は、プリント回路基板６０に取り付けられている図４（Ａ）及び図４（Ｂ）に示したダイパッケージ５０、５０（Ａ）を示す。はんだ７０は、プリント回路基板６０上の導電ランド（図示せず）に配置されている。図４（Ｃ）に示すように、パッケージ５０、５０（Ａ）が異なる寸法のダイを含む場合であっても、用いられるはんだ７０の量は、パッケージ５０、５０（Ａ）の両方に対して同じである。同時に、本発明の一実施例によるプリント回路基板６０及びダイパッケージは、電気アセンブリを形成してもよい。
図５（Ａ）は、はんだ付け可能な層を持たないダイパッケージ５０を示す。ダイパッケージ５０は、半導体ダイ３４の第１面３４（Ａ）を露出する成形材料３６を含む。リード線３８は、成形材料３６から外側へ横方向に伸びている。
図５(Ｂ)は、ダイ３４の第１面３４（Ａ）及び成形材料３６の両方の上に成形材料３６及びはんだ付け可能な層２２を含むダイパッケージ５０（Ａ）を示す。図５(Ｂ)のダイ３４は、図５（Ａ）のダイ３４と同じ寸法である。図５（Ｃ）に示すように、図５(Ｂ)に示したダイパッケージ５０（Ａ）は、プリント回路基板６０に取り付けられてもよい。はんだ７０は、プリント回路基板６０上にあってもよい。
図６（Ａ）及び図６（Ｂ）は不連続のはんだ付け可能な層２２を有する他のパッケージ５１（Ａ）、５１(Ｂ)を示す。図６（Ａ）に示すダイパッケージ５１（Ａ）は、図６(Ｂ)に示すダイパッケージ５１（Ｂ）のダイ３４より大きいダイ３４を有している。図６（Ａ）及び図６（Ｂ）では、不連続のはんだ付け可能な層２２は、パターン化された長方形の形状である。他のパターンが、他の実施例において用いられてもよい。
図７（Ａ）は、ダイパッケージ５１（Ａ）、５１(Ｂ)がはんだ７０を用いてプリント回路基板６０に取り付けられる方法を示す。示すように、異なる寸法のダイ３４が用いられる場合であっても、両方のパッケージ５１（Ａ）、５１(Ｂ)を取り付けるために用いられるはんだ７０の量は同じである。図７（Ｂ）は、プリント回路基板に取り付けられた後のダイパッケージ５１（Ａ）、５１(Ｂ)を示す。参照番号１７０で、はんだ７０は、成形材料３６の底面までぬれていない。
図８（Ａ）は、成形材料３６から露出している２つのダイ表面１３４（Ａ）、１３４（Ｂ）を有する２つのダイを含んでいるダイパッケージ５０を示す。電気的絶縁領域１３６が、２つのダイの間にあってもよい。図８(Ｂ)に示すように、はんだ付け可能な層２２が両方のダイ表面１３４（Ａ）、１３４(Ｂ)を覆って、それらが電気的に接続される。ダイ表面１３４（Ａ）、１３４(Ｂ)はダイのＭＯＳＦＥＴのドレイン領域に一致してもよく、はんだ付け可能な層２２は共通のドレイン端子を形成してもよい。
図９（Ａ）は、はんだ付け不可能な重合体層１４４を有するダイパッケージ５９（Ａ）を示す。図９（Ｂ）は、はんだ付け不可能な重合体層１４４の上にはんだ付け可能な層１４６を形成した後のダイパッケージ５９（Ｂ）を示す。はんだ付け可能な層１４６は、メッキ、蒸着、スパッタリング、その他によって形成されてもよい。
図１０（Ａ）は、スパッタされたシード層１５０及び、成形材料３６から露出されるダイ背面１５２を含むダイパッケージ６９（Ａ）である。図１０（Ｂ）はシード層１５４上にはんだ付け可能なインタフェース層１５４を形成した後のダイパッケージ６９(Ｂ)を示す。はんだ付け可能なインタフェース層１５４は、はんだ付け不可能な層１５０上にメッキをされてもよい。
図１１は、ダイ２３４の両側を囲む成形材料２３８を含む半導体ダイパッケージ２００を示す。ダイ表面２３４（Ａ）は、ダイ２３４のＭＯＳＦＥＴのドレイン端子を形成してもよく、成形材料２３８から露出される。表面２３４（Ａ）は、成形材料２３８の頂部外面と実質的に同一平面上であってもよい。相互接続（例えば、はんだ結合）２３６は、ダイ２３４をリードフレーム構造２４０に接続する。リード線２４０は、成形材料２３８から外へ横方向に伸びる。
はんだ付け可能なかつ／または導電性の層２２４は、露出ダイ表面２３４（Ａ）と１つ以上のリード線２４０との間の外部ドレイン接続を設けてもよい。ダイ２３４の露出面２３４（Ａ）は１つ以上のリード線２４０に電気的に接続されて、ドレイン電流がダイ表面２３４（Ａ）から回路基板６０まで経路付けられてもよい。はんだ７０が用いられて、リード線２４０を回路基板６０に接続する。
別のはんだ付け可能なかつ／または導電性の層２２２が、ダイパッケージ２００の頂部にあってもよい。前述したように、はんだ付け可能なかつ／または導電の層２２２は、連続的であってもよいし、不連続であってもよい。さらに、パッケージ２００の上部外面の一部または実質的に全部を覆ってもよい。はんだまたは熱接着剤（図示せず）は、ダイ表面２３４（Ａ）及びはんだ付け可能な及び／または導電性の層２２２の頂部に溶着されてもよい。次に、ヒートシンクＨＳが、ダイパッケージの頂部のはんだに取り付けられて、ダイパッケージ２００を冷やしてもよい。ヒートシンクＨＳは、アルミニウムまたは銅などの金属から成っていてもよく、さらに、熱放出フィンを含んでいてもよいし含まなくてもよい。
図１１に示す実施例は、前述の実施例と異なる。図１１において、ダイ２３４はリードフレーム構造の底部の代わりにリードフレーム構造の頂部にある。さらに、従来の実施例とは異なり、ダイ２３４は回路基板の近くにない。図１１の実施例は前述の実施例と異なるが、ダイパッケージのダイが異なった寸法のダイを有している場合であっても、図１１の実施例が標準の占有面積を備えたダイパッケージを形成するのに用いられることは明らかである。
図１２及び図１３は、本発明の他の実施例の横断面図を示す。図１１、１２及び１３において、同様の番号は同様の要素を示し、図１２及び１３のいくつかの要素の説明は繰り返されない。
図１２は、回路基板６０上に取り付けられたダイパッケージ２００を示す。ダイパッケージ２００は、この例では、成形材料２３８の外面２３８（Ａ）と実質的に同一平面になっている表面２３４（Ａ）を有するダイ２３４を有している。はんだ付け可能なかつ／または導電性の層２２４は、少なくとも部分的にダイ表面２３４（Ａ）及び成形材料２３８の少なくとも一部を覆っていてもよい。はんだ付け可能なかつ／または導電性の層２２４は、リードフレーム構造の１つ以上のリード線２４０をダイ２３４に接続してもよい。図１１の実施例と異なって、はんだ付け可能なかつ／または導電性の層２２４は、頂部の代わりにパッケージ２００の底部にある。
図１３は、成形材料２３８の外面２３８（Ａ）と実質的に同一平面になっているダイ２３４のダイ表面２３４（Ａ）を有するダイパッケージ２００を示す。はんだ付け可能な及び／または導電性の層２２２が、ダイパッケージ２００の頂部にあってもよくて、ヒートシンクＨＳを成形材料２３８に接続してもよい。別のはんだ付け可能なかつ／または導電性の層２２４が、実装２００の底部にあってもよくて、（ドレイン領域を形成してもよい）ダイ表面２３４（Ａ）を回路基板６０に接続してもよい。図１１及び１２の従来の実施例と異なって、図１３の実施例は、ヒートシンクＨＳを有して、パッケージ２００の底部で露出ダイ表面２３４（Ａ）を有する。
ここで用いられた用語及び表現は、明細書の用語として用いられていて、限定でない。さらに、かかる用語及び表現の使用において、示されかつ説明された特徴の同等物を排除するということを意図していない。様々な変更が、請求された本発明の範囲内で可能であるということが認められる。
さらに、本発明の１つ以上の実施例の１つ以上の特徴は、本発明の範囲から乖離することなく、本発明の他の実施例の１つ以上の特徴と組み合わされてもよい。例えば、図３-１０に関して説明された特徴のいずれでも、本発明の範囲から乖離することなく図１１の特徴によって組み入れられるかまたは用いられてもよい。
全ての特許、特許出願、刊行物及び上記された説明は、全ての目的に対してそれら全体において参照されてここに組み込まれている。いずれも、従来技術であると認められない。
異なる露出ダイ表面を有している異なる半導体ダイパッケージを示す。 露出ダイ表面を有する半導体ダイパッケージの形成過程での処理ステップを示す。 露出ダイ表面を有する半導体ダイパッケージの形成過程での処理ステップを示す。 露出ダイ表面を有する半導体ダイパッケージの形成過程での処理ステップを示す。 露出ダイ表面を有する半導体ダイパッケージの形成過程での処理ステップを示す。 露出ダイ表面を有する半導体ダイパッケージの形成過程での処理ステップを示す。 露出ダイ表面を有する半導体ダイパッケージの形成過程での処理ステップを示す。 露出ダイ表面を有する半導体ダイパッケージの形成過程での処理ステップを示す。 露出ダイ表面を有する半導体ダイパッケージの形成過程での処理ステップを示す。 ダイパッケージの底面斜視図を示す。 ダイパッケージの底面斜視図を示す。 ダイパッケージの底面斜視図を示す。 ダイパッケージの底面斜視図を示す。 ダイパッケージの底面斜視図を示す。 ダイパッケージの底面斜視図を示す。 回路基板に取り付けられている図４Ａ及び図４Ｂのダイパッケージの横断面図を示す。 ダイパッケージの底面斜視図を示す。 ダイパッケージの底面斜視図を示す。 回路基板に取り付けられた図５Ｂに示すダイパッケージの横断面図を示す。 ダイパッケージの底面斜視図を示す。 ダイパッケージの底面斜視図を示す。 回路基板に取り付けられた場合の図６Ａ及び図６Ｂのパッケージの横断面図を示す。 回路基板に取り付けられた場合の図６Ａ及び図６Ｂのパッケージの側断面図を示す。 ダイパッケージの底面斜視図を示す。 ダイパッケージの底面斜視図を示す。 ダイパッケージの底面斜視図を示す。 ダイパッケージの底面斜視図を示す。 ダイパッケージの底面斜視図を示す。 ダイパッケージの底面斜視図を示す。 ダイパッケージの底部の代わりにダイパッケージの頂部にダイの露出表面を有するダイパッケージの横断面図である。 本発明の別の実施例によるダイパッケージの横断面図を示す。 ヒートシンクがダイパッケージの頂面に取り付けられている、本発明の別の実施例によるダイパッケージの横断面図である。

Claims (16)

  1. 半導体ダイパッケージであって、
    第１面及び第２面を有する半導体ダイと、
    前記半導体ダイが接続されたリードフレーム構造と、
    前記半導体ダイの少なくとも一部及び前記リードフレーム構造の少なくとも一部の周囲に形成されており、かつ前記半導体ダイの前記第１面の周囲を囲む外面を有している成形材料と、
    前記成形材料の前記外面の少なくとも一部上に設けられたはんだ付け可能な層と、
    を含み、
    前記半導体ダイの前記第１面が、前記成形材料の前記外面のうちの前記はんだ付け可能な層が形成されている部分と同一平面になっていることを特徴とする半導体ダイパッケージ。
  2. 前記はんだ付け可能な層は、スパッタリング、蒸着、スクリーン印刷、パッド印刷、メッキ、またはそれらのいずれかの組み合わせを用いて形成されることを特徴とする請求項１記載の半導体ダイパッケージ。
  3. 前記はんだ付け可能な層は、導電性インク層から成ることを特徴とする請求項１記載の半導体ダイパッケージ。
  4. 前記半導体ダイは、縦型電力トランジスタから成ることを特徴とする請求項１記載の半導体ダイパッケージ。
  5. 前記半導体ダイは、前記第１面にあるドレイン領域と前記第２面にあるソース及びゲート領域とからなることを特徴とする請求項１記載の半導体ダイパッケージ。
  6. 前記リードフレームは、前記成形材料から離れて横に伸びている複数のリード線を含むことを特徴とする請求項１記載の半導体ダイパッケージ。
  7. 前記はんだ付け可能な層は、金属層から成っていることを特徴とする請求項１記載の半導体ダイパッケージ。
  8. 前記はんだ付け可能な層が、１００ミクロン未満の厚みを有することを特徴とする請求項１記載の半導体ダイパッケージ。
  9. 前記はんだ付け可能な層は、複数の導電層から成っていることを特徴とする請求項１記載の半導体ダイパッケージ。
  10. 電気アセンブリであって、
    請求項１記載の半導体ダイパッケージと、
    回路基板と、を含み、
    前記半導体ダイパッケージが前記回路基板に取り付けられていることを特徴とする電気アセンブリ。
  11. 前記半導体ダイパッケージと前記回路基板との間にはんだを更に含む請求項１０記載の電気アセンブリ。
  12. 第１面及び第２面を有する半導体ダイを用意するステップと、
    前記半導体ダイをリードフレーム構造に取り付けて、前記半導体ダイは前記リードフレーム構造に接続されていることを特徴とするステップと、
    前記半導体ダイの少なくとも一部及び前記リードフレーム構造の少なくとも一部の周囲に成形材料を形成し、前記形成された成形材料は前記半導体ダイの前記第１面の周囲を囲む外面を有するステップと、
    前記成形材料の前記外面の少なくとも一部上に、はんだ付け可能な層を形成するステップと、を含み、前記半導体ダイの前記第１面が、前記成形材料の前記外面のうちの前記はんだ付け可能な層が形成されている部分と同一平面になっていることを特徴とする方法。
  13. 前記はんだ付け可能な層を形成するステップは、スパッタリング、蒸着、スクリーン印刷、パッド印刷、またはそれらのいずれかの組み合わせから成ることを特徴とする請求項１２記載の方法。
  14. 前記半導体ダイは、縦型電力トランジスタから成ることを特徴とする請求項１２記載の方法。
  15. 前記半導体ダイの前記第１面はドレイン領域から成り、前記半導体ダイの前記第２面はソース領域及びゲート領域から成ることを特徴とする請求項１２記載の方法。
  16. 前記成形材料は、プラスチック材料から成ることを特徴とする請求項１２記載の方法。
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