JP2001244385A - 半導体搭載用部材およびその製造方法 - Google Patents

半導体搭載用部材およびその製造方法

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Abstract

(57)【要約】 【課題】 小型で高密度、高機能な樹脂封止型半導体装
置を製造するための半導体搭載用部材と、この半導体搭
載用部材を簡便に製造するための製造方法を提供する。 【解決手段】 半導体搭載用部材を、基材の一方の面に
配線用凹部とこれよりも深い電極用凹部を有し、配線用
凹部内に形成された配線と電極用凹部内に形成された電
極端子を有するものとし、この半導体搭載用部材は、パ
ターン形成工程において配線用開口部とこれよりも開口
幅が大きい電極用開口部を有するレジストパターンを基
材の一方の面に形成し、エッチング工程において上記レ
ジストパターンをマスクとして基材をハーフエッチング
して電極用凹部と配線用凹部を基材の一方の面に形成
し、めっき工程において上記レジストパターンをそのま
まマスクとして電極用凹部に電極端子、配線用凹部に配
線をめっきにより形成し、剥離工程においてレジストパ
ターンを剥離除去することにより製造する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は樹脂封止型半導体装
置を製造するための半導体搭載用部材とその製造方法に
関する。
【０００２】
【従来の技術】従来、半導体搭載用部材として、例え
ば、図１７（Ａ）に示されるように基材１０２に電極端
子用の凹部１０３が複数設けられ、この凹部１０３に電
極端子１０４が形成されたものがある。この半導体搭載
用部材１０１を用いた樹脂封止型半導体装置の製造は、
通常、以下のように行なわれる。まず、基材１０２の電
極端子１０４が形成されていない中央の平坦部位１０２
ａに半導体素子１１１を載置し、この半導体素子１１１
の電極パッド１１２と半導体搭載用部材１０１の電極端
子１０４とをボンディングワイヤー１１５で電気的に接
続する。次に、上記の半導体素子１１１と電極端子１０
４とボンディングワイヤー１１５を樹脂部材１１７で被
覆し、その後、半導体搭載用部材１０１の基材１０２を
剥離して、樹脂封止型半導体装置が得られる（図１７
（Ｂ）参照）。
【０００３】このような半導体搭載用部材は、ハーフエ
ッチングにより基材に電極端子用の凹部を形成し、この
凹部内に電極端子をめっきにより形成して製造される。
すなわち、基材上に感光性レジストを塗布し、これを凹
部形成用のマスクを介して露光、現像してレジストパタ
ーンを形成する。次に、このレジストパターンをマスク
として基材をハーフエッチングして凹部を形成し、その
後、同じレジストパターンをマスクとして、めっきによ
り凹部内に電極端子を形成する。
【０００４】しかし、近年の半導体装置の高機能化や、
半導体素子内部およびバスの高周波化のためのグランド
配線増加等によりＩ／Ｏ数が増加したため、半導体搭載
用部材にも配線を引き回してグランドを共通化する等の
必要が生じてきた。
【０００５】従来は、このような要請に応えるために、
上記のように凹部内に電極端子を形成した後、さらに配
線用のレジストパターンを形成し、めっきにより配線を
形成していた。図１８（Ａ）は、このような半導体搭載
用部材の一例を示す図であり、半導体搭載用部材１０
１′は、基材１０２の電極端子１０４が形成されていな
い中央の平坦部位１０２ａにグランドや電源等を共通化
させる配線１０６を備えたものである。この半導体搭載
用部材１０１′では、電極端子１０４や配線１０６が形
成されていない中央の平坦部位１０２ａに半導体素子１
１１を載置し、この半導体素子１１１の電極パッド１１
２と半導体搭載用部材１０１′の電極端子１０４や配線
１０６をボンディングワイヤー１１５で電気的に接続し
ていた（図１８（Ｂ））。
【０００６】
【発明が解決しようとする課題】しかしながら、上述の
ような配線１０６を備えた半導体搭載用部材１０１′
は、その製造段階で、凹部１０３形成用と配線１０６形
成用の２種のレジストパターン形成工程が必要であり、
かつ、２回目のレジストパターン形成は、１回目のパタ
ーン形成で作製した形状とのアライメントも必要とな
り、作業工程が長く複雑になるという問題があった。ま
た、上記のようにアライメントを必要とすることで、配
線と電極端子の配置がアライメント精度により決まり、
微細な配線を引き回すことに限界があった。また、この
ような問題は、樹脂封止型半導体装置の製造コスト低減
にも支障を来たしていた。
【０００７】本発明は、上記のような実情に鑑みてなさ
れたものであり、小型で高密度、高機能な樹脂封止型半
導体装置を製造するための半導体搭載用部材と、この半
導体搭載用部材を簡便に製造するための製造方法を提供
することを目的とする。
【０００８】
【課題を解決するための手段】このような目的を達成す
るために、本発明の半導体搭載用部材は、基材と、該基
材の一方の面に設けられた電極用凹部および配線用凹部
と、前記電極用凹部内に形成された電極端子と、前記配
線用凹部内に形成された配線とを備え、前記電極用凹部
は前記配線用凹部よりも深いような構成とした。
【０００９】また、本発明の半導体搭載用部材は、前記
配線用凹部の内側に半導体素子搭載用凹部が形成され、
該半導体素子搭載用凹部内に導電層を備えるような構成
とした。
【００１０】本発明の半導体搭載用部材の製造方法は、
電極用凹部を形成するための電極用開口部と配線用凹部
を形成するための配線用開口部とを有し前記電極用開口
部の開口幅は前記配線用開口部の開口幅よりも大きく設
定されたレジストパターンを基材の一方の面に形成する
パターン形成工程と、前記レジストパターンをマスクと
して、前記基材をハーフエッチングして電極用凹部と配
線用凹部を基材の一方の面に形成するエッチング工程
と、前記レジストパターンをマスクとして、めっきによ
り前記電極用凹部に電極端子、前記配線用凹部に配線を
形成するめっき工程と、レジストパターンを剥離除去す
る剥離工程と、を有するような構成とした。
【００１１】また、本発明の半導体搭載用部材の製造方
法は、前記パターン形成工程において、前記レジストパ
ターンは前記配線用開口部の内側に半導体素子搭載用開
口部を有し、前記エッチング工程において、ハーフエッ
チングにより半導体素子搭載用凹部を形成し、前記めっ
き工程において、めっきにより前記半導体素子搭載用凹
部に導電層を形成するような構成とした。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。図１は本発明の半導体搭載
用部材の一実施形態を示す斜視図、図２は図１に示され
る半導体搭載用部材のＡ−Ａ線における縦断面図であ
る。図１および図２において、本発明の半導体搭載用部
材１は、平板状の基材２と、この基材２の一方の面に設
けられた複数の電極用凹部３および配線用凹部５と、電
極用凹部３内に形成された電極端子４と、配線用凹部５
内に形成された配線６とを備えている。そして、電極用
凹部３の深さｄ１は配線用凹部５の深さｄ２よりも大き
く、ｄ１とｄ２の差は１０〜５０μｍ程度の範囲が好ま
しい。
【００１３】基材２は金属製であり、例えば、４２合金
（Ｎｉ４１％のＦｅ合金）、銅、銅合金等の金属材料を
用いて形成されたものである。この基材２の厚みは、使
用する材料、形成する電極用凹部３の深さｄ１等に応じ
て適宜設定することができ、例えば、１００〜２００μ
ｍ程度とするこができる。
【００１４】電極用凹部３は独立して配置され、電極端
子４をその内壁に備えるものであり、凹部形状の深さｄ
１は５０〜１５０μｍ程度、幅は２００〜５００μｍ程
度の範囲で設定することができる。図示例では、基材２
に１４個の電極用凹部３が設けられているが、これは例
示であり、形状、個数、配列等は適宜設定することがで
きる。
【００１５】この電極用凹部３に形成された電極端子４
は、後述するような樹脂封止型半導体装置において外部
端子となるものであり、各電極端子４は相互に電気的に
独立している。このような電極端子４は、Ａｇ、Ｐｔ、
Ａｕ、Ｐｄ等の貴金属単独からなる薄膜、あるいは、こ
れらの貴金属の組み合わせからなる積層薄膜、さらに
は、上記の貴金属とＮｉ等の金属との積層薄膜（３層以
上の積層であり両側の最外層は貴金属となる）であり、
厚みは１〜２０μｍ程度である。
【００１６】配線用凹部５は、配線６をその内壁に備え
るものであり、凹部形状の深さｄ２は１０〜７０μｍ程
度、幅は３０〜２５０μｍ程度の範囲で設定することが
できる。図示例では、配線用凹部５は基材２に回廊形状
に設けられているが、これは例示であり、形状、配置等
は適宜設定することができる。また、配線用凹部５に形
成された配線６は、グランドや電源等を共通化させる配
線である。このような配線６は、Ａｇ、Ｐｔ、Ａｕ、Ｐ
ｄ等の貴金属単独からなる薄膜、あるいは、これらの貴
金属の組み合わせからなる積層薄膜、さらには、上記の
貴金属とＮｉ等の金属との積層薄膜（露出面側は貴金属
となる）であり、厚みは１〜２０μｍ程度が好ましい。
【００１７】次に、本発明の半導体搭載用部材の製造方
法について説明する。図３は、図１及び図２に示される
本発明の半導体搭載用部材１を例とした本発明の半導体
搭載用部材の製造方法の一実施形態を示す工程図であ
る。各工程は上記の図２に対応する縦断面図で示してあ
る。
【００１８】図３において、まず、パターン形成工程と
して、基材２上に感光性レジストを塗布し、これを所定
のフォトマスクを介して露光、現像して、レジストパタ
ーン１１を形成する（図３（Ａ））。基材２は、予め両
面の脱脂等を行い洗浄処理を施したものを使用すること
が好ましい。また、使用する感光性レジストは、耐エッ
チング性と耐めっき性を備えるものであれば特に制限は
なく、例えば、耐エッチング性と耐めっき性を備えるド
ライフィルムレジストを用いて同様に露光、現像してレ
ジストパターン１１を形成することができる。
【００１９】上記のように形成されたレジストパターン
は、電極用凹部を形成するための電極用開口部１１ａと
配線用凹部を形成するための配線用開口部１１ｂとを備
えている。本発明では、電極用開口部１１ａの開口幅Ｗ
１は配線用開口部１１ｂの開口幅Ｗ２よりも大きく設定
されている。このようにレジストパターン１１の形状を
設定することにより、次のエッチング工程におけるハー
フエッチングの深さを開口部毎に制御することができ
る。
【００２０】ここで、電極用開口部１１ａの開口幅Ｗ１
は、例えば、電極用開口部１１ａが正方形の場合は１辺
の長さ、長方形の場合は短辺の長さ、円形の場合は直
径、楕円形の場合は短軸の長さである。また、配線用開
口部１１ｂの開口幅Ｗ２は、図１に示す回廊形状の配線
用凹部５を形成する場合であっても、その線幅を開口幅
とする。
【００２１】次に、エッチング工程において、レジスト
パターン１１をマスクとして基材２をハーフエッチング
して電極用凹部３と配線用凹部５を基材２の一方の面に
形成する（図３（Ｂ））。形成された電極用開口部３の
深さｄ１は、配線用開口部５の深さｄ２よりも大きいも
のであり、上記のようにレジストパターン１１の形状を
変えてエッチングファクターを制御することにより、電
極用開口部３の深さｄ１と配線用開口部５の深さｄ２を
任意に制御することができる。
【００２２】尚、配線用凹部５において、深さを変えず
に部分的に幅を大きく形成する必要がある場合、上記の
パターン形成工程で、該当する部分にレジストでメッシ
ュ形状のパターンを設け、深さ方向のエッチングレート
を制御することができる。エッチングに用いる腐蝕液
は、基材２の材質に応じて塩化第二鉄水溶液や過硫酸ア
ンモニウム等を使用し、例えば、基材２のレジストパタ
ーン１１形成面側からスプレーエッチングにてハーフエ
ッチングを行うことができる。
【００２３】次いで、めっき工程において、ハーフエッ
チングに用いたレジストパターン１１をマスクとして、
めっきにより電極用凹部３に電極端子４、配線用凹部５
に配線６を形成する（図３（Ｃ））。このめっき工程で
は、上記のエッチング工程で用いたレジストパターン１
１をそのままマスクとして使用できるので、２回のレジ
ストパターン形成が必要であった従来の配線を備えた半
導体搭載用部材の製造と異なり、工程数が低減される。
また、電極端子４と配線６を形成するためのエッチング
パターンとめっきパターンを共通とすることで、アライ
メント精度の制約を受けることなく微細化が可能とな
る。その後、剥離工程において、基材２上のレジストパ
ターン１１を剥離して除去し、基材２を洗浄して、図１
および図２に示される本発明の半導体搭載用部材１を得
る。
【００２４】次に、本発明の半導体搭載用部材を用いた
樹脂封止型半導体装置の製造について説明する。図４お
よび図５は、図１及び図２に示される本発明の半導体搭
載用部材を用いた樹脂封止型半導体装置の製造の一例を
示す図である。まず、図４および図５（Ａ）に示される
ように、電極端子４や配線６が形成されていない基材２
の中央の平坦部位２ａに半導体素子３１を載置し、この
半導体素子３１の電極パッド３２と電極端子４や配線６
をボンディングワイヤー３５で電気的に接続する。尚、
図５（Ａ）は図４のＢ−Ｂ線における縦断面図に相当
し、ボンディングワイヤー３５は断面に位置しないもの
も図示してある。
【００２５】次に、搭載した半導体素子３１と電極端子
４と配線６とボンディングワイヤー３５を樹脂部材３７
で被覆する（図５（Ｂ））。その後、電極端子４と配線
６を残すように基材２のみを剥離することにより、樹脂
封止型半導体装置２１が得られる（図５（Ｃ））。この
樹脂封止型半導体装置２１では、配線６と接続された電
極端子４を電源端子とすることにより、電源強化を行う
ことができる。尚、樹脂部材３７で被覆した後、基材２
をエッチングで溶解除去する方法により樹脂封止型半導
体装置２１を得ることもできる。
【００２６】図６は、上記のように作製された樹脂封止
型半導体装置２１を、外部に露出している電極端子４を
用いて基板４１にはんだ実装した状態を示す図である。
図示のように、電極端子４の高さｈ１は半導体搭載用部
材１の電極用凹部３の深さｄ１に相当し、配線６の高さ
ｈ２は半導体搭載用部材１の配線用凹部５の深さｄ２に
相当する。したがって、配線６が基板４１に接触するこ
とは防止される。
【００２７】次に、本発明の半導体搭載用部材の他の実
施形態について説明する。図７は本発明の半導体搭載用
部材の他の実施形態を示す平面図、図８は図７に示され
る半導体搭載用部材のＢ−Ｂ線における縦断面図であ
る。図７および図８において、本発明の半導体搭載用部
材５１は、平板状の基材５２と、この基材５２の一方の
面に設けられた複数の電極用凹部５３、配線用凹部５５
および半導体素子搭載用凹部５７と、電極用凹部５３内
に形成された電極端子５４と、配線用凹部５５内に形成
された配線５６と、半導体素子搭載用凹部５７内に形成
された導電層５８とを備えている。尚、図７では、上記
の各部位に斜線を付して示している。そして、電極用凹
部５３の深さｄ１は配線用凹部５５の深さｄ２よりも大
きく、ｄ１とｄ２の差は１０〜５０μｍ程度の範囲が好
ましい。また、半導体素子搭載用凹部５７の深さは電極
用凹部５３の深さｄ１と同じであることが好ましい。基
材５２は、上述の半導体搭載用部材１の基材２と同様と
することができる。
【００２８】電極用凹部５３は独立して配置され、電極
端子５４をその内壁に備えるものであり、凹部形状の深
さｄ１は５０〜１５０μｍ程度、幅は２００〜５００μ
ｍ程度の範囲で設定することができる。図示例では、基
材５２に２０個の電極用凹部５３が設けられているが、
これは例示であり、形状、個数、配列等は適宜設定する
ことができる。電極用凹部５３に形成された電極端子５
４は、上述の半導体搭載用部材１の電極端子４と同様と
することができる。配線用凹部５５は、配線５６をその
内壁に備えるものであり、配線５６は、上述の半導体搭
載用部材１の配線６と同様とすることができる。
【００２９】半導体素子搭載用凹部５７は、導電層５８
をその内壁に備えるものであり、図示例では、４ヶ所の
隅部において接続部５８′を介して配線５６に接続され
ている。この導電層５８は、グランドや電源等を共通化
させるため、及び、後述する樹脂封止型半導体装置にお
いて放熱作用を発現させるためのものである。このよう
な導電層５８は、Ａｇ、Ｐｔ、Ａｕ、Ｐｄ等の貴金属単
独からなる薄膜、あるいは、これらの貴金属の組み合わ
せからなる積層薄膜、さらには、上記の貴金属とＮｉ等
の金属との積層薄膜（露出面側は貴金属となる）であ
り、厚みは１〜２０μｍ程度が好ましい。
【００３０】次に、図７および図８に示した本発明の半
導体搭載用部材の製造方法について図９を参照して説明
する。尚、図９は製造方法の一例を示す工程図であり、
各工程は上記の図８に対応する縦断面図で示してある。
図９において、まず、パターン形成工程として、基材５
２上に感光性レジストを塗布し、これを所定のフォトマ
スクを介して露光、現像して、レジストパターン６１を
形成する（図９（Ａ））。基材５２は、予め両面の脱脂
等を行い洗浄処理を施したものを使用することが好まし
い。また、使用する感光性レジストは、耐エッチング性
と耐めっき性を備えるものであれば特に制限はなく、例
えば、耐エッチング性と耐めっき性を備えるドライフィ
ルムレジストを用いて同様に露光、現像してレジストパ
ターン６１を形成することができる。
【００３１】上記のように形成されたレジストパターン
は、電極用凹部を形成するための電極用開口部６１ａと
配線用凹部を形成するための配線用開口部６１ｂと半導
体素子搭載用凹部を形成するための半導体素子搭載用開
口部６１ｃを備えている。本発明では、電極用開口部６
１ａの開口幅Ｗ１は配線用開口部６１ｂの開口幅Ｗ２よ
りも大きく設定されている。このようにレジストパター
ン６１の形状を設定することにより、次のエッチング工
程におけるハーフエッチングの深さを開口部毎に制御す
ることができる。また、半導体素子搭載用開口部６１ｃ
にはレジストでメッシュ形状のパターンを設けて、深さ
方向のエッチングレートを制御することが望ましい。
【００３２】ここで、電極用開口部６１ａの開口幅Ｗ１
は、例えば、電極用開口部６１ａが正方形の場合は１辺
の長さ、長方形の場合は短辺の長さ、円形の場合は直
径、楕円形の場合は短軸の長さである。また、配線用開
口部６１ｂの開口幅Ｗ２は、図６に示す回廊形状の配線
用凹部５を形成する場合であっても、その線幅を開口幅
とする。
【００３３】次に、エッチング工程において、レジスト
パターン６１をマスクとして基材５２をハーフエッチン
グして電極用凹部５３と配線用凹部５５と半導体素子搭
載用凹部５７とを基材５２の一方の面に形成する（図９
（Ｂ））。形成された電極用開口部５３の深さｄ１は、
配線用開口部５５の深さｄ２よりも大きいものであり、
半導体素子搭載用凹部５７の深さは電極用開口部５３と
同じものとなっている。上記のようにレジストパターン
６１の形状を変えてエッチングファクターを制御するこ
とにより、電極用開口部５３の深さｄ１と配線用開口部
５５の深さｄ２、および、半導体素子搭載用凹部５７の
深さを任意に制御することができる。
【００３４】尚、配線用凹部５５において、深さを変え
ずに部分的に幅を大きく形成する必要がある場合、上記
のパターン形成工程で、該当する部分にレジストでメッ
シュ形状のパターンを設け、深さ方向のエッチングレー
トを制御することができる。エッチングに用いる腐蝕液
は、基材５２の材質に応じて塩化第二鉄水溶液や過硫酸
アンモニウム等を使用し、例えば、基材５２のレジスト
パターン６１形成面側からスプレーエッチングにてハー
フエッチングを行うことができる。
【００３５】次いで、めっき工程において、ハーフエッ
チングに用いたレジストパターン６１をマスクとして、
めっきにより電極用凹部５３に電極端子５４、配線用凹
部５５に配線５６、半導体素子搭載用凹部５７に導電層
５８を形成する（図９（Ｃ））。このめっき工程では、
上記のエッチング工程で用いたレジストパターン６１を
そのままマスクとして使用できるので、２回のレジスト
パターン形成が必要であった従来の配線を備えた半導体
搭載用部材の製造と異なり、工程数が低減される。ま
た、電極端子５４と配線５６と導電層５８を形成するた
めのエッチングパターンとめっきパターンを共通とする
ことで、アライメント精度の制約を受けることなく微細
化が可能となる。
【００３６】その後、剥離工程において、基材５２上の
レジストパターン６１を剥離して除去し、基材５２を洗
浄して、図７および図８に示される本発明の半導体搭載
用部材５１を得る。
【００３７】次に、本発明の半導体搭載用部材５１を用
いた樹脂封止型半導体装置の製造について図１０を参照
して説明する。尚、図１０は樹脂封止型半導体装置の製
造の一例を示す図であり、各工程は上記の図８に対応す
る縦断面図で示してある。まず、図１０（Ａ）に示され
るように、導電層５８上に半導体素子３１を載置し、こ
の半導体素子３１の電極パッド３２と電極端子５４や配
線５６をボンディングワイヤー３５で電気的に接続す
る。
【００３８】次に、搭載した半導体素子３１と電極端子
５４と配線５６と導電層５８とボンディングワイヤー３
５を樹脂部材３７で被覆する（図１０（Ｂ））。半導体
搭載用部材５１は半導体素子搭載用凹部５７内に半導体
素子３１の一部が埋め込まれた状態となっているので、
上述の半導体搭載用部材１を用いる場合に比べて樹脂部
材３７の厚みＴをより薄くすることができ、また、樹脂
部材３７の厚みＴを同等に設定することにより、ボンデ
ィングワイヤー３５の取り回し許容が大きくなる。
【００３９】その後、電極端子５４と配線５６と導電層
５８とを残すように基材５２のみを剥離することによ
り、樹脂封止型半導体装置２２が得られる（図１０
（Ｃ））。この樹脂封止型半導体装置２２は、基板には
んだ実装したときに配線５６と基板との接触が防止さ
れ、また、導電層５８が外部に露出しているため、半導
体素子３１等で発生した熱を効率よく放熱することがで
きる。尚、樹脂部材３７で被覆した後、基材５２をエッ
チングで溶解除去する方法により樹脂封止型半導体装置
２２を得ることもできる。
【００４０】次に、本発明の半導体搭載用部材の他の実
施形態について説明する。図１１は本発明の半導体搭載
用部材の他の実施形態を示す平面図、図１２は図１１に
示される半導体搭載用部材のＣ−Ｃ線における縦断面図
である。図１１および図１２において、本発明の半導体
搭載用部材７１は、平板状の基材７２と、この基材７２
の一方の面に設けられた複数の電極用凹部７３、配線用
凹部７５および半導体素子搭載用凹部７７と、電極用凹
部７３内に形成された電極端子７４と、配線用凹部７５
内に形成された配線７６と、半導体素子搭載用凹部７７
内に形成された導電層７８とを備えている。尚、図１１
では、上記の各部位に斜線を付して示している。そし
て、電極用凹部７３の深さｄ１は配線用凹部７５の深さ
ｄ２よりも大きく、ｄ１とｄ２の差は１０〜５０μｍ程
度の範囲が好ましい。また、半導体素子搭載用凹部７７
の深さは電極用凹部７３の深さｄ１と同じであることが
好ましい。基材７２は、上述の半導体搭載用部材１の基
材２と同様とすることができる。
【００４１】電極用凹部７３は独立して配置され、電極
端子７４をその内壁に備えるものであり、凹部形状の深
さｄ１は５０〜１５０μｍ程度、幅は２００〜５００μ
ｍ程度の範囲で設定することができる。図示例では、基
材７２に２０個の電極用凹部７３が設けられ、その内、
２個の電極用凹部内の電極端子７４が配線７６に接続さ
れているが、これは例示であり、形状、個数、配列等は
適宜設定することができる。電極用凹部７３に形成され
た電極端子７４は、上述の半導体搭載用部材１の電極端
子４と同様とすることができる。配線用凹部７５は、配
線７６をその内壁に備えるものであり、配線７６は、上
述の半導体搭載用部材１の配線６と同様とすることがで
きる。
【００４２】半導体素子搭載用凹部７７は、導電層７８
をその内壁に備えるものであり、導電層７８は、配線７
６の内側に電気的に独立して形成されている。この導電
層７８は、グランドや電源等を共通化させるため、及
び、後述する樹脂封止型半導体装置において放熱作用を
発現させるためのものである。このような導電層７８
は、上述の導電層５８と同様とすることができる。この
ような半導体搭載用部材７１は、形成するレジストパタ
ーンの開口部形状を所望の形状とする他は、上述の半導
体搭載用部材５１と同様にして製造することができる。
【００４３】図１３は、本発明の半導体搭載用部材７１
を用いた樹脂封止型半導体装置の縦断面図である。図１
３において、樹脂封止型半導体装置２３は、導電層７８
上に半導体素子３１が載置され、この半導体素子３１の
電極パッド３２は電極端子７４や配線７６とボンディン
グワイヤー３５で電気的に接続されている。そして、半
導体素子３１と電極端子７４と配線７６と導電層７８と
ボンディングワイヤー３５が樹脂部材３７で被覆されて
いる。この樹脂封止型半導体装置２３では、半導体素子
搭載用凹部７７内に半導体素子３１の一部が埋め込まれ
た状態となっているので、上述の樹脂封止型半導体装置
２１に比べて樹脂部材３７の厚みをより薄くすることが
でき、また、樹脂部材３７の厚みを同等に設定すること
により、ボンディングワイヤー３５の取り回し許容が大
きくなる。また、この樹脂封止型半導体装置２３は、基
板にはんだ実装したときに配線７６と基板との接触が防
止され、また、導電層７８が外部に露出しているため、
半導体素子３１等で発生した熱を効率よく放熱すること
ができる。さらに、配線７６と接続された電極端子７４
を電源端子とすることにより、電源強化を行うことがで
きる。
【００４４】次に、本発明の半導体搭載用部材の他の実
施形態について説明する。図１４は本発明の半導体搭載
用部材の他の実施形態を示す平面図、図１５は図１４に
示される半導体搭載用部材のＤ−Ｄ線における縦断面図
である。図１４および図１５において、本発明の半導体
搭載用部材８１は、平板状の基材８２と、この基材８２
の一方の面に設けられた複数の電極用凹部８３、配線用
凹部８５および半導体素子搭載用凹部８７と、電極用凹
部８３内に形成された電極端子８４と、配線用凹部８５
内に形成された配線８６と、半導体素子搭載用凹部８７
内に形成された導電層８８とを備えている。尚、図１４
では、上記の各部位に斜線を付して示している。そし
て、電極用凹部８３の深さｄ１は配線用凹部８５の深さ
ｄ２よりも大きく、ｄ１とｄ２の差は１０〜５０μｍ程
度の範囲が好ましい。また、半導体素子搭載用凹部８７
の深さは電極用凹部８３の深さｄ１と同じであることが
好ましい。基材８２は、上述の半導体搭載用部材１の基
材２と同様とすることができる。
【００４５】電極用凹部８３は独立して配置され、電極
端子８４をその内壁に備えるものであり、凹部形状の深
さｄ１は５０〜１５０μｍ程度、幅は２００〜５００μ
ｍ程度の範囲で設定することができる。図示例では、基
材８２に２０個の電極用凹部８３が設けられているが、
これは例示であり、形状、個数、配列等は適宜設定する
ことができる。このような電極用凹部８３に形成された
電極端子８４は、上述の半導体搭載用部材１の電極端子
４と同様とすることができる。配線用凹部８５は、配線
８６をその内壁に備えるものであり、配線８６は、上述
の半導体搭載用部材１の配線６と同様とすることができ
る。
【００４６】半導体素子搭載用凹部８７は、導電層８８
をその内壁に備えるものであり、図示例では、導電層８
８は外周部の複数の箇所において接続部８８′を介して
配線８６に接続されている。この導電層８８は、グラン
ドや電源等を共通化させるため、及び、後述する樹脂封
止型半導体装置において放熱作用を発現させるためのも
のである。このような導電層８８は、上述の導電層５８
と同様とすることができる。このような半導体搭載用部
材８１は、開口部形状の異なるレジストパターンを使用
する他は、上述の半導体搭載用部材５１と同様にして製
造することができる。
【００４７】図１６は、本発明の半導体搭載用部材８１
を用いた樹脂封止型半導体装置の縦断面図である。図１
６において、樹脂封止型半導体装置２４は、導電層８８
上に半導体素子３１が載置され、この半導体素子３１の
電極パッド３２は電極端子８４や配線８６とボンディン
グワイヤー３５で電気的に接続されている。そして、半
導体素子３１と電極端子８４と配線８６と導電層８８と
ボンディングワイヤー３５が樹脂部材３７で被覆されて
いる。この樹脂封止型半導体装置２４では、半導体素子
搭載用凹部８７内に半導体素子３１の一部が埋め込まれ
た状態となっているので、上述の樹脂封止型半導体装置
２１に比べて樹脂部材３７の厚みをより薄くすることが
でき、また、樹脂部材３７の厚みを同等に設定すること
により、ボンディングワイヤー３５の取り回し許容が大
きくなる。また、この樹脂封止型半導体装置２４は、基
板にはんだ実装したときに配線８６と基板との接触が防
止され、また、導電層８８が外部に露出しているため、
半導体素子３１等で発生した熱を効率よく放熱すること
ができる。
【００４８】
【実施例】次に、具体的な実施例を挙げて本発明を更に
詳細に説明する。金属製の基材として厚み０．１２７ｍ
ｍの銅合金板（古河電気工業（株）製ＴＥＣ６４Ｔ−１
／２Ｈ）を準備し、脱脂処理、洗浄処理を行った。次
に、この銅合金板の表面側に、耐エッチング性と耐めっ
き性を有するドライフィルムレジストをラミネートし、
このフィルムを所定のフォトマスクを介して露光した
後、現像して、電極用開口部と配線用開口部をもつレジ
ストパターン（厚み２５μｍ）を形成した。このレジス
トパターンにおいて、電極用開口部は開口幅（直径）１
８０μｍの円形開口であり、また、配線用開口部は開口
幅が３０μｍの回廊形状とした。（以上、パターン形成
工程）
【００４９】次いで、上記のレジストパターンをマスク
として基材のエッチングを行った。このエッチングは腐
蝕液として塩化第二鉄水溶液を使用し、５０℃、４０ボ
ーメで、スプレー圧２ｋｇ／ｃｍ2で行った。エッチン
グ量は電極用開口部に露出している基材に深さが８０μ
ｍの電極用凹部が形成されるようなハーフエッチングと
した。このとき、開口幅３０μｍの配線用開口部に露出
している基材は、深さ４０μｍ、幅６０μｍのハーフエ
ッチングがなされ、配線用凹部が形成された。（以上、
エッチング工程）
【００５０】次に、同じレジストパターンをマスクとし
て、基材の電極用凹部と配線用凹部に、５層構造からな
る導電性の薄膜を形成した。すなわち、まず、電極端子
のはんだ濡れ性を良好とするための金めっき層（０．１
μｍ）とパラジウムめっき層（０．５μｍ）を形成し、
次いで、バリアメタルとしてのニッケルめっき層（５μ
ｍ）を形成し、さらに、ワイヤーボンディングを行うた
めのパラジウムめっき層（０．５μｍ）を形成した。こ
れにより、電極用凹部内に電極端子を、配線用凹部内に
配線をぞれぞれ形成した。（以上、めっき工程） 次いで、レジストパターンを水酸化ナトリウム水溶液で
剥離し、純水洗浄を行い乾燥して半導体搭載用部材を得
た。
【００５１】上述のように作製した半導体搭載用部材の
中央の平坦部位に、回路形成面の反対側を当接させるよ
にして半導体素子を載置した。次いで、半導体搭載用部
材の電極端子や配線と、半導体素子の端子とを直径２５
μｍの金ワイヤーにより結線した。このワイヤーボンデ
ィングでは、幅６０μｍ、深さ４０μｍの配線内にも金
ワイヤーを問題なく連続でセカンドボンディングするこ
とができ、シェア強度も充分であることが確認できた。
【００５２】次に、樹脂封止を行った。その後、銅合金
板の基材に対してアンモニア系のアルカリ銅エッチング
液を用いてスプレイ溶解を行い、基材を完全に除去し、
電極端子および配線部を露出させた。その結果、各電極
端子および配線部をそれぞれ電気的に絶縁させた樹脂封
止型半導体装置を得た。この樹脂封止型半導体装置を、
回路基板にはんだ実装したところ、配線部は回路基板と
接触しないものであった。
【００５３】
【発明の効果】以上詳述したように、本発明によれば半
導体搭載用部材は基材の一方の面に配線用凹部とこれよ
りも深い電極用凹部を有し、配線用凹部内に形成された
配線と電極用凹部内に形成された電極端子を有するもの
であり、これにより、基材中央部位に半導体素子を載置
し、この半導体素子の電極パッドと電極端子や配線をボ
ンディングワイヤーで電気的に接続し、樹脂封止した後
に基材のみを除去することにより、小型で高密度、高機
能な樹脂封止型半導体装置を作製することができ、この
樹脂封止型半導体装置を、外部に露出している電極端子
を用いて回路基板にはんだ実装した場合、配線は基板に
接触することがない。そして、このような半導体搭載用
部材は１回のレジストパターンの形成により、その後の
ハーフエッチングとめっきの工程を経て製造できるた
め、２回のパターン形成工程を必要とする従来の製造方
法に比べて工程が簡便である。さらに、電極用凹部と配
線用凹部の形成の際のアライメントが不要なため、従来
の半導体搭載用部材よりも微細な配線をもつ半導体搭載
用部材が可能となる。
【図面の簡単な説明】
【図１】本発明の半導体搭載用部材の一実施形態を示す
斜視図である。
【図２】図１に示される半導体搭載用部材のＡ−Ａ線に
おける縦断面図である。
【図３】図１及び図２に示される本発明の半導体搭載用
部材を例とした本発明の半導体搭載用部材の製造方法の
一実施形態を示す工程図である。
【図４】本発明の半導体搭載用部材を用いた樹脂封止型
半導体装置の製造の一例を示す図である。
【図５】本発明の半導体搭載用部材を用いた樹脂封止型
半導体装置の製造の一例を示す工程図である。
【図６】本発明の半導体搭載用部材を用いて作製した樹
脂封止型半導体装置を回路基板にはんだ実装した状態を
示す図である。
【図７】本発明の半導体搭載用部材の他の実施形態を示
す平面図である。
【図８】図７に示される半導体搭載用部材のＢ−Ｂ線に
おける縦断面図である。
【図９】図７及び図８に示される本発明の半導体搭載用
部材を例とした本発明の半導体搭載用部材の製造方法の
他の実施形態を示す工程図である。
【図１０】本発明の半導体搭載用部材を用いた樹脂封止
型半導体装置の製造の他の例を示す図である。
【図１１】本発明の半導体搭載用部材の他の実施形態を
示す平面図である。
【図１２】図１１に示される半導体搭載用部材のＣ−Ｃ
線における縦断面図である。
【図１３】本発明の半導体搭載用部材を用いた樹脂封止
型半導体装置の例を示す縦断面図である。
【図１４】本発明の半導体搭載用部材の他の実施形態を
示す平面図である。
【図１５】図１４に示される半導体搭載用部材のＤ−Ｄ
線における縦断面図である。
【図１６】本発明の半導体搭載用部材を用いた樹脂封止
型半導体装置の例を示す縦断面図である。
【図１７】 従来の半導体搭載用部材を説明するための
図であり、（Ａ）は半導体搭載用部材の縦断面図であ
り、（Ｂ）は半導体搭載用部材を用いて作製した樹脂封
止型半導体装置を示す縦断面図である。
【図１８】従来の半導体搭載用部材を説明するための図
であり、（Ａ）は半導体搭載用部材の縦断面図であり、
（Ｂ）は半導体搭載用部材を用いた樹脂封止型半導体装
置の製造を説明するための図である。
【符号の説明】
１，５１，７１，８１…半導体搭載用部材 ２，５２，７２，８２…基材 ３，５３，７３，８３…電極用凹部 ４，５４，７４，８４…電極端子 ５，５５，７５，８５…配線用凹部 ６，５６，７６，８６…配線 ５７，７７，８７…半導体素子搭載用凹部 ５８，７８，８８…導電層 １１，６１…レジストパターン １１ａ，６１ａ…電極用開口部 １１ｂ，６１ｂ…配線用開口部 ６１ｃ…半導体素子搭載用開口部 ２１，２２，２３，２４…樹脂封止型半導体装置 ３１…半導体素子 ３２…電極パッド ３５…ボンディングワイヤー ３７…樹脂部材
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１２年５月１７日（２０００．５．１
７）
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】変更
【補正内容】
【図７】
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図８
【補正方法】変更
【補正内容】
【図８】
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図９
【補正方法】変更
【補正内容】
【図９】
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図１０
【補正方法】変更
【補正内容】
【図１０】
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図１１
【補正方法】変更
【補正内容】
【図１１】
【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図１２
【補正方法】変更
【補正内容】
【図１２】
【手続補正７】
【補正対象書類名】図面
【補正対象項目名】図１３
【補正方法】変更
【補正内容】
【図１３】
【手続補正８】
【補正対象書類名】図面
【補正対象項目名】図１４
【補正方法】変更
【補正内容】
【図１４】
【手続補正９】
【補正対象書類名】図面
【補正対象項目名】図１５
【補正方法】変更
【補正内容】
【図１５】
【手続補正１０】
【補正対象書類名】図面
【補正対象項目名】図１６
【補正方法】変更
【補正内容】
【図１６】
【手続補正１１】
【補正対象書類名】図面
【補正対象項目名】図１７
【補正方法】変更
【補正内容】
【図１７】
【手続補正１２】
【補正対象書類名】図面
【補正対象項目名】図１８
【補正方法】変更
【補正内容】
【図１８】
───────────────────────────────────────────────────── フロントページの続き (72)発明者 坪崎 邦宏 東京都新宿区市谷加賀町一丁目１番１号 大日本印刷株式会社内 (72)発明者 島崎 洋 東京都新宿区市谷加賀町一丁目１番１号 大日本印刷株式会社内 Ｆターム(参考） 4M109 AA01 BA03 BA07 CA21 DA04 DA10 DB15 DB16 5F044 EE01 EE21

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 基材と、該基材の一方の面に設けられた
    電極用凹部および配線用凹部と、前記電極用凹部内に形
    成された電極端子と、前記配線用凹部内に形成された配
    線とを備え、前記電極用凹部は前記配線用凹部よりも深
    いことを特徴とする半導体搭載用部材。
  2. 【請求項２】 前記配線用凹部の内側に半導体素子搭載
    用凹部が形成され、該半導体素子搭載用凹部内に導電層
    を備えることを特徴とする請求項１に記載の半導体搭載
    用部材。
  3. 【請求項３】 電極用凹部を形成するための電極用開口
    部と配線用凹部を形成するための配線用開口部とを有し
    前記電極用開口部の開口幅は前記配線用開口部の開口幅
    よりも大きく設定されたレジストパターンを基材の一方
    の面に形成するパターン形成工程と、 前記レジストパターンをマスクとして、前記基材をハー
    フエッチングして電極用凹部と配線用凹部を基材の一方
    の面に形成するエッチング工程と、 前記レジストパターンをマスクとして、めっきにより前
    記電極用凹部に電極端子、前記配線用凹部に配線を形成
    するめっき工程と、 レジストパターンを剥離除去する剥離工程と、を有する
    ことを特徴とする半導体搭載用部材の製造方法。
  4. 【請求項４】前記パターン形成工程において、前記レジ
    ストパターンは前記配線用開口部の内側に半導体素子搭
    載用開口部を有し、前記エッチング工程において、ハー
    フエッチングにより半導体素子搭載用凹部を形成し、前
    記めっき工程において、めっきにより前記半導体素子搭
    載用凹部に導電層を形成することを特徴とする請求項３
    に記載の半導体搭載用部材の製造方法。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100728144B1 (ko) * 2001-11-30 2007-06-13 후지쯔 가부시끼가이샤 반도체 장치
JP2008527740A (ja) * 2005-01-13 2008-07-24 フェアチャイルド・セミコンダクター・コーポレーション 標準占有面積を含む半導体ダイパッケージ及びその製造方法
JP4818109B2 (ja) * 2004-07-15 2011-11-16 大日本印刷株式会社 半導体装置及び半導体装置製造用基板並びに半導体装置製造用基板の製造方法
JP2019057587A (ja) * 2017-09-20 2019-04-11 大口マテリアル株式会社 半導体素子搭載用基板及びその製造方法
JP2019212649A (ja) * 2018-05-31 2019-12-12 マクセルホールディングス株式会社 半導体装置用基板とその製造方法、および半導体装置

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6184465B1 (en) * 1998-11-12 2001-02-06 Micron Technology, Inc. Semiconductor package
JP3897704B2 (ja) * 2003-01-16 2007-03-28 松下電器産業株式会社 リードフレーム
US7425759B1 (en) * 2003-11-20 2008-09-16 Bridge Semiconductor Corporation Semiconductor chip assembly with bumped terminal and filler
US7009286B1 (en) * 2004-01-15 2006-03-07 Asat Ltd. Thin leadless plastic chip carrier
JP2008098581A (ja) * 2006-10-16 2008-04-24 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US20080246129A1 (en) * 2007-04-04 2008-10-09 Matsushita Electric Industrial Co., Ltd. Method of manufacturing semiconductor device and semiconductor device
TWI421993B (zh) * 2010-04-27 2014-01-01 Aptos Technology Inc 四方扁平無導腳之半導體封裝件及其製法及用於製造該半導體封裝件之金屬板
US20180190575A1 (en) * 2017-01-05 2018-07-05 Stmicroelectronics, Inc. Leadframe with lead protruding from the package
US11348863B2 (en) 2018-12-12 2022-05-31 Stmicroelectronics, Inc. Semiconductor package having a semiconductor die on a plated conductive layer
JP7134137B2 (ja) * 2019-05-31 2022-09-09 三菱電機株式会社 半導体装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA2034703A1 (en) * 1990-01-23 1991-07-24 Masanori Nishiguchi Substrate for packaging a semiconductor device
JP3723324B2 (ja) * 1997-07-10 2005-12-07 ローム株式会社 Ｂｇａ型半導体装置
KR100266637B1 (ko) * 1997-11-15 2000-09-15 김영환 적층형볼그리드어레이반도체패키지및그의제조방법
JP3031323B2 (ja) * 1997-12-26 2000-04-10 日本電気株式会社 半導体装置とその製造方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100728144B1 (ko) * 2001-11-30 2007-06-13 후지쯔 가부시끼가이샤 반도체 장치
JP4818109B2 (ja) * 2004-07-15 2011-11-16 大日本印刷株式会社 半導体装置及び半導体装置製造用基板並びに半導体装置製造用基板の製造方法
JP2008527740A (ja) * 2005-01-13 2008-07-24 フェアチャイルド・セミコンダクター・コーポレーション 標準占有面積を含む半導体ダイパッケージ及びその製造方法
JP4850184B2 (ja) * 2005-01-13 2012-01-11 フェアチャイルド・セミコンダクター・コーポレーション 標準占有面積を含む半導体ダイパッケージ及びその製造方法
KR101204107B1 (ko) 2005-01-13 2012-11-22 페어차일드 세미컨덕터 코포레이션 보편적 풋프린트를 포함하는 반도체 다이 패키지 및 그제조방법
JP2019057587A (ja) * 2017-09-20 2019-04-11 大口マテリアル株式会社 半導体素子搭載用基板及びその製造方法
JP2019212649A (ja) * 2018-05-31 2019-12-12 マクセルホールディングス株式会社 半導体装置用基板とその製造方法、および半導体装置

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