JP4464527B2 - 半導体搭載用部材およびその製造方法 - Google Patents

半導体搭載用部材およびその製造方法 Download PDF

Info

Publication number
JP4464527B2
JP4464527B2 JP2000129613A JP2000129613A JP4464527B2 JP 4464527 B2 JP4464527 B2 JP 4464527B2 JP 2000129613 A JP2000129613 A JP 2000129613A JP 2000129613 A JP2000129613 A JP 2000129613A JP 4464527 B2 JP4464527 B2 JP 4464527B2
Authority
JP
Japan
Prior art keywords
wiring
recess
electrode
semiconductor
mounting member
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP2000129613A
Other languages
English (en)
Other versions
JP2001244385A (ja
Inventor
淳一 山田
秀樹 佐藤
邦宏 坪崎
洋 島崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Dai Nippon Printing Co Ltd
Original Assignee
Dai Nippon Printing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Dai Nippon Printing Co Ltd filed Critical Dai Nippon Printing Co Ltd
Priority to JP2000129613A priority Critical patent/JP4464527B2/ja
Priority to US09/746,842 priority patent/US6441502B2/en
Publication of JP2001244385A publication Critical patent/JP2001244385A/ja
Application granted granted Critical
Publication of JP4464527B2 publication Critical patent/JP4464527B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4828—Etching
    • H01L21/4832—Etching a temporary substrate after encapsulation process to form leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/4501—Shape
    • H01L2224/45012—Cross-sectional shape
    • H01L2224/45015—Cross-sectional shape being circular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45139—Silver (Ag) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/45164—Palladium (Pd) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/45169—Platinum (Pt) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48253—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a potential ring of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector involving a temporary auxiliary member not forming part of the bonding apparatus, e.g. removable or sacrificial coating, film or substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01011—Sodium [Na]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01028—Nickel [Ni]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01076—Osmium [Os]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/20—Parameters
    • H01L2924/207—Diameter ranges
    • H01L2924/20752—Diameter ranges larger or equal to 20 microns less than 30 microns

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Wire Bonding (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Description

【０００１】
【発明の属する技術分野】
本発明は樹脂封止型半導体装置を製造するための半導体搭載用部材とその製造方法に関する。
【０００２】
【従来の技術】
従来、半導体搭載用部材として、例えば、図１７（Ａ）に示されるように基材１０２に電極端子用の凹部１０３が複数設けられ、この凹部１０３に電極端子１０４が形成されたものがある。この半導体搭載用部材１０１を用いた樹脂封止型半導体装置の製造は、通常、以下のように行なわれる。まず、基材１０２の電極端子１０４が形成されていない中央の平坦部位１０２ａに半導体素子１１１を載置し、この半導体素子１１１の電極パッド１１２と半導体搭載用部材１０１の電極端子１０４とをボンディングワイヤー１１５で電気的に接続する。次に、上記の半導体素子１１１と電極端子１０４とボンディングワイヤー１１５を樹脂部材１１７で被覆し、その後、半導体搭載用部材１０１の基材１０２を剥離して、樹脂封止型半導体装置が得られる（図１７（Ｂ）参照）。
【０００３】
このような半導体搭載用部材は、ハーフエッチングにより基材に電極端子用の凹部を形成し、この凹部内に電極端子をめっきにより形成して製造される。すなわち、基材上に感光性レジストを塗布し、これを凹部形成用のマスクを介して露光、現像してレジストパターンを形成する。次に、このレジストパターンをマスクとして基材をハーフエッチングして凹部を形成し、その後、同じレジストパターンをマスクとして、めっきにより凹部内に電極端子を形成する。
【０００４】
しかし、近年の半導体装置の高機能化や、半導体素子内部およびバスの高周波化のためのグランド配線増加等によりＩ／Ｏ数が増加したため、半導体搭載用部材にも配線を引き回してグランドを共通化する等の必要が生じてきた。
【０００５】
従来は、このような要請に応えるために、上記のように凹部内に電極端子を形成した後、さらに配線用のレジストパターンを形成し、めっきにより配線を形成していた。図１８（Ａ）は、このような半導体搭載用部材の一例を示す図であり、半導体搭載用部材１０１′は、基材１０２の電極端子１０４が形成されていない中央の平坦部位１０２ａにグランドや電源等を共通化させる配線１０６を備えたものである。この半導体搭載用部材１０１′では、電極端子１０４や配線１０６が形成されていない中央の平坦部位１０２ａに半導体素子１１１を載置し、この半導体素子１１１の電極パッド１１２と半導体搭載用部材１０１′の電極端子１０４や配線１０６をボンディングワイヤー１１５で電気的に接続していた（図１８（Ｂ））。
【０００６】
【発明が解決しようとする課題】
しかしながら、上述のような配線１０６を備えた半導体搭載用部材１０１′は、その製造段階で、凹部１０３形成用と配線１０６形成用の２種のレジストパターン形成工程が必要であり、かつ、２回目のレジストパターン形成は、１回目のパターン形成で作製した形状とのアライメントも必要となり、作業工程が長く複雑になるという問題があった。また、上記のようにアライメントを必要とすることで、配線と電極端子の配置がアライメント精度により決まり、微細な配線を引き回すことに限界があった。また、このような問題は、樹脂封止型半導体装置の製造コスト低減にも支障を来たしていた。
【０００７】
本発明は、上記のような実情に鑑みてなされたものであり、小型で高密度、高機能な樹脂封止型半導体装置を製造するための半導体搭載用部材と、この半導体搭載用部材を簡便に製造するための製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
このような目的を達成するために、本発明の半導体搭載用部材は、基材と、該基材の一方の面に独立して配置された複数の電極用凹部と、前記面の半導体素子を搭載する領域を囲むように形成された連続形状の配線用凹部と、各電極用凹部内に形成された電極端子と、前記配線用凹部内に形成された配線とを備え、前記電極用凹部は前記配線用凹部よりも深く、前記電極端子は外部電極とボンディングパッドを兼ねたものであり、前記配線はグランドや電源を共通化させる配線であるような構成とした。
【０００９】
また、本発明の半導体搭載用部材は、前記配線用凹部の内側の領域に前記電極用凹部の深さと同じ深さの半導体素子搭載用凹部が形成され、該半導体素子搭載用凹部内に導電層を備えるような構成とした。
【００１０】
本発明の半導体搭載用部材の製造方法は、独立して配置される複数の電極用凹部を形成するための電極用開口部と、半導体素子を搭載する領域を囲む連続形状の配線用凹部を形成するための配線用開口部とを有し、前記電極用開口部の開口幅は前記配線用開口部の開口幅よりも大きく設定されたレジストパターンを基材の一方の面に形成するパターン形成工程と、前記レジストパターンをマスクとして、前記基材をハーフエッチングして電極用凹部と配線用凹部を基材の一方の面に形成するエッチング工程と、前記レジストパターンをマスクとして、めっきにより各電極用凹部に外部電極とボンディングパッドを兼ねた電極端子を形成するとともに、前記配線用凹部にグランドや電源を共通化させる配線を形成するめっき工程と、レジストパターンを剥離除去する剥離工程と、を有するような構成とした。
【００１１】
また、本発明の半導体搭載用部材の製造方法は、前記パターン形成工程において、前記レジストパターンは前記配線用開口部の内側の領域に半導体素子搭載用凹部を形成するための半導体素子搭載用開口部を有し、該半導体素子搭載用開口部はメッシュ形状のパターンを有しており、前記エッチング工程において、ハーフエッチングにより半導体素子搭載用凹部を形成し、前記めっき工程において、めっきにより前記半導体素子搭載用凹部に導電層を形成するような構成とした。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
図１は本発明の半導体搭載用部材の一実施形態を示す斜視図、図２は図１に示される半導体搭載用部材のＡ−Ａ線における縦断面図である。図１および図２において、本発明の半導体搭載用部材１は、平板状の基材２と、この基材２の一方の面に設けられた複数の電極用凹部３および配線用凹部５と、電極用凹部３内に形成された電極端子４と、配線用凹部５内に形成された配線６とを備えている。そして、電極用凹部３の深さｄ１は配線用凹部５の深さｄ２よりも大きく、ｄ１とｄ２の差は１０〜５０μｍ程度の範囲が好ましい。
【００１３】
基材２は金属製であり、例えば、４２合金（Ｎｉ４１％のＦｅ合金）、銅、銅合金等の金属材料を用いて形成されたものである。この基材２の厚みは、使用する材料、形成する電極用凹部３の深さｄ１等に応じて適宜設定することができ、例えば、１００〜２００μｍ程度とするこができる。
【００１４】
電極用凹部３は独立して配置され、電極端子４をその内壁に備えるものであり、凹部形状の深さｄ１は５０〜１５０μｍ程度、幅は２００〜５００μｍ程度の範囲で設定することができる。図示例では、基材２に１４個の電極用凹部３が設けられているが、これは例示であり、形状、個数、配列等は適宜設定することができる。
【００１５】
この電極用凹部３に形成された電極端子４は、後述するような樹脂封止型半導体装置において外部端子となるものであり、各電極端子４は相互に電気的に独立している。このような電極端子４は、Ａｇ、Ｐｔ、Ａｕ、Ｐｄ等の貴金属単独からなる薄膜、あるいは、これらの貴金属の組み合わせからなる積層薄膜、さらには、上記の貴金属とＮｉ等の金属との積層薄膜（３層以上の積層であり両側の最外層は貴金属となる）であり、厚みは１〜２０μｍ程度である。
【００１６】
配線用凹部５は、配線６をその内壁に備えるものであり、凹部形状の深さｄ２は１０〜７０μｍ程度、幅は３０〜２５０μｍ程度の範囲で設定することができる。図示例では、配線用凹部５は基材２に回廊形状に設けられているが、これは例示であり、形状、配置等は適宜設定することができる。
また、配線用凹部５に形成された配線６は、グランドや電源等を共通化させる配線である。このような配線６は、Ａｇ、Ｐｔ、Ａｕ、Ｐｄ等の貴金属単独からなる薄膜、あるいは、これらの貴金属の組み合わせからなる積層薄膜、さらには、上記の貴金属とＮｉ等の金属との積層薄膜（露出面側は貴金属となる）であり、厚みは１〜２０μｍ程度が好ましい。
【００１７】
次に、本発明の半導体搭載用部材の製造方法について説明する。
図３は、図１及び図２に示される本発明の半導体搭載用部材１を例とした本発明の半導体搭載用部材の製造方法の一実施形態を示す工程図である。各工程は上記の図２に対応する縦断面図で示してある。
【００１８】
図３において、まず、パターン形成工程として、基材２上に感光性レジストを塗布し、これを所定のフォトマスクを介して露光、現像して、レジストパターン１１を形成する（図３（Ａ））。基材２は、予め両面の脱脂等を行い洗浄処理を施したものを使用することが好ましい。また、使用する感光性レジストは、耐エッチング性と耐めっき性を備えるものであれば特に制限はなく、例えば、耐エッチング性と耐めっき性を備えるドライフィルムレジストを用いて同様に露光、現像してレジストパターン１１を形成することができる。
【００１９】
上記のように形成されたレジストパターンは、電極用凹部を形成するための電極用開口部１１ａと配線用凹部を形成するための配線用開口部１１ｂとを備えている。本発明では、電極用開口部１１ａの開口幅Ｗ１は配線用開口部１１ｂの開口幅Ｗ２よりも大きく設定されている。このようにレジストパターン１１の形状を設定することにより、次のエッチング工程におけるハーフエッチングの深さを開口部毎に制御することができる。
【００２０】
ここで、電極用開口部１１ａの開口幅Ｗ１は、例えば、電極用開口部１１ａが正方形の場合は１辺の長さ、長方形の場合は短辺の長さ、円形の場合は直径、楕円形の場合は短軸の長さである。また、配線用開口部１１ｂの開口幅Ｗ２は、図１に示す回廊形状の配線用凹部５を形成する場合であっても、その線幅を開口幅とする。
【００２１】
次に、エッチング工程において、レジストパターン１１をマスクとして基材２をハーフエッチングして電極用凹部３と配線用凹部５を基材２の一方の面に形成する（図３（Ｂ））。形成された電極用開口部３の深さｄ１は、配線用開口部５の深さｄ２よりも大きいものであり、上記のようにレジストパターン１１の形状を変えてエッチングファクターを制御することにより、電極用開口部３の深さｄ１と配線用開口部５の深さｄ２を任意に制御することができる。
【００２２】
尚、配線用凹部５において、深さを変えずに部分的に幅を大きく形成する必要がある場合、上記のパターン形成工程で、該当する部分にレジストでメッシュ形状のパターンを設け、深さ方向のエッチングレートを制御することができる。
エッチングに用いる腐蝕液は、基材２の材質に応じて塩化第二鉄水溶液や過硫酸アンモニウム等を使用し、例えば、基材２のレジストパターン１１形成面側からスプレーエッチングにてハーフエッチングを行うことができる。
【００２３】
次いで、めっき工程において、ハーフエッチングに用いたレジストパターン１１をマスクとして、めっきにより電極用凹部３に電極端子４、配線用凹部５に配線６を形成する（図３（Ｃ））。このめっき工程では、上記のエッチング工程で用いたレジストパターン１１をそのままマスクとして使用できるので、２回のレジストパターン形成が必要であった従来の配線を備えた半導体搭載用部材の製造と異なり、工程数が低減される。また、電極端子４と配線６を形成するためのエッチングパターンとめっきパターンを共通とすることで、アライメント精度の制約を受けることなく微細化が可能となる。
その後、剥離工程において、基材２上のレジストパターン１１を剥離して除去し、基材２を洗浄して、図１および図２に示される本発明の半導体搭載用部材１を得る。
【００２４】
次に、本発明の半導体搭載用部材を用いた樹脂封止型半導体装置の製造について説明する。
図４および図５は、図１及び図２に示される本発明の半導体搭載用部材を用いた樹脂封止型半導体装置の製造の一例を示す図である。
まず、図４および図５（Ａ）に示されるように、電極端子４や配線６が形成されていない基材２の中央の平坦部位２ａに半導体素子３１を載置し、この半導体素子３１の電極パッド３２と電極端子４や配線６をボンディングワイヤー３５で電気的に接続する。尚、図５（Ａ）は図４のＢ−Ｂ線における縦断面図に相当し、ボンディングワイヤー３５は断面に位置しないものも図示してある。
【００２５】
次に、搭載した半導体素子３１と電極端子４と配線６とボンディングワイヤー３５を樹脂部材３７で被覆する（図５（Ｂ））。その後、電極端子４と配線６を残すように基材２のみを剥離することにより、樹脂封止型半導体装置２１が得られる（図５（Ｃ））。この樹脂封止型半導体装置２１では、配線６と接続された電極端子４を電源端子とすることにより、電源強化を行うことができる。尚、樹脂部材３７で被覆した後、基材２をエッチングで溶解除去する方法により樹脂封止型半導体装置２１を得ることもできる。
【００２６】
図６は、上記のように作製された樹脂封止型半導体装置２１を、外部に露出している電極端子４を用いて基板４１にはんだ実装した状態を示す図である。図示のように、電極端子４の高さｈ１は半導体搭載用部材１の電極用凹部３の深さｄ１に相当し、配線６の高さｈ２は半導体搭載用部材１の配線用凹部５の深さｄ２に相当する。したがって、配線６が基板４１に接触することは防止される。
【００２７】
次に、本発明の半導体搭載用部材の他の実施形態について説明する。
図７は本発明の半導体搭載用部材の他の実施形態を示す平面図、図８は図７に示される半導体搭載用部材のＢ−Ｂ線における縦断面図である。図７および図８において、本発明の半導体搭載用部材５１は、平板状の基材５２と、この基材５２の一方の面に設けられた複数の電極用凹部５３、配線用凹部５５および半導体素子搭載用凹部５７と、電極用凹部５３内に形成された電極端子５４と、配線用凹部５５内に形成された配線５６と、半導体素子搭載用凹部５７内に形成された導電層５８とを備えている。尚、図７では、上記の各部位に斜線を付して示している。そして、電極用凹部５３の深さｄ１は配線用凹部５５の深さｄ２よりも大きく、ｄ１とｄ２の差は１０〜５０μｍ程度の範囲が好ましい。また、半導体素子搭載用凹部５７の深さは電極用凹部５３の深さｄ１と同じであることが好ましい。
基材５２は、上述の半導体搭載用部材１の基材２と同様とすることができる。
【００２８】
電極用凹部５３は独立して配置され、電極端子５４をその内壁に備えるものであり、凹部形状の深さｄ１は５０〜１５０μｍ程度、幅は２００〜５００μｍ程度の範囲で設定することができる。図示例では、基材５２に２０個の電極用凹部５３が設けられているが、これは例示であり、形状、個数、配列等は適宜設定することができる。電極用凹部５３に形成された電極端子５４は、上述の半導体搭載用部材１の電極端子４と同様とすることができる。
配線用凹部５５は、配線５６をその内壁に備えるものであり、配線５６は、上述の半導体搭載用部材１の配線６と同様とすることができる。
【００２９】
半導体素子搭載用凹部５７は、導電層５８をその内壁に備えるものであり、図示例では、４ヶ所の隅部において接続部５８′を介して配線５６に接続されている。この導電層５８は、グランドや電源等を共通化させるため、及び、後述する樹脂封止型半導体装置において放熱作用を発現させるためのものである。このような導電層５８は、Ａｇ、Ｐｔ、Ａｕ、Ｐｄ等の貴金属単独からなる薄膜、あるいは、これらの貴金属の組み合わせからなる積層薄膜、さらには、上記の貴金属とＮｉ等の金属との積層薄膜（露出面側は貴金属となる）であり、厚みは１〜２０μｍ程度が好ましい。
【００３０】
次に、図７および図８に示した本発明の半導体搭載用部材の製造方法について図９を参照して説明する。尚、図９は製造方法の一例を示す工程図であり、各工程は上記の図８に対応する縦断面図で示してある。
図９において、まず、パターン形成工程として、基材５２上に感光性レジストを塗布し、これを所定のフォトマスクを介して露光、現像して、レジストパターン６１を形成する（図９（Ａ））。基材５２は、予め両面の脱脂等を行い洗浄処理を施したものを使用することが好ましい。また、使用する感光性レジストは、耐エッチング性と耐めっき性を備えるものであれば特に制限はなく、例えば、耐エッチング性と耐めっき性を備えるドライフィルムレジストを用いて同様に露光、現像してレジストパターン６１を形成することができる。
【００３１】
上記のように形成されたレジストパターンは、電極用凹部を形成するための電極用開口部６１ａと配線用凹部を形成するための配線用開口部６１ｂと半導体素子搭載用凹部を形成するための半導体素子搭載用開口部６１ｃを備えている。本発明では、電極用開口部６１ａの開口幅Ｗ１は配線用開口部６１ｂの開口幅Ｗ２よりも大きく設定されている。このようにレジストパターン６１の形状を設定することにより、次のエッチング工程におけるハーフエッチングの深さを開口部毎に制御することができる。また、半導体素子搭載用開口部６１ｃにはレジストでメッシュ形状のパターンを設けて、深さ方向のエッチングレートを制御することが望ましい。
【００３２】
ここで、電極用開口部６１ａの開口幅Ｗ１は、例えば、電極用開口部６１ａが正方形の場合は１辺の長さ、長方形の場合は短辺の長さ、円形の場合は直径、楕円形の場合は短軸の長さである。また、配線用開口部６１ｂの開口幅Ｗ２は、図６に示す回廊形状の配線用凹部５を形成する場合であっても、その線幅を開口幅とする。
【００３３】
次に、エッチング工程において、レジストパターン６１をマスクとして基材５２をハーフエッチングして電極用凹部５３と配線用凹部５５と半導体素子搭載用凹部５７とを基材５２の一方の面に形成する（図９（Ｂ））。形成された電極用開口部５３の深さｄ１は、配線用開口部５５の深さｄ２よりも大きいものであり、半導体素子搭載用凹部５７の深さは電極用開口部５３と同じものとなっている。上記のようにレジストパターン６１の形状を変えてエッチングファクターを制御することにより、電極用開口部５３の深さｄ１と配線用開口部５５の深さｄ２、および、半導体素子搭載用凹部５７の深さを任意に制御することができる。
【００３４】
尚、配線用凹部５５において、深さを変えずに部分的に幅を大きく形成する必要がある場合、上記のパターン形成工程で、該当する部分にレジストでメッシュ形状のパターンを設け、深さ方向のエッチングレートを制御することができる。
エッチングに用いる腐蝕液は、基材５２の材質に応じて塩化第二鉄水溶液や過硫酸アンモニウム等を使用し、例えば、基材５２のレジストパターン６１形成面側からスプレーエッチングにてハーフエッチングを行うことができる。
【００３５】
次いで、めっき工程において、ハーフエッチングに用いたレジストパターン６１をマスクとして、めっきにより電極用凹部５３に電極端子５４、配線用凹部５５に配線５６、半導体素子搭載用凹部５７に導電層５８を形成する（図９（Ｃ））。このめっき工程では、上記のエッチング工程で用いたレジストパターン６１をそのままマスクとして使用できるので、２回のレジストパターン形成が必要であった従来の配線を備えた半導体搭載用部材の製造と異なり、工程数が低減される。また、電極端子５４と配線５６と導電層５８を形成するためのエッチングパターンとめっきパターンを共通とすることで、アライメント精度の制約を受けることなく微細化が可能となる。
【００３６】
その後、剥離工程において、基材５２上のレジストパターン６１を剥離して除去し、基材５２を洗浄して、図７および図８に示される本発明の半導体搭載用部材５１を得る。
【００３７】
次に、本発明の半導体搭載用部材５１を用いた樹脂封止型半導体装置の製造について図１０を参照して説明する。尚、図１０は樹脂封止型半導体装置の製造の一例を示す図であり、各工程は上記の図８に対応する縦断面図で示してある。
まず、図１０（Ａ）に示されるように、導電層５８上に半導体素子３１を載置し、この半導体素子３１の電極パッド３２と電極端子５４や配線５６をボンディングワイヤー３５で電気的に接続する。
【００３８】
次に、搭載した半導体素子３１と電極端子５４と配線５６と導電層５８とボンディングワイヤー３５を樹脂部材３７で被覆する（図１０（Ｂ））。半導体搭載用部材５１は半導体素子搭載用凹部５７内に半導体素子３１の一部が埋め込まれた状態となっているので、上述の半導体搭載用部材１を用いる場合に比べて樹脂部材３７の厚みＴをより薄くすることができ、また、樹脂部材３７の厚みＴを同等に設定することにより、ボンディングワイヤー３５の取り回し許容が大きくなる。
【００３９】
その後、電極端子５４と配線５６と導電層５８とを残すように基材５２のみを剥離することにより、樹脂封止型半導体装置２２が得られる（図１０（Ｃ））。この樹脂封止型半導体装置２２は、基板にはんだ実装したときに配線５６と基板との接触が防止され、また、導電層５８が外部に露出しているため、半導体素子３１等で発生した熱を効率よく放熱することができる。尚、樹脂部材３７で被覆した後、基材５２をエッチングで溶解除去する方法により樹脂封止型半導体装置２２を得ることもできる。
【００４０】
次に、本発明の半導体搭載用部材の他の実施形態について説明する。
図１１は本発明の半導体搭載用部材の他の実施形態を示す平面図、図１２は図１１に示される半導体搭載用部材のＣ−Ｃ線における縦断面図である。図１１および図１２において、本発明の半導体搭載用部材７１は、平板状の基材７２と、この基材７２の一方の面に設けられた複数の電極用凹部７３、配線用凹部７５および半導体素子搭載用凹部７７と、電極用凹部７３内に形成された電極端子７４と、配線用凹部７５内に形成された配線７６と、半導体素子搭載用凹部７７内に形成された導電層７８とを備えている。尚、図１１では、上記の各部位に斜線を付して示している。そして、電極用凹部７３の深さｄ１は配線用凹部７５の深さｄ２よりも大きく、ｄ１とｄ２の差は１０〜５０μｍ程度の範囲が好ましい。また、半導体素子搭載用凹部７７の深さは電極用凹部７３の深さｄ１と同じであることが好ましい。
基材７２は、上述の半導体搭載用部材１の基材２と同様とすることができる。
【００４１】
電極用凹部７３は独立して配置され、電極端子７４をその内壁に備えるものであり、凹部形状の深さｄ１は５０〜１５０μｍ程度、幅は２００〜５００μｍ程度の範囲で設定することができる。図示例では、基材７２に２０個の電極用凹部７３が設けられ、その内、２個の電極用凹部内の電極端子７４が配線７６に接続されているが、これは例示であり、形状、個数、配列等は適宜設定することができる。電極用凹部７３に形成された電極端子７４は、上述の半導体搭載用部材１の電極端子４と同様とすることができる。
配線用凹部７５は、配線７６をその内壁に備えるものであり、配線７６は、上述の半導体搭載用部材１の配線６と同様とすることができる。
【００４２】
半導体素子搭載用凹部７７は、導電層７８をその内壁に備えるものであり、導電層７８は、配線７６の内側に電気的に独立して形成されている。この導電層７８は、グランドや電源等を共通化させるため、及び、後述する樹脂封止型半導体装置において放熱作用を発現させるためのものである。このような導電層７８は、上述の導電層５８と同様とすることができる。
このような半導体搭載用部材７１は、形成するレジストパターンの開口部形状を所望の形状とする他は、上述の半導体搭載用部材５１と同様にして製造することができる。
【００４３】
図１３は、本発明の半導体搭載用部材７１を用いた樹脂封止型半導体装置の縦断面図である。図１３において、樹脂封止型半導体装置２３は、導電層７８上に半導体素子３１が載置され、この半導体素子３１の電極パッド３２は電極端子７４や配線７６とボンディングワイヤー３５で電気的に接続されている。そして、半導体素子３１と電極端子７４と配線７６と導電層７８とボンディングワイヤー３５が樹脂部材３７で被覆されている。この樹脂封止型半導体装置２３では、半導体素子搭載用凹部７７内に半導体素子３１の一部が埋め込まれた状態となっているので、上述の樹脂封止型半導体装置２１に比べて樹脂部材３７の厚みをより薄くすることができ、また、樹脂部材３７の厚みを同等に設定することにより、ボンディングワイヤー３５の取り回し許容が大きくなる。また、この樹脂封止型半導体装置２３は、基板にはんだ実装したときに配線７６と基板との接触が防止され、また、導電層７８が外部に露出しているため、半導体素子３１等で発生した熱を効率よく放熱することができる。さらに、配線７６と接続された電極端子７４を電源端子とすることにより、電源強化を行うことができる。
【００４４】
次に、本発明の半導体搭載用部材の他の実施形態について説明する。
図１４は本発明の半導体搭載用部材の他の実施形態を示す平面図、図１５は図１４に示される半導体搭載用部材のＤ−Ｄ線における縦断面図である。図１４および図１５において、本発明の半導体搭載用部材８１は、平板状の基材８２と、この基材８２の一方の面に設けられた複数の電極用凹部８３、配線用凹部８５および半導体素子搭載用凹部８７と、電極用凹部８３内に形成された電極端子８４と、配線用凹部８５内に形成された配線８６と、半導体素子搭載用凹部８７内に形成された導電層８８とを備えている。尚、図１４では、上記の各部位に斜線を付して示している。そして、電極用凹部８３の深さｄ１は配線用凹部８５の深さｄ２よりも大きく、ｄ１とｄ２の差は１０〜５０μｍ程度の範囲が好ましい。また、半導体素子搭載用凹部８７の深さは電極用凹部８３の深さｄ１と同じであることが好ましい。
基材８２は、上述の半導体搭載用部材１の基材２と同様とすることができる。
【００４５】
電極用凹部８３は独立して配置され、電極端子８４をその内壁に備えるものであり、凹部形状の深さｄ１は５０〜１５０μｍ程度、幅は２００〜５００μｍ程度の範囲で設定することができる。図示例では、基材８２に２０個の電極用凹部８３が設けられているが、これは例示であり、形状、個数、配列等は適宜設定することができる。このような電極用凹部８３に形成された電極端子８４は、上述の半導体搭載用部材１の電極端子４と同様とすることができる。
配線用凹部８５は、配線８６をその内壁に備えるものであり、配線８６は、上述の半導体搭載用部材１の配線６と同様とすることができる。
【００４６】
半導体素子搭載用凹部８７は、導電層８８をその内壁に備えるものであり、図示例では、導電層８８は外周部の複数の箇所において接続部８８′を介して配線８６に接続されている。この導電層８８は、グランドや電源等を共通化させるため、及び、後述する樹脂封止型半導体装置において放熱作用を発現させるためのものである。このような導電層８８は、上述の導電層５８と同様とすることができる。
このような半導体搭載用部材８１は、開口部形状の異なるレジストパターンを使用する他は、上述の半導体搭載用部材５１と同様にして製造することができる。
【００４７】
図１６は、本発明の半導体搭載用部材８１を用いた樹脂封止型半導体装置の縦断面図である。図１６において、樹脂封止型半導体装置２４は、導電層８８上に半導体素子３１が載置され、この半導体素子３１の電極パッド３２は電極端子８４や配線８６とボンディングワイヤー３５で電気的に接続されている。そして、半導体素子３１と電極端子８４と配線８６と導電層８８とボンディングワイヤー３５が樹脂部材３７で被覆されている。この樹脂封止型半導体装置２４では、半導体素子搭載用凹部８７内に半導体素子３１の一部が埋め込まれた状態となっているので、上述の樹脂封止型半導体装置２１に比べて樹脂部材３７の厚みをより薄くすることができ、また、樹脂部材３７の厚みを同等に設定することにより、ボンディングワイヤー３５の取り回し許容が大きくなる。また、この樹脂封止型半導体装置２４は、基板にはんだ実装したときに配線８６と基板との接触が防止され、また、導電層８８が外部に露出しているため、半導体素子３１等で発生した熱を効率よく放熱することができる。
【００４８】
【実施例】
次に、具体的な実施例を挙げて本発明を更に詳細に説明する。
金属製の基材として厚み０．１２７ｍｍの銅合金板（古河電気工業（株）製ＴＥＣ６４Ｔ−１／２Ｈ）を準備し、脱脂処理、洗浄処理を行った。次に、この銅合金板の表面側に、耐エッチング性と耐めっき性を有するドライフィルムレジストをラミネートし、このフィルムを所定のフォトマスクを介して露光した後、現像して、電極用開口部と配線用開口部をもつレジストパターン（厚み２５μｍ）を形成した。このレジストパターンにおいて、電極用開口部は開口幅（直径）１８０μｍの円形開口であり、また、配線用開口部は開口幅が３０μｍの回廊形状とした。（以上、パターン形成工程）
【００４９】
次いで、上記のレジストパターンをマスクとして基材のエッチングを行った。このエッチングは腐蝕液として塩化第二鉄水溶液を使用し、５０℃、４０ボーメで、スプレー圧２ｋｇ／ｃｍ2で行った。エッチング量は電極用開口部に露出している基材に深さが８０μｍの電極用凹部が形成されるようなハーフエッチングとした。このとき、開口幅３０μｍの配線用開口部に露出している基材は、深さ４０μｍ、幅６０μｍのハーフエッチングがなされ、配線用凹部が形成された。（以上、エッチング工程）
【００５０】
次に、同じレジストパターンをマスクとして、基材の電極用凹部と配線用凹部に、５層構造からなる導電性の薄膜を形成した。すなわち、まず、電極端子のはんだ濡れ性を良好とするための金めっき層（０．１μｍ）とパラジウムめっき層（０．５μｍ）を形成し、次いで、バリアメタルとしてのニッケルめっき層（５μｍ）を形成し、さらに、ワイヤーボンディングを行うためのパラジウムめっき層（０．５μｍ）を形成した。これにより、電極用凹部内に電極端子を、配線用凹部内に配線をぞれぞれ形成した。（以上、めっき工程）
次いで、レジストパターンを水酸化ナトリウム水溶液で剥離し、純水洗浄を行い乾燥して半導体搭載用部材を得た。
【００５１】
上述のように作製した半導体搭載用部材の中央の平坦部位に、回路形成面の反対側を当接させるよにして半導体素子を載置した。次いで、半導体搭載用部材の電極端子や配線と、半導体素子の端子とを直径２５μｍの金ワイヤーにより結線した。このワイヤーボンディングでは、幅６０μｍ、深さ４０μｍの配線内にも金ワイヤーを問題なく連続でセカンドボンディングすることができ、シェア強度も充分であることが確認できた。
【００５２】
次に、樹脂封止を行った。その後、銅合金板の基材に対してアンモニア系のアルカリ銅エッチング液を用いてスプレイ溶解を行い、基材を完全に除去し、電極端子および配線部を露出させた。その結果、各電極端子および配線部をそれぞれ電気的に絶縁させた樹脂封止型半導体装置を得た。
この樹脂封止型半導体装置を、回路基板にはんだ実装したところ、配線部は回路基板と接触しないものであった。
【００５３】
【発明の効果】
以上詳述したように、本発明によれば半導体搭載用部材は基材の一方の面に配線用凹部とこれよりも深い電極用凹部を有し、配線用凹部内に形成された配線と電極用凹部内に形成された電極端子を有するものであり、これにより、基材中央部位に半導体素子を載置し、この半導体素子の電極パッドと電極端子や配線をボンディングワイヤーで電気的に接続し、樹脂封止した後に基材のみを除去することにより、小型で高密度、高機能な樹脂封止型半導体装置を作製することができ、この樹脂封止型半導体装置を、外部に露出している電極端子を用いて回路基板にはんだ実装した場合、配線は基板に接触することがない。そして、このような半導体搭載用部材は１回のレジストパターンの形成により、その後のハーフエッチングとめっきの工程を経て製造できるため、２回のパターン形成工程を必要とする従来の製造方法に比べて工程が簡便である。さらに、電極用凹部と配線用凹部の形成の際のアライメントが不要なため、従来の半導体搭載用部材よりも微細な配線をもつ半導体搭載用部材が可能となる。
【図面の簡単な説明】
【図１】本発明の半導体搭載用部材の一実施形態を示す斜視図である。
【図２】図１に示される半導体搭載用部材のＡ−Ａ線における縦断面図である。
【図３】図１及び図２に示される本発明の半導体搭載用部材を例とした本発明の半導体搭載用部材の製造方法の一実施形態を示す工程図である。
【図４】本発明の半導体搭載用部材を用いた樹脂封止型半導体装置の製造の一例を示す図である。
【図５】本発明の半導体搭載用部材を用いた樹脂封止型半導体装置の製造の一例を示す工程図である。
【図６】本発明の半導体搭載用部材を用いて作製した樹脂封止型半導体装置を回路基板にはんだ実装した状態を示す図である。
【図７】本発明の半導体搭載用部材の他の実施形態を示す平面図である。
【図８】図７に示される半導体搭載用部材のＢ−Ｂ線における縦断面図である。
【図９】図７及び図８に示される本発明の半導体搭載用部材を例とした本発明の半導体搭載用部材の製造方法の他の実施形態を示す工程図である。
【図１０】本発明の半導体搭載用部材を用いた樹脂封止型半導体装置の製造の他の例を示す図である。
【図１１】本発明の半導体搭載用部材の他の実施形態を示す平面図である。
【図１２】図１１に示される半導体搭載用部材のＣ−Ｃ線における縦断面図である。
【図１３】本発明の半導体搭載用部材を用いた樹脂封止型半導体装置の例を示す縦断面図である。
【図１４】本発明の半導体搭載用部材の他の実施形態を示す平面図である。
【図１５】図１４に示される半導体搭載用部材のＤ−Ｄ線における縦断面図である。
【図１６】本発明の半導体搭載用部材を用いた樹脂封止型半導体装置の例を示す縦断面図である。
【図１７】 従来の半導体搭載用部材を説明するための図であり、（Ａ）は半導体搭載用部材の縦断面図であり、（Ｂ）は半導体搭載用部材を用いて作製した樹脂封止型半導体装置を示す縦断面図である。
【図１８】従来の半導体搭載用部材を説明するための図であり、（Ａ）は半導体搭載用部材の縦断面図であり、（Ｂ）は半導体搭載用部材を用いた樹脂封止型半導体装置の製造を説明するための図である。
【符号の説明】
１，５１，７１，８１…半導体搭載用部材
２，５２，７２，８２…基材
３，５３，７３，８３…電極用凹部
４，５４，７４，８４…電極端子
５，５５，７５，８５…配線用凹部
６，５６，７６，８６…配線
５７，７７，８７…半導体素子搭載用凹部
５８，７８，８８…導電層
１１，６１…レジストパターン
１１ａ，６１ａ…電極用開口部
１１ｂ，６１ｂ…配線用開口部
６１ｃ…半導体素子搭載用開口部
２１，２２，２３，２４…樹脂封止型半導体装置
３１…半導体素子
３２…電極パッド
３５…ボンディングワイヤー
３７…樹脂部材

Claims (4)

  1. 基材と、該基材の一方の面に独立して配置された複数の電極用凹部と、前記面の半導体素子を搭載する領域を囲むように形成された連続形状の配線用凹部と、各電極用凹部内に形成された電極端子と、前記配線用凹部内に形成された配線とを備え、前記電極用凹部は前記配線用凹部よりも深く、前記電極端子は外部電極とボンディングパッドを兼ねたものであり、前記配線はグランドや電源を共通化させる配線であることを特徴とする半導体搭載用部材。
  2. 前記配線用凹部の内側の領域に前記電極用凹部の深さと同じ深さの半導体素子搭載用凹部が形成され、該半導体素子搭載用凹部内に導電層を備えることを特徴とする請求項１に記載の半導体搭載用部材。
  3. 独立して配置される複数の電極用凹部を形成するための電極用開口部と、半導体素子を搭載する領域を囲む連続形状の配線用凹部を形成するための配線用開口部とを有し、前記電極用開口部の開口幅は前記配線用開口部の開口幅よりも大きく設定されたレジストパターンを基材の一方の面に形成するパターン形成工程と、
    前記レジストパターンをマスクとして、前記基材をハーフエッチングして電極用凹部と配線用凹部を基材の一方の面に形成するエッチング工程と、
    前記レジストパターンをマスクとして、めっきにより各電極用凹部に外部電極とボンディングパッドを兼ねた電極端子を形成するとともに、前記配線用凹部にグランドや電源を共通化させる配線を形成するめっき工程と、
    レジストパターンを剥離除去する剥離工程と、を有することを特徴とする半導体搭載用部材の製造方法。
  4. 前記パターン形成工程において、前記レジストパターンは前記配線用開口部の内側の領域に半導体素子搭載用凹部を形成するための半導体素子搭載用開口部を有し、該半導体素子搭載用開口部はメッシュ形状のパターンを有しており、前記エッチング工程において、ハーフエッチングにより半導体素子搭載用凹部を形成し、前記めっき工程において、めっきにより前記半導体素子搭載用凹部に導電層を形成することを特徴とする請求項３に記載の半導体搭載用部材の製造方法。
JP2000129613A 1999-12-24 2000-04-28 半導体搭載用部材およびその製造方法 Expired - Lifetime JP4464527B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2000129613A JP4464527B2 (ja) 1999-12-24 2000-04-28 半導体搭載用部材およびその製造方法
US09/746,842 US6441502B2 (en) 1999-12-24 2000-12-23 Member for mounting of semiconductor

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP36615399 1999-12-24
JP11-366153 1999-12-24
JP2000129613A JP4464527B2 (ja) 1999-12-24 2000-04-28 半導体搭載用部材およびその製造方法

Publications (2)

Publication Number Publication Date
JP2001244385A JP2001244385A (ja) 2001-09-07
JP4464527B2 true JP4464527B2 (ja) 2010-05-19

Family

ID=26581746

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000129613A Expired - Lifetime JP4464527B2 (ja) 1999-12-24 2000-04-28 半導体搭載用部材およびその製造方法

Country Status (2)

Country Link
US (1) US6441502B2 (ja)
JP (1) JP4464527B2 (ja)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6184465B1 (en) * 1998-11-12 2001-02-06 Micron Technology, Inc. Semiconductor package
JP4054188B2 (ja) 2001-11-30 2008-02-27 富士通株式会社 半導体装置
JP3897704B2 (ja) * 2003-01-16 2007-03-28 松下電器産業株式会社 リードフレーム
US7425759B1 (en) * 2003-11-20 2008-09-16 Bridge Semiconductor Corporation Semiconductor chip assembly with bumped terminal and filler
US7009286B1 (en) * 2004-01-15 2006-03-07 Asat Ltd. Thin leadless plastic chip carrier
WO2006009029A1 (ja) * 2004-07-15 2006-01-26 Dai Nippon Printing Co., Ltd. 半導体装置及び半導体装置製造用基板並びに半導体装置製造用基板の製造方法
US7256479B2 (en) 2005-01-13 2007-08-14 Fairchild Semiconductor Corporation Method to manufacture a universal footprint for a package with exposed chip
JP2008098581A (ja) * 2006-10-16 2008-04-24 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US20080246129A1 (en) * 2007-04-04 2008-10-09 Matsushita Electric Industrial Co., Ltd. Method of manufacturing semiconductor device and semiconductor device
TWI421993B (zh) * 2010-04-27 2014-01-01 Aptos Technology Inc 四方扁平無導腳之半導體封裝件及其製法及用於製造該半導體封裝件之金屬板
US20180190575A1 (en) * 2017-01-05 2018-07-05 Stmicroelectronics, Inc. Leadframe with lead protruding from the package
JP6927634B2 (ja) * 2017-09-20 2021-09-01 大口マテリアル株式会社 半導体素子搭載用基板及びその製造方法
JP2019212649A (ja) * 2018-05-31 2019-12-12 マクセルホールディングス株式会社 半導体装置用基板とその製造方法、および半導体装置
US11348863B2 (en) 2018-12-12 2022-05-31 Stmicroelectronics, Inc. Semiconductor package having a semiconductor die on a plated conductive layer
JP7134137B2 (ja) * 2019-05-31 2022-09-09 三菱電機株式会社 半導体装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA2034703A1 (en) * 1990-01-23 1991-07-24 Masanori Nishiguchi Substrate for packaging a semiconductor device
JP3723324B2 (ja) * 1997-07-10 2005-12-07 ローム株式会社 Ｂｇａ型半導体装置
KR100266637B1 (ko) * 1997-11-15 2000-09-15 김영환 적층형볼그리드어레이반도체패키지및그의제조방법
JP3031323B2 (ja) * 1997-12-26 2000-04-10 日本電気株式会社 半導体装置とその製造方法

Also Published As

Publication number Publication date
JP2001244385A (ja) 2001-09-07
US20010005599A1 (en) 2001-06-28
US6441502B2 (en) 2002-08-27

Similar Documents

Publication Publication Date Title
KR100297464B1 (ko) 수지봉지형반도체장치와그것에사용되는회로부재및수지봉지형반도체장치의제조방법
JP4464527B2 (ja) 半導体搭載用部材およびその製造方法
TWI741021B (zh) 導線架及電子組件裝置
CN102165582B (zh) 引线框基板及其制造方法以及半导体装置
JP2002289739A (ja) 樹脂封止型半導体装置および半導体装置用回路部材とその製造方法
JP2010087221A (ja) リードフレーム型基板とその製造方法、及び半導体装置
JP2000091488A (ja) 樹脂封止型半導体装置とそれに用いられる回路部材
JP3983930B2 (ja) 回路部材の製造方法
JPH11163024A (ja) 半導体装置とこれを組み立てるためのリードフレーム、及び半導体装置の製造方法
JP3529915B2 (ja) リードフレーム部材及びその製造方法
JP4219266B2 (ja) 配線基板の製造方法
JPH1140720A (ja) 回路部材および該回路部材を用いた樹脂封止型半導体装置
JP3992877B2 (ja) 樹脂封止型半導体装置の製造方法
JP2002198461A (ja) プラスチックパッケージ及びその製造方法
JP2002050715A (ja) 半導体パッケージの製造方法
JP6644978B2 (ja) 半導体素子搭載用基板及び半導体装置、並びにそれらの製造方法
JP3884552B2 (ja) 半導体装置とそれに用いられる回路部材および半導体装置の製造方法
JP3576228B2 (ja) 表面実装型半導体装置
JPH08330472A (ja) 半導体装置とその製造方法
JP3699573B2 (ja) 半導体装置とそれに用いられる回路部材およびそれらの製造方法
JP2001237337A (ja) プラスチックパッケージ及びその製造方法
JP6493312B2 (ja) 樹脂封止型半導体装置およびその製造方法
JP4121579B2 (ja) 半導体装置用回路部材とそれを用いた半導体装置、及びそれらの製造方法
JP2006013160A (ja) 配線回路基板および半導体装置
JP2001251049A (ja) 金属ベース配線板の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070323

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090427

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090512

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090624

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090728

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090916

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20091027

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20091222

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100126

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100219

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130226

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 4464527

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130226

Year of fee payment: 3

EXPY Cancellation because of completion of term