JP2008098581A - 半導体装置及びその製造方法 - Google Patents

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啓一 村山
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裕孝 宮本
Akiyoshi Tamura
彰良 田村
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Abstract

【課題】半導体基板１０１の裏面から半導体基板１０１の表面にある金属配線１０８ｂまで至るよう形成されたビアホール１１６を有する半導体基板１０１と半導体基板１０１の表面にありビアホール１１６によって半導体基板１０１の表面に開口部を有する位置にある金属配線１０８ｂとの密着性を向上させた半導体装置１００の構造およびその製造方法を提供する。
【解決手段】半導体基板上に形成された金属層と、前記金属層の下に前記半導体基板と前記金属層が合金化反応して形成された合金化反応層と、前記半導体基板の裏面側から前記金属層または前記合金化反応層に至るよう形成されたビアホールとを備えることを特徴とする。
【選択図】図１

Description

本発明は、ビアホールを有する半導体基板及びその製造方法に関するもので、特に半導体基板の裏面から表面にある金属まで至るビアホールを有する半導体装置およびその製造方法に関する。
従来、高周波アナログ素子の中でもパワーアンプ（以下ＰＡと記載）に用いられる半導体デバイスは、半導体装置の裏面から半導体基板上にある配線まで至るよう形成されたビアホールを通して、実装基板への接地を行う方法がとられてきた。ビアホールを通じて行われる実装基板への接地方法は、ワイヤーボンディングを通じて行われる実装基板の接地方法に比べて、ワイヤーの余分なインダクタンス成分が除去できるので、高周波特性の向上が図ることができる。また、ビアホールが熱の通り道となりビアホールを通して実装基板への放熱ができるので、放熱性の向上も図ることができる。
以下、図を用いて、半導体装置基板の裏面にビアホールを形成した一般的な半導体装置、例えばＰＡのデバイス構造（例えば、特許文献１参照。）について説明する。
図4は、半導体基板の裏面にビアホールが形成された電界効果トランジスタ（以下、ＦＥＴと記載）の構造を示す断面図である。ＦＥＴは、図４に示されるように、半絶縁性のＧａＡｓ基板７０１上に、ゲート電極７０２と、ドレイン電極７０３と、ソース電極７０４とが形成され、ソース電極７０４とＧａＡｓ基板７０１上に形成された配線７０５とが接続されている。また、ＧａＡｓ基板７０１の裏面からＧａＡｓ基板７０１上に形成された配線７０５まで至るビアホール７０６（以下、裏面ビアホールと記載）が形成されており、裏面ビアホール７０６の側壁には、裏面電極７０７が形成されている。さらに、裏面電極７０７は、裏面ビアホール７０６の配線７０５の下側の開口および、ＧａＡｓ基板７０１の裏面側にも形成されている。それにより、裏面電極７０７は配線７０５と接続されている。
ここで、配線７０５は裏面ビアホール７０６が形成される際、すなわち、エッチングプロセスの際のエッチングストッパとなっている。
特開２００５−７２３７８号公報
ところで、従来の半導体装置、例えば図４に示したＰＡデバイス、の製造方法では、ＧａＡｓ基板７０１上に設けられた配線７０５は、例えばＴｉ／Ｐｔ／Ａｕ（ＴｉとＰｔとＡｕの積層構造であり、最下層がＴｉで最上層がＡｕ）からなり、ＧａＡｓ基板上に堆積されただけの状態である。ここで、Ａ／Ｂ／Ｃなる表記はＡ、Ｂ、Ｃの順に下層から積層されていることを示しており、以下も同様である。また、ＧａＡｓ基板の裏面側から配線７０５の裏面まで、至るように裏面ビアホール７０６が形成されている。配線７０５とＧａＡｓ基板との接触面積は、裏面ビアホール７０６によってＧａＡｓ基板表面が開口している分だけ小さくなっている。そのため、配線７０５とＧａＡｓ基板との密着性は低下し、例えば加工ストレスにより配線７０５がＧａＡｓ基板から剥がれてしまう、いわゆるメタル剥がれが生じることがある。
そこで本発明は、かかる問題点に鑑み、半導体基板の裏面から半導体基板上にある金属配線まで至るよう形成されたビアホールを有する半導体基板と半導体基板表面にありビアホールによって半導体基板の表面の開口部を有する位置にある金属配線との密着性を向上させ、メタル剥がれを低減した半導体装置の構造およびその製造方法を提供することを目的とする。
上記目的を達成するために、本発明の半導体装置は、半導体基板上に形成された金属層と、前記金属層の下に前記半導体基板と前記金属層とが合金化反応して形成された合金化反応層と、前記半導体基板の裏面側から前記金属層または前記合金化反応層に至るよう形成されたビアホールとを備えることを特徴としている。ここで、前記金属層は２以上に積層された金属層からなり、前記半導体基板に最も近い金属層はＡｕＧｅからなってもよい。また、前記半導体基板に最も近い金属層にＰｔからなる金属層を備えてもよい。
上記の構成により、金属配線と半導体層との密着性は合金化反応層を介することにより向上する。すなわち、金属配線と半導体基板との接触面積はビアホールが形成されたことによる半導体基板表面が開口した分だけ小さくなっているのにもかかわらず、合金化反応層が形成されたことにより金属配線と半導体層との密着性が向上するため、その開口による密着性の低下の影響はない。したがって、例えば加工ストレスにより金属配線が半導体基板から剥がれてしまう現象、いわゆるメタル剥がれの低減を実現することができる。
また、前記半導体装置は、さらに、半導体素子を有し、前記半導体素子の電極と前記金属層とは同一の金属材料からなっていても良い。
これにより、金属配線と半導体素子の電極とを同時形成し、製造工程数を抑制できるので、製造コストの削減を実現することができる。
本発明の半導体装置の製造方法は、半導体基板上に金属層を積層する工程と、前記金属層と前記半導体基板とが合金化反応させることにより合金化反応層を形成する工程と、前記半導体基板の裏面側から前記金属層または前記合金化反応層に至るビアホールを形成する工程とを含むことを特徴としている。
これにより、熱処理によって金属配線と半導体層基板と合金化反応し合金化反応層を形成するので、金属配線と半導体層との密着性は合金化反応層を介することにより向上する。すなわち、金属配線と半導体基板との接触面積が、ビアホールが形成されたことによる半導体基板表面が開口した分だけ小さくなっているのにもかかわらず、合金化反応層が形成されたことにより金属配線と半導体層との密着性が向上するため、その開口による密着性の低下の影響はない。したがって、例えば加工ストレスにより金属配線が半導体基板から剥がれてしまう現象、いわゆるメタル剥がれの低減を実現することができる。
また、前記金属層を積層する工程は、前記金属層と前記半導体基板に形成される半導体素子の電極とを同時に形成する工程を含んでもよい。
これにより、金属配線と半導体素子の電極とを同時形成でき、製造工程数の削減、すなわちプロセスコストの低減を実現できる。
本発明に係る半導体装置の構造およびその製造方法によれば、半導体基板の裏面から半導体基板の表面にある金属配線まで至るよう形成されたビアホールを有する半導体基板と半導体基板表面にありビアホールによって半導体基板の表面に開口部を有する位置にある金属配線との密着性を向上させてメタル剥がれの低減させる半導体装置の構造およびその製造方法を実現させることができる。
以下、本発明の実施の形態における半導体装置及びその製造方法を、図を参照しながら説明する。
図１は、本実施の形態おける半導体装置の断面図である。
この半導体装置１００は、図１に示すように、半絶縁性のＧａＡｓからなる半導体基板１０１上に、ｎ型不純物を高濃度でドープしたｎ型ＧａＡｓサブコレクタ層１０２が形成され、ｎ型ＧａＡｓサブコレクタ層１０２上には、ｎ型ＧａＡｓコレクタ層１０３と、Ｐ型ＧａＡｓベース層１０４と、ＩｎＧａＰを含む積層構造からなるｎ型半導体エミッタ層１０５とが順次積層されている。
ｎ型半導体エミッタ層１０５上にはＰｔ／Ｔｉ／Ｐｔ／Ａｕからなるエミッタ電極１０６が形成されている。Ｐ型ＧａＡｓベース層１０４上にはＰｔ／Ｔｉ／Ｐｔ／Ａｕからなるベース電極１０７が形成されており、ｎ型ＧａＡｓサブコレクタ層１０２上にはＡｕＧｅ／Ｎｉ／Ａｕからなるコレクタ電極１０８ａと金属配線１０８ｂとが形成されている。ここで、金属配線１０８ｂを図２にて例示する。図２は金属配線１０８ｂの積層構造を模式的に示した断面図である。金属配線１０８ｂは、２以上に積層された金属層からなり、ここでは、３層に積層された金属層からなっている。すなわち、金属配線１０８ｂの積層された金属層の最下層１０８１はＡｕＧｅ、金属配線１０８ｂの積層された金属層の中間層１０８２はＮｉ、金属配線１０８ｂの積層された金属層の最上層１０８３はＡｕ、からなっている。コレクタ電極１０８ａでも同様である。
また、エミッタ電極１０６、ベース電極１０７およびコレクタ電極１０８ａと金属配線１０８ｂの下側には、それぞれの電極および金属配線１０８ｂがそれぞれの下にある半導体基板１０５，１０４，１０２と熱処理により合金化反応した合金化反応層１０９、１１０、１１１ａ、１１１ｂが形成されている。
また、金属配線１０８ｂの下部のｎ型ＧａＡｓサブコレクタ層１０２には、金属配線１０８ｂと半導体基板１０１上に形成された半導体素子と電気的に分離するための素子分離領域１１８が形成されている。
そして、露出した半導体表面の部分の全体を覆うように、すなわち、ｎ型ＧａＡｓサブコレクタ層１０２とｎ型ＧａＡｓコレクタ層１０３とＰ型ＧａＡｓベース層１０４とｎ型半導体エミッタ層１０５とエミッタ電極１０６とベース電極１０７とコレクタ電極１０８ａと金属配線１０８ｂと素子分離領域１１８との露出した半導体表面部分を覆うように絶縁膜１１２が堆積されている。このとき、エミッタ電極１０６と金属配線１０８ｂの上方の絶縁膜１１２は開口されている（以下、コンタクトホール１１３、１１４と記載）。そして、コンタクトホール１１３とコンタクトホール１１４を覆うように、すなわち、エミッタ電極１０６上部から金属配線１０８ｂ上部まで覆うようにエミッタ電極上部配線１１５が形成されており、エミッタ電極上部配線１１５によって、エミッタ電極１０６と金属配線１０８ｂとが接続されている。
さらに、半絶縁性のＧａＡｓからなる半導体基板１０１の裏面から半絶縁性のＧａＡｓからなる半導体基板１０１上に形成された金属配線１０８ｂまで至るようにビアホール１１６（以下、裏面ビアホールと記載）が形成されている。裏面ビアホール１１６の側壁にはＴｉ／Ａｕからなる裏面電極１１７が形成されている。さらに、裏面電極１１７は、金属配線１０８ｂ側にあるビアホールの縁部および半絶縁性のＧａＡｓからなる半導体基板１０１の裏面にも形成されており、裏面電極１１７は金属配線１０８ｂと接続されている。
上記構造を有する半導体装置１００において、ＡｕＧｅ／Ｎｉ／Ａｕからなる金属配線１０８ｂは、熱処理によって素子分離層１１８すなわち電気的に分離状態にされたｎ型ＧａＡｓからなる半導体層と合金化反応した合金化反応層１１１ｂを形成する。このとき、合金化反応層１１１ｂは、素子分離層１１８の半導体層および金属配線１０８ｂとオーミックコンタクトを形成する。つまり、オーミックコンタクトを形成していることで、寄生ダイオードの形成を防止できる。同様に、エミッタ電極１０６、ベース電極１０７およびコレクタ電極１０８ａの下に形成された合金化反応層１０９、１１０、１１１ａは、それぞれ半導体基板１０５，１０４，１０２とオーミックコンタクトを形成している。
また、ＡｕＧｅ／Ｎｉ／Ａｕからなる金属配線１０８ｂは裏面ビアホール１１６が形成される際、すなわち、エッチングプロセスの際のエッチングストッパとなっている。
ここで、金属配線１０８ｂは、Ｐｔを含んでいてもよく、Pt／Ti／Pt／Auでもよい。その場合には、金属配線１０８ｂは、エミッタ電極１０６およびベース電極１０７と同時形成することができる。
以上より、金属配線１０８ｂと素子分離層１１８すなわちｎ型ＧａＡｓからなる半導体層との密着性は合金化反応層１１１ｂを介することにより向上する。すなわち、金属配線１０８と素子分離層１１８との接触面積が、裏面ビアホール１１６によるＧａＡｓ基板表面の開口部の分だけ小さくなっているのにもかかわらず、合金化反応層１１１ｂが形成されたことにより金属配線１０８ｂとｎ型ＧａＡｓからなる半導体層との密着性が向上するため、その開口部分による密着性の低下の影響はない。したがって、例えば加工ストレスにより金属配線１０８ｂがＧａＡｓ基板から剥がれてしまう現象、いわゆるメタル剥がれの低減を実現することができる。また、合金化反応層１１１ｂは素子分離層１１８の半導体層および金属配線１０８ｂとオーミックコンタクトを形成するので、合金化反応層１１１ｂを形成しても、金属配線１０８ｂとｎ型ＧａＡｓからなる半導体層の電気電圧特性を損ねない。
ここで、上記では、本実施の形態における半導体装置の一例としてヘテロ接合バイポーラトランジスタ（以下ＨＢＴと記載）について説明したが、それに限定されるものでなく、例えばＦＥＴでも良い。
次に、上記構造を有する半導体装置１００の製造方法について図３を参照しながら説明する。なお、図１と同一の要素には同一の符号が付されており、それらに関する詳しい説明はここでは省略する。
図３は半導体装置であるＨＢＴを示す断面図である。ここで、本実施の形態における半導体装置１００の一例として、ＨＢＴについて説明しているが、それに限定されるものでない。
まず、図３の（ａ）に示すように、ＭＢＥ法（分子線エピタキシャル成長法）もしくはＭＯＣＶＤ法（有機金属化学気相成長法）などを用いた結晶成長により、半絶縁性のＧａＡｓからなる半導体基板１０１上にｎ型ＧａＡｓサブコレクタ層１０２と、ｎ型ＧａＡｓコレクタ層１０３と、ｐ型ＧａＡｓベース層１０４と、ＩｎＧａＰを含む積層構造からなるｎ型半導体エミッタ層１０５とが順に積層されている。
次に、図３の（ｂ）に示すように、フォトレジスト３００によりＩｎＧａＰを含む積層構造からなるｎ型半導体エミッタ層１０５のパターンを形成し、ドライエッチングまたはウェットエッチングすることにより、メサ形状のＩｎＧａＰを含む積層構造からなるｎ型半導体エミッタ層１０５を形成する。
次に、図３の（ｃ）に示すように、フォトレジストマスク３０１によりｎ型半導体エミッタ層１０５を保護しｎ型ＧａＡｓコレクタ層１０３およびｐ型ＧａＡｓベース層１０４、、のパターンを形成する。そして、ドライエッチングまたはウェットエッチングすることにより、メサ形状のｐ型ＧａＡｓベース層１０４およびｎ型ＧａＡｓコレクタ層１０３を形成する。
次に、図３の（ｄ）に示すように、フォトレジスト３０２により、素子分離領域１１８を形成するためのパターンを形成し、ｎ型ＧａＡｓサブコレクタ層１０２にＨｅイオン注入することにより、素子分離領域１１８を形成する。
次に、図３の（ｅ）に示すように、フォトレジストによりエミッタ電極１０６およびベース電極１０７を形成するためのフォトレジストのパターンを形成した後、ｎ型半導体エミッタ層１０５およびｐ型ＧａＡｓベース層１０４上に金属を蒸着し、リフトオフすることによりＰｔ／Ｔｉ／Ｐｔ／Ａｕからなるエミッタ電極１０６およびベース電極１０７を同時に形成する。
次に、図３の（ｆ）に示すように、フォトレジストによりコレクタ電極１０８ａおよび金属配線１０８ｂを形成するためのフォトレジストのパターンを形成し、ｎ型ＧａＡｓサブコレクタ層１０２上に金属を蒸着し、リフトオフすることにより、ＡｕＧｅ／Ｎｉ／Ａｕからなるコレクタ電極１０８ａおよび金属配線１０８ｂを同時に形成する。そして、コレクタ電極１０８ａおよび金属配線１０８ｂは、図２で示したように、積層された金属層から構成される。
続いて、図３の（ｇ）に示すように、熱処理を行うことにより、素子分離領域１１８を不活性化させるのと同時にエミッタ電極１０６とベース電極１０７とコレクタ電極１０８ａと金属配線１０８ｂとその下にある半導体層とを合金化反応させる。それにより、素子分離領域１１８は電気的に分離され、それぞれの電極および配線の下端部、すなわち、エミッタ電極１０６とベース電極１０７とコレクタ電極１０８ａと金属配線１０８ｂの下には合金化反応層１０９、１１０、１１１ａ、１１１ｂが形成される。
次に、図３の（ｈ）に示すように、図３の（ｇ）で示す露出した半導体の表面部分全体を覆うように、すなわち、ｎ型ＧａＡｓサブコレクタ層１０２と型ＧａＡｓコレクタ層１０３とＰ型ＧａＡｓベース層１０４とｎ型半導体エミッタ層１０５とエミッタ電極１０６とベース電極１０７とコレクタ電極１０８ａと金属配線１０８ｂと素子分離領域１１８との露出された部分全体を覆うようにＳｉＮからなる絶縁膜１１２を堆積した後、エミッタ電極１０６および金属配線１０８ｂを開口しコンタクトホール１１３、１１４を形成する。そして、ＳｉＮからなる絶縁膜１１２上に、金属を蒸着しリフトオフすることにより、コンタクトホール１１３、１１４を介しエミッタ電極１０６と金属配線１０８ｂを接続するエミッタ電極上部配線１１５を形成する。
次に、図３の（ｉ）に示すようにフォトレジスト３０５により半絶縁性のＧａＡｓからなる半導体基板１０１の裏面側に裏面ビアホール１１６を形成するためのフォトレジストのパターンを形成し、ドライエッチングすることで、裏面ビアホール１１６を形成する。裏面ビアホール１１６は半絶縁性のＧａＡｓからなる半導体基板１０１および素子分離層１１８、合金化反応層１１１ｂを貫通し、金属配線１０８ｂまで達している。このとき、ＡｕＧｅ／Ｎｉ／Ａｕからなる金属配線１０８ｂは、エッチングストッパとして機能しており、金属配線１０８ｂはエッチングされず半導体基板のみがエッチングされる。このように、金属配線１０８ｂがエッチングストッパであることで、エッチングにより非常に加工性の高い裏面ビアホール１１８形成を行うことができる。
次に、図３の（ｊ）に示すように、半絶縁性のＧａＡｓからなる半導体基板１０１の裏面側に蒸着またはスパッタまたはメッキなどにより半絶縁性のＧａＡｓからなる半導体基板１０１の裏面全面にメタルを堆積し、裏面電極１１７を形成する。このとき、裏面電極１１７は半絶縁性のＧａＡｓからなる半導体基板１０１の裏面全面と、裏面ビアホール１１６側壁全面と、金属配線１０８ｂの裏面ビアホール１１６形成により露出した部分にも堆積されている。
なお、以上の説明では、裏面ビアホール形成時にエッチングストッパとして機能する金属配線とコレクタ電極とを同時形成した場合について述べたが、エミッタ電極あるいはベース電極と同時に形成した場合でも適用できることはいうまでもない。
また、ＩｎＧａＰを含む半導体の積層構造からなるエミッタ層を用いたＨＢＴについて述べたが、ＡｌＧａＡｓを含む半導体の積層構造からなるエミッタ層を用いたＨＢＴにも適用できることはいうまでもない。また、ＰＡデバイスとしてＨＢＴを用いて説明したが、ＦＥＴにも適用できることはいうまでもない。
以上のように、本実施の形態の半導体装置および製造方法によれば、金属配線１１８ｂと半導体装置１００の電極とを同時形成し、製造工程数を抑制できる。また、例えば、ＡｕＧｅ／Ｎｉ／Ａｕからなる金属を金属配線１０８ｂに用いることで、裏面ビアホール１１６形成するためのエッチングプロセスの際エッチングストッパとして機能することができ、裏面ビアホール１１６を加工性良く形成することができる。また、例えば、ＡｕＧｅ／Ｎｉ／Ａｕからなる金属を金属配線１０８ｂに用いることで、熱処理によって素子分離層１１８すなわち電気的に分離状態にされたｎ型ＧａＡｓからなる半導体層と合金化反応した合金化反応層１１１ｂを形成することができる。それにより、金属配線１０８ｂと素子分離層１１８すなわちｎ型ＧａＡｓからなる半導体層との密着性は合金化反応層１１１ｂを介することにより向上する。したがって、例えば加工ストレスにより金属配線１０８ｂがＧａＡｓ基板から剥がれてしまう現象、いわゆるメタル剥がれの低減を実現することができる。このとき、合金化反応層１１１ｂは、素子分離層１１８の半導体層および金属配線１０８ｂとオーミックコンタクトを形成するので、合金化反応層１１１ｂは金属配線１０８ｂと半導体層との電気的な特性を損ねることなく金属配線１０８ｂと半導体層との密着性を向上させることができる。
本発明は、裏面ビアホールを有する半導体基板およびその製造方法に利用でき、特に裏面ビアホールを有するＦＥＴやＨＢＴやＰＡデバイスに適用することができる。
本発明の実施の形態の半導体装置の構造を示す断面図である。 本発明の実施の形態の金属配線の構造を模式的に示す断面図である。 本発明の実施の形態に係る半導体装置の構造を示す断面図である。 従来の半導体装置の構造を示す断面図である。
符号の説明
１００ 半導体装置
１０１ 半導体基板
１０２ サブコレクタ層
１０３ コレクタ層
１０４ ベース層
１０５ エミッタ層
１０６ エミッタ電極
１０７ ベース電極
１０８ａ コレクタ電極
１０８ｂ 金属配線
１０８１ 最下層
１０８２ 中間層
１０８３ 最上層
１０９、１１０、１１１ａ、１１１ｂ 合金化反応層
１１２ 絶縁膜
１１３、１１４ コンタクトホール
１１５ エミッタ電極上部配線
１１６ 裏面ビアホール
１１７ 裏面電極
１１８ 素子分離領域
３００、３０１、３０２、３０５ フォトレジスト
７０１ ＧａＡｓ基板
７０２ ゲート電極
７０３ ドレイン電極
７０４ ソース電極
７０５ 配線
７０６ 裏面ビアホール
７０７ 裏面電極

Claims (8)

  1. 半導体基板上に形成された金属層と、
    前記金属層の下に前記半導体基板と前記金属層とが合金化反応して形成された合金化反応層と、
    前記半導体基板の裏面側から前記金属層または前記合金化反応層に至るビアホールとを備える
    ことを特徴とする半導体装置。
  2. 前記金属層は２以上に積層された金属層からなり、前記半導体基板に最も近い金属層はＡｕＧｅからなる
    ことを特徴とする請求項１に記載の半導体装置。
  3. 前記半導体基板に最も近い金属層にＰｔからなる金属層を備える
    ことを特徴とする請求項１に記載の半導体装置。
  4. 前記半導体装置は、さらに、半導体素子を有し、前記半導体素子の電極と前記金属層とは同一の金属材料からなる
    ことを特徴とする請求項１に記載の半導体装置。
  5. 前記半導体素子は、ヘテロ接合バイポーラトランジスタである
    ことを特徴とする請求項４に記載の半導体装置。
  6. 前記半導体素子は、電界効果トランジスタである
    ことを特徴とする請求項４に記載の半導体装置。
  7. 半導体基板上に金属層を積層する工程と、
    前記金属層と前記半導体基板とを合金化反応させることにより合金化反応層を形成する工程と、
    前記半導体基板の裏面側から前記金属層または前記合金化反応層に至るビアホールを形成する工程とを含む
    ことを特徴とする半導体装置の製造方法。
  8. 前記金属層を積層する工程において、前記金属層と前記半導体基板に形成される半導体素子の電極とを同時に形成する
    ことを特徴とする請求項７に記載の半導体装置の製造方法。
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