WO2024116434A1 - 半導体装置の製造方法 - Google Patents

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WO2024116434A1
WO2024116434A1 PCT/JP2023/018751 JP2023018751W WO2024116434A1 WO 2024116434 A1 WO2024116434 A1 WO 2024116434A1 JP 2023018751 W JP2023018751 W JP 2023018751W WO 2024116434 A1 WO2024116434 A1 WO 2024116434A1
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forming
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heat dissipation
wiring
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美和 武藤
悠太 白鳥
友輔 荒木
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日本電信電話株式会社
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Definitions

  • the present invention relates to a method for manufacturing a semiconductor device.
  • Transistors using compound semiconductors can achieve higher performance than transistors using silicon.
  • heterojunction bipolar transistors (HBTs) using InP-based semiconductors are high-speed transistors that take advantage of the high electron mobility and high electron saturation velocity of InP-based materials.
  • FIG. 6 The structure of a well-known, general HBT is shown in FIG. 6.
  • This HBT is formed on a substrate 301 made of highly resistive InP.
  • a sub-collector layer 302 made of InGaAs doped with a high concentration of n-type impurities is formed on the substrate 301.
  • a composite collector layer 303 made of relatively thick InP and relatively thin InGaAs, a base layer 304 made of InGaAs doped with a high concentration of p-type impurities, and an emitter layer 305 made of InP doped with a low concentration of n-type impurities are formed.
  • an emitter electrode 307 is formed on the emitter layer 305 via a cap layer 306 made of InGaAs doped with a high concentration of n-type impurities, a base electrode 308 is formed on the base layer 304 around the emitter layer 305, and a collector electrode 309 is formed on the sub-collector layer 302 around the composite collector layer 303.
  • Figures 7A, 7B, and 7C show an example of an IC layout on a normal substrate.
  • a stepper is used as an exposure device, and as shown in Figure 7A, multiple exposure areas 331 formed by a single exposure by the stepper are arranged on a wafer (substrate) 301.
  • Figure 7B multiple IC chips 332 are formed in one exposure area 331.
  • Figure 7C multiple transistors 333, pad terminals 334, etc. are formed on one IC chip 332.
  • the prototyping of integrated circuits (ICs) using transistors of this type consists of a transistor fabrication process, a wiring fabrication process, and a backside processing process, and it takes several months to fabricate one prototype. Also, since there are areas within an IC chip 332 where transistors are densely packed and areas where they are sparsely packed, the transistor yield tends to be poor. This is because, during the transistor fabrication process, differences can occur in the processed shape (processed size) depending on the placement density of the transistors 333, resulting in variation in the characteristics of each transistor 333. This phenomenon is expected to become more pronounced as transistors become more miniaturized.
  • one method is to form multiple identical transistors in a dense and regular arrangement, and then, after the integrated circuit is designed, form the wiring while leaving only the necessary transistors.
  • the transistors can be fabricated in advance, and the transistor fabrication process can be omitted at the prototype stage.
  • the transistors can be arranged in a uniform and regular manner, variations in element characteristics due to differences in processed shapes caused by density are reduced, and improved yields can also be expected.
  • the present invention was made to solve the above problems, and aims to shorten the manufacturing time for IC prototypes and improve yields without causing a deterioration in characteristics or long-term reliability.
  • the method of manufacturing a semiconductor device forms a plurality of elements, each of which is made of compound semiconductors and serves as the same transistor, on a heat dissipation substrate, and forms a wiring layer that connects to some of the elements formed on the heat dissipation substrate to form an integrated circuit.
  • multiple elements made of compound semiconductors and each being the same transistor are formed on a heat dissipation substrate, which makes it possible to shorten the manufacturing time for IC prototypes and improve yields without causing deterioration in characteristics or long-term reliability.
  • FIG. 1A is a cross-sectional view showing a state of a semiconductor device in the middle of a process for explaining a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • FIG. 1B is a cross-sectional view showing a state of a semiconductor device in the middle of a process for explaining a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • FIG. 1C is a cross-sectional view showing a state of a semiconductor device in the middle of a process for explaining a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • FIG. 1D is a cross-sectional view showing a state of a semiconductor device in the middle of a process for explaining a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • FIG. 1E is a cross-sectional view showing a state of a semiconductor device in the middle of a process for explaining a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • FIG. 1F is a cross-sectional view showing a state of a semiconductor device in the middle of a process for explaining a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • FIG. 1G is a cross-sectional view showing a state of a semiconductor device in the middle of a process for explaining a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • FIG. 2 is a plan view showing the configuration of an element 130 fabricated by the method for manufacturing a semiconductor device according to the embodiment of the present invention.
  • FIG. 1E is a cross-sectional view showing a state of a semiconductor device in the middle of a process for explaining a method of manufacturing a semiconductor device according to an embodiment of the present invention.
  • FIG. 1F is a cross-sectional view showing a state of
  • FIG. 3 is a plan view showing an arrangement of a plurality of elements 130 on one IC chip 132.
  • FIG. 4A is a plan view showing an arrangement of a plurality of elements 130.
  • FIG. 4B is a plan view showing an arrangement of a plurality of elements 130.
  • FIG. 5 is a plan view showing an arrangement of a plurality of elements 130.
  • FIG. 6 is a cross-sectional view showing the structure of a typical HBT.
  • FIG. 7A is a plan view showing an arrangement of a plurality of exposure regions 331 on a wafer 301.
  • FIG. FIG. 7B is a plan view showing a state in which a plurality of IC chips 332 are formed in one exposure region 331.
  • FIG. 7C is a plan view showing a state in which a plurality of transistors 333 are formed on one IC chip 332.
  • the manufacturing method of the semiconductor device according to the present invention forms a plurality of elements, each of which is made of compound semiconductors and which is the same transistor, on a heat dissipation substrate with a higher thermal conductivity than InP, and forms a wiring layer that connects to some of the elements formed on the heat dissipation substrate to form an integrated circuit. It is also possible to form a through wiring from the rear surface of the heat dissipation substrate, and form a ground wiring layer on the rear surface of the heat dissipation substrate that connects to this through wiring.
  • FIGS 1A to 1G are configuration diagrams showing the state at each step to explain the method for manufacturing a semiconductor device according to an embodiment of the present invention.
  • Figures 1A to 1G show a schematic cross section. Note that although Figures 1A to 1G show one transistor, other transistors (multiple transistors) of the same configuration are simultaneously formed in an area not shown.
  • MOCVD molecular beam epitaxy
  • a first metal layer 207 is formed on the sub-collector forming layer 206 (first step).
  • the first metal layer 207 can be composed of a Mo layer as a lower layer and a W layer as an upper layer.
  • the first metal layer 207 can be formed by forming a Mo layer by electron beam evaporation and then forming a W layer by sputtering. In this way, by disposing the Mo layer on the compound semiconductor layer side, a lower contact resistance can be obtained than when the W layer is directly formed.
  • the Mo layer can be formed using electron beam evaporation, which causes less damage to the compound semiconductor layer.
  • a second metal layer 208 is formed on the heat dissipation substrate 101 (second step).
  • the second metal layer 208 can be formed by depositing W by a sputtering method.
  • the heat dissipation substrate 101 can be made of a material that has a higher thermal conductivity and higher insulation than InP, such as high-resistance Si, SiC, AlN, or diamond.
  • the growth substrate 201 and the heat dissipation substrate 101 are bonded together by bonding the first metal layer 207 and the second metal layer 208 (third step).
  • the first metal layer 207 and the second metal layer 208 can be bonded together by a wafer bonding technique such as surface activation bonding or atomic diffusion bonding.
  • the first metal layer 207 and the second metal layer 208 can be easily bonded together by forming the respective bonding surfaces from the same metal.
  • the growth substrate 201 is removed (fourth step).
  • the heat dissipation substrate 101 is attached to a support substrate made of quartz or the like, and in this state, the growth substrate 201 is polished and thinned.
  • the remaining growth substrate 201 is removed by wet etching using a hydrochloric acid-based etching solution to expose the emitter cap formation layer 202.
  • the emitter cap formation layer 202 made of InGaAs is hardly etched. Therefore, the growth substrate 201 can be selectively etched away with respect to the emitter cap formation layer 202.
  • an adhesive metal layer 102 made of the second metal layer 208 and the first metal layer 207 is formed on the heat dissipation substrate 101, and a sub-collector forming layer 206, a collector forming layer 205, a base forming layer 204, an emitter forming layer 203, and an emitter cap forming layer 202 are laminated on the adhesive metal layer 102.
  • the (adhesive metal layer 102), collector forming layer 205, base forming layer 204, emitter forming layer 203, and emitter cap forming layer 202 are patterned (processed) to form multiple elements 130 consisting of sub-collector layer 103, collector layer 104, base layer 105, emitter layer 106, and cap layer 107 on the heat dissipation substrate 101 (adhesive metal layer 102) as shown in Figure 1F (5th step).
  • the emitter electrode 108 is formed on the emitter cap forming layer 202.
  • a resist pattern having an opening in the emitter electrode forming portion is formed by known lithography technology.
  • a metal material is deposited on the resist pattern by a deposition method or the like to form a metal layer.
  • the resist pattern is then removed (lifted off) to form the emitter electrode 108.
  • the emitter cap forming layer 202 and the emitter forming layer 203 are selectively etched and patterned using the formed emitter electrode 108 as a mask to form the cap layer 107 and the emitter layer 106, as shown in FIG. 1F.
  • the base electrode 109 is formed on the base formation layer 204 around the emitter layer 106.
  • the base electrode 109 is formed so as to surround the emitter layer 106 in a plan view, and includes a base pad in an area not shown in FIG. 1F.
  • the base electrode 109 can be formed in the same manner as the emitter electrode 108 described above.
  • a resist pattern is formed by known lithography techniques to cover the base/collector forming region, including the region where the base electrode 109 is formed.
  • the formed resist pattern is used as a mask to selectively etch away and pattern the base forming layer 204, collector forming layer 205, and sub-collector forming layer 206, thereby forming the base layer 105, collector layer 104, and sub-collector layer 103 in each of the multiple elements 130, as shown in FIG. 1F. Note that the formation of these elements 130 exposes the adhesive metal layer 102 around the elements 130.
  • a wiring layer is formed (wiring formation process) to connect to some of the formed plurality of elements 130, thereby forming an integrated circuit.
  • passive elements such as resistive elements and capacitive elements can be formed on the heat dissipation substrate 101, and pad electrodes can be formed (sixth process).
  • the wiring layer can be connected to passive elements such as resistive elements and capacitive elements, and to pad electrodes to form an integrated circuit.
  • an interlayer insulating layer 110 that covers multiple elements 130 can be formed on a heat dissipation substrate 101 (adhesive metal layer 102), and a wiring layer that connects to the elements 130 via the formed interlayer insulating layer 110 can be formed.
  • a heat dissipation substrate 101 adheresive metal layer 102
  • a wiring layer that connects to the elements 130 via the formed interlayer insulating layer 110 can be formed.
  • benzocyclobutene is first spin-coated over the entire area of the heat dissipation substrate 101 to form a coating film.
  • the coating film can then be thermally cured by heating to form the interlayer insulating layer 110.
  • the emitter wiring layer 111 can be formed on the interlayer insulating layer 110 thus formed.
  • the emitter wiring layer 111 is electrically connected to the emitter electrode 108 via a contact penetrating the interlayer insulating layer 110.
  • the base wiring layer 112 is electrically connected to the base pad 109a of the base electrode 109, and the collector wiring layer 113 is electrically connected to the collector electrode formed by the adhesive metal layer 102.
  • step 7 It is also possible to form an integrated circuit by etching away some of the elements 130 among the multiple elements 130 formed on the heat dissipation substrate 101 (step 7), and forming a wiring layer connected to the elements 130 remaining on the heat dissipation substrate 101 on the remaining elements 130 via the interlayer insulating layer 110 (step 8).
  • step 8 When forming multiple wiring layers as an integrated circuit, by removing some of the elements 130 as described above, the adhesive metal layer 102 in the area of the etched away portion of the elements 130 can be patterned to form one of the multiple wiring layers (step 9).
  • a through-hole wiring is formed from the rear surface of the heat dissipation substrate 101 to connect to the ground electrode made of the adhesive metal layer 102 (step 10), and a ground wiring layer that connects to this through-hole wiring can be formed on the rear surface of the heat dissipation substrate 101 (step 11).
  • multiple elements 130 can be formed in a rectangular array on a single IC chip 132.
  • the design freedom of the IC in the layout is not compromised.
  • multiple heat dissipation substrates on which multiple elements (transistors) are formed can be fabricated (pre-fabricated) before the IC design is decided (set), and the prototype configuration after the IC design is decided only requires the formation of wiring layers, passive elements, pad electrodes, and ground wiring, which significantly shortens the process time.
  • the multiple elements are fabricated in a uniform and regular array, an improvement in yield can be expected.
  • the characteristics of multiple elements arranged in a regular, high density array can be measured in advance to check for the presence or absence of failures, it becomes possible to select normal elements to construct the IC, further improving the IC yield.
  • the emitter wiring (E), collector wiring (C) and base wiring (B) are physically and electrically connected to the emitter electrode, collector electrode and base electrode, respectively.
  • the emitter wiring (C) can be arranged horizontally.
  • the base wiring (B) and collector wiring (C) can be arranged upward or downward.
  • the above-mentioned arrangement is a configuration in which multiple units 130, each consisting of a set of four elements 130 arranged top, bottom, left, and right in a plan view, are regularly arranged so that the base electrodes are positioned on the outside.
  • the area of unit 131 is indicated by a virtual circle with a dashed dotted line.
  • HBTs are often operated by base current drive, so shortening the base wiring length as much as possible and reducing the parasitic resistance and parasitic capacitance of the base wiring are important for improving the high frequency characteristics of the IC.
  • element 130 By arranging element 130 as shown in Figures 4A and 4B, it is possible to select a layout that shortens the base wiring (B) as much as possible.
  • multiple elements 130 can be arranged.
  • the emitter wiring (E), collector wiring (C), and base wiring (B) are physically and electrically connected to the emitter electrode, collector electrode, and base electrode, respectively.
  • the emitter wiring (C) can be arranged horizontally.
  • the base wiring (B) and collector wiring (C) can be arranged upward or downward.
  • a number of units 130 each consisting of a set of four elements 130 arranged vertically and horizontally in a plan view, are regularly arranged so that the base electrodes are positioned on the outside.
  • the area of the units 131 is indicated by an imaginary circle drawn with a dashed dotted line.
  • a further unit 131 is arranged in the gap at the center of the four units 131 arranged vertically and horizontally in a plan view in the unit arrangement described using FIG. 4A and FIG. 4B.
  • the center of each unit is located at each vertex of a square lattice, but in the example described using FIG. 5, the center of each unit is located at each vertex of a triangular lattice.
  • the configuration described using Figure 5 not only allows greater freedom in IC layout design by extracting the base electrode from the top, bottom, left and right, but also allows for greater freedom in IC layout design by increasing integration density, an increased variety in transistor (element) placement, and improved high frequency characteristics by shortening the base wiring length.
  • the remaining transistors are wired by removing the unnecessary transistors by etching. Resistors, capacitors, pads, etc. are formed in the areas where the transistors have been removed, and then wired.
  • the adhesive metal layer is left, since the adhesive metal layer is formed solidly on the InP substrate, the adhesive metal layer can be etched into the desired wiring pattern to form the wiring, which also shortens the wiring process.
  • the back surface is polished and a back surface process step is carried out.
  • the present invention multiple elements made of compound semiconductors and each being the same transistor are formed on a heat dissipation substrate, so that multiple elements can be formed compactly and densely while suppressing thermal crosstalk, and this shortens the manufacturing time for IC prototypes and improves yields without causing deterioration in characteristics or long-term reliability.
  • the IC prototype process which usually takes several months, can be significantly shortened and yields can be improved without compromising the freedom of IC design in layout.
  • Appendix 1 A method for manufacturing a semiconductor device in which a plurality of elements, each of which is made of compound semiconductors and which functions as an identical transistor, are formed on a heat dissipation substrate, and a wiring layer is formed to connect to some of the plurality of elements formed on the heat dissipation substrate, thereby forming an integrated circuit.
  • Appendix 4 A method for manufacturing a semiconductor device according to claim 2 or 3, comprising: a seventh step of etching away some of the plurality of elements formed on the heat dissipation substrate; and an eighth step of forming the wiring layer connected to the elements remaining on the heat dissipation substrate via an interlayer insulating layer formed on the remaining elements, thereby forming the integrated circuit.
  • Appendix 5 In the method for manufacturing a semiconductor device described in Appendix 4, the wiring layer is formed in a plurality of layers, and a ninth step is provided in which the adhesion metal layer in an area of a portion of an element that has been etched away is patterned to form any one of the plurality of wiring layers.
  • Appendix 6 A method for manufacturing a semiconductor device as described in any one of Appendices 2 to 5, characterized in that it comprises a 10th step of forming a through-hole wiring that connects from the back surface of the heat dissipation substrate to the adhesive metal layer, and an 11th step of forming a ground wiring layer that connects to the through-hole wiring on the back surface of the heat dissipation substrate.
  • Appendix 7 A method for manufacturing a semiconductor device according to any one of claims 2 to 6, wherein the plurality of elements are formed on the heat dissipation substrate so that a plurality of units, each consisting of a set of four elements arranged vertically and horizontally in a planar view so that the base electrodes are arranged on the outside, are regularly arranged.

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Abstract

ＩｎＰより熱伝導率が高い放熱基板の上に、化合物半導体から構成されて各々が同一のトランジスタとなる複数の素子を形成し、放熱基板の上に形成された複数の素子のなかの一部の素子に接続する配線層を形成して集積回路を形成する。また、放熱基板の裏面から貫通配線を形成し、この貫通配線に接続する接地配線層を放熱基板の裏面に形成することもできる。

Description

半導体装置の製造方法
　本発明は、半導体装置の製造方法に関する。
　化合物半導体を用いたトランジスタは、シリコンを用いたトランジスタに比較して高性能とすることができる。例えば、ＩｎＰ系の半導体を用いたヘテロ接合バイポーラトランジスタ（ＨＢＴ）は、ＩｎＰ系材料の高い電子移動度および高い電子飽和速度を活かした高速性に優れたトランジスタである。
　ここで、よく知られた一般的なＨＢＴの構成を図６に示す。このＨＢＴは、高抵抗なＩｎＰからなる基板３０１の上に形成されている。基板３０１の上には、高濃度にｎ型不純物が添加されたＩｎＧａＡｓからなるサブコレクタ層３０２が形成されている。また、サブコレクタ層３０２の上には、比較的厚いＩｎＰと比較的薄いＩｎＧａＡｓからなる複合コレクタ層３０３、高濃度にｐ型不純物が添加されたＩｎＧａＡｓからなるベース層３０４、低濃度にｎ型不純物が添加されたＩｎＰからなるエミッタ層３０５が形成されている。
　また、エミッタ層３０５の上には、高濃度にｎ型不純物が添加されたＩｎＧａＡｓからなるキャップ層３０６を介してエミッタ電極３０７が形成され、エミッタ層３０５の周囲のベース層３０４の上にベース電極３０８が形成され、複合コレクタ層３０３の周囲のサブコレクタ層３０２の上にコレクタ電極３０９が形成されている。
　また、この種のＩＣ試作におけるＩＣレイアウトは、通常、試作（ＩＣ）毎に異なる。図７Ａ，図７Ｂ，図７Ｃに通常の基板でのＩＣレイアウトの一例を示す。一般の半導体装置の製造では、露光装置としてステッパーが用いられるが、図７Ａに示すように、ウエハ（基板）３０１上には、ステッパーによる１回の露光で形成される露光領域３３１が複数配列されている。また、図７Ｂに示すように、１つの露光領域３３１のなかに、複数のＩＣチップ３３２が形成されている。また、図７Ｃに示すように、１つのＩＣチップ３３２には、複数のトランジスタ３３３やパッド端子３３４などが形成されている。
　通常、この主のトランジスタを用いた集積回路（ＩＣ）の試作では、トランジスタ作製工程、配線作製工程、および裏面プロセス工程で構成され、１試作に数か月程度を要する。また、ＩＣチップ３３２のなかには、トランジスタが密な場所や疎な場所が存在するため、トランジスタの歩留りが悪くなる傾向がある。これは、トランジスタ作製工程で、トランジスタ３３３の配置密度に依存して、加工形状（加工サイズ）に差が出る場合があり、各々のトランジスタ３３３の特性にバラツキが出るためである。この現象は、トランジスタの微細化が進むにつれ顕著になることが予想される。
　ＩＣ試作の製造期間の短縮や歩留り向上のためには、各々同一の複数のトランジスタを高密度にかつ規則的に配置して形成し、集積回路の設計の後に、必要なトランジスタを残して配線を形成する方法が考えられる。この方法によれば、事前にトランジスタを作製しておくことができ、試作の段階では、トランジスタ作製工程を省くことができる。また、均一に規則的にトランジスタを配置することにより、密度起因の加工形状の差による素子特性のバラツキも軽減され、歩留りの向上も期待できる。
　しかしながら、複数のトランジスタを高密度に配置すると、ＩｎＰなどの熱伝導率の高くない半導体基板の上にトランジスタが形成されているため、トランジスタからの発熱の影響が無視できない。複数のトランジスタが高密度に配置された場合、隣接するトランジスタの発熱の影響を受けるため（熱のクロストーク）、特性の低下や長期信頼性の低下の問題があり、現実的ではなかった。このように、従来、特性の低下や長期信頼性の低下を招くことなく、ＩＣ試作の製造期間の短縮や歩留りの向上を図ることができないという問題があった。
　本発明は、以上のような問題点を解消するためになされたものであり、特性の低下や長期信頼性の低下を招くことなく、ＩＣ試作の製造期間の短縮や歩留りの向上を図ることを目的とする。
　本発明に係る半導体装置の製造方法は、放熱基板の上に、化合物半導体から構成されて各々が同一のトランジスタとなる複数の素子を形成し、放熱基板の上に形成された複数の素子のなかの一部の素子に接続する配線層を形成して集積回路を形成する。
　以上説明したように、本発明によれば、放熱基板の上に、化合物半導体から構成されて各々が同一のトランジスタとなる複数の素子を形成するので、特性の低下や長期信頼性の低下を招くことなく、ＩＣ試作の製造期間の短縮や歩留りの向上を図ることができる。
図１Ａは、本発明の実施の形態に係る半導体装置の製造方法を説明するための途中工程の半導体装置の状態を示す断面図である。 図１Ｂは、本発明の実施の形態に係る半導体装置の製造方法を説明するための途中工程の半導体装置の状態を示す断面図である。 図１Ｃは、本発明の実施の形態に係る半導体装置の製造方法を説明するための途中工程の半導体装置の状態を示す断面図である。 図１Ｄは、本発明の実施の形態に係る半導体装置の製造方法を説明するための途中工程の半導体装置の状態を示す断面図である。 図１Ｅは、本発明の実施の形態に係る半導体装置の製造方法を説明するための途中工程の半導体装置の状態を示す断面図である。 図１Ｆは、本発明の実施の形態に係る半導体装置の製造方法を説明するための途中工程の半導体装置の状態を示す断面図である。 図１Ｇは、本発明の実施の形態に係る半導体装置の製造方法を説明するための途中工程の半導体装置の状態を示す断面図である。 図２は、本発明の実施の形態に係る半導体装置の製造方法で作製した素子１３０の構成を示す平面図である。 図３は、１つのＩＣチップ１３２における複数の素子１３０の配列状態を示す平面図である。 図４Ａは、複数の素子１３０の配列状態を示す平面図である。 図４Ｂは、複数の素子１３０の配列状態を示す平面図である。 図５は、複数の素子１３０の配列状態を示す平面図である。 図６は、一般的なＨＢＴの構成を示す断面図である。 図７Ａは、ウエハ３０１上に、露光領域３３１が複数配列された除隊を示す平面図である。 図７Ｂは、１つの露光領域３３１のなかに複数のＩＣチップ３３２が形成された状態を示す平面図である。 図７Ｃは、１つのＩＣチップ３３２に複数のトランジスタ３３３が形成された状態を示す平面図である。
　以下、本発明に係る半導体装置の製造方法について説明する。本発明の製造方法は、ＩｎＰより熱伝導率が高い放熱基板の上に、化合物半導体から構成されて各々が同一のトランジスタとなる複数の素子を形成し、放熱基板の上に形成された複数の素子のなかの一部の素子に接続する配線層を形成して集積回路を形成するものである。また、放熱基板の裏面から貫通配線を形成し、この貫通配線に接続する接地配線層を放熱基板の裏面に形成することもできる。
　以下、本発明の実施の形態に係る半導体装置の製造方法について図１Ａ～図１Ｇを参照して説明する。以下では、トランジスタとして、ＩｎＰ系の半導体を用いたヘテロ接合バイポーラトランジスタ（ＨＢＴ）を例に説明する。図１Ａ～図１Ｇは、本発明の実施の形態における半導体装置の製造方法を説明するための各工程における状態を示す構成図である。図１Ａ～図１Ｇでは、断面を模式的に示している。なお、図１Ａ～図１Ｇは、１つのトランジスタを示しているが、図示しない領域に同一の構成の他のトランジスタ（複数のトランジスタ）が同時に形成される。
　まず、図１Ａに示すように、化合物半導体であるＩｎＰからなる成長基板２０１の上に、ｎ+－ＩｎＧａＡｓからなるエミッタキャップ形成層２０２，ｎ-－ＩｎＰからなるエミッタ形成層２０３，ｐ+－ＩｎＧａＡｓからなるベース形成層２０４，比較的薄いＩｎＧａＡｓ層と比較的厚いＩｎＰ層とからなるコレクタ形成層２０５と、ｎ+－ＩｎＧａＡｓからなるサブコレクタ形成層２０６とを、順次に結晶成長して形成する（第１工程）。これらは、例えば、ＭＯＣＶＤ法や分子線エピタキシー（ＭＢＥ：Molecular Beam Epitaxy）法を用いて堆積することで形成することができる。各化合物半導体の層は、ＩｎＰの上にエピタキシャル成長することで、転位や欠陥などの発生が抑制された良質な状態で形成することができる。
　次に、図１Ｂに示すように、サブコレクタ形成層２０６の上に、第１金属層２０７を形成する（第１工程）。例えば、第１金属層２０７は、下層がＭｏ層、上層がＷ層から構成することができる。例えば、電子ビーム蒸着法によりＭｏ層を形成し、引き続いてスパッタ法によりＷ層を形成することで、第１金属層２０７とすることができる。このように、化合物半導体層の側にＭｏ層を配置することで、Ｗ層を直接形成する場合より、低いコンタクト抵抗が得られる。また、Ｍｏ層は、化合物半導体層に対して損傷を与えることが少ない、電子ビーム蒸着法を用いることが可能である。
　一方、図１Ｃに示すように、放熱基板１０１の上に第２金属層２０８を形成する（第２工程）。例えば、スパッタ法によりＷを堆積することで、第２金属層２０８が形成できる。放熱基板１０１は、高抵抗Ｓｉ、ＳｉＣ、ＡｌＮ、ダイヤモンドなどの、ＩｎＰより熱伝導率が高く、かつ絶縁性が高い材料から構成することができる。
　次に、図１Ｄに示すように、成長基板２０１と放熱基板１０１とを、第１金属層２０７と第２金属層２０８とを接合することで貼り合わせる（第３工程）。例えば、表面活性化接合法や原子拡散接合法などのウエハ貼り合わせ技術により、第１金属層２０７と第２金属層２０８とを接合することができる。例えば、第１金属層２０７および第２金属層２０８の各々接合面を同じ金属から構成することで、容易に接合させることができる。
　次に、成長基板２０１を除去する（第４工程）。例えば、石英などから構成されたサポート基板に放熱基板１０１を貼り付け、この状態で、成長基板２０１を研磨して薄くする。次いで、塩酸系のエッチング液を用いたウエットエッチングにより、残っている成長基板２０１を除去してエミッタキャップ形成層２０２を露出させる。このウエットエッチングでは、ＩｎＧａＡｓからなるエミッタキャップ形成層２０２は、ほとんどエッチングされない。このため、エミッタキャップ形成層２０２に対して、成長基板２０１を選択的にエッチング除去できる。
　以上のことにより、図１Ｅに示すように、放熱基板１０１の上に、第２金属層２０８および第１金属層２０７による接着金属層１０２が形成され、接着金属層１０２の上に、サブコレクタ形成層２０６，コレクタ形成層２０５，ベース形成層２０４，エミッタ形成層２０３，およびエミッタキャップ形成層２０２が積層された状態が得られる。
　次に、（接着金属層１０２），コレクタ形成層２０５，ベース形成層２０４，エミッタ形成層２０３，エミッタキャップ形成層２０２をパターニング（加工）し、図１Ｆに示すように、放熱基板１０１（接着金属層１０２）の上に、サブコレクタ層１０３，コレクタ層１０４，ベース層１０５，エミッタ層１０６，キャップ層１０７からなる素子１３０を複数形成する（第５工程）。
　例えば、まず、エミッタキャップ形成層２０２の上に、エミッタ電極１０８を形成する。例えば、公知のリソグラフィ技術により、エミッタ電極形成部に開口部を有するレジストパターンを形成する。次いで、レジストパターンの上に、蒸着法などにより金属材料を堆積して金属層を形成する。この後、レジストパターンを除去（リフトオフ）すれば、エミッタ電極１０８が形成できる。次に、形成したエミッタ電極１０８をマスクとして、エミッタキャップ形成層２０２およびエミッタ形成層２０３を選択的にエッチングしてパターニングすることで、図１Ｆに示すように、キャップ層１０７およびエミッタ層１０６を形成することができる。
　以上のようにして、キャップ層１０７およびエミッタ層１０６を形成した後、エミッタ層１０６の周囲のベース形成層２０４の上に、ベース電極１０９を形成する。例えば、ベース電極１０９は、平面視でエミッタ層１０６を囲う状態に形成され、図１Ｆには示されない領域にベースパッドを備える。ベース電極１０９は、前述したエミッタ電極１０８と同様に形成することができる。
　次いで、公知のリソグラフィ技術により、ベース電極１０９の形成領域を含むベース・コレクタ形成領域を覆うレジストパターンを形成する。次いで、形成したレジストパターンをマスクとし、ベース形成層２０４、コレクタ形成層２０５、サブコレクタ形成層２０６を選択的にエッチング除去してパターニングすることで、複数の素子１３０の各々において、図１Ｆに示すように、ベース層１０５、コレクタ層１０４、サブコレクタ層１０３を形成することができる。なお、これら素子１３０の形成により、素子１３０の周囲の接着金属層１０２が露出する。
　上述したように　放熱基板１０１の上に複数の素子１３０を形成する素子形成工程の後で、形成された複数の素子１３０のなかの一部の素子１３０に接続する配線層を形成（配線形成工程）することで、集積回路を形成することができる。また、放熱基板１０１の上に抵抗素子や容量素子などの受動素子を形成し、パッド電極を形成することができる（第６工程）。配線層は、抵抗素子や容量素子などの受動素子、およびパッド電極に接続して集積回路を構成することができる。
　例えば、図１Ｇに示すように、複数の素子１３０を覆う層間絶縁層１１０を放熱基板１０１（接着金属層１０２）の上形成し、形成した層間絶縁層１１０を介して素子１３０に接続する配線層を形成することができる。例えば、まず、放熱基板１０１の全域にベンゾシクロブテン（Benzocyclobuten）をスピン塗布して塗布膜を形成する。次いで、加熱により塗布膜を熱硬化することで、層間絶縁層１１０とすることができる。
　このように形成した層間絶縁層１１０の上に、エミッタ配線層１１１を形成することができる。エミッタ配線層１１１は、層間絶縁層１１０を貫通するコンタクトを介してエミッタ電極１０８に電気的に接続する。また、図２に示すように、ベース電極１０９のベースパッド１０９ａにベース配線層１１２を電気的に接続し、接着金属層１０２によるコレクタ電極にコレクタ配線層１１３を電気的に接続する。
　なお、放熱基板１０１の上に形成された複数の素子１３０のなかの一部の素子１３０をエッチング除去し（第７工程）、放熱基板１０１の上に残された素子１３０に接続する配線層を、残された素子１３０の上に層間絶縁層１１０を介して形成して集積回路を形成することもできる（第８工程）。集積回路として複数の配線層を形成する場合、上述したように一部の素子１３０を除去することで、エッチング除去された一部の素子１３０の領域の接着金属層１０２をパターニングして複数形成されるいずれかの配線層とすることができる（第９工程）。
　また、放熱基板１０１の裏面から接着金属層１０２から構成した接地電極に接続する貫通配線を形成し（第１０工程）、この貫通配線に接続する接地配線層を放熱基板１０１の裏面に形成することができる（第１１工程）。
　例えば、複数の素子１３０は、図３に示すように、１つのＩＣチップ１３２のなかに矩形配列させて形成することができる。このように規則的に高密度に素子１３０を配置することにより、レイアウトにおけるＩＣの設計自由度は損なわれない。また、１つの露光領域やＩＣチップのサイズにも制限がなくなり、ウエハ基板上であれば、自由な露光領域（例えば２つ分の露光領域）および露光領域内における自由なＩＣチップのサイズでＩＣを作製することが可能となる。
　実施の形態によれば、複数の素子（トランジスタ）が形成された放熱基板は、ＩＣの設計が決定（設定）される前に複数作製しておくこと（作り置き）ができ、ＩＣの設計が決定されてからの試作構成では、配線層の形成や受動素子、パッド電極の形成、および接地配線の形成で済むため、工程期間が大幅に短縮できる。また、複数の素子は、均一に規則的に配列して作製するので、歩留りの向上も期待できる。また、高密度に規則的に配置した複数の素子の特性を事前に測定して故障の有無を確認することができれば、正常な素子を選択してＩＣを構成することが可能となり、ＩＣの歩留りをさらに向上させることができる。
　ところで、図４Ａ、図４Ｂに示すように、複数の素子１３０を配列することができる。エミッタ配線（Ｅ）、コレクタ配線（Ｃ）およびベース配線（Ｂ）は、各々エミッタ電極、コレクタ電極、ベース電極に物理的、電気的に接続されている。トランジスタセルの長手方向が図の紙面上下方向の素子１３０は、左右方向にエミッタ配線（Ｃ）が配置できる。トランジスタセルの長手方向が図の紙面左右方向の素子１３０は、上方向もしくは下方向は、ベース配線（Ｂ）、コレクタ配線（Ｃ）が配置できる。
　上述した配列は、ベース電極が外側に配置されるように平面視で上下左右に配置された４個の素子１３０の組による複数のユニット１３０が規則的に配置された構成となる。なお、図４Ａにおいて、一点鎖線の仮想円によりユニット１３１の領域を示している。このように、ユニット１３０が規則的に配置（配列）されるように、放熱基板の上に複数の素子を形成することで、ＩＣ設計において最も重要なベース電極を上下左右から取り出す（選択する）ことが可能となり、レイアウトにおけるＩＣ設計の自由度を向上することができる。
　ＨＢＴは、ベース電流駆動で動作させることが多く、ベース配線長を可能な範囲で短くし、ベース配線の寄生抵抗や寄生容量を低減させることが、ＩＣの高周波特性を向上させるために重要である。図４Ａ、図４Ｂに示すように素子１３０を配置することにより、ベース配線（Ｂ）を可能な範囲で短くするようなレイアウトを選択することが可能となる。
　また、図５に示すように、複数の素子１３０を配列することができる。エミッタ配線（Ｅ）、コレクタ配線（Ｃ）およびベース配線（Ｂ）は、各々エミッタ電極、コレクタ電極、ベース電極に物理的、電気的に接続されている。トランジスタセルの長手方向が図の紙面上下方向の素子１３０は、左右方向にエミッタ配線（Ｃ）が配置できる。トランジスタセルの長手方向が図の紙面左右方向の素子１３０は、上方向もしくは下方向は、ベース配線（Ｂ）、コレクタ配線（Ｃ）が配置できる。これらは、図４Ａ、図４Ｂを用いて説明した構成と同様である。
　この例においても、ベース電極が外側に配置されるように平面視で上下左右に配置された４個の素子１３０の組による複数のユニット１３０が規則的に配置された構成となる。なお、図５においても、一点鎖線の仮想円によりユニット１３１の領域を示している。さらに、この例では、図４Ａ、図４Ｂを用いて説明したユニット配列の、平面視で上下左右に配置される４個のユニット１３１の中央部の隙間に、さらにユニット１３１を配置している。図４Ａ、図４Ｂを用いた説明の例では、各ユニットの中心部は、正方格子の各頂点の位置となるが、図５を用いた説明の例では、各ユニットの中心部は、三角格子の各頂点の位置となる。
　この構成（ユニット配列）においても、ＩＣ設計において最も重要なベース電極を上下左右から取り出す（選択する）ことが可能となり、レイアウトにおけるＩＣ設計の自由度を向上することができる。前述したように、ＨＢＴは、ベース電流駆動で動作させることが多く、ベース配線長を可能な範囲で短くし、ベース配線の寄生抵抗や寄生容量を低減させることが、ＩＣの高周波特性を向上させるために重要である。
　図５を用いた説明の構成によれば、ベース電極を上下左右から取り出すことによるレイアウトのＩＣ設計自由度に加え、高集積化によるレイアウトのＩＣ設計自由度向上やトランジスタ（素子）の配置のバリエーション増加、さらにベース配線長を短くすることによるＩＣの高周波特性の向上が可能となる。
　また、高密度に規則的に配置されたトランジスタの特性をＩＣ設計の前に測定し、故障の有無を確認することができれば、正常なトランジスタだけを選択し、ＩＣ設計をすることが可能となり、ＩＣの歩留りをさらに向上させることができる。
　ＩＣ設計後に必要なトランジスタのみ残し、残したトランジスタを配線する配線作製工程については、不要なトランジスタはエッチングで除去すればよい。トランジスタを除去した領域に抵抗、コンデンサ、パッドなどを形成し、それらを配線すればよい。エッチングする方法としては、接着金属層の上の素子部のみをエッチングで除去し、接着金属層を残す方法と、接着金属層も含めすべて取り除く方法がある。接着金属層を残す場合、ＩｎＰ基板上に接着金属層がベタに形成されている状態のため、接着金属層を所望の配線パターンにエッチングすれば配線が形成できるため、配線工程の短縮も可能となる。ＩＣに応じてＶＩＡを形成する際は、裏面を研磨して裏面プロセス工程を実施する。
　以上に説明したように、本発明によれば、放熱基板の上に、化合物半導体から構成されて各々が同一のトランジスタとなる複数の素子を形成するので、熱的なクロストークを抑制して小型・高密度に複数素子を形成することができ、特性の低下や長期信頼性の低下を招くことなく、ＩＣ試作の製造期間の短縮や歩留りの向上を図ることができる。本発明によれば、レイアウト上のＩＣ設計自由度を損なうことなく、通常では数か月程度を要するＩＣ試作工程を大幅に短縮し、かつ歩留りの向上を可能にする。
　上記の実施形態の一部または全部は、以下の付記のようにも記載されるが、以下には限られない。
［付記１］
　放熱基板の上に、化合物半導体から構成されて各々が同一のトランジスタとなる複数の素子を形成し、前記放熱基板の上に形成された複数の素子のなかの一部の素子に接続する配線層を形成して集積回路を形成する半導体装置の製造方法。
［付記２］
　付記１記載の半導体装置の製造方法において、化合物半導体からなる成長基板の上にエミッタ層となる化合物半導体からなるエミッタ形成層を形成し、前記エミッタ形成層とは異なる化合物半導体からなるベース層となるベース形成層を前記エミッタ形成層の上に形成し、前記ベース形成層の上にコレクタ層となる化合物半導体からなるコレクタ形成層を形成し、前記コレクタ形成層の上に第１金属層を形成する第１工程と、前記放熱基板の上に第２金属層を形成する第２工程と、前記成長基板と前記放熱基板とを前記第１金属層と前記第２金属層とを接合することで貼り合わせる第３工程と、前記成長基板を除去する第４工程と、前記コレクタ形成層，前記ベース形成層，および前記エミッタ形成層をパターニングして、前記第１金属層および前記第２金属層からなる接着金属層の上にコレクタ層，ベース層，およびエミッタ層からなり、各々同一のバイポーラトランジスタとなる前記複数の素子を形成する第５工程とを備えることを特徴とする半導体装置の製造方法。
［付記３］
　付記２記載の半導体装置の製造方法において、前記放熱基板の上に抵抗素子および容量素子を含む受動素子を形成し、パッド電極を形成する第６工程を備え、前記配線層は、前記受動素子および前記パッド電極に接続して前記集積回路を構成することを特徴とする半導体装置の製造方法。
［付記４］
　付記２または３記載の半導体装置の製造方法において、前記放熱基板の上に形成された前記複数の素子のなかの一部の素子をエッチング除去する第７工程と、前記放熱基板の上に残された素子に接続する前記配線層を、残された素子の上に形成した層間絶縁層を介して形成して前記集積回路を形成する第８工程とを備える半導体装置の製造方法。
［付記５］
　付記４記載の半導体装置の製造方法において、前記配線層は、複数形成され、エッチング除去された一部の素子の領域の前記接着金属層をパターニングして複数形成されるいずれかの前記配線層とする第９工程を備えることを特徴とする半導体装置の製造方法。
［付記６］
　付記２～５のいずれか１項に記載の半導体装置の製造方法において、前記放熱基板の裏面から前記接着金属層に接続する貫通配線を形成する第１０工程と、前記貫通配線に接続する接地配線層を前記放熱基板の裏面に形成する第１１工程とを備える特徴とする半導体装置の製造方法。
［付記７］
　付記２～６のいずれか１項に記載の半導体装置の製造方法において、ベース電極が外側に配置されるように平面視で上下左右に配置された４個の素子の組による複数のユニットが規則的に配置されるように、前記放熱基板の上に前記複数の素子を形成する半導体装置の製造方法。
［付記８］
　付記７記載の半導体装置の製造方法において、前記複数のユニットは、正方配列または三角配列されている半導体装置の製造方法。
　なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。
　１０１…放熱基板、１０２…接着金属層、１０３…サブコレクタ層、１０４…コレクタ層、１０５…ベース層、１０６…エミッタ層、１０７…キャップ層、１０８…エミッタ電極、１０９…ベース電極、１１０…層間絶縁層、１１１…エミッタ配線層、１１２…ベース配線層、１３０…素子、１３２…ＩＣチップ、２０１…成長基板、２０２…エミッタキャップ形成層、２０３…エミッタ形成層、２０４…ベース形成層、２０５…コレクタ形成層、２０６…サブコレクタ形成層、２０７…第１金属層、２０８…第２金属層。

Claims (8)

  1. 　放熱基板の上に、化合物半導体から構成されて各々が同一のトランジスタとなる複数の素子を形成し、
    　前記放熱基板の上に形成された複数の素子のなかの一部の素子に接続する配線層を形成して集積回路を形成する
    　半導体装置の製造方法。
  2. 　請求項１記載の半導体装置の製造方法において、
    　化合物半導体からなる成長基板の上にエミッタ層となる化合物半導体からなるエミッタ形成層を形成し、前記エミッタ形成層とは異なる化合物半導体からなるベース層となるベース形成層を前記エミッタ形成層の上に形成し、前記ベース形成層の上にコレクタ層となる化合物半導体からなるコレクタ形成層を形成し、前記コレクタ形成層の上に第１金属層を形成する第１工程と、
    　前記放熱基板の上に第２金属層を形成する第２工程と、
    　前記成長基板と前記放熱基板とを前記第１金属層と前記第２金属層とを接合することで貼り合わせる第３工程と、
    　前記成長基板を除去する第４工程と、
    　前記コレクタ形成層，前記ベース形成層，および前記エミッタ形成層をパターニングして、前記第１金属層および前記第２金属層からなる接着金属層の上にコレクタ層，ベース層，およびエミッタ層からなり、各々同一のバイポーラトランジスタとなる前記複数の素子を形成する第５工程と
    　を備える半導体装置の製造方法。
  3. 　請求項２記載の半導体装置の製造方法において、
    　前記放熱基板の上に抵抗素子および容量素子を含む受動素子を形成し、パッド電極を形成する第６工程を備え、
    　前記配線層は、前記受動素子および前記パッド電極に接続して前記集積回路を構成する
    　半導体装置の製造方法。
  4. 　請求項２記載の半導体装置の製造方法において、
    　前記放熱基板の上に形成された前記複数の素子のなかの一部の素子をエッチング除去する第７工程と、
    　前記放熱基板の上に残された素子に接続する前記配線層を、残された素子の上に形成した層間絶縁層を介して形成して前記集積回路を形成する第８工程と
    　を備える半導体装置の製造方法。
  5. 　請求項４記載の半導体装置の製造方法において、
    　前記配線層は、複数形成され、
    　エッチング除去された一部の素子の領域の前記接着金属層をパターニングして複数形成されるいずれかの前記配線層とする第９工程を備える
    　半導体装置の製造方法。
  6. 　請求項２記載の半導体装置の製造方法において、
    　前記放熱基板の裏面から前記接着金属層に接続する貫通配線を形成する第１０工程と、
    　前記貫通配線に接続する接地配線層を前記放熱基板の裏面に形成する第１１工程と
    　を備える半導体装置の製造方法。
  7. 　請求項２記載の半導体装置の製造方法において、
    　ベース電極が外側に配置されるように平面視で上下左右に配置された４個の素子の組による複数のユニットが規則的に配置されるように、前記放熱基板の上に前記複数の素子を形成する半導体装置の製造方法。
  8. 　請求項７記載の半導体装置の製造方法において、
    　前記複数のユニットは、正方配列または三角配列されている半導体装置の製造方法。
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