JP2000315693A - ヘテロジャンクション・バイポーラ・トランジスタ素子集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 従来のマルチフィンガーＨＢＴ素子集積回路
では、そのＨＢＴ素子２，・・・，２のマトリックスレ
イアウトにしたがって、ベース配線１２，・・・，１２
とコレクタ配線１４，・・・，１４とが交互に配設され
た構造であるので、全てのＨＢＴ素子２，・・・，２の
入出力特性が均一とならず、その分合成効率が低下する
などの課題があった。 【解決手段】 少なくとも各コレクタ配線６，・・・，
６に接続されるＨＢＴ素子２，・・・，２数を均一化し
たものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は衛星通信、地上マ
イクロ波通信、移動体通信等に使用するマイクロ波・ミ
リ波用のヘテロジャンクション・バイポーラ・トランジ
スタ素子（以下、ＨＢＴ素子と略記する）集積回路に関
するものである。

【０００２】

【従来の技術】図１６は「Ｈｉｇｈ Ｅｆｆｉｃｉｅｎ
ｃｙ ＡｌＧａＡｓ／ＧａＡｓ Ｐｏｗｅｒ ＨＢＴｓ
ａｔ ａ Ｌｏｗ Ｓｕｐｐｌｙ Ｖｏｌｔａｇｅ
ｆｏｒＤｉｇｉｔａｌ Ｃｅｌｌｕｌａｒ Ｐｈｏｎｅ
ｓ（ＩＥＩＣＥ Ｔｒａｎｓ． ｏｎ Ｅｌｅｃｔｒｏ
ｎ，Ｖｏｌ．Ｅ８０−Ｃ，Ｎｏ．６，ｐｐ．７４０−７
４５，ＪＵＮＥ １９９７）に記述されている従来のＨ
ＢＴ素子集積回路のレイアウトを模式的に表したレイア
ウト図である。図において、１は半導体基板、２はそれ
ぞれマトリックス状に配列されたＨＢＴ素子、３はそれ
ぞれ一行に配列された複数のＨＢＴ素子２，・・・，２
からなるＨＢＴセル、１２はそれぞれ２つのＨＢＴセル
３，・・・，３の間に配設される複数のベース配線、１
３はそれぞれこのベース配線１２に接続される複数のベ
ース電極用パッド、１４はそれぞれ２つのＨＢＴセル
３，３の間および両端に配設される複数のコレクタ配
線、１５はそれぞれこのコレクタ配線１４に接続される
複数のコレクタ電極用パッド、８はＨＢＴ素子２，・・
・，２の列方向の配列の両端に形成された一対のエミッ
タ電極用パッド、９は各列毎に複数のＨＢＴ素子２，・
・・，２に共通に接続された複数のエミッタ配線であ
る。なお、このようなレイアウトはマルチフィンガーと
よばれている。

【０００３】次に動作について説明する。ここでは、全
てのＨＢＴ素子２，・・・，２に対して共通に信号を入
力し、共通に負荷をドライブする場合を例に説明する。
このようなドライブを行う場合には、全てのベース電極
用パッド１３，・・・，１３を共通の入力装置に接続
し、且つ、全てのコレクタ電極用パッド１５，・・・，
１５を共通の負荷装置に接続する。また、ここでは、２
つのエミッタ電極用パッド８，８は直接接地されていて
も、あるいは、バイアホールにて接地されていてもよ
い。

【０００４】複数のベース電極用パッド１３，・・・，
１３に共通の信号を入力すると、この信号はベース配線
１２，・・・，１２を介してすべてのＨＢＴ素子２，・
・・，２に供給される。このＨＢＴ素子２，・・・，２
はその信号に応じて動作し、エミッタ電極用パッド８，
８から供給された電流を用いて信号を増幅してそれぞれ
のコレクタ配線１４，・・・，１４およびコレクタ電極
用パッド１５，・・・，１５を介して負荷装置をドライ
ブする。このように複数のＨＢＴ素子２，・・・，２が
同時に動作することによって、より大きな容量の負荷な
どを高速にドライブすることができる。

【０００５】

【発明が解決しようとする課題】従来のＨＢＴ素子集積
回路は以上のように構成されているので、多数のＨＢＴ
素子２，・・・，２が一定の間隔でマトリックス状に配
列され、しかも、ＨＢＴセル３，・・・，３の間に挟ま
れたベース配線１２，・・・，１２およびコレクタ配線
１４，・・・，１４はかならず共通化されているので、
その集積度は上がるものの、各ＨＢＴ素子２，・・・，
２の入出力インピーダンス特性や動作温度にばらつきが
生じてしまい、その結果全てのＨＢＴ素子２，・・・，
２に均一な動作をさせることができなくなってその合成
効率が低下し、ＨＢＴ素子集積回路全体としてみた場合
にその増幅効率や出力電力などが悪化してしまうなどの
課題があった。

【０００６】具体的に説明する。上記従来のＨＢＴ素子
集積回路では、コレクタ配線１４，・・・，１４が複数
のＨＢＴ素子２，・・・，２の両側に位置するように、
コレクタ配線１４，・・・，１４とベース配線１２，・
・・，１２とを交互にＨＢＴセル３，・・・，３の間に
配設した構造となっている。従って、両端のコレクタ配
線１４，１４に接続されるＨＢＴ素子２，・・・，２の
数と、ＨＢＴセル３，・・・，３の間に配設されたコレ
クタ配線１４，・・・，１４に接続されるＨＢＴ素子
２，・・・，２の数とは丁度倍半分の関係になり、両端
部に位置するＨＢＴ素子２，・・・，２からコレクタ配
線１４，１４側を見た負荷インピーダンスは、それ以外
のＨＢＴ素子２，・・・，２からコレクタ配線１４，・
・・，１４側を見た負荷インピーダンスの半分の値とな
ってしまう。そして、このＨＢＴ素子２，・・・，２の
出力特性は、その出力負荷インピーダンスによって大き
く変化するため、上述した従来のマルチフィンガーＨＢ
Ｔ素子集積回路の場合には、最も外側のＨＢＴセル３，
３内のＨＢＴ素子２，・・・，２の入出力特性は内側の
ＨＢＴセル３，・・・，３内のＨＢＴ素子２，・・・，
２の入出力特性とは大きく異なり、これらが均一の動作
をすることができず、これらの出力を合成して得られる
出力信号の合成効率が低下し、ＨＢＴ素子集積回路の出
力効率が低くなってしまうという課題がある。

【０００７】なお、この関係を図１６においてｉ行ｊ列
（ｉ＝１，・・・，ｍ，ｊ＝１，・・・，ｎ）のＨＢＴ
素子２ＨＢＴ（ｉ，ｊ）の入力インピーダンスをＺｉｎ
（ｉ，ｊ）、出力インピーダンスをＺｏｕｔ（ｉ，ｊ）
と表記すると、上記入出力特性の関係は下記式１および
下記式２の関係となる。但し、この式ではｋ＝２，・・
・，ｍ−１である。

【０００８】 Ｚｉｎ（１，ｊ）＝Ｚｉｎ（ｍ，ｊ）＝Ｚｉｎ（ｋ，ｊ）／２ ・・・式１ Ｚｏｕｔ（１，ｊ）＝Ｚｏｕｔ（ｍ，ｊ）＝Ｚｏｕｔ（ｋ，ｊ）／２ ・・・式２

【０００９】また、このようなＨＢＴ素子集積回路にお
いてその熱分布を考えると、放熱は主にエミッタ電極用
パッド８，８を介して、更に接地されたワイヤやバイア
ホールを介して行われるため、このエミッタ電極用パッ
ド８，８までの距離が近い列方向両端側のＨＢＴ素子
２，・・・，２の動作温度がもっとも低く、且つ、半導
体基板１の中央よりに配設されたＨＢＴ素子２，・・
・，２の動作温度がもっとも高くなる。そして、ＨＢＴ
素子２，・・・，２はその温度に応じて入出力特性が変
化してしまうので、このような温度分布となってしまう
従来のＨＢＴ素子集積回路においては各ＨＢＴ素子２，
・・・，２の動作が不均一となってしまい、これらの出
力を合成して得られる出力信号の合成効率が低下し、Ｈ
ＢＴ素子集積回路の出力効率が低くなってしまうという
課題がある。

【００１０】この発明は上記のような課題を解決するた
めになされたもので、複数のＨＢＴ素子の動作の均一性
を確保しつつ集積度を向上させ、これにより小型でしか
も増幅効率がよく、出力電力が大きいＨＢＴ素子集積回
路を得ることを目的とする。

【００１１】

【課題を解決するための手段】この発明に係るＨＢＴ素
子集積回路は、半導体基板と、この半導体基板上にマト
リックス状に配列して形成された複数のＨＢＴ素子と、
上記マトリックス状の配列において上記ＨＢＴ素子の行
毎に共通に設けられる複数のベース配線と、上記マトリ
ックス状の配列において上記ＨＢＴ素子の行毎に共通に
設けられる複数のコレクタ配線と、上記マトリックス状
の配列において上記ＨＢＴ素子の列毎に共通に設けられ
る複数のエミッタ配線とを備えたＨＢＴ素子集積回路に
おいて、複数のＨＢＴ素子をその行の数が偶数行となる
ように配列するとともに、２行を単位として、その２行
の間に共通にベース配線あるいはコレクタ配線を設け、
且つ、その両側に別々に一対のコレクタ配線あるいは一
対のベース配線を設けるものである。

【００１２】この発明に係るＨＢＴ素子集積回路は、半
導体基板と、この半導体基板上にマトリックス状に配列
して形成された複数のＨＢＴ素子と、上記マトリックス
状の配列において上記ＨＢＴ素子の行毎に共通に設けら
れる複数のベース配線と、上記マトリックス状の配列に
おいて上記ＨＢＴ素子の行毎に共通に設けられる複数の
コレクタ配線と、上記マトリックス状の配列において上
記ＨＢＴ素子の列毎に共通に設けられる複数のエミッタ
配線とを備えたＨＢＴ素子集積回路において、複数のＨ
ＢＴ素子をその行の数が偶数行となるように配列すると
ともに、上記マトリックスの両外側にベース配線が配設
されるように、上記ベース配線と上記コレクタ配線とを
交互に設けるものである。

【００１３】この発明に係るＨＢＴ素子集積回路は、半
導体基板と、この半導体基板上にマトリックス状に配列
して形成された複数のＨＢＴ素子と、上記マトリックス
状の配列において上記ＨＢＴ素子の行毎に共通に設けら
れる複数のベース配線と、上記マトリックス状の配列に
おいて上記ＨＢＴ素子の行毎に共通に設けられる複数の
コレクタ配線と、上記マトリックス状の配列において上
記ＨＢＴ素子の列毎に共通に設けられる複数のエミッタ
配線とを備えたＨＢＴ素子集積回路において、複数のエ
ミッタ配線が接続されるエミッタ電極用パットを、少な
くともＨＢＴ素子の列方向の配列の中央部に形成するも
のである。

【００１４】この発明に係るＨＢＴ素子集積回路は、エ
ミッタ電極用パットが、ＨＢＴ素子の列方向の配列の中
央部と、両端とに形成されているものである。

【００１５】この発明に係るＨＢＴ素子集積回路は、複
数のエミッタ配線が接続されるエミッタ電極用パット
が、２行のＨＢＴ素子と、その間に共通に設けたベース
配線あるいはコレクタ配線と、その両側に別々に一対の
コレクタ配線あるいは一対のベース配線とを１ユニット
とした場合、そのユニットとユニットとの間およびユニ
ットの配列の両端とに形成されているものである。

【００１６】この発明に係るＨＢＴ素子集積回路は、半
導体基板と、この半導体基板上にマトリックス状に配列
して形成された複数のＨＢＴ素子と、上記マトリックス
状の配列において上記ＨＢＴ素子の行毎に共通に設けら
れる複数のベース配線と、上記マトリックス状の配列に
おいて上記ＨＢＴ素子の行毎に共通に設けられる複数の
コレクタ配線と、上記マトリックス状の配列において上
記ＨＢＴ素子の列毎に共通に設けられる複数のエミッタ
配線とを備えたＨＢＴ素子集積回路において、ＨＢＴ素
子同士の間隔は、その配列の両端におけるものよりも中
央部におけるもののほうが広く形成されているものであ
る。

【００１７】

【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１によるＨ
ＢＴ素子集積回路のレイアウトを模式的に表したレイア
ウト図である。図において、１は半導体基板、２はそれ
ぞれｍ行、ｎ列（ｍ，ｎは整数）のマトリックス状に配
列されたＨＢＴ素子、３はそれぞれ一行に配列された複
数のＨＢＴ素子２，・・・，２からなるＨＢＴセル、４
はそれぞれ２つのＨＢＴセル３，３毎にそれらの間に配
設され、この２つのＨＢＴセル３，３の２ｎ個のＨＢＴ
素子に接続されるｍ／２本のベース配線、５はそれぞれ
このベース配線４に接続されるｍ／２個のベース電極用
パッド、６はそれぞれ２つのＨＢＴセル３，３毎にそれ
ら両側に配設され、この２つのＨＢＴセル３，３のｎ個
ずつのＨＢＴ素子２，・・・，２に接続されるｍ本のコ
レクタ配線、７はそれぞれこのコレクタ配線６に接続さ
れるｍ個のコレクタ電極用パッド、８はＨＢＴ素子２，
・・・，２の列方向の配列の両端側に形成された一対の
エミッタ電極用パッド、９は各列毎に複数のＨＢＴ素子
２，・・・，２に共通に接続されたｎ本のエミッタエア
ブリッジ配線（エミッタ配線）である。

【００１８】次に動作について説明する。ここでは、全
てのＨＢＴ素子２，・・・，２に対して共通に信号を入
力し、共通に負荷をドライブする場合を例に説明する。
このようなドライブを行う場合には、全てのベース電極
用パッド５，・・・，５を共通の入力装置に接続し、且
つ、全てのコレクタ電極用パッド７，・・・，７を共通
の負荷装置に接続する。また、ここでは、２つのエミッ
タ電極用パッド８，８は直接接地されていても、あるい
は、バイアホールにて接地されていてもよい。

【００１９】複数のベース電極用パッド５，・・・，５
に共通の信号を入力すると、この信号はベース配線４，
・・・，４を介してすべてのＨＢＴ素子２，・・・，２
に供給される。このＨＢＴ素子２，・・・，２はその信
号に応じて動作し、エミッタ電極用パッド８，８から供
給された電流を用いて信号を増幅してそれぞれのコレク
タ配線６，・・・，６およびコレクタ電極用パッド７，
・・・，７を介して負荷装置をドライブする。このよう
に複数のＨＢＴ素子２，・・・，２が同時に動作するこ
とによって、より大きな容量の負荷などを高速にドライ
ブすることができる。

【００２０】そして、この実施の形態１では、複数のＨ
ＢＴ素子２，・・・，２をその行の数が偶数行ｍとなる
ように配列するとともに、２行を単位として、その２行
の間に共通にベース配線４を設け、且つ、その両側に別
々に一対のコレクタ配線６，６を設けるので、全てのベ
ース配線４に接続されるＨＢＴ素子２，・・・，２の数
は同数となり、且つ、全てのコレクタ配線６に接続され
るＨＢＴ素子２，・・・，２の数も同数となる。

【００２１】従って、各ＨＢＴ素子２，・・・，２から
コレクタ配線６，・・・，６側を見た負荷インピーダン
ス、および、各ＨＢＴ素子２，・・・，２からベース配
線４，・・・，４側を見た電源インピーダンスはともに
全てのＨＢＴ素子２，・・・，２において同一となっ
て、全てのＨＢＴ素子２，・・・，２に対して同一の信
号を入力した場合には全てのＨＢＴ素子２，・・・，２
は均一に動作することができる。ｉ行ｊ列（ｉ＝１，・
・・，ｍ，ｊ＝１，・・・，ｎ）のＨＢＴ素子２の入力
インピーダンスをＺｉｎ（ｉ，ｊ）、出力インピーダン
スをＺｏｕｔ（ｉ，ｊ）と表記すると、この関係は、下
記式３および下記式４のようにあらわせる。

【００２２】 Ｚｉｎ（ｉ，ｊ）＝ｃｏｎｓｔ ・・・式３ Ｚｏｕｔ（ｉ，ｊ）＝ｃｏｎｓｔ ・・・式４

【００２３】その結果、従来のように、ベース配線４，
・・・，４あるいはコレクタ配線６，・・・，６を共通
化して集積度を向上させて小型化を図りつつ、しかも、
単にＨＢＴ素子２，・・・，２に挟まれたベース配線
４，・・・，４およびコレクタ配線６，・・・，６をす
べて共通化させていた場合に比べて合成効率の低下が抑
制され、ＨＢＴ素子集積回路全体としてみた場合にその
増幅効率や出力電力などを向上させることができる効果
がある。

【００２４】実施の形態２．図２はこの発明の実施の形
態２によるＨＢＴ素子集積回路のレイアウトを模式的に
表したレイアウト図である。図において、２つのＨＢＴ
セル３，３を１ユニットとした場合、各ユニットの２つ
のＨＢＴセル３，３の間にコレクタ配線６が配設され、
各ユニットの両側にベース配線４，４が配設されている
以外は実施の形態１と同様の構成である。なお、この場
合、ベース配線４，・・・，４およびベース電極用パッ
ド５，・・・，５はｍ個、コレクタ配線６，・・・，６
およびコレクタ電極用パッド７，・・・，７はｍ／２個
となる。また、動作も実施の形態１と同様であり説明を
省略する。

【００２５】そして、この実施の形態２では、複数のＨ
ＢＴ素子２，・・・，２をその行の数が偶数行ｍとなる
ように配列するとともに、２行を単位として、その２行
の間に共通にコレクタ配線６を設け、且つ、その両側に
別々に一対のベース配線４，４を設けるので、全てのベ
ース配線４，・・・，４に接続されるＨＢＴ素子２，・
・・，２の数は同数となり、且つ、全てのコレクタ配線
６，・・・，６に接続されるＨＢＴ素子２，・・・，２
の数も同数となる。

【００２６】従って、各ＨＢＴ素子２からコレクタ配線
６側を見た負荷インピーダンス、および、各ＨＢＴ素子
２からベース配線４側を見た電源インピーダンスはとも
に全てのＨＢＴ素子２，・・・，２において同一となっ
て、全てのＨＢＴ素子２，・・・，２に対して同一の信
号を入力した場合には全てのＨＢＴ素子２，・・・，２
は均一に動作することができる。

【００２７】その結果、従来のように、ベース配線４，
・・・，４あるいはコレクタ配線６，・・・，６を共通
化して集積度を向上させて小型化を図りつつ、しかも、
単にＨＢＴ素子２，・・・，２に挟まれたベース配線
４，・・・，４およびコレクタ配線６，・・・，６をす
べて共通化させていた場合に比べて合成効率の低下が抑
制され、ＨＢＴ素子集積回路全体としてみた場合にその
増幅効率や出力電力などを向上させることができる効果
がある。

【００２８】実施の形態３．図３はこの発明の実施の形
態３によるＨＢＴ素子集積回路のレイアウトを模式的に
表したレイアウト図である。図において、ＨＢＴ素子
２，・・・，２のマトリックスの列方向の両外側にベー
ス配線４，４が配設されるように、上記ベース配線４，
・・・，４と上記コレクタ配線６，・・・，６とを交互
に形成する以外は実施の形態１と同様の構成である。な
お、この場合、ベース配線４，・・・，４およびベース
電極用パッド５，・・・，５は（ｍ／２＋１）個、コレ
クタ配線６，・・・，６およびコレクタ電極用パッド
７，・・・，７はｍ／２個となる。また、動作も実施の
形態１と同様であり説明を省略する。

【００２９】そして、この実施の形態３では、複数のＨ
ＢＴ素子２，・・・，２をその行の数が偶数行ｍとなる
ように配列するとともに、ＨＢＴ素子２，・・・，２の
マトリックスの列方向の両外側にベース配線４，４が配
設されるように、上記ベース配線４，・・・，４と上記
コレクタ配線６，・・・，６とを交互に形成するので、
全てのコレクタ配線６，・・・，６に接続されるＨＢＴ
素子２，・・・，２の数は同数となる。

【００３０】従って、各ＨＢＴ素子２からコレクタ配線
６側を見た負荷インピーダンスは全てのＨＢＴ素子２，
・・・，２において同一となって、全てのＨＢＴ素子
２，・・・，２に対して同一の信号を入力した場合には
全てのＨＢＴ素子２，・・・，２は均一に動作するの
で、ベース配線４やコレクタ配線６を共通化して更に集
積度を向上させて小型化を図りつつ、しかも、負荷イン
ピーダンスを均一化して合成効率の低下を抑制し、ＨＢ
Ｔ素子集積回路全体としてみた場合にその増幅効率や出
力電力などを向上させることができる効果がある。

【００３１】なお、この実施の形態３の場合、ベース配
線４，・・・，４に接続されるＨＢＴ素子２，・・・，
２の数はその両端部のものと中央部のものとで異なって
しまい、そのために入力インピーダンス特性がこれらの
間で異なってしまうことになるが、負荷インピーダンス
が均一化されているので従来のＨＢＴ素子集積回路より
もはるかに動作ばらつきは抑えられている。

【００３２】実施の形態４．図４はこの発明の実施の形
態４によるＨＢＴ素子集積回路のレイアウトを模式的に
表したレイアウト図である。図において、８はＨＢＴ素
子２，・・・，２の列方向の配列の中央部に形成された
エミッタ電極用パッドである。また、ＨＢＴ素子２，・
・・，２のマトリックスの列方向の両外側にコレクタ配
線６，６が配設されるように、上記ベース配線４，・・
・，４と上記コレクタ配線６，・・・，６とが交互に形
成されている。これ以外は実施の形態１と同様の構成で
ある。また、動作も実施の形態１と同様であり説明を省
略する。

【００３３】そして、この実施の形態４では、ＨＢＴ素
子２，・・・，２の列方向の配列の中央部にエミッタ電
極用パッド８を形成しているので、半導体基板１の中央
部よりに配設されて放熱効率が低いＨＢＴ素子２，・・
・，２の熱を当該エミッタ電極用パッド８から放熱する
ことができる。

【００３４】従って、ＨＢＴセル３，・・・，３の間に
挟まれたベース配線４，・・・，４あるいはコレクタ配
線６，・・・，６を共通化させて集積度を向上させて小
型化を図りつつ、しかも、放熱効率が悪い半導体基板１
の中央よりに配設されたＨＢＴ素子２，・・・，２の熱
をエミッタ電極用パッド８から放熱させて、半導体基板
１全体の放熱効率を平均化させることができるので、複
数のＨＢＴ素子２，・・・，２の動作温度のばらつきを
抑制して合成効率の低下を抑制し、ＨＢＴ素子集積回路
全体としてみた場合にその増幅効率や出力電力などを向
上させることができる効果がある。

【００３５】実施の形態５．図５はこの発明の実施の形
態５によるＨＢＴ素子集積回路のレイアウトを模式的に
表したレイアウト図である。図において、ＨＢＴ素子
２，・・・，２のマトリックスの列方向の両外側にベー
ス配線４，４が配設されるように、上記ベース配線４，
・・・，４と上記コレクタ配線６，・・・，６とが交互
に形成されている。これ以外は実施の形態４と同様の構
成である。また、動作も実施の形態４と同様であり説明
を省略する。

【００３６】そして、この実施の形態５では、ＨＢＴ素
子２，・・・，２の列方向の配列の中央部にエミッタ電
極用パッド８を形成しているので、半導体基板１の中央
部よりに配設されて放熱効率が低いＨＢＴ素子２，・・
・，２の熱を当該エミッタ電極用パッド８から放熱する
ことができる。

【００３７】また、複数のＨＢＴ素子２，・・・，２を
その行の数が偶数行ｍとなるように配列するとともに、
ＨＢＴ素子２，・・・，２のマトリックスの列方向の両
外側にベース配線４，４が配設されるように、上記ベー
ス配線４，・・・，４と上記コレクタ配線６，・・・，
６とを交互に形成するので、全てのコレクタ配線６，・
・・，６に接続されるＨＢＴ素子２，・・・，２の数は
同数となり、負荷インピーダンスを均一化して合成効率
の低下を抑制し、ＨＢＴ素子集積回路全体としてみた場
合にその増幅効率や出力電力などを向上させることがで
きる効果がある。

【００３８】従って、ＨＢＴセル３，３の間に挟まれた
ベース配線４，・・・，４あるいはコレクタ配線６，・
・・，６を共通化させて集積度を向上させて小型化を図
りつつ、しかも、放熱効率が悪い半導体基板１の中央よ
りに配設されたＨＢＴ素子２，・・・，２の熱をエミッ
タ電極用パッド８から放熱させて、半導体基板１全体の
放熱効率を平均化させることができるので、複数のＨＢ
Ｔ素子２，・・・，２の動作温度のばらつきを抑制して
合成効率の低下を抑制し、ＨＢＴ素子集積回路全体とし
てみた場合にその増幅効率や出力電力などを向上させる
ことができる効果がある。

【００３９】実施の形態６．図６はこの発明の実施の形
態６によるＨＢＴ素子集積回路のレイアウトを模式的に
表したレイアウト図である。図において、エミッタ電極
用パッド８，８，８は、ＨＢＴ素子２，・・・，２の列
方向の配列の中央部、および両端の３個所に形成されて
いる。これ以外は実施の形態４と同様の構成である。ま
た、動作も実施の形態４と同様であり説明を省略する。

【００４０】そして、この実施の形態６では、ＨＢＴ素
子２，・・・，２の列方向の配列の中央部および両端に
エミッタ電極用パッド８，８，８を形成しているので、
半導体基板１の中央部よりに配設されて放熱効率が低い
ＨＢＴ素子２，・・・，２の熱を当該エミッタ電極用パ
ッド８から放熱することができ、しかも、両端のエミッ
タ電極用パッド８，８からもこれら複数のＨＢＴ素子
２，・・・，２の熱を放熱することができるので、動作
温度のばらつきのみならず絶対値自体を抑制することが
できる効果がある。

【００４１】従って、ＨＢＴセル３，・・・，３の間に
挟まれたベース配線４，・・・，４あるいはコレクタ配
線６，・・・，６を共通化させて集積度を向上させて小
型化を図りつつ、しかも、放熱効率が悪い半導体基板１
の中央よりに配設されたＨＢＴ素子２，・・・，２の熱
をエミッタ電極用パッド８から放熱させて、半導体基板
１全体の放熱効率を平均化させることができるので、Ｈ
ＢＴ素子２，・・・，２の動作温度を低く且つ均一にす
ることができ、ＨＢＴ素子集積回路全体としてみた場合
にその増幅効率や出力電力などを向上させることができ
る効果がある。

【００４２】実施の形態７．図７はこの発明の実施の形
態７によるＨＢＴ素子集積回路のレイアウトを模式的に
表したレイアウト図である。図において、エミッタ電極
用パッド８，８，８は、ＨＢＴ素子２，・・・，２の列
方向の配列の中央部、および両端部の３個所に形成され
ている。これ以外は実施の形態５と同様の構成である。
また、動作も実施の形態５と同様であり説明を省略す
る。

【００４３】そして、この実施の形態７では、ＨＢＴ素
子２，・・・，２の列方向の配列の中央部および両端に
エミッタ電極用パッド８，８，８を形成しているので、
半導体基板１の中央部よりに配設されて放熱効率が低い
ＨＢＴ素子２，・・・，２の熱を当該エミッタ電極用パ
ッド８から放熱することができ、しかも、両端のエミッ
タ電極用パッド８，８からもこれら複数のＨＢＴ素子
２，・・・，２の熱を放熱することができるので、動作
温度のばらつきのみならず絶対値自体を抑制することが
できる効果がある。

【００４４】また、複数のＨＢＴ素子２，・・・，２を
その行の数が偶数行ｍとなるように配列するとともに、
ＨＢＴ素子２，・・・，２のマトリックスの列方向の両
外側にベース配線４，４が配設されるように、上記ベー
ス配線４，・・・，４と上記コレクタ配線６，・・・，
６とを交互に形成するので、全てのコレクタ配線６，・
・・，６に接続されるＨＢＴ素子２，・・・，２の数は
同数となり、負荷インピーダンスを均一化して合成効率
の低下を抑制し、ＨＢＴ素子集積回路全体としてみた場
合にその増幅効率や出力電力などを向上させることがで
きる効果がある。

【００４５】従って、ＨＢＴセル３，・・・，３の間に
挟まれたベース配線４，・・・，４あるいはコレクタ配
線６，・・・，６を共通化させて集積度を向上させて小
型化を図りつつ、しかも、放熱効率が悪い半導体基板１
の中央よりに配設されたＨＢＴ素子２，・・・，２の熱
をエミッタ電極用パッド８から放熱させて、半導体基板
１全体の放熱効率を平均化させることができるので、Ｈ
ＢＴ素子２，・・・，２の動作温度を低く且つ均一にす
ることができ、ＨＢＴ素子集積回路全体としてみた場合
にその増幅効率や出力電力などを向上させることができ
る効果がある。

【００４６】実施の形態８．図８はこの発明の実施の形
態８によるＨＢＴ素子集積回路のレイアウトを模式的に
表したレイアウト図である。図において、１０は２行の
ＨＢＴセル３，３と、その間に共通に設けたベース配線
４と、その両側に別々に一対のコレクタ配線６，６とを
１ユニットとした場合、そのユニットとユニットとの間
に形成されたエミッタ電極用パッドである。これ以外は
実施の形態１と同様の構成である。また、動作も実施の
形態１と同様であり説明を省略する。

【００４７】そして、この実施の形態８では、ＨＢＴセ
ル３，３の２つ毎にエミッタ電極用パッド１０，・・
・，１０を形成しているので、半導体基板１上の形成位
置にかかわらずＨＢＴ素子２，・・・，２とエミッタ電
極用パッド８，８，１０，・・・，１０との距離を一定
に且つ短く形成することができ、それによりＨＢＴ素子
２，・・・，２の温度上昇を抑制することができる。

【００４８】また、全てのベース配線４，・・・，４に
接続されるＨＢＴ素子２，・・・，２の数は同数とな
り、且つ、全てのコレクタ配線６，・・・，６に接続さ
れるＨＢＴ素子２，・・・，２の数も同数となるので、
各ＨＢＴ素子２，・・・，２からコレクタ配線６，・・
・，６側を見た負荷インピーダンス、および、各ＨＢＴ
素子２，・・・，２からベース配線４，・・・，４側を
見た電源インピーダンスはともに全てのＨＢＴ素子２，
・・・，２において同一となって、全てのＨＢＴ素子
２，・・・，２に対して同一の信号を入力した場合には
全てのＨＢＴ素子は均一に動作することができる。

【００４９】従って、ＨＢＴセル３，・・・，３の間に
挟まれたベース配線４，・・・，４あるいはコレクタ配
線６，・・・，６を共通化させて集積度を向上させて小
型化を図りつつ、しかも、各ＨＢＴ素子２，・・・，２
から見た場合ほぼ均一の短い距離にエミッタ電極用パッ
ト８，８，１０，・・・，１０が形成されているので、
ＨＢＴ素子２，・・・，２の動作温度を低く且つ均一に
することができ、複数のＨＢＴ素子２，・・・，２の動
作温度のばらつきを抑制して合成効率の低下を抑制し、
ＨＢＴ素子集積回路全体としてみた場合にその増幅効率
や出力電力などを向上させることができる効果がある。

【００５０】実施の形態９．図９はこの発明の実施の形
態９によるＨＢＴ素子集積回路のレイアウトを模式的に
表したレイアウト図である。図において、２行のＨＢＴ
セル３，３の間にコレクタ配線６が共通に設けられ、そ
の両側に別々に一対のベース配線４，４が設けられた以
外は実施の形態８と同様の構成である。また、動作も実
施の形態８と同様であり説明を省略する。

【００５１】そして、この実施の形態９では、ＨＢＴセ
ル３，３の２つ毎にエミッタ電極用パッド１０，・・
・，１０を形成しているので、半導体基板１上の形成位
置にかかわらずＨＢＴ素子２，・・・，２とエミッタ電
極用パッド８，８，１０，・・・，１０との距離を一定
に且つ短く形成することができ、それによりＨＢＴ素子
２，・・・，２の温度上昇を抑制することができる。

【００５２】また、全てのベース配線４，・・・，４に
接続されるＨＢＴ素子２，・・・，２の数は同数とな
り、且つ、全てのコレクタ配線６，・・・，６に接続さ
れるＨＢＴ素子２，・・・，２の数も同数となるので、
各ＨＢＴ素子２，・・・，２からコレクタ配線６，・・
・，６側を見た負荷インピーダンス、および、各ＨＢＴ
素子２，・・・，２からベース配線４，・・・，４側を
見た電源インピーダンスはともに全てのＨＢＴ素子２，
・・・，２において同一となって、全てのＨＢＴ素子
２，・・・，２に対して同一の信号を入力した場合には
全てのＨＢＴ素子２，・・・，２は均一に動作すること
ができる。

【００５３】従って、ＨＢＴセル３，３の間に挟まれた
ベース配線４，・・・，４あるいはコレクタ配線６，・
・・，６を共通化させて集積度を向上させて小型化を図
りつつ、しかも、各ＨＢＴ素子２，・・・，２から見た
場合ほぼ均一の短い距離にエミッタ電極用パッド８，
８，１０，・・・，１０が形成されているので、ＨＢＴ
素子２，・・・，２の動作温度を低く且つ均一にするこ
とができ、複数のＨＢＴ素子２，・・・，２の動作温度
のばらつきを抑制して合成効率の低下を抑制し、ＨＢＴ
素子集積回路全体としてみた場合にその増幅効率や出力
電力などを向上させることができる効果がある。

【００５４】実施の形態１０．図１０はこの発明の実施
の形態１０によるＨＢＴ素子集積回路のレイアウトを模
式的に表したレイアウト図である。図において、ＨＢＴ
セル３，・・・，３同士の間隔が、その配列の両端にお
けるものよりも中央部におけるもののほうが広くなるよ
うに形成されている以外は実施の形態１と同様の構成で
ある。なお、同図において、ＨＢＴ素子同士の間隔は、
Ｌｙ１＞Ｌｙ２＞Ｌｙ３＞Ｌｙ４となっている。また、
動作も実施の形態１と同様であり説明を省略する。

【００５５】そして、この実施の形態１０では、ＨＢＴ
セル３，・・・，３同士の間隔が、その配列の両端にお
けるものよりも中央部におけるもののほうが広くなるよ
うに形成されているので、半導体基板１の中央よりに配
設されたＨＢＴ素子２，・・・，２の周囲の熱容量が、
半導体基板１の端部よりに配設されたＨＢＴ素子２，・
・・，２の周囲の熱容量よりも大きくなり、その分、中
央部における動作時の温度上昇を抑制することができ、
ＨＢＴ素子２，・・・，２の動作温度のばらつきを抑制
することができる。

【００５６】従って、ＨＢＴセル３，・・・，３の間に
挟まれたベース配線４，・・・，４あるいはコレクタ配
線６，・・・，６を共通化させて集積度を向上させて小
型化を図りつつ、しかも、放熱効率が悪い半導体基板１
の中央よりに配設されたＨＢＴ素子２，・・・，２の周
囲の熱容量を大きくしているので、半導体基板１全体の
動作温度のばらつきを抑制して合成効率の低下を抑制
し、ＨＢＴ素子集積回路全体としてみた場合にその増幅
効率や出力電力などを向上させることができる効果があ
る。

【００５７】実施の形態１１．図１１はこの発明の実施
の形態１１によるＨＢＴ素子集積回路のレイアウトを模
式的に表したレイアウト図である。図において、ＨＢＴ
セル３，・・・，３同士の間隔が、その配列の両端にお
けるものよりも中央部におけるもののほうが広くなるよ
うに形成されている以外は実施の形態２と同様の構成で
ある。なお、同図において、ＨＢＴ素子同士の間隔は、
Ｌｙ１＞Ｌｙ２＞Ｌｙ３＞Ｌｙ４となっている。また、
動作も実施の形態２と同様であり説明を省略する。

【００５８】そして、この実施の形態１１では、ＨＢＴ
セル３，・・・，３同士の間隔が、その配列の両端にお
けるものよりも中央部におけるもののほうが広くなるよ
うに形成されているので、半導体基板１の中央よりに配
設されたＨＢＴ素子２，・・・，２の周囲の熱容量が、
半導体基板１の端部よりに配設されたＨＢＴ素子２，・
・・，２の周囲の熱容量よりも大きくなり、その分、中
央部における動作時の温度上昇を抑制することができ、
ＨＢＴ素子２，・・・，２の動作温度のばらつきを抑制
することができる。

【００５９】従って、ＨＢＴセル３，・・・，３の間に
挟まれたベース配線４，・・・，４あるいはコレクタ配
線６，・・・，６を共通化させて集積度を向上させて小
型化を図りつつ、しかも、放熱効率が悪い半導体基板１
の中央よりに配設されたＨＢＴ素子２，・・・，２の周
囲の熱容量を大きくしているので、半導体基板１全体の
動作温度のばらつきを抑制して合成効率の低下を抑制
し、ＨＢＴ素子集積回路全体としてみた場合にその増幅
効率や出力電力などを向上させることができる効果があ
る。

【００６０】実施の形態１２．図１２はこの発明の実施
の形態１２によるＨＢＴ素子集積回路のレイアウトを模
式的に表したレイアウト図である。図において、各ＨＢ
Ｔセル３内のＨＢＴ素子２，・・・，２同士の間隔が、
その配列の両端におけるものよりも中央部におけるもの
のほうが広くなるように形成されている以外は実施の形
態１と同様の構成である。なお、同図において、ＨＢＴ
素子同士の間隔は、Ｌｘ１＞Ｌｘ２＞Ｌｘ３＞Ｌｘ４と
なっている。また、動作も実施の形態１と同様であり説
明を省略する。

【００６１】そして、この実施の形態１２では、ＨＢＴ
セル３内のＨＢＴ素子２，・・・，２同士の間隔が、そ
の配列の両端におけるものよりも中央部におけるものの
ほうが広くなるように形成されているので、半導体基板
１の中央よりに配設されたＨＢＴ素子２，・・・，２の
周囲の熱容量が、半導体基板１の端部よりに配設された
ＨＢＴ素子２，・・・，２の周囲の熱容量よりも大きく
なり、その分、中央部における動作時の温度上昇を抑制
することができ、ＨＢＴ素子２，・・・，２の動作温度
のばらつきを抑制することができる。

【００６２】従って、ＨＢＴセル３，・・・，３の間に
挟まれたベース配線４，・・・，４あるいはコレクタ配
線６，・・・，６を共通化させて集積度を向上させて小
型化を図りつつ、しかも、放熱効率が悪い半導体基板１
の中央よりに配設されたＨＢＴ素子２，・・・，２の周
囲の熱容量を大きくしているので、半導体基板１全体の
動作温度のばらつきを抑制して合成効率の低下を抑制
し、ＨＢＴ素子集積回路全体としてみた場合にその増幅
効率や出力電力などを向上させることができる効果があ
る。

【００６３】実施の形態１３．図１３はこの発明の実施
の形態１３によるＨＢＴ素子集積回路のレイアウトを模
式的に表したレイアウト図である。図において、各ＨＢ
Ｔセル３内のＨＢＴ素子２，・・・，２同士の間隔が、
その配列の両端におけるものよりも中央部におけるもの
のほうが広くなるように形成されている以外は実施の形
態２と同様の構成である。なお、同図において、ＨＢＴ
素子同士の間隔は、Ｌｘ１＞Ｌｘ２＞Ｌｘ３＞Ｌｘ４と
なっている。また、動作も実施の形態２と同様であり説
明を省略する。

【００６４】そして、この実施の形態１３では、ＨＢＴ
セル３内のＨＢＴ素子２，・・・，２同士の間隔が、そ
の配列の両端におけるものよりも中央部におけるものの
ほうが広くなるように形成されているので、半導体基板
１の中央よりに配設されたＨＢＴ素子２，・・・，２の
周囲の熱容量が、半導体基板１の端部よりに配設された
ＨＢＴ素子２，・・・，２の周囲の熱容量よりも大きく
なり、その分、中央部における動作時の温度上昇を抑制
することができ、ＨＢＴ素子２，・・・，２の動作温度
のばらつきを抑制することができる。

【００６５】従って、ＨＢＴセル３，・・・，３の間に
挟まれたベース配線４，・・・，４あるいはコレクタ配
線６，・・・，６を共通化させて集積度を向上させて小
型化を図りつつ、しかも、放熱効率が悪い半導体基板１
の中央よりに配設されたＨＢＴ素子２，・・・，２の周
囲の熱容量を大きくしているので、半導体基板１全体の
動作温度のばらつきを抑制して合成効率の低下を抑制
し、ＨＢＴ素子集積回路全体としてみた場合にその増幅
効率や出力電力などを向上させることができる効果があ
る。

【００６６】実施の形態１４．図１４はこの発明の実施
の形態１４によるＨＢＴ素子集積回路のレイアウトを模
式的に表したレイアウト図である。図において、ＨＢＴ
セル３，・・・，３同士の間隔がその配列の両端におけ
るものよりも中央部におけるもののほうが広くなるよう
に形成されるとともに、各ＨＢＴセル３内のＨＢＴ素子
２，・・・，２同士の間隔がその配列の両端におけるも
のよりも中央部におけるもののほうが広くなるように形
成されている以外は実施の形態１と同様の構成である。
なお、同図において、ＨＢＴ素子同士の間隔は、Ｌｙ１
＞Ｌｙ２＞Ｌｙ３＞Ｌｙ４且つＬｘ１＞Ｌｘ２＞Ｌｘ３
＞Ｌｘ４となっている。また、動作も実施の形態１と同
様であり説明を省略する。

【００６７】そして、この実施の形態１４では、ＨＢＴ
セル３，・・・，３同士の間隔が、その配列の両端にお
けるものよりも中央部におけるもののほうが広くなるよ
うに形成されるとともに、ＨＢＴセル３内のＨＢＴ素子
２，・・・，２同士の間隔が、その配列の両端における
ものよりも中央部におけるもののほうが広くなるように
形成されているので、半導体基板１の中央よりに配設さ
れたＨＢＴ素子２，・・・，２の周囲の熱容量が、半導
体基板１の端部よりに配設されたＨＢＴ素子２，・・
・，２の周囲の熱容量よりも大きくなり、その分、中央
部における動作時の温度上昇を抑制することができ、Ｈ
ＢＴ素子２，・・・，２の動作温度のばらつきを抑制す
ることができる。

【００６８】従って、ＨＢＴセル３，・・・，３の間に
挟まれたベース配線４，・・・，４あるいはコレクタ配
線６，・・・，６を共通化させて集積度を向上させて小
型化を図りつつ、しかも、放熱効率が悪い半導体基板１
の中央よりに配設されたＨＢＴ素子２，・・・，２の周
囲の熱容量を大きくしているので、半導体基板１全体の
動作温度のばらつきを抑制して合成効率の低下を抑制
し、ＨＢＴ素子集積回路全体としてみた場合にその増幅
効率や出力電力などを向上させることができる効果があ
る。

【００６９】実施の形態１５．図１５はこの発明の実施
の形態１５によるＨＢＴ素子集積回路のレイアウトを模
式的に表したレイアウト図である。図において、ＨＢＴ
セル３，・・・，３同士の間隔がその配列の両端におけ
るものよりも中央部におけるもののほうが広くなるよう
に形成されるとともに、各ＨＢＴセル３内のＨＢＴ素子
２，・・・，２同士の間隔がその配列の両端におけるも
のよりも中央部におけるもののほうが広くなるように形
成されている以外は実施の形態２と同様の構成である。
なお、同図において、ＨＢＴ素子同士の間隔は、Ｌｙ１
＞Ｌｙ２＞Ｌｙ３＞Ｌｙ４且つＬｘ１＞Ｌｘ２＞Ｌｘ３
＞Ｌｘ４となっている。また、動作も実施の形態２と同
様であり説明を省略する。

【００７０】そして、この実施の形態１５では、ＨＢＴ
セル３，・・・，３同士の間隔が、その配列の両端にお
けるものよりも中央部におけるもののほうが広くなるよ
うに形成されるとともに、ＨＢＴセル３内のＨＢＴ素子
２，・・・，２同士の間隔が、その配列の両端における
ものよりも中央部におけるもののほうが広くなるように
形成されているので、半導体基板１の中央よりに配設さ
れたＨＢＴ素子２，・・・，２の周囲の熱容量が、半導
体基板１の端部よりに配設されたＨＢＴ素子２，・・
・，２の周囲の熱容量よりも大きくなり、その分、中央
部における動作時の温度上昇を抑制することができ、Ｈ
ＢＴ素子２，・・・，２の動作温度のばらつきを抑制す
ることができる。

【００７１】従って、ＨＢＴセル３，・・・，３の間に
挟まれたベース配線４，・・・，４あるいはコレクタ配
線６，・・・，６を共通化させて集積度を向上させて小
型化を図りつつ、しかも、放熱効率が悪い半導体基板１
の中央よりに配設されたＨＢＴ素子２，・・・，２の周
囲の熱容量を大きくしているので、半導体基板１全体の
動作温度のばらつきを抑制して合成効率の低下を抑制
し、ＨＢＴ素子集積回路全体としてみた場合にその増幅
効率や出力電力などを向上させることができる効果があ
る。

【００７２】

【発明の効果】以上のように、この発明によれば、半導
体基板上に複数のＨＢＴ素子がマトリックス状に配列し
て形成され、このマトリックスの行毎に共通に複数のベ
ース配線と複数のコレクタ配線とが設けられ、且つ、こ
のマトリックスの列毎に共通に複数のエミッタ配線が設
けられるＨＢＴ素子集積回路において、複数のＨＢＴ素
子をその行の数が偶数行となるように配列するととも
に、２行を単位として、その２行の間に共通にベース配
線あるいはコレクタ配線を設け、且つ、その両側に別々
に一対のコレクタ配線あるいは一対のベース配線を設け
るので、全てのベース配線に接続されるＨＢＴ素子の数
は同数となり、且つ、全てのコレクタ配線に接続される
ＨＢＴ素子の数も同数となる。

【００７３】従って、各ＨＢＴ素子からコレクタ配線側
を見た負荷インピーダンス、および、各ＨＢＴ素子から
ベース配線側を見た電源インピーダンスはともに全ての
ＨＢＴ素子において同一となって、全てのＨＢＴ素子に
対して同一の信号を入力した場合には、全てのＨＢＴ素
子は均一に動作するので、ベース配線あるいはコレクタ
配線を共通化して集積度を向上させて小型化を図りつ
つ、しかも、合成効率の低下が抑制され、ＨＢＴ素子集
積回路全体としてみた場合にその増幅効率や出力電力な
どを向上させることができる効果がある。

【００７４】この発明によれば、半導体基板上に複数の
ＨＢＴ素子がマトリックス状に配列して形成され、この
マトリックスの行毎に共通に複数のベース配線と複数の
コレクタ配線とが設けられ、且つ、このマトリックスの
列毎に共通に複数のエミッタ配線が設けられるＨＢＴ素
子集積回路において、複数のＨＢＴ素子をその行の数が
偶数行となるように配列するとともに、上記マトリック
スの両外側にベース配線が配設されるように、上記ベー
ス配線と上記コレクタ配線とを交互に設けるので、全て
のコレクタ配線に接続されるＨＢＴ素子の数も同数とな
る。

【００７５】従って、各ＨＢＴ素子からコレクタ配線側
を見た負荷インピーダンスは全てのＨＢＴ素子において
同一となって、全てのＨＢＴ素子に対して同一の信号を
入力した場合には、全てのＨＢＴ素子は均一な負荷イン
ピーダンスの下で動作するので、ベース配線やコレクタ
配線を共通化し、更に集積度を向上させて小型化を図り
つつ、しかも、負荷インピーダンスを均一化して合成効
率の低下を抑制し、ＨＢＴ素子集積回路全体としてみた
場合にその増幅効率や出力電力などを向上させることが
できる効果がある。

【００７６】この発明によれば、半導体基板上に複数の
ＨＢＴ素子がマトリックス状に配列して形成され、この
マトリックスの行毎に共通に複数のベース配線と複数の
コレクタ配線とが設けられ、且つ、このマトリックスの
列毎に共通に複数のエミッタ配線が設けられるＨＢＴ素
子集積回路において、複数のエミッタ配線が接続される
エミッタ電極用パットを、少なくともＨＢＴ素子の列方
向の配列の中央部に形成しているので、半導体基板の中
央よりに配設されたＨＢＴ素子の熱を当該エミッタ電極
用パットから放熱することができる。

【００７７】従って、ＨＢＴセルの間に挟まれたベース
配線あるいはコレクタ配線を共通化させて集積度を向上
させて小型化を図りつつ、しかも、放熱効率が悪い半導
体基板の中央よりに配設されたＨＢＴ素子の熱をエミッ
タ電極用パットから放熱させて、半導体基板全体の放熱
効率を平均化させることができるので、複数のＨＢＴ素
子の動作温度のばらつきを抑制して合成効率の低下を抑
制し、ＨＢＴ素子集積回路全体としてみた場合に、その
増幅効率や出力電力などを向上させることができる効果
がある。

【００７８】特に、少なくともエミッタ電極用パット
を、ＨＢＴ素子の列方向の配列の中央部と、両端とに形
成することで、動作温度の絶対値自体を抑制することが
できる効果がある。

【００７９】この発明によれば、複数のエミッタ配線が
接続されるエミッタ電極用パットが、２行のＨＢＴ素子
と、その間に共通に設けたベース配線あるいはコレクタ
配線と、その両側に別々に一対のコレクタ配線あるいは
一対のベース配線とを１ユニットとした場合、そのユニ
ットとユニットとの間およびユニットの配列の両端とに
形成されているので、半導体基板上の形成位置にかかわ
らずＨＢＴ素子の温度上昇を抑制することができる。

【００８０】従って、ＨＢＴセルの間に挟まれたベース
配線あるいはコレクタ配線を共通化させて集積度を向上
させて小型化を図りつつ、しかも、各ＨＢＴ素子から見
た場合ほぼ均一の短い距離にエミッタ電極が形成されて
いるので、ＨＢＴ素子の動作温度を低く且つ均一にする
ことができ、複数のＨＢＴ素子の動作温度のばらつきを
抑制して合成効率の低下を抑制し、ＨＢＴ素子集積回路
全体としてみた場合に、その増幅効率や出力電力などを
向上させることができる効果がある。

【００８１】この発明によれば、半導体基板上に複数の
ＨＢＴ素子がマトリックス状に配列して形成され、この
マトリックスの行毎に共通に複数のベース配線と複数の
コレクタ配線とが設けられ、且つ、このマトリックスの
列毎に共通に複数のエミッタ配線が設けられるＨＢＴ素
子集積回路において、ＨＢＴ素子同士の間隔は、その配
列の両端におけるものよりも中央部におけるもののほう
が広く形成されているので、半導体基板の中央よりに配
設されたＨＢＴ素子の周囲の熱容量が、半導体基板の端
部よりに配設されたＨＢＴ素子の周囲の熱容量よりも大
きくなり、その分、ＨＢＴ素子の動作温度のばらつきを
抑制することができる。

【００８２】従って、ＨＢＴセルの間に挟まれたベース
配線あるいはコレクタ配線を共通化させて集積度を向上
させて小型化を図りつつ、しかも、放熱効率が悪い半導
体基板の中央よりに配設されたＨＢＴ素子の周囲の熱容
量を大きくしているので、半導体基板全体の動作温度の
ばらつきを抑制して合成効率の低下を抑制し、ＨＢＴ素
子集積回路全体としてみた場合に、その増幅効率や出力
電力などを向上させることができる効果がある。

【図面の簡単な説明】

【図１】 この発明の実施の形態１によるＨＢＴ素子集
積回路のレイアウトを模式的に表したレイアウト図であ
る。

【図２】 この発明の実施の形態２によるＨＢＴ素子集
積回路のレイアウトを模式的に表したレイアウト図であ
る。

【図３】 この発明の実施の形態３によるＨＢＴ素子集
積回路のレイアウトを模式的に表したレイアウト図であ
る。

【図４】 この発明の実施の形態４によるＨＢＴ素子集
積回路のレイアウトを模式的に表したレイアウト図であ
る。

【図５】 この発明の実施の形態５によるＨＢＴ素子集
積回路のレイアウトを模式的に表したレイアウト図であ
る。

【図６】 この発明の実施の形態６によるＨＢＴ素子集
積回路のレイアウトを模式的に表したレイアウト図であ
る。

【図７】 この発明の実施の形態７によるＨＢＴ素子集
積回路のレイアウトを模式的に表したレイアウト図であ
る。

【図８】 この発明の実施の形態８によるＨＢＴ素子集
積回路のレイアウトを模式的に表したレイアウト図であ
る。

【図９】 この発明の実施の形態９によるＨＢＴ素子集
積回路のレイアウトを模式的に表したレイアウト図であ
る。

【図１０】 この発明の実施の形態１０によるＨＢＴ素
子集積回路のレイアウトを模式的に表したレイアウト図
である。

【図１１】 この発明の実施の形態１１によるＨＢＴ素
子集積回路のレイアウトを模式的に表したレイアウト図
である。

【図１２】 この発明の実施の形態１２によるＨＢＴ素
子集積回路のレイアウトを模式的に表したレイアウト図
である。

【図１３】 この発明の実施の形態１３によるＨＢＴ素
子集積回路のレイアウトを模式的に表したレイアウト図
である。

【図１４】 この発明の実施の形態１４によるＨＢＴ素
子集積回路のレイアウトを模式的に表したレイアウト図
である。

【図１５】 この発明の実施の形態１５によるＨＢＴ素
子集積回路のレイアウトを模式的に表したレイアウト図
である。

【図１６】 従来のＨＢＴ素子集積回路のレイアウトを
模式的に表したレイアウト図である。

【符号の説明】

１ 半導体基板、２ ＨＢＴ素子（ヘテロジャンクショ
ン・バイポーラ・トランジスタ素子）、４ ベース配
線、６ コレクタ配線、８，１０ エミッタ電極用パッ
ド、９ エミッタエアブリッジ配線（エミッタ配線）。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/082 29/205 (72)発明者 長明 健一郎 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 紫村 輝之 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 池田 幸夫 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5F003 BB08 BC08 BE08 BE09 BF06 BH02 BH16 BH94 BJ06 BM03 5F038 CA05 CA06 CA07 CA08 CA09 CA10 5F082 AA11 AA21 BA33 BA48 BC01 CA02 DA05 DA06 GA02

Claims (6)

【特許請求の範囲】
1. 【請求項１】 半導体基板と、 この半導体基板上にマトリックス状に配列して形成され
   た複数のヘテロジャンクション・バイポーラ・トランジ
   スタ素子と、 上記マトリックス状の配列において上記ヘテロジャンク
   ション・バイポーラ・トランジスタ素子の行毎に共通に
   設けられる複数のベース配線と、 上記マトリックス状の配列において上記ヘテロジャンク
   ション・バイポーラ・トランジスタ素子の行毎に共通に
   設けられる複数のコレクタ配線と、 上記マトリックス状の配列において上記ヘテロジャンク
   ション・バイポーラ・トランジスタ素子の列毎に共通に
   設けられる複数のエミッタ配線とを備えたヘテロジャン
   クション・バイポーラ・トランジスタ素子集積回路にお
   いて、 複数のヘテロジャンクション・バイポーラ・トランジス
   タ素子をその行の数が偶数行となるように配列するとと
   もに、 ２行を単位として、その２行の間に共通にベース配線あ
   るいはコレクタ配線を設け、且つ、その両側に別々に一
   対のコレクタ配線あるいは一対のベース配線を設けるこ
   とを特徴とするヘテロジャンクション・バイポーラ・ト
   ランジスタ素子集積回路。
2. 【請求項２】 半導体基板と、 この半導体基板上にマトリックス状に配列して形成され
   た複数のヘテロジャンクション・バイポーラ・トランジ
   スタ素子と、 上記マトリックス状の配列において上記ヘテロジャンク
   ション・バイポーラ・トランジスタ素子の行毎に共通に
   設けられる複数のベース配線と、 上記マトリックス状の配列において上記ヘテロジャンク
   ション・バイポーラ・トランジスタ素子の行毎に共通に
   設けられる複数のコレクタ配線と、 上記マトリックス状の配列において上記ヘテロジャンク
   ション・バイポーラ・トランジスタ素子の列毎に共通に
   設けられる複数のエミッタ配線とを備えたヘテロジャン
   クション・バイポーラ・トランジスタ素子集積回路にお
   いて、 複数のヘテロジャンクション・バイポーラ・トランジス
   タ素子をその行の数が偶数行となるように配列するとと
   もに、 上記マトリックスの両外側にベース配線が配設されるよ
   うに、上記ベース配線と上記コレクタ配線とを交互に設
   けることを特徴とするヘテロジャンクション・バイポー
   ラ・トランジスタ素子集積回路。
3. 【請求項３】 半導体基板と、 この半導体基板上にマトリックス状に配列して形成され
   た複数のヘテロジャンクション・バイポーラ・トランジ
   スタ素子と、 上記マトリックス状の配列において上記ヘテロジャンク
   ション・バイポーラ・トランジスタ素子の行毎に共通に
   設けられる複数のベース配線と、 上記マトリックス状の配列において上記ヘテロジャンク
   ション・バイポーラ・トランジスタ素子の行毎に共通に
   設けられる複数のコレクタ配線と、 上記マトリックス状の配列において上記ヘテロジャンク
   ション・バイポーラ・トランジスタ素子の列毎に共通に
   設けられる複数のエミッタ配線とを備えたヘテロジャン
   クション・バイポーラ・トランジスタ素子集積回路にお
   いて、 複数のエミッタ配線が接続されるエミッタ電極用パット
   を、少なくともヘテロジャンクション・バイポーラ・ト
   ランジスタ素子の列方向の配列の中央部に形成すること
   を特徴とするヘテロジャンクション・バイポーラ・トラ
   ンジスタ素子集積回路。
4. 【請求項４】 エミッタ電極用パットは、ヘテロジャン
   クション・バイポーラ・トランジスタ素子の列方向の配
   列の中央部と、両端部とに形成されていることを特徴と
   する請求項３記載のヘテロジャンクション・バイポーラ
   ・トランジスタ素子集積回路。
5. 【請求項５】 複数のエミッタ配線が接続されるエミッ
   タ電極用パットが、２行のヘテロジャンクション・バイ
   ポーラ・トランジスタ素子と、その間に共通に設けたベ
   ース配線あるいはコレクタ配線と、その両側に別々に一
   対のコレクタ配線あるいは一対のベース配線とを１ユニ
   ットとした場合、そのユニットとユニットとの間および
   ユニットの配列の両端とに形成されていることを特徴と
   する請求項１記載のヘテロジャンクション・バイポーラ
   ・トランジスタ素子集積回路。
6. 【請求項６】 半導体基板と、 この半導体基板上にマトリックス状に配列して形成され
   た複数のヘテロジャンクション・バイポーラ・トランジ
   スタ素子と、 上記マトリックス状の配列において上記ヘテロジャンク
   ション・バイポーラ・トランジスタ素子の行毎に共通に
   設けられる複数のベース配線と、 上記マトリックス状の配列において上記ヘテロジャンク
   ション・バイポーラ・トランジスタ素子の行毎に共通に
   設けられる複数のコレクタ配線と、 上記マトリックス状の配列において上記ヘテロジャンク
   ション・バイポーラ・トランジスタ素子の列毎に共通に
   設けられる複数のエミッタ配線とを備えたヘテロジャン
   クション・バイポーラ・トランジスタ素子集積回路にお
   いて、 ヘテロジャンクション・バイポーラ・トランジスタ素子
   同士の間隔は、その配列の両端部におけるものよりも中
   央部におけるものの方が広く形成されていることを特徴
   とするヘテロジャンクション・バイポーラ・トランジス
   タ素子集積回路。