JP3195313B2 - ヘテロジャンクション・バイポーラ・トランジスタ素子集積回路 - Google Patents
ヘテロジャンクション・バイポーラ・トランジスタ素子集積回路Info
- Publication number
- JP3195313B2 JP3195313B2 JP12229499A JP12229499A JP3195313B2 JP 3195313 B2 JP3195313 B2 JP 3195313B2 JP 12229499 A JP12229499 A JP 12229499A JP 12229499 A JP12229499 A JP 12229499A JP 3195313 B2 JP3195313 B2 JP 3195313B2
- Authority
- JP
- Japan
- Prior art keywords
- hbt
- elements
- bipolar transistor
- integrated circuit
- base
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Bipolar Transistors (AREA)
- Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Description
イクロ波通信、移動体通信等に使用するマイクロ波・ミ
リ波用のヘテロジャンクション・バイポーラ・トランジ
スタ素子(以下、HBT素子と略記する)集積回路に関
するものである。
cy AlGaAs/GaAs Power HBTs
at a Low Supply Voltage
forDigital Cellular Phone
s(IEICE Trans. on Electro
n,Vol.E80−C,No.6,pp.740−7
45,JUNE 1997)に記述されている従来のH
BT素子集積回路のレイアウトを模式的に表したレイア
ウト図である。図において、1は半導体基板、2はそれ
ぞれマトリックス状に配列されたHBT素子、3はそれ
ぞれ一行に配列された複数のHBT素子2,・・・,2
からなるHBTセル、12はそれぞれ2つのHBTセル
3,・・・,3の間に配設される複数のベース配線、1
3はそれぞれこのベース配線12に接続される複数のベ
ース電極用パッド、14はそれぞれ2つのHBTセル
3,3の間および両端に配設される複数のコレクタ配
線、15はそれぞれこのコレクタ配線14に接続される
複数のコレクタ電極用パッド、8はHBT素子2,・・
・,2の列方向の配列の両端に形成された一対のエミッ
タ電極用パッド、9は各列毎に複数のHBT素子2,・
・・,2に共通に接続された複数のエミッタ配線であ
る。なお、このようなレイアウトはマルチフィンガーと
よばれている。
てのHBT素子2,・・・,2に対して共通に信号を入
力し、共通に負荷をドライブする場合を例に説明する。
このようなドライブを行う場合には、全てのベース電極
用パッド13,・・・,13を共通の入力装置に接続
し、且つ、全てのコレクタ電極用パッド15,・・・,
15を共通の負荷装置に接続する。また、ここでは、2
つのエミッタ電極用パッド8,8は直接接地されていて
も、あるいは、バイアホールにて接地されていてもよ
い。
13に共通の信号を入力すると、この信号はベース配線
12,・・・,12を介してすべてのHBT素子2,・
・・,2に供給される。このHBT素子2,・・・,2
はその信号に応じて動作し、エミッタ電極用パッド8,
8から供給された電流を用いて信号を増幅してそれぞれ
のコレクタ配線14,・・・,14およびコレクタ電極
用パッド15,・・・,15を介して負荷装置をドライ
ブする。このように複数のHBT素子2,・・・,2が
同時に動作することによって、より大きな容量の負荷な
どを高速にドライブすることができる。
回路は以上のように構成されているので、多数のHBT
素子2,・・・,2が一定の間隔でマトリックス状に配
列され、しかも、HBTセル3,・・・,3の間に挟ま
れたベース配線12,・・・,12およびコレクタ配線
14,・・・,14はかならず共通化されているので、
その集積度は上がるものの、各HBT素子2,・・・,
2の入出力インピーダンス特性や動作温度にばらつきが
生じてしまい、その結果全てのHBT素子2,・・・,
2に均一な動作をさせることができなくなってその合成
効率が低下し、HBT素子集積回路全体としてみた場合
にその増幅効率や出力電力などが悪化してしまうなどの
課題があった。
集積回路では、コレクタ配線14,・・・,14が複数
のHBT素子2,・・・,2の両側に位置するように、
コレクタ配線14,・・・,14とベース配線12,・
・・,12とを交互にHBTセル3,・・・,3の間に
配設した構造となっている。従って、両端のコレクタ配
線14,14に接続されるHBT素子2,・・・,2の
数と、HBTセル3,・・・,3の間に配設されたコレ
クタ配線14,・・・,14に接続されるHBT素子
2,・・・,2の数とは丁度倍半分の関係になり、両端
部に位置するHBT素子2,・・・,2からコレクタ配
線14,14側を見た負荷インピーダンスは、それ以外
のHBT素子2,・・・,2からコレクタ配線14,・
・・,14側を見た負荷インピーダンスの半分の値とな
ってしまう。そして、このHBT素子2,・・・,2の
出力特性は、その出力負荷インピーダンスによって大き
く変化するため、上述した従来のマルチフィンガーHB
T素子集積回路の場合には、最も外側のHBTセル3,
3内のHBT素子2,・・・,2の入出力特性は内側の
HBTセル3,・・・,3内のHBT素子2,・・・,
2の入出力特性とは大きく異なり、これらが均一の動作
をすることができず、これらの出力を合成して得られる
出力信号の合成効率が低下し、HBT素子集積回路の出
力効率が低くなってしまうという課題がある。
(i=1,・・・,m,j=1,・・・,n)のHBT
素子2HBT(i,j)の入力インピーダンスをZin
(i,j)、出力インピーダンスをZout(i,j)
と表記すると、上記入出力特性の関係は下記式1および
下記式2の関係となる。但し、この式ではk=2,・・
・,m−1である。
いてその熱分布を考えると、放熱は主にエミッタ電極用
パッド8,8を介して、更に接地されたワイヤやバイア
ホールを介して行われるため、このエミッタ電極用パッ
ド8,8までの距離が近い列方向両端側のHBT素子
2,・・・,2の動作温度がもっとも低く、且つ、半導
体基板1の中央よりに配設されたHBT素子2,・・
・,2の動作温度がもっとも高くなる。そして、HBT
素子2,・・・,2はその温度に応じて入出力特性が変
化してしまうので、このような温度分布となってしまう
従来のHBT素子集積回路においては各HBT素子2,
・・・,2の動作が不均一となってしまい、これらの出
力を合成して得られる出力信号の合成効率が低下し、H
BT素子集積回路の出力効率が低くなってしまうという
課題がある。
めになされたもので、複数のHBT素子の動作の均一性
を確保しつつ集積度を向上させ、これにより小型でしか
も増幅効率がよく、出力電力が大きいHBT素子集積回
路を得ることを目的とする。
子集積回路は、半導体基板上にマトリックス状に配列し
て形成された複数のヘテロジャンクション・バイポーラ
・トランジスタ素子と、上記マトリックス状の配列にお
いて上記ヘテロジャンクション・バイポーラ・トランジ
スタ素子の行毎に共通に設けられる複数のベース配線
と、上記マトリックス状の配列において上記ヘテロジャ
ンクション・バイポーラ・トランジスタ素子の行毎に共
通に設けられる複数のコレクタ配線と、上記マトリック
ス状の配列において上記ヘテロジャンクション・バイポ
ーラ・トランジスタ素子の列毎に共通に設けられる複数
のエミッタ配線とを備えたヘテロジャンクション・バイ
ポーラ・トランジスタ素子集積回路において、複数のヘ
テロジャンクション・バイポーラ・トランジスタ素子を
その行の数が偶数行となるように配列するとともに、上
記マトリックスの両外側にベース配線が配設されるよう
に、上記ベース配線と上記コレクタ配線とを交互に設け
ることを特徴とする。
導体基板と、この半導体基板上にマトリックス状に配列
して形成された複数のHBT素子と、上記マトリックス
状の配列において上記HBT素子の行毎に共通に設けら
れる複数のベース配線と、上記マトリックス状の配列に
おいて上記HBT素子の行毎に共通に設けられる複数の
コレクタ配線と、上記マトリックス状の配列において上
記HBT素子の列毎に共通に設けられる複数のエミッタ
配線とを備えたHBT素子集積回路において、上記マト
リックスの両外側にベース配線が配設されるように、上
記ベース配線と上記コレクタ配線とを交互に設け、複数
のエミッタ配線が接続されるエミッタ電極用パットを、
少なくともHBT素子の列方向の配列の中央部に形成す
るものである。
トリックスの両外側にベース配線が配設されるように、
上記ベース配線と上記コレクタ配線とを交互に設け、エ
ミッタ電極用パッドが、HBT素子の列方向の配列の中
央部に形成するものである。
導体基板と、この半導体基板上にマトリックス状に配列
して形成された複数のHBT素子と、上記マトリックス
状の配列において上記HBT素子の行毎に共通に設けら
れる複数のベース配線と、上記マトリックス状の配列に
おいて上記HBT素子の行毎に共通に設けられる複数の
コレクタ配線と、上記マトリックス状の配列において上
記HBT素子の列毎に共通に設けられる複数のエミッタ
配線とを備えたHBT素子集積回路において、上記マト
リックスの両外側にベース配線が配設されるように、上
記ベース配線と上記コレクタ配線とを交互に設け、ヘテ
ロジャンクション・バイポーラ・トランジスタ素子同士
の間隔は、その配列の両端部におけるものよりも中央部
におけるものの方が広く形成されているものである。
参考例を含めて説明する。図1は参考例1によるHBT
素子集積回路のレイアウトを模式的に表したレイアウト
図である。図において、1は半導体基板、2はそれぞれ
m行、n列(m,nは整数)のマトリックス状に配列さ
れたHBT素子、3はそれぞれ一行に配列された複数の
HBT素子2,・・・,2からなるHBTセル、4はそ
れぞれ2つのHBTセル3,3毎にそれらの間に配設さ
れ、この2つのHBTセル3,3の2n個のHBT素子
に接続されるm/2本のベース配線、5はそれぞれこの
ベース配線4に接続されるm/2個のベース電極用パッ
ド、6はそれぞれ2つのHBTセル3,3毎にそれら両
側に配設され、この2つのHBTセル3,3のn個ずつ
のHBT素子2,・・・,2に接続されるm本のコレク
タ配線、7はそれぞれこのコレクタ配線6に接続される
m個のコレクタ電極用パッド、8はHBT素子2,・・
・,2の列方向の配列の両端側に形成された一対のエミ
ッタ電極用パッド、9は各列毎に複数のHBT素子2,
・・・,2に共通に接続されたn本のエミッタエアブリ
ッジ配線(エミッタ配線)である。
てのHBT素子2,・・・,2に対して共通に信号を入
力し、共通に負荷をドライブする場合を例に説明する。
このようなドライブを行う場合には、全てのベース電極
用パッド5,・・・,5を共通の入力装置に接続し、且
つ、全てのコレクタ電極用パッド7,・・・,7を共通
の負荷装置に接続する。また、ここでは、2つのエミッ
タ電極用パッド8,8は直接接地されていても、あるい
は、バイアホールにて接地されていてもよい。
に共通の信号を入力すると、この信号はベース配線4,
・・・,4を介してすべてのHBT素子2,・・・,2
に供給される。このHBT素子2,・・・,2はその信
号に応じて動作し、エミッタ電極用パッド8,8から供
給された電流を用いて信号を増幅してそれぞれのコレク
タ配線6,・・・,6およびコレクタ電極用パッド7,
・・・,7を介して負荷装置をドライブする。このよう
に複数のHBT素子2,・・・,2が同時に動作するこ
とによって、より大きな容量の負荷などを高速にドライ
ブすることができる。
素子2,・・・,2をその行の数が偶数行mとなるよう
に配列するとともに、2行を単位として、その2行の間
に共通にベース配線4を設け、且つ、その両側に別々に
一対のコレクタ配線6,6を設けるので、全てのベース
配線4に接続されるHBT素子2,・・・,2の数は同
数となり、且つ、全てのコレクタ配線6に接続されるH
BT素子2,・・・,2の数も同数となる。
コレクタ配線6,・・・,6側を見た負荷インピーダン
ス、および、各HBT素子2,・・・,2からベース配
線4,・・・,4側を見た電源インピーダンスはともに
全てのHBT素子2,・・・,2において同一となっ
て、全てのHBT素子2,・・・,2に対して同一の信
号を入力した場合には全てのHBT素子2,・・・,2
は均一に動作することができる。i行j列(i=1,・
・・,m,j=1,・・・,n)のHBT素子2の入力
インピーダンスをZin(i,j)、出力インピーダン
スをZout(i,j)と表記すると、この関係は、下
記式3および下記式4のようにあらわせる。
・・・,4あるいはコレクタ配線6,・・・,6を共通
化して集積度を向上させて小型化を図りつつ、しかも、
単にHBT素子2,・・・,2に挟まれたベース配線
4,・・・,4およびコレクタ配線6,・・・,6をす
べて共通化させていた場合に比べて合成効率の低下が抑
制され、HBT素子集積回路全体としてみた場合にその
増幅効率や出力電力などを向上させることができる。
のレイアウトを模式的に表したレイアウト図である。図
において、2つのHBTセル3,3を1ユニットとした
場合、各ユニットの2つのHBTセル3,3の間にコレ
クタ配線6が配設され、各ユニットの両側にベース配線
4,4が配設されている以外は参考例1と同様の構成で
ある。なお、この場合、ベース配線4,・・・,4およ
びベース電極用パッド5,・・・,5はm個、コレクタ
配線6,・・・,6およびコレクタ電極用パッド7,・
・・,7はm/2個となる。また、動作も参考例1と同
様であり説明を省略する。
素子2,・・・,2をその行の数が偶数行mとなるよう
に配列するとともに、2行を単位として、その2行の間
に共通にコレクタ配線6を設け、且つ、その両側に別々
に一対のベース配線4,4を設けるので、全てのベース
配線4,・・・,4に接続されるHBT素子2,・・
・,2の数は同数となり、且つ、全てのコレクタ配線
6,・・・,6に接続されるHBT素子2,・・・,2
の数も同数となる。
6側を見た負荷インピーダンス、および、各HBT素子
2からベース配線4側を見た電源インピーダンスはとも
に全てのHBT素子2,・・・,2において同一となっ
て、全てのHBT素子2,・・・,2に対して同一の信
号を入力した場合には全てのHBT素子2,・・・,2
は均一に動作することができる。
・・・,4あるいはコレクタ配線6,・・・,6を共通
化して集積度を向上させて小型化を図りつつ、しかも、
単にHBT素子2,・・・,2に挟まれたベース配線
4,・・・,4およびコレクタ配線6,・・・,6をす
べて共通化させていた場合に比べて合成効率の低下が抑
制され、HBT素子集積回路全体としてみた場合にその
増幅効率や出力電力などを向上させることができる。
路のレイアウトを模式的に表したレイアウト図である。
図において、HBT素子2,・・・,2のマトリックス
の列方向の両外側にベース配線4,4が配設されるよう
に、上記ベース配線4,・・・,4と上記コレクタ配線
6,・・・,6とを交互に形成する以外は参考例1と同
様の構成である。なお、この場合、ベース配線4,・・
・,4およびベース電極用パッド5,・・・,5は(m
/2+1)個、コレクタ配線6,・・・,6およびコレ
クタ電極用パッド7,・・・,7はm/2個となる。ま
た、動作も参考例1と同様であり説明を省略する。
BT素子2,・・・,2をその行の数が偶数行mとなる
ように配列するとともに、HBT素子2,・・・,2の
マトリックスの列方向の両外側にベース配線4,4が配
設されるように、上記ベース配線4,・・・,4と上記
コレクタ配線6,・・・,6とを交互に形成するので、
全てのコレクタ配線6,・・・,6に接続されるHBT
素子2,・・・,2の数は同数となる。
6側を見た負荷インピーダンスは全てのHBT素子2,
・・・,2において同一となって、全てのHBT素子
2,・・・,2に対して同一の信号を入力した場合には
全てのHBT素子2,・・・,2は均一に動作するの
で、ベース配線4やコレクタ配線6を共通化して更に集
積度を向上させて小型化を図りつつ、しかも、負荷イン
ピーダンスを均一化して合成効率の低下を抑制し、HB
T素子集積回路全体としてみた場合にその増幅効率や出
力電力などを向上させることができる効果がある。
線4,・・・,4に接続されるHBT素子2,・・・,
2の数はその両端部のものと中央部のものとで異なって
しまい、そのために入力インピーダンス特性がこれらの
間で異なってしまうことになるが、負荷インピーダンス
が均一化されているので従来のHBT素子集積回路より
もはるかに動作ばらつきは抑えられている。
のレイアウトを模式的に表したレイアウト図である。図
において、8はHBT素子2,・・・,2の列方向の配
列の中央部に形成されたエミッタ電極用パッドである。
また、HBT素子2,・・・,2のマトリックスの列方
向の両外側にコレクタ配線6,6が配設されるように、
上記ベース配線4,・・・,4と上記コレクタ配線6,
・・・,6とが交互に形成されている。これ以外は参考
例1と同様の構成である。また、動作も参考例1と同様
であり説明を省略する。
2,・・・,2の列方向の配列の中央部にエミッタ電極
用パッド8を形成しているので、半導体基板1の中央部
よりに配設されて放熱効率が低いHBT素子2,・・
・,2の熱を当該エミッタ電極用パッド8から放熱する
ことができる。
挟まれたベース配線4,・・・,4あるいはコレクタ配
線6,・・・,6を共通化させて集積度を向上させて小
型化を図りつつ、しかも、放熱効率が悪い半導体基板1
の中央よりに配設されたHBT素子2,・・・,2の熱
をエミッタ電極用パッド8から放熱させて、半導体基板
1全体の放熱効率を平均化させることができるので、複
数のHBT素子2,・・・,2の動作温度のばらつきを
抑制して合成効率の低下を抑制し、HBT素子集積回路
全体としてみた場合にその増幅効率や出力電力などを向
上させることができる。
路のレイアウトを模式的に表したレイアウト図である。
図において、HBT素子2,・・・,2のマトリックス
の列方向の両外側にベース配線4,4が配設されるよう
に、上記ベース配線4,・・・,4と上記コレクタ配線
6,・・・,6とが交互に形成されている。これ以外は
参考例3と同様の構成である。また、動作も参考例3と
同様であり説明を省略する。
子2,・・・,2の列方向の配列の中央部にエミッタ電
極用パッド8を形成しているので、半導体基板1の中央
部よりに配設されて放熱効率が低いHBT素子2,・・
・,2の熱を当該エミッタ電極用パッド8から放熱する
ことができる。
その行の数が偶数行mとなるように配列するとともに、
HBT素子2,・・・,2のマトリックスの列方向の両
外側にベース配線4,4が配設されるように、上記ベー
ス配線4,・・・,4と上記コレクタ配線6,・・・,
6とを交互に形成するので、全てのコレクタ配線6,・
・・,6に接続されるHBT素子2,・・・,2の数は
同数となり、負荷インピーダンスを均一化して合成効率
の低下を抑制し、HBT素子集積回路全体としてみた場
合にその増幅効率や出力電力などを向上させることがで
きる効果がある。
ベース配線4,・・・,4あるいはコレクタ配線6,・
・・,6を共通化させて集積度を向上させて小型化を図
りつつ、しかも、放熱効率が悪い半導体基板1の中央よ
りに配設されたHBT素子2,・・・,2の熱をエミッ
タ電極用パッド8から放熱させて、半導体基板1全体の
放熱効率を平均化させることができるので、複数のHB
T素子2,・・・,2の動作温度のばらつきを抑制して
合成効率の低下を抑制し、HBT素子集積回路全体とし
てみた場合にその増幅効率や出力電力などを向上させる
ことができる効果がある。
路のレイアウトを模式的に表したレイアウト図である。
図において、エミッタ電極用パッド8,8,8は、HB
T素子2,・・・,2の列方向の配列の中央部、および
両端の3個所に形成されている。これ以外は参考例3と
同様の構成である。また、動作も参考例3と同様であり
説明を省略する。
子2,・・・,2の列方向の配列の中央部および両端に
エミッタ電極用パッド8,8,8を形成しているので、
半導体基板1の中央部よりに配設されて放熱効率が低い
HBT素子2,・・・,2の熱を当該エミッタ電極用パ
ッド8から放熱することができ、しかも、両端のエミッ
タ電極用パッド8,8からもこれら複数のHBT素子
2,・・・,2の熱を放熱することができるので、動作
温度のばらつきのみならず絶対値自体を抑制することが
できる効果がある。
挟まれたベース配線4,・・・,4あるいはコレクタ配
線6,・・・,6を共通化させて集積度を向上させて小
型化を図りつつ、しかも、放熱効率が悪い半導体基板1
の中央よりに配設されたHBT素子2,・・・,2の熱
をエミッタ電極用パッド8から放熱させて、半導体基板
1全体の放熱効率を平均化させることができるので、H
BT素子2,・・・,2の動作温度を低く且つ均一にす
ることができ、HBT素子集積回路全体としてみた場合
にその増幅効率や出力電力などを向上させることができ
る効果がある。
のレイアウトを模式的に表したレイアウト図である。図
において、エミッタ電極用パッド8,8,8は、HBT
素子2,・・・,2の列方向の配列の中央部、および両
端部の3個所に形成されている。これ以外は実施の形態
2と同様の構成である。また、動作も実施の形態2と同
様であり説明を省略する。
子2,・・・,2の列方向の配列の中央部および両端に
エミッタ電極用パッド8,8,8を形成しているので、
半導体基板1の中央部よりに配設されて放熱効率が低い
HBT素子2,・・・,2の熱を当該エミッタ電極用パ
ッド8から放熱することができ、しかも、両端のエミッ
タ電極用パッド8,8からもこれら複数のHBT素子
2,・・・,2の熱を放熱することができるので、動作
温度のばらつきのみならず絶対値自体を抑制することが
できる効果がある。
その行の数が偶数行mとなるように配列するとともに、
HBT素子2,・・・,2のマトリックスの列方向の両
外側にベース配線4,4が配設されるように、上記ベー
ス配線4,・・・,4と上記コレクタ配線6,・・・,
6とを交互に形成するので、全てのコレクタ配線6,・
・・,6に接続されるHBT素子2,・・・,2の数は
同数となり、負荷インピーダンスを均一化して合成効率
の低下を抑制し、HBT素子集積回路全体としてみた場
合にその増幅効率や出力電力などを向上させることがで
きる。
挟まれたベース配線4,・・・,4あるいはコレクタ配
線6,・・・,6を共通化させて集積度を向上させて小
型化を図りつつ、しかも、放熱効率が悪い半導体基板1
の中央よりに配設されたHBT素子2,・・・,2の熱
をエミッタ電極用パッド8から放熱させて、半導体基板
1全体の放熱効率を平均化させることができるので、H
BT素子2,・・・,2の動作温度を低く且つ均一にす
ることができ、HBT素子集積回路全体としてみた場合
にその増幅効率や出力電力などを向上させることができ
る。
のレイアウトを模式的に表したレイアウト図である。図
において、10は2行のHBTセル3,3と、その間に
共通に設けたベース配線4と、その両側に別々に一対の
コレクタ配線6,6とを1ユニットとした場合、そのユ
ニットとユニットとの間に形成されたエミッタ電極用パ
ッドである。これ以外は参考例1と同様の構成である。
また、動作も参考例1と同様であり説明を省略する。
ル3,3の2つ毎にエミッタ電極用パッド10,・・
・,10を形成しているので、半導体基板1上の形成位
置にかかわらずHBT素子2,・・・,2とエミッタ電
極用パッド8,8,10,・・・,10との距離を一定
に且つ短く形成することができ、それによりHBT素子
2,・・・,2の温度上昇を抑制することができる。
接続されるHBT素子2,・・・,2の数は同数とな
り、且つ、全てのコレクタ配線6,・・・,6に接続さ
れるHBT素子2,・・・,2の数も同数となるので、
各HBT素子2,・・・,2からコレクタ配線6,・・
・,6側を見た負荷インピーダンス、および、各HBT
素子2,・・・,2からベース配線4,・・・,4側を
見た電源インピーダンスはともに全てのHBT素子2,
・・・,2において同一となって、全てのHBT素子
2,・・・,2に対して同一の信号を入力した場合には
全てのHBT素子は均一に動作することができる。
挟まれたベース配線4,・・・,4あるいはコレクタ配
線6,・・・,6を共通化させて集積度を向上させて小
型化を図りつつ、しかも、各HBT素子2,・・・,2
から見た場合ほぼ均一の短い距離にエミッタ電極用パッ
ト8,8,10,・・・,10が形成されているので、
HBT素子2,・・・,2の動作温度を低く且つ均一に
することができ、複数のHBT素子2,・・・,2の動
作温度のばらつきを抑制して合成効率の低下を抑制し、
HBT素子集積回路全体としてみた場合にその増幅効率
や出力電力などを向上させることができる。
路のレイアウトを模式的に表したレイアウト図である。
図において、2行のHBTセル3,3の間にコレクタ配
線6が共通に設けられ、その両側に別々に一対のベース
配線4,4が設けられた以外は参考例5と同様の構成で
ある。また、動作も参考例5と同様であり説明を省略す
る。
ル3,3の2つ毎にエミッタ電極用パッド10,・・
・,10を形成しているので、半導体基板1上の形成位
置にかかわらずHBT素子2,・・・,2とエミッタ電
極用パッド8,8,10,・・・,10との距離を一定
に且つ短く形成することができ、それによりHBT素子
2,・・・,2の温度上昇を抑制することができる。
接続されるHBT素子2,・・・,2の数は同数とな
り、且つ、全てのコレクタ配線6,・・・,6に接続さ
れるHBT素子2,・・・,2の数も同数となるので、
各HBT素子2,・・・,2からコレクタ配線6,・・
・,6側を見た負荷インピーダンス、および、各HBT
素子2,・・・,2からベース配線4,・・・,4側を
見た電源インピーダンスはともに全てのHBT素子2,
・・・,2において同一となって、全てのHBT素子
2,・・・,2に対して同一の信号を入力した場合には
全てのHBT素子2,・・・,2は均一に動作すること
ができる。
ベース配線4,・・・,4あるいはコレクタ配線6,・
・・,6を共通化させて集積度を向上させて小型化を図
りつつ、しかも、各HBT素子2,・・・,2から見た
場合ほぼ均一の短い距離にエミッタ電極用パッド8,
8,10,・・・,10が形成されているので、HBT
素子2,・・・,2の動作温度を低く且つ均一にするこ
とができ、複数のHBT素子2,・・・,2の動作温度
のばらつきを抑制して合成効率の低下を抑制し、HBT
素子集積回路全体としてみた場合にその増幅効率や出力
電力などを向上させることができる効果がある。
路のレイアウトを模式的に表したレイアウト図である。
図において、HBTセル3,・・・,3同士の間隔が、
その配列の両端におけるものよりも中央部におけるもの
のほうが広くなるように形成されている以外は参考例1
と同様の構成である。なお、同図において、HBT素子
同士の間隔は、Ly1>Ly2>Ly3>Ly4となっ
ている。また、動作も参考例1と同様であり説明を省略
する。
3,・・・,3同士の間隔が、その配列の両端における
ものよりも中央部におけるもののほうが広くなるように
形成されているので、半導体基板1の中央よりに配設さ
れたHBT素子2,・・・,2の周囲の熱容量が、半導
体基板1の端部よりに配設されたHBT素子2,・・
・,2の周囲の熱容量よりも大きくなり、その分、中央
部における動作時の温度上昇を抑制することができ、H
BT素子2,・・・,2の動作温度のばらつきを抑制す
ることができる。
挟まれたベース配線4,・・・,4あるいはコレクタ配
線6,・・・,6を共通化させて集積度を向上させて小
型化を図りつつ、しかも、放熱効率が悪い半導体基板1
の中央よりに配設されたHBT素子2,・・・,2の周
囲の熱容量を大きくしているので、半導体基板1全体の
動作温度のばらつきを抑制して合成効率の低下を抑制
し、HBT素子集積回路全体としてみた場合にその増幅
効率や出力電力などを向上させることができる。
積回路のレイアウトを模式的に表したレイアウト図であ
る。図において、HBTセル3,・・・,3同士の間隔
が、その配列の両端におけるものよりも中央部における
もののほうが広くなるように形成されている以外は参考
例2と同様の構成である。なお、同図において、HBT
素子同士の間隔は、Ly1>Ly2>Ly3>Ly4と
なっている。また、動作も参考例2と同様であり説明を
省略する。
ル3,・・・,3同士の間隔が、その配列の両端におけ
るものよりも中央部におけるもののほうが広くなるよう
に形成されているので、半導体基板1の中央よりに配設
されたHBT素子2,・・・,2の周囲の熱容量が、半
導体基板1の端部よりに配設されたHBT素子2,・・
・,2の周囲の熱容量よりも大きくなり、その分、中央
部における動作時の温度上昇を抑制することができ、H
BT素子2,・・・,2の動作温度のばらつきを抑制す
ることができる。
挟まれたベース配線4,・・・,4あるいはコレクタ配
線6,・・・,6を共通化させて集積度を向上させて小
型化を図りつつ、しかも、放熱効率が悪い半導体基板1
の中央よりに配設されたHBT素子2,・・・,2の周
囲の熱容量を大きくしているので、半導体基板1全体の
動作温度のばらつきを抑制して合成効率の低下を抑制
し、HBT素子集積回路全体としてみた場合にその増幅
効率や出力電力などを向上させることができる効果があ
る。
路のレイアウトを模式的に表したレイアウト図である。
図において、各HBTセル3内のHBT素子2,・・
・,2同士の間隔が、その配列の両端におけるものより
も中央部におけるもののほうが広くなるように形成され
ている以外は参考例1と同様の構成である。なお、同図
において、HBT素子同士の間隔は、Lx1>Lx2>
Lx3>Lx4となっている。また、動作も参考例1と
同様であり説明を省略する。
内のHBT素子2,・・・,2同士の間隔が、その配列
の両端におけるものよりも中央部におけるもののほうが
広くなるように形成されているので、半導体基板1の中
央よりに配設されたHBT素子2,・・・,2の周囲の
熱容量が、半導体基板1の端部よりに配設されたHBT
素子2,・・・,2の周囲の熱容量よりも大きくなり、
その分、中央部における動作時の温度上昇を抑制するこ
とができ、HBT素子2,・・・,2の動作温度のばら
つきを抑制することができる。
挟まれたベース配線4,・・・,4あるいはコレクタ配
線6,・・・,6を共通化させて集積度を向上させて小
型化を図りつつ、しかも、放熱効率が悪い半導体基板1
の中央よりに配設されたHBT素子2,・・・,2の周
囲の熱容量を大きくしているので、半導体基板1全体の
動作温度のばらつきを抑制して合成効率の低下を抑制
し、HBT素子集積回路全体としてみた場合にその増幅
効率や出力電力などを向上させることができる。
回路のレイアウトを模式的に表したレイアウト図であ
る。図において、各HBTセル3内のHBT素子2,・
・・,2同士の間隔が、その配列の両端におけるものよ
りも中央部におけるもののほうが広くなるように形成さ
れている以外は参考例2と同様の構成である。なお、同
図において、HBT素子同士の間隔は、Lx1>Lx2
>Lx3>Lx4となっている。また、動作も参考例2
と同様であり説明を省略する。
ル3内のHBT素子2,・・・,2同士の間隔が、その
配列の両端におけるものよりも中央部におけるもののほ
うが広くなるように形成されているので、半導体基板1
の中央よりに配設されたHBT素子2,・・・,2の周
囲の熱容量が、半導体基板1の端部よりに配設されたH
BT素子2,・・・,2の周囲の熱容量よりも大きくな
り、その分、中央部における動作時の温度上昇を抑制す
ることができ、HBT素子2,・・・,2の動作温度の
ばらつきを抑制することができる。
挟まれたベース配線4,・・・,4あるいはコレクタ配
線6,・・・,6を共通化させて集積度を向上させて小
型化を図りつつ、しかも、放熱効率が悪い半導体基板1
の中央よりに配設されたHBT素子2,・・・,2の周
囲の熱容量を大きくしているので、半導体基板1全体の
動作温度のばらつきを抑制して合成効率の低下を抑制
し、HBT素子集積回路全体としてみた場合にその増幅
効率や出力電力などを向上させることができる効果があ
る。
路のレイアウトを模式的に表したレイアウト図である。
図において、HBTセル3,・・・,3同士の間隔がそ
の配列の両端におけるものよりも中央部におけるものの
ほうが広くなるように形成されるとともに、各HBTセ
ル3内のHBT素子2,・・・,2同士の間隔がその配
列の両端におけるものよりも中央部におけるもののほう
が広くなるように形成されている以外は参考例1と同様
の構成である。なお、同図において、HBT素子同士の
間隔は、Ly1>Ly2>Ly3>Ly4且つLx1>
Lx2>Lx3>Lx4となっている。また、動作も参
考例1と同様であり説明を省略する。
3,・・・,3同士の間隔が、その配列の両端における
ものよりも中央部におけるもののほうが広くなるように
形成されるとともに、HBTセル3内のHBT素子2,
・・・,2同士の間隔が、その配列の両端におけるもの
よりも中央部におけるもののほうが広くなるように形成
されているので、半導体基板1の中央よりに配設された
HBT素子2,・・・,2の周囲の熱容量が、半導体基
板1の端部よりに配設されたHBT素子2,・・・,2
の周囲の熱容量よりも大きくなり、その分、中央部にお
ける動作時の温度上昇を抑制することができ、HBT素
子2,・・・,2の動作温度のばらつきを抑制すること
ができる。
挟まれたベース配線4,・・・,4あるいはコレクタ配
線6,・・・,6を共通化させて集積度を向上させて小
型化を図りつつ、しかも、放熱効率が悪い半導体基板1
の中央よりに配設されたHBT素子2,・・・,2の周
囲の熱容量を大きくしているので、半導体基板1全体の
動作温度のばらつきを抑制して合成効率の低下を抑制
し、HBT素子集積回路全体としてみた場合にその増幅
効率や出力電力などを向上させることができる。
回路のレイアウトを模式的に表したレイアウト図であ
る。図において、HBTセル3,・・・,3同士の間隔
がその配列の両端におけるものよりも中央部におけるも
ののほうが広くなるように形成されるとともに、各HB
Tセル3内のHBT素子2,・・・,2同士の間隔がそ
の配列の両端におけるものよりも中央部におけるものの
ほうが広くなるように形成されている以外は参考例2と
同様の構成である。なお、同図において、HBT素子同
士の間隔は、Ly1>Ly2>Ly3>Ly4且つLx
1>Lx2>Lx3>Lx4となっている。また、動作
も参考例2と同様であり説明を省略する。
ル3,・・・,3同士の間隔が、その配列の両端におけ
るものよりも中央部におけるもののほうが広くなるよう
に形成されるとともに、HBTセル3内のHBT素子
2,・・・,2同士の間隔が、その配列の両端における
ものよりも中央部におけるもののほうが広くなるように
形成されているので、半導体基板1の中央よりに配設さ
れたHBT素子2,・・・,2の周囲の熱容量が、半導
体基板1の端部よりに配設されたHBT素子2,・・
・,2の周囲の熱容量よりも大きくなり、その分、中央
部における動作時の温度上昇を抑制することができ、H
BT素子2,・・・,2の動作温度のばらつきを抑制す
ることができる。
挟まれたベース配線4,・・・,4あるいはコレクタ配
線6,・・・,6を共通化させて集積度を向上させて小
型化を図りつつ、しかも、放熱効率が悪い半導体基板1
の中央よりに配設されたHBT素子2,・・・,2の周
囲の熱容量を大きくしているので、半導体基板1全体の
動作温度のばらつきを抑制して合成効率の低下を抑制
し、HBT素子集積回路全体としてみた場合にその増幅
効率や出力電力などを向上させることができる効果があ
る。
のHBT素子がマトリックス状に配列して形成され、こ
のマトリックスの行毎に共通に複数のベース配線と複数
のコレクタ配線とが設けられ、且つ、このマトリックス
の列毎に共通に複数のエミッタ配線が設けられるHBT
素子集積回路において、複数のHBT素子をその行の数
が偶数行となるように配列するとともに、上記マトリッ
クスの両外側にベース配線が配設されるように、上記ベ
ース配線と上記コレクタ配線とを交互に設けるので、全
てのコレクタ配線に接続されるHBT素子の数も同数と
なる。
を見た負荷インピーダンスは全てのHBT素子において
同一となって、全てのHBT素子に対して同一の信号を
入力した場合には、全てのHBT素子は均一な負荷イン
ピーダンスの下で動作するので、ベース配線やコレクタ
配線を共通化し、更に集積度を向上させて小型化を図り
つつ、しかも、負荷インピーダンスを均一化して合成効
率の低下を抑制し、HBT素子集積回路全体としてみた
場合にその増幅効率や出力電力などを向上させることが
できる効果がある。
HBT素子がマトリックス状に配列して形成され、この
マトリックスの行毎に共通に複数のベース配線と複数の
コレクタ配線とが設けられ、且つ、このマトリックスの
列毎に共通に複数のエミッタ配線が設けられるHBT素
子集積回路において、上記マトリックスの両外側にベー
ス配線が配設されるように、上記ベース配線と上記コレ
クタ配線とを交互に設け、複数のエミッタ配線が接続さ
れるエミッタ電極用パットを、少なくともHBT素子の
列方向の配列の中央部に形成しているので、半導体基板
の中央よりに配設されたHBT素子の熱を当該エミッタ
電極用パットから放熱することができる。
線が配設されるように、上記ベース配線と上記コレクタ
配線とを交互に設けたことによる効果に加え、HBTセ
ルの間に挟まれたベース配線あるいはコレクタ配線を共
通化させて集積度を向上させて小型化を図りつつ、しか
も、放熱効率が悪い半導体基板の中央よりに配設された
HBT素子の熱をエミッタ電極用パットから放熱させ
て、半導体基板全体の放熱効率を平均化させることがで
きるので、複数のHBT素子の動作温度のばらつきを抑
制して合成効率の低下を抑制し、HBT素子集積回路全
体としてみた場合に、その増幅効率や出力電力などを向
上させることができる効果がある。
外側にベース配線が配設されるように、上記ベース配線
と上記コレクタ配線とを交互に設け、少なくともエミッ
タ電極用パットを、HBT素子の列方向の配列の中央部
と、両端とに形成することで、マトリックスの両外側に
ベース配線が配設されるように、上記ベース配線と上記
コレクタ配線とを交互に設けたことによる効果に加え、
動作温度の絶対値自体を抑制することができる効果があ
る。
HBT素子がマトリックス状に配列して形成され、この
マトリックスの行毎に共通に複数のベース配線と複数の
コレクタ配線とが設けられ、且つ、このマトリックスの
列毎に共通に複数のエミッタ配線が設けられるHBT素
子集積回路において、上記マトリックスの両外側にベー
ス配線が配設されるように、上記ベース配線と上記コレ
クタ配線とを交互に設け、HBT素子同士の間隔は、そ
の配列の両端におけるものよりも中央部におけるものの
ほうが広く形成されているので、半導体基板の中央より
に配設されたHBT素子の周囲の熱容量が、半導体基板
の端部よりに配設されたHBT素子の周囲の熱容量より
も大きくなり、その分、HBT素子の動作温度のばらつ
きを抑制することができる。
線が配設されるように、上記ベース配線と上記コレクタ
配線とを交互に設けたことによる効果に加え、HBTセ
ルの間に挟まれたベース配線あるいはコレクタ配線を共
通化させて集積度を向上させて小型化を図りつつ、しか
も、放熱効率が悪い半導体基板の中央よりに配設された
HBT素子の周囲の熱容量を大きくしているので、半導
体基板全体の動作温度のばらつきを抑制して合成効率の
低下を抑制し、HBT素子集積回路全体としてみた場合
に、その増幅効率や出力電力などを向上させることがで
きる効果がある。
ウトを模式的に表したレイアウト図である。
ウトを模式的に表したレイアウト図である。
積回路のレイアウトを模式的に表したレイアウト図であ
る。
ウトを模式的に表したレイアウト図である。
積回路のレイアウトを模式的に表したレイアウト図であ
る。
積回路のレイアウトを模式的に表したレイアウト図であ
る。
ウトを模式的に表したレイアウト図である。
ウトを模式的に表したレイアウト図である。
積回路のレイアウトを模式的に表したレイアウト図であ
る。
アウトを模式的に表したレイアウト図である。
集積回路のレイアウトを模式的に表したレイアウト図で
ある。
アウトを模式的に表したレイアウト図である。
集積回路のレイアウトを模式的に表したレイアウト図で
ある。
アウトを模式的に表したレイアウト図である。
集積回路のレイアウトを模式的に表したレイアウト図で
ある。
模式的に表したレイアウト図である。
ン・バイポーラ・トランジスタ素子)、4 ベース配
線、6 コレクタ配線、8,10 エミッタ電極用パッ
ド、9 エミッタエアブリッジ配線(エミッタ配線)。
Claims (4)
- 【請求項1】 半導体基板と、 この半導体基板上にマトリックス状に配列して形成され
た複数のヘテロジャンクション・バイポーラ・トランジ
スタ素子と、 上記マトリックス状の配列において上記ヘテロジャンク
ション・バイポーラ・トランジスタ素子の行毎に共通に
設けられる複数のベース配線と、 上記マトリックス状の配列において上記ヘテロジャンク
ション・バイポーラ・トランジスタ素子の行毎に共通に
設けられる複数のコレクタ配線と、 上記マトリックス状の配列において上記ヘテロジャンク
ション・バイポーラ・トランジスタ素子の列毎に共通に
設けられる複数のエミッタ配線とを備えたヘテロジャン
クション・バイポーラ・トランジスタ素子集積回路にお
いて、 複数のヘテロジャンクション・バイポーラ・トランジス
タ素子をその行の数が偶数行となるように配列するとと
もに、 上記マトリックスの両外側にベース配線が配設されるよ
うに、上記ベース配線と上記コレクタ配線とを交互に設
けることを特徴とするヘテロジャンクション・バイポー
ラ・トランジスタ素子集積回路。 - 【請求項2】 半導体基板と、この半導体基板上にマト
リックス状に配列して形成された複数のヘテロジャンク
ション・バイポーラ・トランジスタ素子と、 上記マトリックス状の配列において上記ヘテロジャンク
ション・バイポーラ・トランジスタ素子の行毎に共通に
設けられる複数のベース配線と、 上記マトリックス状の配列において上記ヘテロジャンク
ション・バイポーラ・トランジスタ素子の行毎に共通に
設けられる複数のコレクタ配線と、 上記マトリックス状の配列において上記ヘテロジャンク
ション・バイポーラ・トランジスタ素子の列毎に共通に
設けられる複数のエミッタ配線とを備えたヘテロジャン
クション・バイポーラ・トランジスタ素子集積回路にお
いて、 上記マトリックスの両外側にベース配線が配設されるよ
うに、上記ベース配線と上記コレクタ配線とを交互に設
け、 複数のエミッタ配線が接続されるエミッタ電極用パット
を、少なくともヘテロジャンクション・バイポーラ・ト
ランジスタ素子の列方向の配列の中央部に形成すること
を特徴とするヘテロジャンクション・バイポーラ・トラ
ンジスタ素子集積回路。 - 【請求項3】 マトリックスの両外側にベース配線が配
設されるように、上記ベース配線と上記コレクタ配線と
を交互に設け、エミッタ電極用パットは、ヘテロジャン
クション・バイポーラ・トランジスタ素子の列方向の配
列の中央部と、両端部とに形成されていることを特徴と
する請求項2記載のヘテロジャンクション・バイポーラ
・トランジスタ素子集積回路。 - 【請求項4】 半導体基板と、 この半導体基板上にマトリックス状に配列して形成され
た複数のヘテロジャンクション・バイポーラ・トランジ
スタ素子と、 上記マトリックス状の配列において上記ヘテロジャンク
ション・バイポーラ・トランジスタ素子の行毎に共通に
設けられる複数のベース配線と、 上記マトリックス状の配列において上記ヘテロジャンク
ション・バイポーラ・トランジスタ素子の行毎に共通に
設けられる複数のコレクタ配線と、 上記マトリックス状の配列において上記ヘテロジャンク
ション・バイポーラ・トランジスタ素子の列毎に共通に
設けられる複数のエミッタ配線とを備えたヘテロジャン
クション・バイポーラ・トランジスタ素子集積回路にお
いて、 上記マトリックスの両外側にベース配線が配設されるよ
うに、上記ベース配線と上記コレクタ配線とを交互に設
け、 ヘテロジャンクション・バイポーラ・トランジスタ素子
同士の間隔は、その配列の両端部におけるものよりも中
央部におけるものの方が広く形成されていることを特徴
とするヘテロジャンクション・バイポーラ・トランジス
タ素子集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12229499A JP3195313B2 (ja) | 1999-04-28 | 1999-04-28 | ヘテロジャンクション・バイポーラ・トランジスタ素子集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12229499A JP3195313B2 (ja) | 1999-04-28 | 1999-04-28 | ヘテロジャンクション・バイポーラ・トランジスタ素子集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000315693A JP2000315693A (ja) | 2000-11-14 |
JP3195313B2 true JP3195313B2 (ja) | 2001-08-06 |
Family
ID=14832406
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP12229499A Expired - Lifetime JP3195313B2 (ja) | 1999-04-28 | 1999-04-28 | ヘテロジャンクション・バイポーラ・トランジスタ素子集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3195313B2 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004006531A (ja) | 2002-05-31 | 2004-01-08 | Renesas Technology Corp | 半導体装置およびその製造方法 |
JP5011549B2 (ja) * | 2004-12-28 | 2012-08-29 | 株式会社村田製作所 | 半導体装置 |
JP5503168B2 (ja) * | 2009-03-19 | 2014-05-28 | 株式会社日立製作所 | 半導体集積回路装置 |
CN104104341B (zh) * | 2014-07-28 | 2017-02-15 | 苏州英诺迅科技有限公司 | 热分流式微波功率放大器 |
WO2024116219A1 (ja) * | 2022-11-28 | 2024-06-06 | 日本電信電話株式会社 | 半導体装置の製造方法 |
-
1999
- 1999-04-28 JP JP12229499A patent/JP3195313B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP2000315693A (ja) | 2000-11-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5011549B2 (ja) | 半導体装置 | |
US20060157825A1 (en) | Semiconductor device and manufacturing the same | |
US10270400B2 (en) | Semiconductor device | |
US6825548B2 (en) | Semiconductor device | |
JP2007242727A (ja) | ヘテロ接合バイポーラトランジスタ及びこれを用いた電力増幅器 | |
US6455905B1 (en) | Single chip push-pull power transistor device | |
JP3195313B2 (ja) | ヘテロジャンクション・バイポーラ・トランジスタ素子集積回路 | |
US6600179B2 (en) | Power amplifier with base and collector straps | |
US11276689B2 (en) | Semiconductor device and amplifier module | |
US20230318543A1 (en) | Power amplifier | |
US10924071B2 (en) | Semiconductor device | |
JP3892630B2 (ja) | 半導体装置 | |
JP3521750B2 (ja) | 半導体装置およびその半導体装置を用いた増幅装置 | |
US6376898B1 (en) | Bipolar transistor layout with minimized area and improved heat dissipation | |
JP2012109320A (ja) | 電力増幅器 | |
JP2001044214A (ja) | 半導体集積回路装置 | |
JP3269549B2 (ja) | 半導体装置 | |
EP4333296A1 (en) | Digital rf amplifier | |
JPH10256268A (ja) | 高出力用半導体装置 | |
JP3152145B2 (ja) | 半導体装置 | |
JP3289696B2 (ja) | マルチフィンガ型バイポーラトランジスタおよびアナログ信号増幅器 | |
JP5783241B2 (ja) | 半導体装置 | |
JP3509849B2 (ja) | 高出力用半導体装置 | |
JP5527313B2 (ja) | 半導体装置およびそれを用いた無線通信機器 | |
JPH05315352A (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090601 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100601 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100601 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110601 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120601 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130601 Year of fee payment: 12 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
EXPY | Cancellation because of completion of term |