JP3195313B2 - ヘテロジャンクション・バイポーラ・トランジスタ素子集積回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は衛星通信、地上マ
イクロ波通信、移動体通信等に使用するマイクロ波・ミ
リ波用のヘテロジャンクション・バイポーラ・トランジ
スタ素子（以下、ＨＢＴ素子と略記する）集積回路に関
するものである。

【０００２】

【従来の技術】図１６は「Ｈｉｇｈ Ｅｆｆｉｃｉｅｎ
ｃｙ ＡｌＧａＡｓ／ＧａＡｓ Ｐｏｗｅｒ ＨＢＴｓ
ａｔ ａ Ｌｏｗ Ｓｕｐｐｌｙ Ｖｏｌｔａｇｅ
ｆｏｒＤｉｇｉｔａｌ Ｃｅｌｌｕｌａｒ Ｐｈｏｎｅ
ｓ（ＩＥＩＣＥ Ｔｒａｎｓ． ｏｎ Ｅｌｅｃｔｒｏ
ｎ，Ｖｏｌ．Ｅ８０−Ｃ，Ｎｏ．６，ｐｐ．７４０−７
４５，ＪＵＮＥ １９９７）に記述されている従来のＨ
ＢＴ素子集積回路のレイアウトを模式的に表したレイア
ウト図である。図において、１は半導体基板、２はそれ
ぞれマトリックス状に配列されたＨＢＴ素子、３はそれ
ぞれ一行に配列された複数のＨＢＴ素子２，・・・，２
からなるＨＢＴセル、１２はそれぞれ２つのＨＢＴセル
３，・・・，３の間に配設される複数のベース配線、１
３はそれぞれこのベース配線１２に接続される複数のベ
ース電極用パッド、１４はそれぞれ２つのＨＢＴセル
３，３の間および両端に配設される複数のコレクタ配
線、１５はそれぞれこのコレクタ配線１４に接続される
複数のコレクタ電極用パッド、８はＨＢＴ素子２，・・
・，２の列方向の配列の両端に形成された一対のエミッ
タ電極用パッド、９は各列毎に複数のＨＢＴ素子２，・
・・，２に共通に接続された複数のエミッタ配線であ
る。なお、このようなレイアウトはマルチフィンガーと
よばれている。

【０００３】次に動作について説明する。ここでは、全
てのＨＢＴ素子２，・・・，２に対して共通に信号を入
力し、共通に負荷をドライブする場合を例に説明する。
このようなドライブを行う場合には、全てのベース電極
用パッド１３，・・・，１３を共通の入力装置に接続
し、且つ、全てのコレクタ電極用パッド１５，・・・，
１５を共通の負荷装置に接続する。また、ここでは、２
つのエミッタ電極用パッド８，８は直接接地されていて
も、あるいは、バイアホールにて接地されていてもよ
い。

【０００４】複数のベース電極用パッド１３，・・・，
１３に共通の信号を入力すると、この信号はベース配線
１２，・・・，１２を介してすべてのＨＢＴ素子２，・
・・，２に供給される。このＨＢＴ素子２，・・・，２
はその信号に応じて動作し、エミッタ電極用パッド８，
８から供給された電流を用いて信号を増幅してそれぞれ
のコレクタ配線１４，・・・，１４およびコレクタ電極
用パッド１５，・・・，１５を介して負荷装置をドライ
ブする。このように複数のＨＢＴ素子２，・・・，２が
同時に動作することによって、より大きな容量の負荷な
どを高速にドライブすることができる。

【０００５】

【発明が解決しようとする課題】従来のＨＢＴ素子集積
回路は以上のように構成されているので、多数のＨＢＴ
素子２，・・・，２が一定の間隔でマトリックス状に配
列され、しかも、ＨＢＴセル３，・・・，３の間に挟ま
れたベース配線１２，・・・，１２およびコレクタ配線
１４，・・・，１４はかならず共通化されているので、
その集積度は上がるものの、各ＨＢＴ素子２，・・・，
２の入出力インピーダンス特性や動作温度にばらつきが
生じてしまい、その結果全てのＨＢＴ素子２，・・・，
２に均一な動作をさせることができなくなってその合成
効率が低下し、ＨＢＴ素子集積回路全体としてみた場合
にその増幅効率や出力電力などが悪化してしまうなどの
課題があった。

【０００６】具体的に説明する。上記従来のＨＢＴ素子
集積回路では、コレクタ配線１４，・・・，１４が複数
のＨＢＴ素子２，・・・，２の両側に位置するように、
コレクタ配線１４，・・・，１４とベース配線１２，・
・・，１２とを交互にＨＢＴセル３，・・・，３の間に
配設した構造となっている。従って、両端のコレクタ配
線１４，１４に接続されるＨＢＴ素子２，・・・，２の
数と、ＨＢＴセル３，・・・，３の間に配設されたコレ
クタ配線１４，・・・，１４に接続されるＨＢＴ素子
２，・・・，２の数とは丁度倍半分の関係になり、両端
部に位置するＨＢＴ素子２，・・・，２からコレクタ配
線１４，１４側を見た負荷インピーダンスは、それ以外
のＨＢＴ素子２，・・・，２からコレクタ配線１４，・
・・，１４側を見た負荷インピーダンスの半分の値とな
ってしまう。そして、このＨＢＴ素子２，・・・，２の
出力特性は、その出力負荷インピーダンスによって大き
く変化するため、上述した従来のマルチフィンガーＨＢ
Ｔ素子集積回路の場合には、最も外側のＨＢＴセル３，
３内のＨＢＴ素子２，・・・，２の入出力特性は内側の
ＨＢＴセル３，・・・，３内のＨＢＴ素子２，・・・，
２の入出力特性とは大きく異なり、これらが均一の動作
をすることができず、これらの出力を合成して得られる
出力信号の合成効率が低下し、ＨＢＴ素子集積回路の出
力効率が低くなってしまうという課題がある。

【０００７】なお、この関係を図１６においてｉ行ｊ列
（ｉ＝１，・・・，ｍ，ｊ＝１，・・・，ｎ）のＨＢＴ
素子２ＨＢＴ（ｉ，ｊ）の入力インピーダンスをＺｉｎ
（ｉ，ｊ）、出力インピーダンスをＺｏｕｔ（ｉ，ｊ）
と表記すると、上記入出力特性の関係は下記式１および
下記式２の関係となる。但し、この式ではｋ＝２，・・
・，ｍ−１である。

【０００８】 Ｚｉｎ（１，ｊ）＝Ｚｉｎ（ｍ，ｊ）＝Ｚｉｎ（ｋ，ｊ）／２ ・・・式１ Ｚｏｕｔ（１，ｊ）＝Ｚｏｕｔ（ｍ，ｊ）＝Ｚｏｕｔ（ｋ，ｊ）／２ ・・・式２

【０００９】また、このようなＨＢＴ素子集積回路にお
いてその熱分布を考えると、放熱は主にエミッタ電極用
パッド８，８を介して、更に接地されたワイヤやバイア
ホールを介して行われるため、このエミッタ電極用パッ
ド８，８までの距離が近い列方向両端側のＨＢＴ素子
２，・・・，２の動作温度がもっとも低く、且つ、半導
体基板１の中央よりに配設されたＨＢＴ素子２，・・
・，２の動作温度がもっとも高くなる。そして、ＨＢＴ
素子２，・・・，２はその温度に応じて入出力特性が変
化してしまうので、このような温度分布となってしまう
従来のＨＢＴ素子集積回路においては各ＨＢＴ素子２，
・・・，２の動作が不均一となってしまい、これらの出
力を合成して得られる出力信号の合成効率が低下し、Ｈ
ＢＴ素子集積回路の出力効率が低くなってしまうという
課題がある。

【００１０】この発明は上記のような課題を解決するた
めになされたもので、複数のＨＢＴ素子の動作の均一性
を確保しつつ集積度を向上させ、これにより小型でしか
も増幅効率がよく、出力電力が大きいＨＢＴ素子集積回
路を得ることを目的とする。

【００１１】

【課題を解決するための手段】この発明に係るＨＢＴ素
子集積回路は、半導体基板上にマトリックス状に配列し
て形成された複数のヘテロジャンクション・バイポーラ
・トランジスタ素子と、上記マトリックス状の配列にお
いて上記ヘテロジャンクション・バイポーラ・トランジ
スタ素子の行毎に共通に設けられる複数のベース配線
と、上記マトリックス状の配列において上記ヘテロジャ
ンクション・バイポーラ・トランジスタ素子の行毎に共
通に設けられる複数のコレクタ配線と、上記マトリック
ス状の配列において上記ヘテロジャンクション・バイポ
ーラ・トランジスタ素子の列毎に共通に設けられる複数
のエミッタ配線とを備えたヘテロジャンクション・バイ
ポーラ・トランジスタ素子集積回路において、複数のヘ
テロジャンクション・バイポーラ・トランジスタ素子を
その行の数が偶数行となるように配列するとともに、上
記マトリックスの両外側にベース配線が配設されるよう
に、上記ベース配線と上記コレクタ配線とを交互に設け
ることを特徴とする。

【００１２】この発明に係るＨＢＴ素子集積回路は、半
導体基板と、この半導体基板上にマトリックス状に配列
して形成された複数のＨＢＴ素子と、上記マトリックス
状の配列において上記ＨＢＴ素子の行毎に共通に設けら
れる複数のベース配線と、上記マトリックス状の配列に
おいて上記ＨＢＴ素子の行毎に共通に設けられる複数の
コレクタ配線と、上記マトリックス状の配列において上
記ＨＢＴ素子の列毎に共通に設けられる複数のエミッタ
配線とを備えたＨＢＴ素子集積回路において、上記マト
リックスの両外側にベース配線が配設されるように、上
記ベース配線と上記コレクタ配線とを交互に設け、複数
のエミッタ配線が接続されるエミッタ電極用パットを、
少なくともＨＢＴ素子の列方向の配列の中央部に形成す
るものである。

【００１３】この発明に係るＨＢＴ素子集積回路は、マ
トリックスの両外側にベース配線が配設されるように、
上記ベース配線と上記コレクタ配線とを交互に設け、エ
ミッタ電極用パッドが、ＨＢＴ素子の列方向の配列の中
央部に形成するものである。

【００１４】この発明に係るＨＢＴ素子集積回路は、半
導体基板と、この半導体基板上にマトリックス状に配列
して形成された複数のＨＢＴ素子と、上記マトリックス
状の配列において上記ＨＢＴ素子の行毎に共通に設けら
れる複数のベース配線と、上記マトリックス状の配列に
おいて上記ＨＢＴ素子の行毎に共通に設けられる複数の
コレクタ配線と、上記マトリックス状の配列において上
記ＨＢＴ素子の列毎に共通に設けられる複数のエミッタ
配線とを備えたＨＢＴ素子集積回路において、上記マト
リックスの両外側にベース配線が配設されるように、上
記ベース配線と上記コレクタ配線とを交互に設け、ヘテ
ロジャンクション・バイポーラ・トランジスタ素子同士
の間隔は、その配列の両端部におけるものよりも中央部
におけるものの方が広く形成されているものである。

【００１５】

【発明の実施の形態】以下、この発明の実施の一形態を
参考例を含めて説明する。図１は参考例１によるＨＢＴ
素子集積回路のレイアウトを模式的に表したレイアウト
図である。図において、１は半導体基板、２はそれぞれ
ｍ行、ｎ列（ｍ，ｎは整数）のマトリックス状に配列さ
れたＨＢＴ素子、３はそれぞれ一行に配列された複数の
ＨＢＴ素子２，・・・，２からなるＨＢＴセル、４はそ
れぞれ２つのＨＢＴセル３，３毎にそれらの間に配設さ
れ、この２つのＨＢＴセル３，３の２ｎ個のＨＢＴ素子
に接続されるｍ／２本のベース配線、５はそれぞれこの
ベース配線４に接続されるｍ／２個のベース電極用パッ
ド、６はそれぞれ２つのＨＢＴセル３，３毎にそれら両
側に配設され、この２つのＨＢＴセル３，３のｎ個ずつ
のＨＢＴ素子２，・・・，２に接続されるｍ本のコレク
タ配線、７はそれぞれこのコレクタ配線６に接続される
ｍ個のコレクタ電極用パッド、８はＨＢＴ素子２，・・
・，２の列方向の配列の両端側に形成された一対のエミ
ッタ電極用パッド、９は各列毎に複数のＨＢＴ素子２，
・・・，２に共通に接続されたｎ本のエミッタエアブリ
ッジ配線（エミッタ配線）である。

【００１６】次に動作について説明する。ここでは、全
てのＨＢＴ素子２，・・・，２に対して共通に信号を入
力し、共通に負荷をドライブする場合を例に説明する。
このようなドライブを行う場合には、全てのベース電極
用パッド５，・・・，５を共通の入力装置に接続し、且
つ、全てのコレクタ電極用パッド７，・・・，７を共通
の負荷装置に接続する。また、ここでは、２つのエミッ
タ電極用パッド８，８は直接接地されていても、あるい
は、バイアホールにて接地されていてもよい。

【００１７】複数のベース電極用パッド５，・・・，５
に共通の信号を入力すると、この信号はベース配線４，
・・・，４を介してすべてのＨＢＴ素子２，・・・，２
に供給される。このＨＢＴ素子２，・・・，２はその信
号に応じて動作し、エミッタ電極用パッド８，８から供
給された電流を用いて信号を増幅してそれぞれのコレク
タ配線６，・・・，６およびコレクタ電極用パッド７，
・・・，７を介して負荷装置をドライブする。このよう
に複数のＨＢＴ素子２，・・・，２が同時に動作するこ
とによって、より大きな容量の負荷などを高速にドライ
ブすることができる。

【００１８】そして、この参考例１では、複数のＨＢＴ
素子２，・・・，２をその行の数が偶数行ｍとなるよう
に配列するとともに、２行を単位として、その２行の間
に共通にベース配線４を設け、且つ、その両側に別々に
一対のコレクタ配線６，６を設けるので、全てのベース
配線４に接続されるＨＢＴ素子２，・・・，２の数は同
数となり、且つ、全てのコレクタ配線６に接続されるＨ
ＢＴ素子２，・・・，２の数も同数となる。

【００１９】従って、各ＨＢＴ素子２，・・・，２から
コレクタ配線６，・・・，６側を見た負荷インピーダン
ス、および、各ＨＢＴ素子２，・・・，２からベース配
線４，・・・，４側を見た電源インピーダンスはともに
全てのＨＢＴ素子２，・・・，２において同一となっ
て、全てのＨＢＴ素子２，・・・，２に対して同一の信
号を入力した場合には全てのＨＢＴ素子２，・・・，２
は均一に動作することができる。ｉ行ｊ列（ｉ＝１，・
・・，ｍ，ｊ＝１，・・・，ｎ）のＨＢＴ素子２の入力
インピーダンスをＺｉｎ（ｉ，ｊ）、出力インピーダン
スをＺｏｕｔ（ｉ，ｊ）と表記すると、この関係は、下
記式３および下記式４のようにあらわせる。

【００２０】 Ｚｉｎ（ｉ，ｊ）＝ｃｏｎｓｔ ・・・式３ Ｚｏｕｔ（ｉ，ｊ）＝ｃｏｎｓｔ ・・・式４

【００２１】その結果、従来のように、ベース配線４，
・・・，４あるいはコレクタ配線６，・・・，６を共通
化して集積度を向上させて小型化を図りつつ、しかも、
単にＨＢＴ素子２，・・・，２に挟まれたベース配線
４，・・・，４およびコレクタ配線６，・・・，６をす
べて共通化させていた場合に比べて合成効率の低下が抑
制され、ＨＢＴ素子集積回路全体としてみた場合にその
増幅効率や出力電力などを向上させることができる。

【００２２】図２は参考例２によるＨＢＴ素子集積回路
のレイアウトを模式的に表したレイアウト図である。図
において、２つのＨＢＴセル３，３を１ユニットとした
場合、各ユニットの２つのＨＢＴセル３，３の間にコレ
クタ配線６が配設され、各ユニットの両側にベース配線
４，４が配設されている以外は参考例１と同様の構成で
ある。なお、この場合、ベース配線４，・・・，４およ
びベース電極用パッド５，・・・，５はｍ個、コレクタ
配線６，・・・，６およびコレクタ電極用パッド７，・
・・，７はｍ／２個となる。また、動作も参考例１と同
様であり説明を省略する。

【００２３】そして、この参考例２では、複数のＨＢＴ
素子２，・・・，２をその行の数が偶数行ｍとなるよう
に配列するとともに、２行を単位として、その２行の間
に共通にコレクタ配線６を設け、且つ、その両側に別々
に一対のベース配線４，４を設けるので、全てのベース
配線４，・・・，４に接続されるＨＢＴ素子２，・・
・，２の数は同数となり、且つ、全てのコレクタ配線
６，・・・，６に接続されるＨＢＴ素子２，・・・，２
の数も同数となる。

【００２４】従って、各ＨＢＴ素子２からコレクタ配線
６側を見た負荷インピーダンス、および、各ＨＢＴ素子
２からベース配線４側を見た電源インピーダンスはとも
に全てのＨＢＴ素子２，・・・，２において同一となっ
て、全てのＨＢＴ素子２，・・・，２に対して同一の信
号を入力した場合には全てのＨＢＴ素子２，・・・，２
は均一に動作することができる。

【００２５】その結果、従来のように、ベース配線４，
・・・，４あるいはコレクタ配線６，・・・，６を共通
化して集積度を向上させて小型化を図りつつ、しかも、
単にＨＢＴ素子２，・・・，２に挟まれたベース配線
４，・・・，４およびコレクタ配線６，・・・，６をす
べて共通化させていた場合に比べて合成効率の低下が抑
制され、ＨＢＴ素子集積回路全体としてみた場合にその
増幅効率や出力電力などを向上させることができる。

【００２６】実施の形態１． 図３はこの発明の実施の形態１によるＨＢＴ素子集積回
路のレイアウトを模式的に表したレイアウト図である。
図において、ＨＢＴ素子２，・・・，２のマトリックス
の列方向の両外側にベース配線４，４が配設されるよう
に、上記ベース配線４，・・・，４と上記コレクタ配線
６，・・・，６とを交互に形成する以外は参考例１と同
様の構成である。なお、この場合、ベース配線４，・・
・，４およびベース電極用パッド５，・・・，５は（ｍ
／２＋１）個、コレクタ配線６，・・・，６およびコレ
クタ電極用パッド７，・・・，７はｍ／２個となる。ま
た、動作も参考例１と同様であり説明を省略する。

【００２７】そして、この実施の形態１では、複数のＨ
ＢＴ素子２，・・・，２をその行の数が偶数行ｍとなる
ように配列するとともに、ＨＢＴ素子２，・・・，２の
マトリックスの列方向の両外側にベース配線４，４が配
設されるように、上記ベース配線４，・・・，４と上記
コレクタ配線６，・・・，６とを交互に形成するので、
全てのコレクタ配線６，・・・，６に接続されるＨＢＴ
素子２，・・・，２の数は同数となる。

【００２８】従って、各ＨＢＴ素子２からコレクタ配線
６側を見た負荷インピーダンスは全てのＨＢＴ素子２，
・・・，２において同一となって、全てのＨＢＴ素子
２，・・・，２に対して同一の信号を入力した場合には
全てのＨＢＴ素子２，・・・，２は均一に動作するの
で、ベース配線４やコレクタ配線６を共通化して更に集
積度を向上させて小型化を図りつつ、しかも、負荷イン
ピーダンスを均一化して合成効率の低下を抑制し、ＨＢ
Ｔ素子集積回路全体としてみた場合にその増幅効率や出
力電力などを向上させることができる効果がある。

【００２９】なお、この実施の形態１の場合、ベース配
線４，・・・，４に接続されるＨＢＴ素子２，・・・，
２の数はその両端部のものと中央部のものとで異なって
しまい、そのために入力インピーダンス特性がこれらの
間で異なってしまうことになるが、負荷インピーダンス
が均一化されているので従来のＨＢＴ素子集積回路より
もはるかに動作ばらつきは抑えられている。

【００３０】図４は参考例３によるＨＢＴ素子集積回路
のレイアウトを模式的に表したレイアウト図である。図
において、８はＨＢＴ素子２，・・・，２の列方向の配
列の中央部に形成されたエミッタ電極用パッドである。
また、ＨＢＴ素子２，・・・，２のマトリックスの列方
向の両外側にコレクタ配線６，６が配設されるように、
上記ベース配線４，・・・，４と上記コレクタ配線６，
・・・，６とが交互に形成されている。これ以外は参考
例１と同様の構成である。また、動作も参考例１と同様
であり説明を省略する。

【００３１】そして、この参考例３では、ＨＢＴ素子
２，・・・，２の列方向の配列の中央部にエミッタ電極
用パッド８を形成しているので、半導体基板１の中央部
よりに配設されて放熱効率が低いＨＢＴ素子２，・・
・，２の熱を当該エミッタ電極用パッド８から放熱する
ことができる。

【００３２】従って、ＨＢＴセル３，・・・，３の間に
挟まれたベース配線４，・・・，４あるいはコレクタ配
線６，・・・，６を共通化させて集積度を向上させて小
型化を図りつつ、しかも、放熱効率が悪い半導体基板１
の中央よりに配設されたＨＢＴ素子２，・・・，２の熱
をエミッタ電極用パッド８から放熱させて、半導体基板
１全体の放熱効率を平均化させることができるので、複
数のＨＢＴ素子２，・・・，２の動作温度のばらつきを
抑制して合成効率の低下を抑制し、ＨＢＴ素子集積回路
全体としてみた場合にその増幅効率や出力電力などを向
上させることができる。

【００３３】実施の形態２． 図５はこの発明の実施の形態２によるＨＢＴ素子集積回
路のレイアウトを模式的に表したレイアウト図である。
図において、ＨＢＴ素子２，・・・，２のマトリックス
の列方向の両外側にベース配線４，４が配設されるよう
に、上記ベース配線４，・・・，４と上記コレクタ配線
６，・・・，６とが交互に形成されている。これ以外は
参考例３と同様の構成である。また、動作も参考例３と
同様であり説明を省略する。

【００３４】そして、この実施の形態２では、ＨＢＴ素
子２，・・・，２の列方向の配列の中央部にエミッタ電
極用パッド８を形成しているので、半導体基板１の中央
部よりに配設されて放熱効率が低いＨＢＴ素子２，・・
・，２の熱を当該エミッタ電極用パッド８から放熱する
ことができる。

【００３５】また、複数のＨＢＴ素子２，・・・，２を
その行の数が偶数行ｍとなるように配列するとともに、
ＨＢＴ素子２，・・・，２のマトリックスの列方向の両
外側にベース配線４，４が配設されるように、上記ベー
ス配線４，・・・，４と上記コレクタ配線６，・・・，
６とを交互に形成するので、全てのコレクタ配線６，・
・・，６に接続されるＨＢＴ素子２，・・・，２の数は
同数となり、負荷インピーダンスを均一化して合成効率
の低下を抑制し、ＨＢＴ素子集積回路全体としてみた場
合にその増幅効率や出力電力などを向上させることがで
きる効果がある。

【００３６】従って、ＨＢＴセル３，３の間に挟まれた
ベース配線４，・・・，４あるいはコレクタ配線６，・
・・，６を共通化させて集積度を向上させて小型化を図
りつつ、しかも、放熱効率が悪い半導体基板１の中央よ
りに配設されたＨＢＴ素子２，・・・，２の熱をエミッ
タ電極用パッド８から放熱させて、半導体基板１全体の
放熱効率を平均化させることができるので、複数のＨＢ
Ｔ素子２，・・・，２の動作温度のばらつきを抑制して
合成効率の低下を抑制し、ＨＢＴ素子集積回路全体とし
てみた場合にその増幅効率や出力電力などを向上させる
ことができる効果がある。

【００３７】実施の形態３． 図６はこの発明の実施の形態３によるＨＢＴ素子集積回
路のレイアウトを模式的に表したレイアウト図である。
図において、エミッタ電極用パッド８，８，８は、ＨＢ
Ｔ素子２，・・・，２の列方向の配列の中央部、および
両端の３個所に形成されている。これ以外は参考例３と
同様の構成である。また、動作も参考例３と同様であり
説明を省略する。

【００３８】そして、この実施の形態３では、ＨＢＴ素
子２，・・・，２の列方向の配列の中央部および両端に
エミッタ電極用パッド８，８，８を形成しているので、
半導体基板１の中央部よりに配設されて放熱効率が低い
ＨＢＴ素子２，・・・，２の熱を当該エミッタ電極用パ
ッド８から放熱することができ、しかも、両端のエミッ
タ電極用パッド８，８からもこれら複数のＨＢＴ素子
２，・・・，２の熱を放熱することができるので、動作
温度のばらつきのみならず絶対値自体を抑制することが
できる効果がある。

【００３９】従って、ＨＢＴセル３，・・・，３の間に
挟まれたベース配線４，・・・，４あるいはコレクタ配
線６，・・・，６を共通化させて集積度を向上させて小
型化を図りつつ、しかも、放熱効率が悪い半導体基板１
の中央よりに配設されたＨＢＴ素子２，・・・，２の熱
をエミッタ電極用パッド８から放熱させて、半導体基板
１全体の放熱効率を平均化させることができるので、Ｈ
ＢＴ素子２，・・・，２の動作温度を低く且つ均一にす
ることができ、ＨＢＴ素子集積回路全体としてみた場合
にその増幅効率や出力電力などを向上させることができ
る効果がある。

【００４０】図７は参考例４によるＨＢＴ素子集積回路
のレイアウトを模式的に表したレイアウト図である。図
において、エミッタ電極用パッド８，８，８は、ＨＢＴ
素子２，・・・，２の列方向の配列の中央部、および両
端部の３個所に形成されている。これ以外は実施の形態
２と同様の構成である。また、動作も実施の形態２と同
様であり説明を省略する。

【００４１】そして、この実施の形態７では、ＨＢＴ素
子２，・・・，２の列方向の配列の中央部および両端に
エミッタ電極用パッド８，８，８を形成しているので、
半導体基板１の中央部よりに配設されて放熱効率が低い
ＨＢＴ素子２，・・・，２の熱を当該エミッタ電極用パ
ッド８から放熱することができ、しかも、両端のエミッ
タ電極用パッド８，８からもこれら複数のＨＢＴ素子
２，・・・，２の熱を放熱することができるので、動作
温度のばらつきのみならず絶対値自体を抑制することが
できる効果がある。

【００４２】また、複数のＨＢＴ素子２，・・・，２を
その行の数が偶数行ｍとなるように配列するとともに、
ＨＢＴ素子２，・・・，２のマトリックスの列方向の両
外側にベース配線４，４が配設されるように、上記ベー
ス配線４，・・・，４と上記コレクタ配線６，・・・，
６とを交互に形成するので、全てのコレクタ配線６，・
・・，６に接続されるＨＢＴ素子２，・・・，２の数は
同数となり、負荷インピーダンスを均一化して合成効率
の低下を抑制し、ＨＢＴ素子集積回路全体としてみた場
合にその増幅効率や出力電力などを向上させることがで
きる。

【００４３】従って、ＨＢＴセル３，・・・，３の間に
挟まれたベース配線４，・・・，４あるいはコレクタ配
線６，・・・，６を共通化させて集積度を向上させて小
型化を図りつつ、しかも、放熱効率が悪い半導体基板１
の中央よりに配設されたＨＢＴ素子２，・・・，２の熱
をエミッタ電極用パッド８から放熱させて、半導体基板
１全体の放熱効率を平均化させることができるので、Ｈ
ＢＴ素子２，・・・，２の動作温度を低く且つ均一にす
ることができ、ＨＢＴ素子集積回路全体としてみた場合
にその増幅効率や出力電力などを向上させることができ
る。

【００４４】図８は参考例５によるＨＢＴ素子集積回路
のレイアウトを模式的に表したレイアウト図である。図
において、１０は２行のＨＢＴセル３，３と、その間に
共通に設けたベース配線４と、その両側に別々に一対の
コレクタ配線６，６とを１ユニットとした場合、そのユ
ニットとユニットとの間に形成されたエミッタ電極用パ
ッドである。これ以外は参考例１と同様の構成である。
また、動作も参考例１と同様であり説明を省略する。

【００４５】そして、この実施の形態８では、ＨＢＴセ
ル３，３の２つ毎にエミッタ電極用パッド１０，・・
・，１０を形成しているので、半導体基板１上の形成位
置にかかわらずＨＢＴ素子２，・・・，２とエミッタ電
極用パッド８，８，１０，・・・，１０との距離を一定
に且つ短く形成することができ、それによりＨＢＴ素子
２，・・・，２の温度上昇を抑制することができる。

【００４６】また、全てのベース配線４，・・・，４に
接続されるＨＢＴ素子２，・・・，２の数は同数とな
り、且つ、全てのコレクタ配線６，・・・，６に接続さ
れるＨＢＴ素子２，・・・，２の数も同数となるので、
各ＨＢＴ素子２，・・・，２からコレクタ配線６，・・
・，６側を見た負荷インピーダンス、および、各ＨＢＴ
素子２，・・・，２からベース配線４，・・・，４側を
見た電源インピーダンスはともに全てのＨＢＴ素子２，
・・・，２において同一となって、全てのＨＢＴ素子
２，・・・，２に対して同一の信号を入力した場合には
全てのＨＢＴ素子は均一に動作することができる。

【００４７】従って、ＨＢＴセル３，・・・，３の間に
挟まれたベース配線４，・・・，４あるいはコレクタ配
線６，・・・，６を共通化させて集積度を向上させて小
型化を図りつつ、しかも、各ＨＢＴ素子２，・・・，２
から見た場合ほぼ均一の短い距離にエミッタ電極用パッ
ト８，８，１０，・・・，１０が形成されているので、
ＨＢＴ素子２，・・・，２の動作温度を低く且つ均一に
することができ、複数のＨＢＴ素子２，・・・，２の動
作温度のばらつきを抑制して合成効率の低下を抑制し、
ＨＢＴ素子集積回路全体としてみた場合にその増幅効率
や出力電力などを向上させることができる。

【００４８】実施の形態４． 図９はこの発明の実施の形態４によるＨＢＴ素子集積回
路のレイアウトを模式的に表したレイアウト図である。
図において、２行のＨＢＴセル３，３の間にコレクタ配
線６が共通に設けられ、その両側に別々に一対のベース
配線４，４が設けられた以外は参考例５と同様の構成で
ある。また、動作も参考例５と同様であり説明を省略す
る。

【００４９】そして、この実施の形態４では、ＨＢＴセ
ル３，３の２つ毎にエミッタ電極用パッド１０，・・
・，１０を形成しているので、半導体基板１上の形成位
置にかかわらずＨＢＴ素子２，・・・，２とエミッタ電
極用パッド８，８，１０，・・・，１０との距離を一定
に且つ短く形成することができ、それによりＨＢＴ素子
２，・・・，２の温度上昇を抑制することができる。

【００５０】また、全てのベース配線４，・・・，４に
接続されるＨＢＴ素子２，・・・，２の数は同数とな
り、且つ、全てのコレクタ配線６，・・・，６に接続さ
れるＨＢＴ素子２，・・・，２の数も同数となるので、
各ＨＢＴ素子２，・・・，２からコレクタ配線６，・・
・，６側を見た負荷インピーダンス、および、各ＨＢＴ
素子２，・・・，２からベース配線４，・・・，４側を
見た電源インピーダンスはともに全てのＨＢＴ素子２，
・・・，２において同一となって、全てのＨＢＴ素子
２，・・・，２に対して同一の信号を入力した場合には
全てのＨＢＴ素子２，・・・，２は均一に動作すること
ができる。

【００５１】従って、ＨＢＴセル３，３の間に挟まれた
ベース配線４，・・・，４あるいはコレクタ配線６，・
・・，６を共通化させて集積度を向上させて小型化を図
りつつ、しかも、各ＨＢＴ素子２，・・・，２から見た
場合ほぼ均一の短い距離にエミッタ電極用パッド８，
８，１０，・・・，１０が形成されているので、ＨＢＴ
素子２，・・・，２の動作温度を低く且つ均一にするこ
とができ、複数のＨＢＴ素子２，・・・，２の動作温度
のばらつきを抑制して合成効率の低下を抑制し、ＨＢＴ
素子集積回路全体としてみた場合にその増幅効率や出力
電力などを向上させることができる効果がある。

【００５２】図１０は参考例６によるＨＢＴ素子集積回
路のレイアウトを模式的に表したレイアウト図である。
図において、ＨＢＴセル３，・・・，３同士の間隔が、
その配列の両端におけるものよりも中央部におけるもの
のほうが広くなるように形成されている以外は参考例１
と同様の構成である。なお、同図において、ＨＢＴ素子
同士の間隔は、Ｌｙ１＞Ｌｙ２＞Ｌｙ３＞Ｌｙ４となっ
ている。また、動作も参考例１と同様であり説明を省略
する。

【００５３】そして、この参考例６では、ＨＢＴセル
３，・・・，３同士の間隔が、その配列の両端における
ものよりも中央部におけるもののほうが広くなるように
形成されているので、半導体基板１の中央よりに配設さ
れたＨＢＴ素子２，・・・，２の周囲の熱容量が、半導
体基板１の端部よりに配設されたＨＢＴ素子２，・・
・，２の周囲の熱容量よりも大きくなり、その分、中央
部における動作時の温度上昇を抑制することができ、Ｈ
ＢＴ素子２，・・・，２の動作温度のばらつきを抑制す
ることができる。

【００５４】従って、ＨＢＴセル３，・・・，３の間に
挟まれたベース配線４，・・・，４あるいはコレクタ配
線６，・・・，６を共通化させて集積度を向上させて小
型化を図りつつ、しかも、放熱効率が悪い半導体基板１
の中央よりに配設されたＨＢＴ素子２，・・・，２の周
囲の熱容量を大きくしているので、半導体基板１全体の
動作温度のばらつきを抑制して合成効率の低下を抑制
し、ＨＢＴ素子集積回路全体としてみた場合にその増幅
効率や出力電力などを向上させることができる。

【００５５】実施の形態５． 図１１はこの発明の実施の形態１１によるＨＢＴ素子集
積回路のレイアウトを模式的に表したレイアウト図であ
る。図において、ＨＢＴセル３，・・・，３同士の間隔
が、その配列の両端におけるものよりも中央部における
もののほうが広くなるように形成されている以外は参考
例２と同様の構成である。なお、同図において、ＨＢＴ
素子同士の間隔は、Ｌｙ１＞Ｌｙ２＞Ｌｙ３＞Ｌｙ４と
なっている。また、動作も参考例２と同様であり説明を
省略する。

【００５６】そして、この実施の形態５では、ＨＢＴセ
ル３，・・・，３同士の間隔が、その配列の両端におけ
るものよりも中央部におけるもののほうが広くなるよう
に形成されているので、半導体基板１の中央よりに配設
されたＨＢＴ素子２，・・・，２の周囲の熱容量が、半
導体基板１の端部よりに配設されたＨＢＴ素子２，・・
・，２の周囲の熱容量よりも大きくなり、その分、中央
部における動作時の温度上昇を抑制することができ、Ｈ
ＢＴ素子２，・・・，２の動作温度のばらつきを抑制す
ることができる。

【００５７】従って、ＨＢＴセル３，・・・，３の間に
挟まれたベース配線４，・・・，４あるいはコレクタ配
線６，・・・，６を共通化させて集積度を向上させて小
型化を図りつつ、しかも、放熱効率が悪い半導体基板１
の中央よりに配設されたＨＢＴ素子２，・・・，２の周
囲の熱容量を大きくしているので、半導体基板１全体の
動作温度のばらつきを抑制して合成効率の低下を抑制
し、ＨＢＴ素子集積回路全体としてみた場合にその増幅
効率や出力電力などを向上させることができる効果があ
る。

【００５８】図１２は参考例７によるＨＢＴ素子集積回
路のレイアウトを模式的に表したレイアウト図である。
図において、各ＨＢＴセル３内のＨＢＴ素子２，・・
・，２同士の間隔が、その配列の両端におけるものより
も中央部におけるもののほうが広くなるように形成され
ている以外は参考例１と同様の構成である。なお、同図
において、ＨＢＴ素子同士の間隔は、Ｌｘ１＞Ｌｘ２＞
Ｌｘ３＞Ｌｘ４となっている。また、動作も参考例１と
同様であり説明を省略する。

【００５９】そして、この参考例７では、ＨＢＴセル３
内のＨＢＴ素子２，・・・，２同士の間隔が、その配列
の両端におけるものよりも中央部におけるもののほうが
広くなるように形成されているので、半導体基板１の中
央よりに配設されたＨＢＴ素子２，・・・，２の周囲の
熱容量が、半導体基板１の端部よりに配設されたＨＢＴ
素子２，・・・，２の周囲の熱容量よりも大きくなり、
その分、中央部における動作時の温度上昇を抑制するこ
とができ、ＨＢＴ素子２，・・・，２の動作温度のばら
つきを抑制することができる。

【００６０】従って、ＨＢＴセル３，・・・，３の間に
挟まれたベース配線４，・・・，４あるいはコレクタ配
線６，・・・，６を共通化させて集積度を向上させて小
型化を図りつつ、しかも、放熱効率が悪い半導体基板１
の中央よりに配設されたＨＢＴ素子２，・・・，２の周
囲の熱容量を大きくしているので、半導体基板１全体の
動作温度のばらつきを抑制して合成効率の低下を抑制
し、ＨＢＴ素子集積回路全体としてみた場合にその増幅
効率や出力電力などを向上させることができる。

【００６１】実施の形態６． 図１３はこの発明の実施の形態６によるＨＢＴ素子集積
回路のレイアウトを模式的に表したレイアウト図であ
る。図において、各ＨＢＴセル３内のＨＢＴ素子２，・
・・，２同士の間隔が、その配列の両端におけるものよ
りも中央部におけるもののほうが広くなるように形成さ
れている以外は参考例２と同様の構成である。なお、同
図において、ＨＢＴ素子同士の間隔は、Ｌｘ１＞Ｌｘ２
＞Ｌｘ３＞Ｌｘ４となっている。また、動作も参考例２
と同様であり説明を省略する。

【００６２】そして、この実施の形態６では、ＨＢＴセ
ル３内のＨＢＴ素子２，・・・，２同士の間隔が、その
配列の両端におけるものよりも中央部におけるもののほ
うが広くなるように形成されているので、半導体基板１
の中央よりに配設されたＨＢＴ素子２，・・・，２の周
囲の熱容量が、半導体基板１の端部よりに配設されたＨ
ＢＴ素子２，・・・，２の周囲の熱容量よりも大きくな
り、その分、中央部における動作時の温度上昇を抑制す
ることができ、ＨＢＴ素子２，・・・，２の動作温度の
ばらつきを抑制することができる。

【００６３】従って、ＨＢＴセル３，・・・，３の間に
挟まれたベース配線４，・・・，４あるいはコレクタ配
線６，・・・，６を共通化させて集積度を向上させて小
型化を図りつつ、しかも、放熱効率が悪い半導体基板１
の中央よりに配設されたＨＢＴ素子２，・・・，２の周
囲の熱容量を大きくしているので、半導体基板１全体の
動作温度のばらつきを抑制して合成効率の低下を抑制
し、ＨＢＴ素子集積回路全体としてみた場合にその増幅
効率や出力電力などを向上させることができる効果があ
る。

【００６４】図１４は参考例８によるＨＢＴ素子集積回
路のレイアウトを模式的に表したレイアウト図である。
図において、ＨＢＴセル３，・・・，３同士の間隔がそ
の配列の両端におけるものよりも中央部におけるものの
ほうが広くなるように形成されるとともに、各ＨＢＴセ
ル３内のＨＢＴ素子２，・・・，２同士の間隔がその配
列の両端におけるものよりも中央部におけるもののほう
が広くなるように形成されている以外は参考例１と同様
の構成である。なお、同図において、ＨＢＴ素子同士の
間隔は、Ｌｙ１＞Ｌｙ２＞Ｌｙ３＞Ｌｙ４且つＬｘ１＞
Ｌｘ２＞Ｌｘ３＞Ｌｘ４となっている。また、動作も参
考例１と同様であり説明を省略する。

【００６５】そして、この参考例８では、ＨＢＴセル
３，・・・，３同士の間隔が、その配列の両端における
ものよりも中央部におけるもののほうが広くなるように
形成されるとともに、ＨＢＴセル３内のＨＢＴ素子２，
・・・，２同士の間隔が、その配列の両端におけるもの
よりも中央部におけるもののほうが広くなるように形成
されているので、半導体基板１の中央よりに配設された
ＨＢＴ素子２，・・・，２の周囲の熱容量が、半導体基
板１の端部よりに配設されたＨＢＴ素子２，・・・，２
の周囲の熱容量よりも大きくなり、その分、中央部にお
ける動作時の温度上昇を抑制することができ、ＨＢＴ素
子２，・・・，２の動作温度のばらつきを抑制すること
ができる。

【００６６】従って、ＨＢＴセル３，・・・，３の間に
挟まれたベース配線４，・・・，４あるいはコレクタ配
線６，・・・，６を共通化させて集積度を向上させて小
型化を図りつつ、しかも、放熱効率が悪い半導体基板１
の中央よりに配設されたＨＢＴ素子２，・・・，２の周
囲の熱容量を大きくしているので、半導体基板１全体の
動作温度のばらつきを抑制して合成効率の低下を抑制
し、ＨＢＴ素子集積回路全体としてみた場合にその増幅
効率や出力電力などを向上させることができる。

【００６７】実施の形態７． 図１５はこの発明の実施の形態７によるＨＢＴ素子集積
回路のレイアウトを模式的に表したレイアウト図であ
る。図において、ＨＢＴセル３，・・・，３同士の間隔
がその配列の両端におけるものよりも中央部におけるも
ののほうが広くなるように形成されるとともに、各ＨＢ
Ｔセル３内のＨＢＴ素子２，・・・，２同士の間隔がそ
の配列の両端におけるものよりも中央部におけるものの
ほうが広くなるように形成されている以外は参考例２と
同様の構成である。なお、同図において、ＨＢＴ素子同
士の間隔は、Ｌｙ１＞Ｌｙ２＞Ｌｙ３＞Ｌｙ４且つＬｘ
１＞Ｌｘ２＞Ｌｘ３＞Ｌｘ４となっている。また、動作
も参考例２と同様であり説明を省略する。

【００６８】そして、この実施の形態７では、ＨＢＴセ
ル３，・・・，３同士の間隔が、その配列の両端におけ
るものよりも中央部におけるもののほうが広くなるよう
に形成されるとともに、ＨＢＴセル３内のＨＢＴ素子
２，・・・，２同士の間隔が、その配列の両端における
ものよりも中央部におけるもののほうが広くなるように
形成されているので、半導体基板１の中央よりに配設さ
れたＨＢＴ素子２，・・・，２の周囲の熱容量が、半導
体基板１の端部よりに配設されたＨＢＴ素子２，・・
・，２の周囲の熱容量よりも大きくなり、その分、中央
部における動作時の温度上昇を抑制することができ、Ｈ
ＢＴ素子２，・・・，２の動作温度のばらつきを抑制す
ることができる。

【００６９】従って、ＨＢＴセル３，・・・，３の間に
挟まれたベース配線４，・・・，４あるいはコレクタ配
線６，・・・，６を共通化させて集積度を向上させて小
型化を図りつつ、しかも、放熱効率が悪い半導体基板１
の中央よりに配設されたＨＢＴ素子２，・・・，２の周
囲の熱容量を大きくしているので、半導体基板１全体の
動作温度のばらつきを抑制して合成効率の低下を抑制
し、ＨＢＴ素子集積回路全体としてみた場合にその増幅
効率や出力電力などを向上させることができる効果があ
る。

【００７０】

【発明の効果】この発明によれば、半導体基板上に複数
のＨＢＴ素子がマトリックス状に配列して形成され、こ
のマトリックスの行毎に共通に複数のベース配線と複数
のコレクタ配線とが設けられ、且つ、このマトリックス
の列毎に共通に複数のエミッタ配線が設けられるＨＢＴ
素子集積回路において、複数のＨＢＴ素子をその行の数
が偶数行となるように配列するとともに、上記マトリッ
クスの両外側にベース配線が配設されるように、上記ベ
ース配線と上記コレクタ配線とを交互に設けるので、全
てのコレクタ配線に接続されるＨＢＴ素子の数も同数と
なる。

【００７１】従って、各ＨＢＴ素子からコレクタ配線側
を見た負荷インピーダンスは全てのＨＢＴ素子において
同一となって、全てのＨＢＴ素子に対して同一の信号を
入力した場合には、全てのＨＢＴ素子は均一な負荷イン
ピーダンスの下で動作するので、ベース配線やコレクタ
配線を共通化し、更に集積度を向上させて小型化を図り
つつ、しかも、負荷インピーダンスを均一化して合成効
率の低下を抑制し、ＨＢＴ素子集積回路全体としてみた
場合にその増幅効率や出力電力などを向上させることが
できる効果がある。

【００７２】この発明によれば、半導体基板上に複数の
ＨＢＴ素子がマトリックス状に配列して形成され、この
マトリックスの行毎に共通に複数のベース配線と複数の
コレクタ配線とが設けられ、且つ、このマトリックスの
列毎に共通に複数のエミッタ配線が設けられるＨＢＴ素
子集積回路において、上記マトリックスの両外側にベー
ス配線が配設されるように、上記ベース配線と上記コレ
クタ配線とを交互に設け、複数のエミッタ配線が接続さ
れるエミッタ電極用パットを、少なくともＨＢＴ素子の
列方向の配列の中央部に形成しているので、半導体基板
の中央よりに配設されたＨＢＴ素子の熱を当該エミッタ
電極用パットから放熱することができる。

【００７３】従って、マトリックスの両外側にベース配
線が配設されるように、上記ベース配線と上記コレクタ
配線とを交互に設けたことによる効果に加え、ＨＢＴセ
ルの間に挟まれたベース配線あるいはコレクタ配線を共
通化させて集積度を向上させて小型化を図りつつ、しか
も、放熱効率が悪い半導体基板の中央よりに配設された
ＨＢＴ素子の熱をエミッタ電極用パットから放熱させ
て、半導体基板全体の放熱効率を平均化させることがで
きるので、複数のＨＢＴ素子の動作温度のばらつきを抑
制して合成効率の低下を抑制し、ＨＢＴ素子集積回路全
体としてみた場合に、その増幅効率や出力電力などを向
上させることができる効果がある。

【００７４】この発明によれば、上記マトリックスの両
外側にベース配線が配設されるように、上記ベース配線
と上記コレクタ配線とを交互に設け、少なくともエミッ
タ電極用パットを、ＨＢＴ素子の列方向の配列の中央部
と、両端とに形成することで、マトリックスの両外側に
ベース配線が配設されるように、上記ベース配線と上記
コレクタ配線とを交互に設けたことによる効果に加え、
動作温度の絶対値自体を抑制することができる効果があ
る。

【００７５】この発明によれば、半導体基板上に複数の
ＨＢＴ素子がマトリックス状に配列して形成され、この
マトリックスの行毎に共通に複数のベース配線と複数の
コレクタ配線とが設けられ、且つ、このマトリックスの
列毎に共通に複数のエミッタ配線が設けられるＨＢＴ素
子集積回路において、上記マトリックスの両外側にベー
ス配線が配設されるように、上記ベース配線と上記コレ
クタ配線とを交互に設け、ＨＢＴ素子同士の間隔は、そ
の配列の両端におけるものよりも中央部におけるものの
ほうが広く形成されているので、半導体基板の中央より
に配設されたＨＢＴ素子の周囲の熱容量が、半導体基板
の端部よりに配設されたＨＢＴ素子の周囲の熱容量より
も大きくなり、その分、ＨＢＴ素子の動作温度のばらつ
きを抑制することができる。

【００７６】従って、マトリックスの両外側にベース配
線が配設されるように、上記ベース配線と上記コレクタ
配線とを交互に設けたことによる効果に加え、ＨＢＴセ
ルの間に挟まれたベース配線あるいはコレクタ配線を共
通化させて集積度を向上させて小型化を図りつつ、しか
も、放熱効率が悪い半導体基板の中央よりに配設された
ＨＢＴ素子の周囲の熱容量を大きくしているので、半導
体基板全体の動作温度のばらつきを抑制して合成効率の
低下を抑制し、ＨＢＴ素子集積回路全体としてみた場合
に、その増幅効率や出力電力などを向上させることがで
きる効果がある。

【図面の簡単な説明】

【図１】 参考例１によるＨＢＴ素子集積回路のレイア
ウトを模式的に表したレイアウト図である。

【図２】 参考例２によるＨＢＴ素子集積回路のレイア
ウトを模式的に表したレイアウト図である。

【図３】 この発明の実施の形態１によるＨＢＴ素子集
積回路のレイアウトを模式的に表したレイアウト図であ
る。

【図４】 参考例３によるＨＢＴ素子集積回路のレイア
ウトを模式的に表したレイアウト図である。

【図５】 この発明の実施の形態２によるＨＢＴ素子集
積回路のレイアウトを模式的に表したレイアウト図であ
る。

【図６】 この発明の実施の形態３によるＨＢＴ素子集
積回路のレイアウトを模式的に表したレイアウト図であ
る。

【図７】 参考例４によるＨＢＴ素子集積回路のレイア
ウトを模式的に表したレイアウト図である。

【図８】 参考例５によるＨＢＴ素子集積回路のレイア
ウトを模式的に表したレイアウト図である。

【図９】 この発明の実施の形態４によるＨＢＴ素子集
積回路のレイアウトを模式的に表したレイアウト図であ
る。

【図１０】 参考例６によるＨＢＴ素子集積回路のレイ
アウトを模式的に表したレイアウト図である。

【図１１】 この発明の実施の形態５によるＨＢＴ素子
集積回路のレイアウトを模式的に表したレイアウト図で
ある。

【図１２】 参考例７によるＨＢＴ素子集積回路のレイ
アウトを模式的に表したレイアウト図である。

【図１３】 この発明の実施の形態６によるＨＢＴ素子
集積回路のレイアウトを模式的に表したレイアウト図で
ある。

【図１４】 参考例８によるＨＢＴ素子集積回路のレイ
アウトを模式的に表したレイアウト図である。

【図１５】 この発明の実施の形態７によるＨＢＴ素子
集積回路のレイアウトを模式的に表したレイアウト図で
ある。

【図１６】 従来のＨＢＴ素子集積回路のレイアウトを
模式的に表したレイアウト図である。

【符号の説明】

１ 半導体基板、２ ＨＢＴ素子（ヘテロジャンクショ
ン・バイポーラ・トランジスタ素子）、４ ベース配
線、６ コレクタ配線、８，１０ エミッタ電極用パッ
ド、９ エミッタエアブリッジ配線（エミッタ配線）。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ Ｈ０１Ｌ 29/205 29/73 (72)発明者 紫村 輝之 東京都千代田区丸の内二丁目２番３号 三菱電機株式会社内 (72)発明者 池田 幸夫 東京都千代田区丸の内二丁目２番３号 三菱電機株式会社内 (56)参考文献 特開 平10−135236（ＪＰ，Ａ) 特開 平５−315352（ＪＰ，Ａ) 特開 平４−258135（ＪＰ，Ａ) 特開 平４−346437（ＪＰ，Ａ) 特開 平11−45889（ＪＰ，Ａ) 特開 平９−260502（ＪＰ，Ａ) 特開 平６−342803（ＪＰ，Ａ) 特開 平７−7014（ＪＰ，Ａ) 特開 平８−227896（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/822 H01L 27/04 H01L 29/73

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 半導体基板と、 この半導体基板上にマトリックス状に配列して形成され
   た複数のヘテロジャンクション・バイポーラ・トランジ
   スタ素子と、 上記マトリックス状の配列において上記ヘテロジャンク
   ション・バイポーラ・トランジスタ素子の行毎に共通に
   設けられる複数のベース配線と、 上記マトリックス状の配列において上記ヘテロジャンク
   ション・バイポーラ・トランジスタ素子の行毎に共通に
   設けられる複数のコレクタ配線と、 上記マトリックス状の配列において上記ヘテロジャンク
   ション・バイポーラ・トランジスタ素子の列毎に共通に
   設けられる複数のエミッタ配線とを備えたヘテロジャン
   クション・バイポーラ・トランジスタ素子集積回路にお
   いて、 複数のヘテロジャンクション・バイポーラ・トランジス
   タ素子をその行の数が偶数行となるように配列するとと
   もに、 上記マトリックスの両外側にベース配線が配設されるよ
   うに、上記ベース配線と上記コレクタ配線とを交互に設
   けることを特徴とするヘテロジャンクション・バイポー
   ラ・トランジスタ素子集積回路。
2. 【請求項２】 半導体基板と、この半導体基板上にマト
   リックス状に配列して形成された複数のヘテロジャンク
   ション・バイポーラ・トランジスタ素子と、 上記マトリックス状の配列において上記ヘテロジャンク
   ション・バイポーラ・トランジスタ素子の行毎に共通に
   設けられる複数のベース配線と、 上記マトリックス状の配列において上記ヘテロジャンク
   ション・バイポーラ・トランジスタ素子の行毎に共通に
   設けられる複数のコレクタ配線と、 上記マトリックス状の配列において上記ヘテロジャンク
   ション・バイポーラ・トランジスタ素子の列毎に共通に
   設けられる複数のエミッタ配線とを備えたヘテロジャン
   クション・バイポーラ・トランジスタ素子集積回路にお
   いて、 上記マトリックスの両外側にベース配線が配設されるよ
   うに、上記ベース配線と上記コレクタ配線とを交互に設
   け、 複数のエミッタ配線が接続されるエミッタ電極用パット
   を、少なくともヘテロジャンクション・バイポーラ・ト
   ランジスタ素子の列方向の配列の中央部に形成すること
   を特徴とするヘテロジャンクション・バイポーラ・トラ
   ンジスタ素子集積回路。
3. 【請求項３】 マトリックスの両外側にベース配線が配
   設されるように、上記ベース配線と上記コレクタ配線と
   を交互に設け、エミッタ電極用パットは、ヘテロジャン
   クション・バイポーラ・トランジスタ素子の列方向の配
   列の中央部と、両端部とに形成されていることを特徴と
   する請求項２記載のヘテロジャンクション・バイポーラ
   ・トランジスタ素子集積回路。
4. 【請求項４】 半導体基板と、 この半導体基板上にマトリックス状に配列して形成され
   た複数のヘテロジャンクション・バイポーラ・トランジ
   スタ素子と、 上記マトリックス状の配列において上記ヘテロジャンク
   ション・バイポーラ・トランジスタ素子の行毎に共通に
   設けられる複数のベース配線と、 上記マトリックス状の配列において上記ヘテロジャンク
   ション・バイポーラ・トランジスタ素子の行毎に共通に
   設けられる複数のコレクタ配線と、 上記マトリックス状の配列において上記ヘテロジャンク
   ション・バイポーラ・トランジスタ素子の列毎に共通に
   設けられる複数のエミッタ配線とを備えたヘテロジャン
   クション・バイポーラ・トランジスタ素子集積回路にお
   いて、 上記マトリックスの両外側にベース配線が配設されるよ
   うに、上記ベース配線と上記コレクタ配線とを交互に設
   け、 ヘテロジャンクション・バイポーラ・トランジスタ素子
   同士の間隔は、その配列の両端部におけるものよりも中
   央部におけるものの方が広く形成されていることを特徴
   とするヘテロジャンクション・バイポーラ・トランジス
   タ素子集積回路。