JP2004006531A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】半導体装置の破壊耐量を向上させる。
【解決手段】高出力の増幅回路３の出力（コレクタ−エミッタ間）に、ダーリントン接続された複数のバイポーラトランジスタＱ１〜Ｑ１０を有する保護回路１ｂを増幅回路３に対して並列に電気的に接続した。増幅回路３は、互いに並列に接続された複数の単位ＨＢＴ（ヘテロ接合バイポーラトランジスタ）ＱＨ１〜ＱＨｎを有する構成とされている。また、保護回路１ｂは、バイポーラトランジスタＱ１〜Ｑ５を有する保護回路１ｂ１と、バイポーラトランジスタＱ６〜Ｑ１０を有する保護回路１ｂ２との第１、第２グループを持つ２段構成とされている。
【選択図】　　図６

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造技術に関し、特に、ヘテロ接合バイポーラトランジスタ（Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ；ＨＢＴ）を有する半導体装置およびその製造方法に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
ＨＢＴは、高出力増幅器等に用いられる高出力デバイスとして、例えば単一電源動作が可能、高効率で動作すること等のような優れた特徴を有するため、携帯電話等のような無線通信機器向けに開発、製品化が活発になされている。ＨＢＴについては、例えば本願発明者などによるＰＣＴ／国際公開番号ＷＯ　０１／１８８６５に開示があり、ＨＢＴの出力に複数のダイオードで構成される保護回路を電気的に接続する構造が開示されている。また、例えば特開２００１−４４２１４号公報には、複数のＨＢＴの熱放散を均一にするために、互いに隣接する全てのＨＢＴセル列を互いにずらす構造が開示されている。また、例えば特開２０００−３１５６９３号公報には、ＨＢＴの熱放散を均一にするために、ＨＢＴセル列間の間隔をレイアウト中央と周辺とで変える構造が開示されている。また、例えばＫ．Ｊｏｓｈｉｎ　ｅｔ　ａｌ，”Ｈａｒｍｏｎｉｃ　Ｆｅｅｄｂａｃｋ　Ｃｉｒｃｕｉｔ　Ｅｆｆｅｃｔｓ　ｏｎ　Ｉｎｔｅｒｍｏｄｕｌａｔｉｏｎ　Ｐｒｏｄｕｃｔｓ　ａｎｄ　Ａｄｊａｃｅｎｔ　Ｃｈａｎｎｅｌ　Ｌｅａｋａｇｅ　Ｐｏｗｅｒ　ｉｎ　ＨＢＴ　Ｐｏｗｅｒ　Ａｍｐｌｉｆｉｅｒ　ｆｏｒ　１．９５　ＧＨｚ　Ｗｉｄｅ−Ｂａｎｄ　ＣＤＭＡ　Ｃｅｌｌｕｌａｒ　Ｐｈｏｎｅｓ”，ＩＥＩＣＥ　ＴＲＡＮＳ．ＥＬＥＣＴＲＯＮ．，ＶＯＬ．Ｅ８２−Ｃ，Ｎｏ．５，ｐｐ７２５−７２９，１９９９には、ワイドバンドＣＤＭＡ（Ｗ−ＣＤＭＡ）移動体通信機器用のＨＢＴ増幅回路について開示がある。
【０００３】
【発明が解決しようとする課題】
ところで、負荷変動に起因するＨＢＴの劣化や破壊を回避するために、ＨＢＴで構成される増幅回路の出力（すなわち、コレクタ側）に、電圧クランプ用の保護回路を電気的に接続することは有効であるが、保護回路をただ単純に取り付けるだけでは、チップ面積が増大し半導体装置のコスト上昇を招き、また、保護回路としての充分な効果を得ることができないという課題があることを本発明者は見出した。例えば保護回路を複数のダイオードで構成する上記技術においては、その複数のダイオードの個々の面積を、個々のダイオードにほぼ同一量の電流を流すことが可能なようにほぼ同一とする必要があるため、半導体チップ全体に占める保護回路の占有面積の割合が大きくなり、半導体装置のコスト上昇を招くという問題がある。また、個々のダイオードが持つ寄生抵抗が直列接続されるダイオードの数だけ足し合わされるため、保護回路全体の寄生の直列抵抗が大きくなり、保護回路に流すことが可能な電流がその寄生抵抗により制限される結果、保護回路としての効果を減殺してしまう問題がある。
【０００４】
また、他の課題として、ＨＢＴを形成する基板としてガリウムヒ素等のような化合物半導体を用いた場合、基板のガリウムヒ素の熱伝導率がシリコン（Ｓｉ）等の熱伝導率の約１／３であることや電力密度が大きいことから、如何にして熱抵抗を下げるかが重要な課題となっている。一般的には、基板を薄くしたり、ＨＢＴの隣接ピッチを広げることが行われているが、基板を薄くすれば機械的強度が保てなくなり基板の破損の問題が生じ、ＨＢＴの隣接ピッチを広げればチップサイズの増大を招くという問題が生じる。
【０００５】
本発明の目的は、半導体装置の破壊耐量を向上させることのできる技術を提供することにある。
【０００６】
また、本発明の目的は、半導体装置の熱抵抗を低減することのできる技術を提供することにある。
【０００７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００８】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００９】
すなわち、本発明は、半導体回路の出力端子にダーリントン接続された複数のトランジスタを接続したものである。
【００１０】
また、他の本発明は、複数のトランジスタセル列のうちの一部のトランジスタセル列の中央位置を、前記複数のトランジスタセル列の他のトランジスタセル列の中央位置に対してずらして配置したものである。
【００１１】
【発明の実施の形態】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションに分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００１２】
（実施の形態１）
本発明者の検討によれば、自動車電話や携帯電話等のような無線通信機器向けの高出力増幅機器を開発中、負荷インピーダンス変動試験をすると、上記高出力増幅機器を構成するＨＢＴ（Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）が劣化または破壊するという現象が見られた。この現象を解析した結果、ＨＢＴに一時的に高電圧が印加され劣化または破壊するとの解析結果が得られた。負荷インピーダンス変動試験は、増幅回路の負荷を変動させた時に現れる内部回路への影響を測定する試験である。
【００１３】
そこで、本実施の形態１においては、ＨＢＴで構成された増幅回路の出力、すなわち、コレクタとエミッタとの間に、電圧クランプ用の保護回路（保護素子）を順方向、逆方向またはその両方向で電気的に接続することにより、過大な電圧がＨＢＴのコレクタに印加されないようにした。これにより、上記ＨＢＴの劣化や破壊を回避できる。しかし、本発明者は、さらに上記保護回路をただ単純に取り付けるだけでは、チップ面積が増大し半導体装置のコスト上昇を招き、また、保護回路としての充分な効果が得られないという新たな問題を見出した。そこで、本実施の形態１においては、さらに、上記保護回路（素子）を、ダーリントン接続されたバイポーラトランジスタを有する構成とした。これにより、保護回路を複数のダイオードで構成する場合に比べて、保護回路全体の寄生の直列抵抗を大幅に下げることができ、保護回路に流すことが可能な電流を増大させることができるので、保護回路としての効果を向上させることができる。また、保護回路を複数のバイポーラトランジスタで構成した場合、全てのバイポーラトランジスタの面積を同一にしなくても良いので、保護回路を複数のダイオードで構成する場合に比べて、保護回路の占有面積を縮小できる。さらに、その保護回路を構成する複数のバイポーラトランジスタの各々のコレクタを同一の半導体層を通じて電気的に接続する、すなわち、各々のコレクタを同一の半導体層で共有接続するようにした。一般的な回路を構成するバイポーラトランジスタでは、各々のバイポーラトランジスタ間を素子分離領域により絶縁しており、各々のバイポーラトランジスタ間は半導体基板の上層の配線により接続されている。しかし、素子分離領域および配線は一定の面積を占有する。これに対して、保護回路を構成する複数のバイポーラトランジスタのコレクタを同一の半導体層で共有接続することにより、保護回路領域の素子分離領域および配線領域を無くすことができるので、保護回路を複数のダイオードで構成する場合に比べて、保護回路の占有面積をさらに縮小することができる。したがって、本実施の形態１によれば、負荷インピーダンス変動試験における上記増幅回路の破壊耐量を向上させることができる。また、チップサイズの増大を招かないので、半導体装置のコストを低減できる。
【００１４】
図１は、本実施の形態１における上記保護回路の一例を示している。また、図２は、図１に示した保護回路１ａの接続状態の一例を示している。
【００１５】
保護回路１ａは、例えば１０個のｎｐｎ型のバイポーラトランジスタＱ１〜Ｑ１０を端子Ｔ１，Ｔ２間に有している。この１０個のバイポーラトランジスタＱ１〜Ｑ１０は、その各々のコレクタが互いに電気的に接続されてダーリントン接続されている。このように構成することにより、負荷インピーダンス変動試験時に保護回路１ａを流れる電流は、図１の矢印で示すように、１段目のバイポーラトランジスタＱ１のベースからコレクタに流れ、コレクタの共通配線を通じて、１０段目のバイポーラトランジスタのコレクタからエミッタに流れる。保護回路１ａの端子Ｔ１，Ｔ２間（図２の増幅回路３の出力端子（コレクタ）と基準電位（エミッタ）との間）のバイポーラトランジスタＱ１〜Ｑ１０の数、すなわち、ダーリントン接続の接続数は、基本的には図２の増幅回路３の出力端子（コレクタ）と基準電位（エミッタ）との間に印加されることが許容される電圧（許容電圧、すなわち保護回路３の耐圧）に応じて設定されている。さらに詳細に言えば、保護回路１ａのダーリントン接続数は、保護回路の動作電圧Ｖｐｒに応じて決まる。この保護回路１ａの動作電圧Ｖｐｒは、Ｖ１＜Ｖｐｒ＜Ｖ２となる。Ｖ１は、増幅回路３の通常動作時の最大電圧値（ｍａｘ値）、Ｖ２は増幅回路３のコレクタ−エミッタ間の許容電圧値である。すなわち、ダーリントン接続数は、増幅回路３のコレクタ−エミッタ間に印加される電圧が、増幅回路３の通常動作時の最大電圧値よりも小さいときは動作せず、増幅回路３の通常動作時の最大電圧よりも大きいときは動作して増幅回路３のコレクタ−エミッタ間の電圧を許容電圧よりも小さな値にクランプするように設定されている。ただし、そのダーリントン接続数を増やすことによって保護回路１ａの複数のバイポーラトランジスタの最後段のバイポーラトランジスタ（ここではバイポーラトランジスタＱ１０）のコレクタ−エミッタ間に大きな電圧が印加され最後段のバイポーラトランジスタがブレイクダウンしてしまう場合があるので、ダーリントン接続数は、そのようなブレイクダウンが生じないようにも設定されている。本実施の形態１では、１０段のバイポーラトランジスタＱ１〜Ｑ１０を例示したが、上記増幅回路３の上記許容電圧が低くなった場合には、上記保護回路１ａのバイポーラトランジスタも、例えば７段または５段等のように、より小さい任意の段数に設定すれば良い。端子Ｔ１が接続される初段のバイポーラトランジスタＱ１のベース−コレクタ間は、通常状態（サージ電圧や負荷変動の無い状態）では開放（オープン）とされている。なお、端子Ｔ１は保護回路の入力端子、端子Ｔ２は保護回路の出力端子である。
【００１６】
図２に示すように、入力端子ＴＩＮは、インピーダンス整合用の整合回路２ａを介して高出力の増幅回路（半導体回路）３の入力（すなわち、ベース端子）と電気的に接続されている。増幅回路３は、並列に接続された複数のｎｐｎ型の単位ＨＢＴＱＨ１〜ＱＨｎを有している。複数の単位ＨＢＴＱＨ１〜ＱＨｎのコレクタ、ベースおよびエミッタがそれぞれ１つにまとめられ、各々１つまたは複数のコレクタ端子、ベース端子およびエミッタ端子に電気的に接続されている。増幅回路３の出力（すなわち、コレクタ端子）は、インピーダンス整合用の整合回路２ｂを介して出力端子ＴＯＵＴと電気的に接続されている。また、増幅回路３のエミッタ端子は、基準電位（例えば接地電位で０Ｖ）と電気的に接続されている。上記保護回路１ａは、増幅回路３のコレクタ端子とエミッタ端子との間に並列に接続されている。すなわち、保護回路１ａの端子Ｔ１は増幅回路３のコレクタ端子に電気的に接続され、保護回路１ａの端子Ｔ２は増幅回路３のエミッタ端子と電気的に接続されている。このように保護回路１ａを接続することにより、負荷インピーダンス試験等において、増幅回路３のコレクタ（すなわち、出力と基準電位との間）に正の過大な電圧（増幅回路３の通常動作時の最大電圧よりも高い電圧）が印加された時に、保護回路１ａに電流を流すことで、増幅回路３のコレクタ端子とエミッタ端子との間の電圧を、上記許容電圧より小さなほぼ一定の値にクランプすることができる。これにより、増幅回路３の劣化や破壊を回避できる。したがって、増幅回路３を有する半導体装置の歩留まりおよび信頼性を向上させることができる。なお、端子ＴＳ１，ＴＳ２は、共に基準電位（例えば接地電位で０Ｖ）を印加するための端子を示している。
【００１７】
図３は、図２の増幅回路３および保護回路１ａのデバイスレイアウトの一例を示す半導体基板（以下、単に基板という）４Ｓの要部平面図を示している。基板４Ｓは、例えばガリウムヒ素（ＧａＡｓ）等のような化合物半導体を主体とする材料からなる。ここには、例えば８個の増幅回路３用の単位ＨＢＴＱＨ１〜ＱＨ８の一群（図３の左側）と、例えば１０個の保護回路１ａ用のバイポーラトランジスタＱ１〜Ｑ１０の一群（図３の右側）とが基板４Ｓに隣接して配置されている場合が示されている。増幅回路３用の単位ＨＢＴＱＨ１〜ＱＨ８は、図３の上下方向（Ｙ方向）に４個、図３の左右方向（Ｘ方向）に２列になって、図３の左右方向に隣接する単位ＨＢＴＱＨ１〜ＱＨ８同士が左右対称となるように、また、図３の上下方向に隣接する単位ＨＢＴＱＨ１〜ＱＨ８同士が上下対称となるように、各々のベース電極５Ｂの幅広部分を向かい合わせた状態で規則的に並んで配置されている。すなわち、図３のＸ方向に沿って配置された２個の単位ＨＢＴＱＨ１〜ＱＨ８が互いにずれることなく配置され、また、図３のＹ方向に沿って配置された４個の単位ＨＢＴＱＨ１〜ＱＨ８が互いにずれることなく配置されている。この複数の単位ＨＢＴＱＨ１〜ＱＨ８の平面積（特にエミッタ領域の平面積）は、電気的特性を揃えるためにほぼ同一とされている。個々の単位ＨＢＴＱＨ１〜ＱＨ８は、エミッタ電極５Ｅと、上記ベース電極５Ｂと、コレクタ電極５Ｃとを有している。中央のエミッタ電極５Ｅは、図３のＸ方向に延びる細長い平面長方形状に形成されている。エミッタ電極５Ｅの中央の図３のＸ方向に延びる角丸の矩形は、エミッタ電極５Ｅとその上層のエミッタ配線とを接続するためのコンタクトホール６ｅを意味している。ベース電極５Ｂは、エミッタ電極５Ｅを取り囲むように平面枠状に形成されている。このベース電極５Ｂにおいて、単位ＨＢＴＱＨ１〜ＱＨ８の一群の中央側は、他の部分よりも幅広に形成されている。ベース電極５Ｂの幅広部分に配置され図３のＹ方向に延びる角丸の矩形は、ベース電極５Ｂとその上層のベース配線とを接続するためのコンタクトホール６ｂを意味している。さらに、コレクタ電極５Ｃは、ベース電極５Ｂの外周一部を取り囲むように平面コ字状に形成されている。このコレクタ電極５Ｃにおいて単位ＨＢＴＱＨ１〜ＱＨ８の一群の外周側に配置され図３のＹ方向に延びる角丸の矩形は、コレクタ電極５Ｃとその上層のベース配線とを接続するためのコンタクトホール６ｃを意味している。エミッタ電極５Ｅ、ベース電極５Ｂおよびコレクタ電極５Ｃは、互いに絶縁された状態で配置されている。
【００１８】
一方、保護回路１ａ用のバイポーラトランジスタＱ１〜Ｑ１０の一群は、図３のＹ方向に沿って互いに同じ向きでずれることなく一列に規則的に並んだ状態で上記増幅回路３用の単位ＨＢＴＱＨ１〜ＱＨ８の一群に隣接して配置されている。保護回路１ａ用のバイポーラトランジスタＱ１〜Ｑ１０も、増幅回路３用のＨＢＴＱＨ１〜ＱＨ８と同様のＨＢＴで構成されているが、保護回路１ａ用のバイポーラトランジスタＱ１〜Ｑ１０の平面積（特にエミッタの平面積）の方が、増幅回路３用のＨＢＴＱＨ１〜ＱＨ８のそれよりも小さくなっている。ここでは、保護回路１ａ用のバイポーラトランジスタＱ１〜Ｑ１０の平面積（特にエミッタの平面積）が、その電気的特性を揃えるためにほぼ同一の場合が例示されている。ただし、バイポーラトランジスタＱ１〜Ｑ１０の平面積を全てほぼ同一にしなくても良い。この場合では、１段目と１０段目のバイポーラトランジスタＱ１，Ｑ１０の容量を等しくするためにその平面積を等しくし、他のバイポーラトランジスタＱ２〜Ｑ９の平面積をバイポーラトランジスタＱ１，Ｑ１０の平面積よりも小さくするような構成としても良い。これにより、保護回路１ａの全体の占有面積を縮小できるので、半導体装置のコスト低減を推進できる。また、ここでは、各バイポーラトランジスタＱ１〜Ｑ１０のコレクタ層およびサブコレクタ層の間が互いに絶縁されている場合が例示されている。個々のバイポーラトランジスタＱ１〜Ｑ１０は、エミッタ電極５ＰＥと、ベース電極５ＰＢと、コレクタ電極５ＰＣとを有している。エミッタ電極５ＰＥは、図３のＸ方向に延びる細長い平面長方形状に形成されている。エミッタ電極５ＰＥ中央の図３のＸ方向に延びる角丸の矩形は、エミッタ電極５ＰＥとその上層の配線とを接続するためのコンタクトホール６ｐｅを意味している。ベース電極５ＰＢは、図３のＸ方向に延びる細長い平面長方形状に形成され、ベース電極５ＰＢの長辺がエミッタ電極５ＰＥの長辺に対してほぼ平行に対向するように配置されている。このベース電極５ＰＢ中央の図３のＸ方向に延びる角丸の矩形は、ベース電極５ＰＢとその上層の配線とを接続するためのコンタクトホール６ｐｂを意味している。さらに、コレクタ電極５ＰＣは、図３のＹ方向に延びる平面長方形状に形成され、コレクタ電極５ＰＣの長辺が、ベース電極５ＰＢおよびエミッタ電極５ＰＥの短辺に対してほぼ平行に対向するように配置されている。このコレクタ電極５Ｃ中央の図３のＹ方向に延びる角丸の矩形は、コレクタ電極５ＰＣとその上層の配線とを接続するためのコンタクトホール６ｐｃを意味している。これらエミッタ電極５ＰＥ、ベース電極５ＰＢおよびコレクタ電極５ＰＣも互いに絶縁された状態で配置されている。
【００１９】
図４は、図２の増幅回路３および保護回路１ａを構成するための配線レイアウトの一例を図３のデバイスレイアウトに重ねて示した基板４Ｓの要部平面図を示している。増幅回路３を構成する８個の単位ＨＢＴＱＨ１〜ＱＨ８のベース電極５Ｂは全て、図４のＹ方向に延びる１本の帯状のベース配線７ＢＬとコンタクトホール６ｂを通じて電気的に接続されている。ベース配線７ＢＬの一方の端部には、他の部分よりも幅広のベースパッド７ＢＰが形成されている。増幅回路３を構成する８個の単位ＨＢＴＱＨ１〜ＱＨ８のコレクタ電極５Ｃは全て、平面略Ｕ字状に形成された１本のコレクタ配線７ＣＬ１とコンタクトホール６ｃを通じて電気的に接続されている。コレクタ配線７ＣＬ１の中間位置には、図４の下方向に延びるコレクタパッド（コレクタ用の外部端子）７ＣＰが形成されている。また、コレクタ配線７ＣＬ１の一部は、図４の最下端に位置する保護回路１用のバイポーラトランジスタＱ１のベース電極５ＰＢと重なるような位置まで延在し、コンタクトホール６ｐｂを通じてベース電極５ＰＢと電気的に接続されている。増幅回路３を構成する８個の単位ＨＢＴＱＨ１〜ＱＨ８のエミッタ電極５Ｅは全て、平面略Ｕ字状に形成された１本のエミッタ配線７ＥＬとコンタクトホール６ｅを通じて電気的に接続されている。エミッタ配線７ＥＬの両端部には、他の部分よりも幅広のエミッタパッド（外部端子）７ＥＰが形成されている。また、エミッタパッド７ＥＰの一部は、図４の最上端に位置する保護回路１用のバイポーラトランジスタＱ１０のエミッタ電極５ＰＥと重なるような位置まで延在し、コンタクトホール６ｐｅを通じてエミッタ電極５ＰＥと電気的に接続されている。
【００２０】
一方、保護回路１ａ用のバイポーラトランジスタＱ１〜Ｑ１０において、図４のＹ方向に隣接するもの同士のエミッタ電極５ＰＥとベース電極５ＰＢとは、配線７ＥＢＬとコンタクトホール６ｐｅ，６ｐｂを通じて電気的に接続されている。また、保護回路１ａ用のバイポーラトランジスタＱ１〜Ｑ１０のコレクタ電極５ＰＣは全て、図４のＹ方向に延在する平面帯状の１本のコレクタ配線７ＣＬ２とコンタクトホール６ｐｃを通じて電気的に接続されている。すなわち、本実施の形態１においては、保護回路１ａ用の複数のバイポーラトランジスタＱ１〜Ｑ１０のコレクタが共通のコレクタ配線７ＣＬ２で電気的に接続されている。コレクタ配線７ＣＬ２は、上記ベース配線７ＢＬ、ベースパッド（外部端子）７ＢＰ、エミッタ配線７ＥＬ、エミッタパッド７ＥＰ、コレクタ配線７ＣＬ１、コレクタパッド７ＣＰ、配線７ＥＢＬと同様の金属からなるので、保護回路１ａ用の複数のバイポーラトランジスタＱ１〜Ｑ１０の両端のバイポーラトランジスタＱ１，Ｑ１０のコレクタ間の抵抗を下げることができる。これにより、保護回路１ａ全体の寄生の直列抵抗をさらに下げることができ、保護回路１ａに流すことが可能な電流を増大させることができるので、保護回路１ａとしての効果をさらに向上させることができる。
【００２１】
なお、図４の矢印は、負荷インピーダンス変動時に保護回路１ａに流れる電流の向きを示している。また、このような増幅回路３用の単位ＨＢＴおよび保護回路１用のバイポーラトランジスタの断面構造については後述の実施の形態で説明する。
【００２２】
（実施の形態２）
本実施の形態２においては、保護回路を複数のブロックに分け、各ブロック毎にダーリントン接続された複数のバイポーラトランジスタの一群を有するような構成とした。
【００２３】
図５は、本実施の形態２の保護回路１ｂの一例を示している。本実施の形態２においても保護回路１ｂは１０個のバイポーラトランジスタＱ１〜Ｑ１０を有する構成が例示されている。ただし、本実施の形態２では、保護回路１ｂが、例えば２つの保護回路１ｂ１，１ｂ２の第１，第２ブロックに分けられている。ここでは、２つの保護回路１ｂ１，１ｂ２が同数個のバイポーラトランジスタＱ１〜Ｑ１０を有する構成が例示されている。前段の保護回路１ｂ１は、５個のバイポーラトランジスタＱ１〜Ｑ５を有し、その各々のコレクタが互いに電気的に接続されてダーリントン接続されている。保護回路１ｂ１の最下端のバイポーラトランジスタＱ５のエミッタは、端子Ｔ３と電気的に接続されている。この端子３は、配線を通じて端子Ｔ４と電気的に接続され、さらに後段の保護回路１ｂ２の最上端のバイポーラトランジスタＱ６のベースと電気的に接続されている。後段の保護回路１ｂ２も、５個のバイポーラトランジスタＱ６〜Ｑ１０を有しており、その各々のコレクタが互いに電気的に接続されてダーリントン接続されている。保護回路１ｂ２の最下端のバイポーラトランジスタＱ１０のエミッタは、端子Ｔ２と電気的に接続されている。このような構成にすることにより、負荷インピーダンス変動試験時に保護回路１ｂを流れる電流は、図５の矢印で示すように、保護回路１ｂ１，１ｂ２の各々の１段目のバイポーラトランジスタＱ１，Ｑ６のベースからコレクタに流れ、コレクタの共通配線を通じて、５段目および１０段目のバイポーラトランジスタＱ５，Ｑ１０のコレクタからエミッタに流れる。端子Ｔ１，Ｔ２間のブロック数および各ブロック内でのバイポーラトランジスタの数（すなわち、ダーリントン接続の接続数）は、増幅回路の出力端子と基準電位（例えば接地電位で０Ｖ）との間に印加されることが許容される電圧（許容電圧）に応じて設定されている。ここでは、全部で１０個のバイポーラトランジスタＱ１〜Ｑ１０を有する保護回路１ｂの構造を例示したが、保護回路１ｂの構成は、これに限定されるものではなく種々変更可能であり、例えば全部で８個または１２個のバイポーラトランジスタを有する構造としても良い。また、ここでは、保護回路１ｂを５個のバイポーラトランジスタ群をそれぞれ有する２つのブロックに分けた構造を例示したが、保護回路１ｂの構成は、これに限定されるものではなく種々変更可能である。例えば４個のバイポーラトランジスタ群をそれぞれ有する２つのブロックを組み合わせるようにしても良いし、６個のバイポーラトランジスタ群と４個のバイポーラトランジスタ群との２つのブロックを組み合わせるようにしても良いし、また、３個のバイポーラトランジスタ群と、３個のバイポーラトランジスタ群と、４個のバイポーラトランジスタ群との３つのブロックを組み合わせるようにしても良い。
【００２４】
図６は、図５に示した保護回路１ｂの接続状態の一例を示している。上記保護回路１ｂは、増幅回路３のコレクタ端子とエミッタ端子との間に並列に接続されている。すなわち、保護回路１ｂの端子Ｔ１は、増幅回路３のコレクタ端子に電気的に接続され、保護回路１ｂの端子Ｔ２は、増幅回路３のエミッタ端子と電気的に接続されている。本実施の形態２においても、前記実施の形態１と同様に、負荷インピーダンス試験等において、増幅回路３のコレクタ（出力と基準電位との間）に正の過大な電圧が印加された時に、保護回路１ｂに電流を流すことで、増幅回路３のコレクタ端子とエミッタ端子との間の電圧を、上記許容電圧より小さなほぼ一定値にクランプできるので、増幅回路３の劣化や破壊を回避でき、増幅回路３を有する半導体装置の歩留まりおよび信頼性を向上させることができる。
【００２５】
また、本実施の形態２によれば、例えば携帯電話の高出力増幅回路に適用する上で、前記実施の形態１で得られた効果とは異なる次のような効果を得ることができる。すなわち、保護回路１ｂの各ブロックの最終段のバイポーラトランジスタＱ５，Ｑ１０のコレクタとエミッタにかかる電圧を前記実施形態１よりも下げることができる。このため、最終段のバイポーラトランジスタＱ５，Ｑ１０として、そのコレクタ−エミッタ間の許容電圧（耐圧）の小さいものを採用することができる。携帯電話等の高出力増幅回路のパワー段のバイポーラトランジスタ（ここではＨＢＴＱＨ１〜ＱＨｎに相当）では、より高い性能のものが使用されているが、高い性能を得るには寸法の縮小が必要なので耐圧が低いものが使用されている。しかし、パワー段のバイポーラトランジスタと保護回路のバイポーラトランジスタとを同一の基板に形成する場合、製造工程の短縮や作り易さ等の観点からパワー段のバイポーラトランジスタと保護回路のバイポーラトランジスタとを同一構造のものとすることが専ら行われている。このため、保護回路のバイポーラトランジスタに高耐圧のものを使用する場合には、それに合わせてパワー段のバイポーラトランジスタにも高耐圧のものを使用しなければならず、パワー段のバイポーラトランジスタの耐圧を大幅に設計変更せざるを得なくなる。これに対して、本実施の形態２によれば、保護回路１ｂの最終段のバイポーラトランジスタＱ５，Ｑ１０として、耐圧の小さなものを使用できるので、携帯電話等の高出力増幅回路中のパワー段のバイポーラトランジスタの耐圧の大幅な設計変更を伴うことなく、また、パワー段のバイポーラトランジスタの性能を落とすこともなく、パワー段のバイポーラトランジスタと保護回路のバイポーラトランジスタとを同一構造で同一基板に形成できる。しかも保護回路１ｂにより増幅回路３のコレクタ−エミッタ間の間のクランプ電圧を適切な値に維持できる。図１の保護回路１ａでは、各バイポーラトランジスタのオン（ＯＮ）電圧をＶｂｅ１とすると、ｍ段目のバイポーラトランジスタのコレクタ−エミッタ間に印加される電圧Ｖｃｅ１は、Ｖｃｅ１（ｍ）＝（ｍ−１）Ｖｂｅ１である。ここで、係数がｍ−１となるのは、保護回路のバイポーラトランジスタのベース−コレクタ間でＶｂｅ１分の電圧降下があるためである。したがって、図１の１０段目のバイポーラトランジスタのコレクタ−エミッタ間には、最大の電圧Ｖｃｅ１ｍａｘ（１０）＝９Ｖｂｅが印加される。ガリウムヒ素系のＨＢＴの場合、Ｖｂｅ１は、約１．２Ｖなので、上記Ｖｃｅ１ｍａｘ（１０）＝１０．８Ｖとなる。ところで、携帯電話では、その高出力増幅回路のＨＢＴのコレクタ電流が一定以上流れると、そのＨＢＴが破壊する現象（いわゆるスナップバック（ｓｎａｐｂａｃｋ特性）がある。この現象は、高出力増幅回路のＨＢＴのコレクタ−エミッタ間の電圧Ｖｃｅが、例えば５〜７Ｖ程度以上になると起こるので、上記保護回路の最大の電圧Ｖｃｅ１ｍａｘ（１０）が、例えば５〜７Ｖ程度の許容電圧を越えるとＨＢＴが破壊してしまう。したがって、電圧Ｖｃｅ１ｍａｘ（１０）が、上記許容電圧より低くなるように設計する必要がある。図１の保護回路１ａでは、上記許容電圧（耐圧）が１０．８Ｖ以上になるように、高出力の増幅回路３のＨＢＴを設計する必要がある。また、増幅回路３と保護回路１ａとをそれぞれ別々の基板に形成する必要が生じる場合もある。これに対して、本実施の形態２の図５および図６に示した保護回路１ｂでは、保護回路１ｂを２つのブロック（保護回路１ｂ１，１ｂ２）に分割しているため、各ブロックの最大の電圧Ｖｃｅ２ｍａｘ（５）＝４Ｖｂｅ＝４．８Ｖ程度に抑えることができる。この値は、携帯電話で通常使用するＨＢＴの許容電圧の７Ｖ以内に収まっている。したがって、本実施の形態２によれば、増幅回路３のＨＢＴの設計変更をせずに、増幅回路３のＨＢＴの劣化および破壊を回避できる。また、増幅回路３と保護回路１ｂとを同一の基板４Ｓに容易に形成することができる。
【００２６】
図７は、図６の増幅回路３および保護回路１ｂを構成するための配線およびデバイスレイアウトの一例を示した基板４Ｓの要部平面図を示している。増幅回路３の単位ＨＢＴＱＨ１〜ＱＨ８、ベース配線７ＢＬ、ベースパッド７ＢＰ、コレクタ配線７ＣＬ１、コレクタパッド７ＣＰ、エミッタ配線７ＥＬおよびエミッタパッド７ＥＰの配置は、図３および図４で説明したのと同じである。また、保護回路１ｂのバイポーラトランジスタＱ１〜Ｑ１０および配線７ＥＢＬの配置も、図３および図４で説明したのと同じである。異なるのは、保護回路１ｂ用のバイポーラトランジスタＱ１〜Ｑ１０のコレクタを接続する配線が、保護回路１ｂ１，１ｂ２の第１，第２ブロック毎に分割されていることである。すなわち、保護回路１ｂ１のバイポーラトランジスタＱ１〜Ｑ５のコレクタ電極５ＰＣはコンタクトホール６ｐｃを通じてコレクタ配線７ＣＬ３によって互いに電気的に接続され、保護回路１ｂ２のバイポーラトランジスタＱ６〜Ｑ１０のコレクタ電極５ＰＣはコンタクトホール６ｐｃを通じてコレクタ配線７ＣＬ４によって互いに電気的に接続されている。コレクタ配線７ＣＬ３，７ＣＬ４は、共に、上記ベース配線７ＢＬ、ベースパッド７ＢＰ、エミッタ配線７ＥＬ、エミッタパッド７ＥＰ、コレクタ配線７ＣＬ１、コレクタパッド７ＣＰ、配線７ＥＢＬと同様の金属からなり、図７のＹ方向に延在する帯状のパターンに形成されている。このように、本実施の形態２によれば、増幅回路３と保護回路１ｂとを同一の基板４Ｓに形成することができる。
【００２７】
また、ここでは、バイポーラトランジスタＱ１〜Ｑ１０の平面積（特にエミッタ面積）を全てほぼ等しくした場合を例示したが、それに限定されるものではない。この場合は、１段目と５段目のバイポーラトランジスタＱ１，Ｑ５の容量を等しくするためにその平面積を等しくし、また、６段目と１０段目のバイポーラトランジスタＱ１０の容量を等しくするためにその平面積を等しくする。そして、他のバイポーラトランジスタＱ２〜Ｑ４，Ｑ７〜Ｑ９の平面積を、それぞれバイポーラトランジスタＱ１，Ｑ５およびバイポーラトランジスタＱ６，Ｑ１０の平面積よりも小さくするような構成としても良い。これにより、保護回路１の占有面積を縮小できるので、半導体装置のコスト低減を推進できる。
【００２８】
なお、図７の矢印は、負荷インピーダンス変動時に保護回路１ｂ，１ｂ１，１ｂ２に流れる電流の向きを示している。また、この場合の増幅回路３用の単位ＨＢＴおよび保護回路１ｂ用のバイポーラトランジスタの断面構造も後述の実施の形態で説明する。
【００２９】
（実施の形態３）
本実施の形態３においては、前記保護回路用の複数のバイポーラトランジスタのコレクタ領域を共有させる構成とした。図８は、本実施の形態３の保護回路を構成するデバイスレイアウトの一例を示す基板４Ｓの要部平面図を示している。ここには、前記実施の形態２の図５および図６に示した保護回路１ｂを構成する場合のデバイスレイアウトが例示されている。保護回路１ｂの第１ブロックの保護回路１ｂ１を構成する複数のバイポーラトランジスタＱ１〜Ｑ５は、共通のコレクタ領域（コレクタ層およびサブコレクタ層）８Ｃａに形成されている。また、保護回路１ｂの第２ブロックの保護回路１ｂ２を構成する複数のバイポーラトランジスタＱ６〜Ｑ１０は、共通のコレクタ領域（コレクタ層およびサブコレクタ層）８Ｃｂに形成されている。コレクタ領域８Ｃａ，８Ｃｂは互いに絶縁されている。この配置により、図５および図６に示したコレクタの共通結線が実現される。すなわち、保護回路１ｂ１を構成する複数のバイポーラトランジスタＱ１〜Ｑ５の各々のコレクタ間は素子分離されずにコレクタ領域８Ｃａを通じて互いに電気的に接続され、保護回路１ｂ２を構成する複数のバイポーラトランジスタＱ６〜Ｑ１０の各々のコレクタ間は素子分離されずにコレクタ領域８Ｃｂを通じて互いに電気的に接続されている。これにより、個々のバイポーラトランジスタＱ１〜Ｑ１０を素子分離し、その間を金属配線で結線する前記実施の形態１，２（図４および図７参照）の場合に比べて、保護回路１ｂの全体の占有面積を小さくすることができる。したがって、半導体装置のコストを低減できる。
【００３０】
次に、本実施の形態３では、前記保護回路用の複数のバイポーラトランジスタのうち、中段のバイポーラトランジスタの平面積を、最前段および最後段のバイポーラトランジスタの平面積よりも小さくした。ここでは、図８に示すように、保護回路１ｂを構成する各ブロックの中段のバイポーラトランジスタＱ２〜Ｑ４，Ｑ７〜Ｑ９は、その平面積が最前段および最後段のバイポーラトランジスタＱ１，Ｑ５，Ｑ６，Ｑ１０の平面積よりも小さくなるように形成されている。負荷インピーダンス変動時に、中段のバイポーラトランジスタＱ２〜Ｑ４，Ｑ７〜Ｑ９に流れる電流は、最前段および最後段のバイポーラトランジスタＱ１，Ｑ５，Ｑ６，Ｑ１０に流れる電流の最大でも１／β（βは、トランジスタの電流増幅率）に過ぎないので、原理的には、中段のバイポーラトランジスタＱ２〜Ｑ４，Ｑ７〜Ｑ９のエミッタ電極５ＰＥおよびベース電極５ＰＢの面積を、最前段および最後段のバイポーラトランジスタＱ１，Ｑ５，Ｑ６，Ｑ１０のエミッタ電極５ＰＥおよびベース電極５ＰＢの面積の１／βにすることが可能である。しかし、現実には、βは２０〜５００程度あり、電極パターン面積の微細加工に限界があるので１／βにすることは不可能であるが、少なくとも中段のバイポーラトランジスタＱ２〜Ｑ４，Ｑ７〜Ｑ９の平面積を最前段および最後段のバイポーラトランジスタＱ１，Ｑ５，Ｑ６，Ｑ１０の平面積より小さくしても問題ない。このような構成にすることにより、保護回路１ｂの全体の占有面積をさらに小さくすることができる。したがって、半導体装置のコストをさらに低減できる。別の観点からは、少なくとも最後段のバイポーラトランジスタＱ５，Ｑ１０の面積（特にエミッタ面積）が、その最後段のバイポーラトランジスタＱ５，Ｑ１０のベースに接続される前段のバイポーラトランジスタＱ１〜Ｑ４，Ｑ６〜Ｑ９の面積（特にエミッタ面積）よりも大きければ良い。これにより、最後段のバイポーラトランジスタＱ５，Ｑ１０でのブレイクダウンを防止できる。
【００３１】
さらに、本実施の形態３では、前記保護回路用の複数のバイポーラトランジスタのうち、最前段および最後段のバイポーラトランジスタを隣接させた。ここでは、図８に示すように、第１ブロックの保護回路１ｂ１の最前段および最後段のバイポーラトランジスタＱ１，Ｑ５が、バイポーラトランジスタＱ１のエミッタ電極５ＰＥと、バイポーラトランジスタＱ５のベース電極５ＰＢとの各々の長辺が対向するように隣接した状態で配置されている。また、第２ブロックの保護回路１ｂ２の最前段および最後段のバイポーラトランジスタＱ６，Ｑ１０が、バイポーラトランジスタＱ６のベース電極５ＰＢと、バイポーラトランジスタＱ１０のエミッタ電極５ＰＥとの各々の長辺が対向するように隣接した状態で配置されている。符号のＲｓは、このようなデバイスレイアウトの場合に保護回路１ｂ１，１ｂ２に形成される寄生抵抗を示している。ここでは、保護回路１ｂの寄生抵抗Ｒｓを２×Ｒｓで表すことができる。すなわち、本実施の形態３では、保護回路１ｂに流れる電流経路に直列に接続される寄生抵抗（＝２×Ｒｓ）を前記実施の形態１，２のデバイスレイアウトの場合よりも小さくすることができるので、より大きな電流を低い電圧で保護回路１ｂに流すことができる。したがって、電圧クランプの効果をより強めることができるので、負荷インピーダンス変動時における保護回路１ｂの破壊耐性を向上させることが可能となる。バイポーラトランジスタＱ１，Ｑ６のベースのサイズは、例えば１５μｍ×４７μｍ程度である。また、バイポーラトランジスタＱ５，Ｑ１０のエミッタサイズは、例えば２６μｍ×４７μｍ程度である。
【００３２】
また、バイポーラトランジスタＱ１〜Ｑ１０は、その各々のベース電極５ＰＢおよびエミッタ電極５ＰＥの長辺が図８の左右方向（Ｘ方向）に沿うように、また、その各々のベース電極５ＰＢおよびエミッタ電極５ＰＥの短辺が図８の上下方向（Ｙ方向）に沿うように配置されている。そして、保護回路１ｂ１，１ｂ２の最前段および最後段のバイポーラトランジスタＱ１，Ｑ５，Ｑ６，Ｑ１０は、各々のベース電極５ＰＢおよびエミッタ電極５ＰＥの長辺がほぼ平行になるように、図８の上下方向（Ｙ方向）に沿って一列に並んで配置されている。また、保護回路１ｂ１，１ｂ２の中段のバイポーラトランジスタＱ２〜Ｑ４，Ｑ７〜Ｑ９は、その最前段および最後段のバイポーラトランジスタＱ１，Ｑ５，Ｑ６，Ｑ１０の列のＸ方向の隣に、各々のベース電極５ＰＢおよびエミッタ電極５ＰＥの長辺がほぼ平行になるように、図８の上下方向（Ｙ方向）に沿って一列に並んで配置されている。特に、保護回路１ｂ１では、相対的に大きな最前段および最後段の２個のバイポーラトランジスタＱ１，Ｑ５のＹ方向の全長が、相対的に小さな中段の３個分のバイポーラトランジスタＱ２〜Ｑ４のＹ方向の全長とほぼ等しくなっている。また、保護回路１ｂ２でも同様に、相対的に大きな最前段および最後段の２個のバイポーラトランジスタＱ６，Ｑ１０のＹ方向の全長が、相対的に小さな中段の３個分のバイポーラトランジスタＱ７〜Ｑ９のＹ方向の全長とほぼ等しくなっている。これにより、保護回路１ｂ１，１ｂ２のバイポーラトランジスタＱ１〜Ｑ１０は、大きさが異なるものが混在するにもかかわらずまとまり良く配置されているので、保護回路１ｂの全体的な占有面積を縮小できる。また、保護回路１ｂのバイポーラトランジスタＱ１〜Ｑ１０のレイアウトを容易にすることが可能となっている。
【００３３】
図９は、図５の保護回路１ｂを構成するための配線レイアウトの一例を図８のデバイスレイアウトに重ねて示した基板４Ｓの要部平面図を示している。ここでは、上記のようにバイポーラトランジスタＱ１〜Ｑ１０の大きさおよび配置を前記実施の形態１，２とは異なるように変えたので、バイポーラトランジスタＱ１，Ｑ２のエミッタ、ベース間、バイポーラトランジスタＱ４，Ｑ５のエミッタ、ベース間、バイポーラトランジスタＱ５，Ｑ６のエミッタ、ベース間、バイポーラトランジスタＱ６，Ｑ７のエミッタ、ベース間、バイポーラトランジスタＱ９，Ｑ１０のエミッタ、ベース間を接続する配線７ＥＢＬの形状が前記実施の形態１，２とは異なるが、その機能は同じである。図９の矢印は、負荷インピーダンス変動時に保護回路１ｂ，１ｂ１，１ｂ２に流れる電流の向きを示している。
【００３４】
図１０は、図９の保護回路１ｂを増幅回路３に付加した場合のレイアウトの一例を示している。増幅回路３のＨＢＴＱＨ１〜ＱＨ８のレイアウトは前記実施の形態１，２と同じである。増幅回路３よりも相対的に小さな保護回路１ｂは、増幅回路３の近傍に隣接して配置されている。増幅回路３のコレクタ電極５Ｃは、コレクタ配線７ＣＬ１を通じて保護回路１ｂのバイポーラトランジスタＱ１のベース電極５ＰＢと電気的に接続され、増幅回路３のエミッタ電極５Ｅは、エミッタ配線７ＥＬを通じて保護回路１ｂのバイポーラトランジスタＱ１０のエミッタ電極５ＰＥと電気的に接続されている。図１０の矢印も、負荷インピーダンス変動時に保護回路１ｂ，１ｂ１，１ｂ２に流れる電流の向きを示している。
【００３５】
次に、以上のような半導体装置の製造方法の一例を図１１〜図１６により説明する。なお、図１１〜図１６は、図１０のＸ１−Ｘ１線およびＹ１−Ｙ１線に相当する部分の要部断面図である。
【００３６】
図１１は、例えば平面略円形状の半導体ウエハ（以下、ウエハという）４Ｗを構成する基板４Ｓの増幅回路用のＨＢＴ形成領域ＱＡ１（Ｘ１−Ｘ１線）および保護回路用のバイポーラトランジスタ形成領域ＱＡ２（Ｙ１−Ｙ１線）の要部断面図を示している。基板４Ｓは、例えばガリウムヒ素（ＧａＡｓ）等のような半絶縁性化合物基板からなり、その厚さは、例えば８０μｍ程度である。まず、ウエハ４Ｗの主面（デバイス形成面）上に、例えばＭＯＣＶＤ（Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法またはガスソースＭＢＥ（Ｍｏｌｅｃｕｌａｒ　Ｂｅａｍ　Ｅｐｉｔａｘｙ）法等により、ｎ型のサブコレクタ層（第１半導体層）８Ｃ１、ｎ型のコレクタ層（第３半導体層）８Ｃ２、ｐ型のベース層（第４半導体層）８Ｂ、ｎ型のエミッタ層（第５半導体層）８Ｅおよびキャップ層（第６半導体層）９を有するヘテロ接合バイポーラトランジスタ結晶を下層から順に形成する。サブコレクタ層８Ｃ１は、例えばガリウムヒ素等のような化合物半導体に、例えばシリコン（Ｓｉ）等のような不純物が、例えば５×１０^１８／ｃｍ^３程度含有されてなり、その厚さは、例えば６００ｎｍ程度である。上記コレクタ層８Ｃ２は、例えばガリウムヒ素等のような化合物半導体に、例えばシリコン等のような不純物が、例えば１０^１６／ｃｍ^３程度含有されてなり、その厚さは、例えば８００ｎｍ程度である。上記ベース層８Ｂは、例えばガリウムヒ素等のような化合物半導体に、例えばカーボン等のような不純物が、例えば１×１０^１９〜１×１０^２０／ｃｍ^３程度含有されてなり、その厚さは、例えば５０ｎｍ程度である。エミッタ層８Ｅは、例えばインジウムガリウムリン（ＩｎＧａＰ）とその上に形成されたガリウムヒ素との積層結晶層に、例えばシリコン（Ｓｉ）等のような不純物が、例えば３×１０^１７／ｃｍ^３程度含有されてなり、その総厚は、例えば２３０ｎｍ程度である。また、キャップ層９は、例えばインジウムガリウムヒ素（ＩｎＧａＡｓ）等のような化合物半導体からなり、その厚さは、例えば３００ｎｍ程度である。
【００３７】
続いて、ウエハ４Ｗの主面上に、例えばタングステンシリサイド（ＷＳｉ_ｘ）等のようなシリサイド層をキャップ層９に接触するようにＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法またはスパッタリング法等によって堆積した後、これをフォトリソグラフィ技術およびドライエッチング技術によりパターニングすることにより、図１２に示すように、増幅回路用のエミッタ電極５Ｅおよび保護回路用のエミッタ電極５ＰＥを同工程時に形成する。この場合、ノンアロイオーミック接触を形成するので、熱処理工程は不要である。その後、そのエミッタ電極５Ｅ，５ＰＥをマスクとして化学エッチングを用いてエミッタ層８Ｅをエッチングすることにより、増幅回路および保護回路用のベース層８Ｅを同工程時に形成するとともに、ベースメサ構造を形成する。
【００３８】
次いで、図１３に示すように、ウエハ４Ｗの主面上に、増幅回路用のベース電極５Ｂおよび保護回路用のベース電極５ＰＢをベース層８Ｂに接触するようにリフトオフ法によって同工程時に形成し、さらに、熱処理によりベース電極５Ｂ，５ＰＢのベース層８Ｂに対するオーミック接触化を図る。ベース電極５Ｂ，５ＰＢは、例えば白金（Ｐｔ）／チタン（Ｔｉ）／金（Ａｕ）系合金層からなる。続いて、図１４に示すように、コレクタ層８Ｃ２の一部をエッチング除去してサブコレクタ層８Ｃ２の一部を露出させた後、その露出されたサブコレクタ層８Ｃ２に接触するように増幅回路用のコレクタ電極５Ｂをリフトオフ法等により形成する。コレクタ電極５Ｂは、例えば金ゲルマニウム（ＡｕＧｅ）／ニッケル（Ｎｉ）／金（Ａｕ）系合金層からなる。その後、図１５に示すように、サブコレクタ層８Ｃ１およびコレクタ層８Ｃ２の一部をフォトリソグラフィ技術および化学エッチング技術によりエッチング除去することによりコレクタメサ構造を形成する。これにより、増幅回路用のＨＢＴ形成領域ＱＡ１と、保護回路用のバイポーラトランジスタ形成領域ＱＡ２とは分離される。また、保護回路用のバイポーラトランジスタ形成領域ＱＡ２でも上記ブロック毎に分離される。そして、保護回路用のバイポーラトランジスタ形成領域ＱＡ２では、上記したようにブロック毎にコレクタ領域が共有されるように、すなわち、ブロック内のバイポーラトランジスタＱ１〜Ｑ５，Ｑ６〜Ｑ１０のコレクタ同士が電気的に接続されるように、サブコレクタ層８Ｃ１、コレクタ層８Ｃ２を残す。このようにして増幅回路の単位ＨＢＴおよび保護回路のバイポーラトランジスタをウエハ４Ｗ主面に形成する。このように、本実施の形態３では、増幅回路用の単位ＨＢＴと保護回路用のバイポーラトランジスタとを同じプロセスで同時に形成することができる。このため、工程を簡略化することができるので、半導体装置の製造時間を短縮でき、また、製造コストを低減できる。
【００３９】
次いで、図１６に示すように、ウエハ４Ｗの主面上に、例えば酸化シリコン（ＳｉＯ_ｘ）等からなる絶縁膜１０をＣＶＤ法によって堆積した後、その絶縁膜１０にエミッタ電極５Ｅ，５ＰＥ、ベース電極５Ｂ，５ＰＢおよびコレクタ電極５Ｃに達するコンタクトホール６ｅ，６ｐｅ，６ｂ，６ｐｂ，６ｃを、フォトレジスト工程、ドライエッチング工程および化学エッチング工程を経て形成する。続いて、ウエハ４Ｗの主面上に、例えばモリブデン（Ｍｏ）、金（Ａｕ）およびモリブデンを蒸着法またはスパッタリング法等によって下層から順に堆積した後、これをフォトレジスト工程、ドライエッチング工程を用いてパターニングすることにより、コレクタ配線７ＣＬ１、エミッタ配線７ＥＬ、ベース配線７ＢＬ、配線７ＥＢＬ、図１０等に示したベースパッド７ＢＰ、コレクタパッド７ＣＰおよびエミッタパッド７ＥＰを形成する。ここでは、単層の配線層を例示しているが、絶縁層および配線層を重ねることにより多層配線構造とすることも可能であり、同様な工程によって必要な回路パターンを形成できる。本実施の形態３においては、ベース層８Ｂにガリウムヒ素、エミッタ層８Ｅにインジウムガリウムリン（ＩｎＧａＰ）を用いたＩｎＧａＰ／ＧａＡｓ・ＨＢＴを例示したが、これに限定されるものではなく種々変更可能であり、例えばベース層８Ｂにガリウムヒ素、エミッタ層８Ｅにアルミニウムガリウムヒ素（ＡｌＧａＡｓ）を用いたＡｌＧａＡｓ／ＧａＡｓ・ＨＢＴ、ベース層８Ｂにインジウムガリウムヒ素、エミッタ層８Ｅにインジウムアルミニウムヒ素（ＩｎＡｌＡｓ）を用いたＩｎＡｌＡｓ／ＩｎＧａＡｓ・ＨＢＴ、ベース層８Ｂにシリコンゲルマニウム（ＳｉＧｅ）、エミッタ層８Ｅにシリコンを用いたＳｉＧｅ／Ｓｉ・ＨＢＴの場合も上記保護回路を適用可能である。
【００４０】
（実施の形態４）
本実施の形態４においては、保護回路のダーリントン接続された初段のバイポーラトランジスタのベース−コレクタ間を短絡させた構造例について説明する。
【００４１】
図１７は、本実施の形態４の保護回路１ｂの一例を示している。図１７の保護回路１ｂでは、前記図５に示した保護回路１ｂのブロック毎の最前段のバイポーラトランジスタＱ１，Ｑ６を省き、初段のバイポーラトランジスタＱ２，Ｑ７の各々のベース−コレクタ間を電気的に接続した８段のバイポーラトランジスタを有する構造とされている。端子Ｔ１はバイポーラトランジスタＱ２のベースおよびコレクタに電気的に接続され、端子Ｔ３はバイポーラトランジスタＱ７のベースおよびコレクタに電気的に接続されている。この場合、バイポーラトランジスタＱ２〜Ｑ５，Ｑ７〜Ｑ１０のオン（ＯＮ）電圧をＶｂｅとするとｍ段目のバイポーラトランジスタのコレクタ−エミッタ間に印加される電圧Ｖｃｅは、Ｖｃｅ（ｍ）＝ｍＶｂｅである。これに対して前記図５の保護回路１ｂではＶｃｅ（ｎ）＝（ｎ−１）Ｖｂｅである。これは、図５の保護回路１ｂではベース−コレクタ間でＶｂｅ分の電圧降下が生じるのに対し、図１７の保護回路１ｂではベース−コレクタ間が短絡しているため電圧降下が生じないからである。したがって、本実施の形態４では、前記実施の形態２，３と同じコレクタ−エミッタ間電圧を実現するのに、１段分バイポーラトランジスタを少なくすることができることになる。
【００４２】
図１８は、図１７の保護回路１ｂのデバイスおよび配線レイアウトの一例を示した基板４Ｓの要部平面図である。コレクタ配線７ＣＬ１は、コレクタ電極５ＰＣおよびバイポーラトランジスタＱ２のベース電極５ＰＢと電気的に接続されている。また、バイポーラトランジスタＱ５のエミッタ電極５ＰＥと、コレクタ領域８Ｃｂ側のコレクタ電極５ＰＣとは、コンタクトホール６ｐｅ，６ｐｃを通じて配線７ＥＣＬと電気的に接続されている。
【００４３】
本実施の形態４においても、保護回路１ｂの第１ブロックの保護回路１ｂ１を構成する複数のバイポーラトランジスタＱ２〜Ｑ５は、共通のコレクタ領域（コレクタ層およびサブコレクタ層）８Ｃａに形成され、保護回路１ｂの第２ブロックの保護回路１ｂ２を構成する複数のバイポーラトランジスタＱ７〜Ｑ１０は、共通のコレクタ領域（コレクタ層およびサブコレクタ層）８Ｃｂに形成されている。この配置により、図１７に示したコレクタの共通結線が実現されるのは、前記実施の形態３の図８および図９で説明したのと同じである。
【００４４】
また、本実施の形態４では、コレクタ領域８Ｃａ，８Ｃｂの各々にコレクタ電極５ＰＣがコンタクトホールを通じて電気的に接続されている。保護回路１ｂ１側の共通のコレクタ電極５ＰＣは、その長辺が保護回路１ｂ１のブロックでの最後段のバイポーラトランジスタＱ５のエミッタ電極５ＰＥの長辺と対向するように、そのバイポーラトランジスタＱ５のエミッタ電極５ＰＥに隣接して配置されている。また、保護回路１ｂ２側の共通のコレクタ電極５ＰＣは、その長辺が保護回路１ｂ２のブロックでの最後段のバイポーラトランジスタＱ１０のエミッタ電極５ＰＥの長辺と対向するように、そのバイポーラトランジスタＱ１０のエミッタ電極５ＰＥに隣接して配置されている。これにより、前記実施の形態３と同様に、保護回路１の電流経路に直列に接続される寄生抵抗（＝２×Ｒｓ）を前記実施の形態１，２のデバイスレイアウトの場合よりも小さくすることができるので、より大きな電流を低い電圧で保護回路１に流すことができる。したがって、電圧クランプの効果をより強めることができるので、負荷インピーダンス変動時における保護回路１の破壊耐性を向上させることが可能となる。
【００４５】
また、本実施の形態４においても、バイポーラトランジスタＱ２〜Ｑ４，Ｑ７〜Ｑ９のエミッタ電極５ＰＥおよびベース電極５ＰＢの面積が、バイポーラトランジスタＱ５，Ｑ１０のエミッタ電極５ＰＥおよびコレクタ電極５ＰＣの面積よりも小さくされている。これにより、保護回路１の全体の占有面積を小さくすることができるので、半導体装置のコストを低減できる。
【００４６】
（実施の形態５）
本実施の形態５においては、増幅回路の出力に互いに逆方向の保護回路を接続する構造例を説明する。図１９は、本実施の形態５における半導体装置の回路図の一例を示している。増幅回路３のコレクタ端子とエミッタ端子との間には、前記実施の形態２，３等と同様に保護回路１ｂが並列に接続されている他、その保護回路１ｂの後段に保護回路１ｃが逆向きになって並列に接続されている。保護回路１ｃは、例えばダーリントン接続された５個のバイポーラトランジスタＱ１〜Ｑ５を有している。この保護回路１ｃの最前段のバイポーラトランジスタＱ１のベースに電気的に接続された端子Ｔ５は増幅回路３のエミッタ側に電気的に接続され、保護回路１ｃの最後段のバイポーラトランジスタＱ５のエミッタに電気的に接続された端子Ｔ６は、増幅回路３のコレクタ側に電気的に接続されている。これにより、増幅回路３のコレクタに正の過電圧が印加された時には、保護回路１ｂが電流を流すことで増幅回路３のコレクタ−エミッタ間の電圧を許容電圧以下にクランプする一方、増幅回路３のコレクタに負の過電圧が印加された時には、保護回路１ｃが電流を流すことで保護回路３のコレクタ−エミッタ間の電圧を許容電圧以下にクランプする。したがって、本実施の形態５によれば、増幅回路３のコレクタに正負いずれの過電圧が印加されたとしても、増幅回路３のＨＢＴの劣化および破壊を回避することができる。例えば携帯電話用の高出力増幅回路のＨＢＴの場合、そのコレクタに負の過電圧が印加された時に必要なクランプ電圧は、正の過電圧が印加された時に必要なクランプ電圧よりも低い。したがって、逆向きに接続した保護回路１ｃのバイポーラトランジスタの数は、２〜５個程度でも有効に作用する。さらに、これらの保護回路１ｂ，１ｃは、負荷インピーダンス変動以外のサージ電圧からも増幅回路３を保護する回路として機能する。これにより、半導体装置の歩留まりおよび信頼性を向上させることができる。
【００４７】
（実施の形態６）
本実施の形態６においては、増幅回路の出力に互いに逆方向の保護回路を接続する構造の変形例を説明する。図２０は、本実施の形態６における半導体装置の回路図の一例を示している。増幅回路３のコレクタ端子とエミッタ端子との間には、前記実施の形態２，３等と同様に保護回路１ｂが並列に接続されている他、その保護回路１ｂの後段に逆方向接続の保護回路１ｄが並列に接続されている。前記実施の形態５で説明したように、逆方向接続の保護回路は上記クランプ電圧が低くても良いので、本実施の形態６では、逆方向接続の保護回路１ｄを、例えばエミッタ・ベース接合ダイオードまたはコレクタ・ベース接合ダイオード等のような通常のダイオードを２〜５個程度直列に接続することで構成している。保護回路１ｄのダイオードのアノードは増幅回路３のエミッタに電気的に接続され、保護回路１ｄのダイオードのカソードは増幅回路３のコレクタに電気的に接続されている。保護回路１ｄのダイオードの接続個数は、前記実施の形態１、２等で説明したのと同様に増幅回路３のコレクタ−エミッタ間の前記許容電圧に応じて設定されている。このように逆方向接続用の保護回路１ｄをダイオードで構成することにより、保護回路の占有面積を小さくできる。したがって、半導体装置のコストを低減できる。また、半導体装置の定常動作時における出力電力の安定性を向上させることができるので、半導体装置の動作信頼性を向上させることができる。
【００４８】
（実施の形態７）
図２１は、本発明者が検討したＨＢＴのデバイスレイアウトの平面図の一例を示している。ここには、ガリウムヒ素（ＧａＡｓ）等のような化合物半導体基板の矩形領域内に６行×８個（合計４８個）の単位ＨＢＴＱＨ５０が規則的に並んで配置されている。各単位ＨＢＴＱＨ５０のエミッタサイズは３×２０μｍ程度である。図２１の左右方向（Ｘ方向）に沿って並ぶ単位ＨＢＴＱＨ５０は、図２１の上下方向（Ｙ方向）にずれることなく直線上に配置され、図２１の上下方向（Ｙ方向）に沿って並ぶ単位ＨＢＴＱＨ５０も、図２１のＸ方向にずれることなく直線上に配置されている。列内で最も温度の高い単位ＨＢＴＱＨ５０にハッチングを付した。このハッチングの濃度差は温度差を示しており、濃度が濃いものほど温度が高いことを意味している（以下、高温の単位ＨＢＴに付したハッチングについて同じ）。この配置では、最も高温となる単位ＨＢＴＱＨ５０の一群（２列）も、図２１のＸ方向にずれずに、図２１のＹ方向に沿って直線上に配置されている。
【００４９】
ところで、ＧａＡｓ・ＨＢＴ等では、ガリウムヒ素基板の熱伝導率がシリコン基板のおよそ１／３であることや電力密度が高いことから、熱抵抗を下げる施策が必須である。そのため、現状は、専らガリウムヒ素基板の厚さを２８μｍ程度と極めて薄く加工したり、単位ＨＢＴの隣接間隔を広げたりすることで対応している。しかし、基板を薄くすると基板の破損や反り等の問題が生じ、半導体装置の歩留まりが低下する。また、単位ＨＢＴの隣接間隔を広げるとチップサイズの問題が生じ、半導体装置のコスト上昇を招く。
【００５０】
そこで、本実施の形態７においては、単位ＨＢＴの一群の発熱部分がずれるように配置した。図２２は、本実施の形態７の半導体装置を構成する基板４Ｓの主面の要部平面図を示し、また、図２３は、図２２の等価回路図を示している。
【００５１】
図２２では、ガリウムヒ素（ＧａＡｓ）等のような化合物半導体からなる基板４Ｓの矩形領域内に６行×８個（合計４８個）の単位ＨＢＴＱＨが規則的に並んで配置されている。各単位ＨＢＴＱＨは、前記実施の形態１〜６で説明した増幅回路の単位ＨＢＴＱＨ１〜ＱＨｎと同じもので、そのエミッタサイズは３×２０μｍ程度である。この複数の単位ＨＢＴＱＨは、各々のコレクタ、エミッタおよびベースを共通にした状態で並列に接続されている（図２３参照）。図２２の左右方向（Ｘ方向）に並ぶ複数の単位ＨＢＴＱＨの一群を単位ＨＢＴセル列（第１領域）と呼ぶ。また単位ＨＢＴセル列内で最も温度の高い単位ＨＢＴＱＨにハッチングを付した。コレクタパッド７ＣＰおよびコレクタ配線７ＣＬ１と、ベースパッド７ＢＰおよびベース配線７ＢＬとは、それぞれ平面櫛歯状にパターン形成されており、その各々の歯に相当するコレクタ配線７ＣＬ１とベース配線７ＢＬとが噛み合う状態で配置されている。そして、その互いに噛み合うコレクタ配線７ＣＬ１とベース配線７ＢＬとのＹ方向隣接間には、上記単位ＨＢＴセル列が介在されている。エミッタパッド７ＥＰは、単位ＨＢＴセル列のＸ方向両端に配置されている。エミッタパッド７ＥＰは、単位ＨＢＴＱＨのエミッタ電極と電気的に接続されている一方、ビアホール（Ｖｉａ　ｈｏｌｅ）１２を通じて基板４Ｓの裏面の共通のエミッタ裏面電極と電気的に接続されている。
【００５２】
本実施の形態７においては、図２２の最上および最下の単位ＨＢＴセル列（所定の第１領域）が、それらの間の中間の単位ＨＢＴセル列（他の第１領域）に対して、２個の単位ＨＢＴＱＨ分だけ図２１の右方向にずれて配置されている。これにより、最上および最下の単位ＨＢＴセル列の単位ＨＢＴＱＨのうち、最も高温となる中央の単位ＨＢＴＱＨを、中間の単位ＨＢＴセル列のうちの最も高温となる中央の単位ＨＢＴＱＨから遠ざけることができる。これにより、最上および最下の単位ＨＢＴセル列に隣接する中間の単位ＨＢＴセル列のうちの最も高温となる中央の単位ＨＢＴＱＨの動作時の温度（熱抵抗）を下げることができ、ひいては最も温度の高くなる単位ＨＢＴ配置領域の中心部の単位ＨＢＴＱＨの動作時の温度（熱抵抗）を下げることができる。その結果、半導体装置の動作信頼性を向上させることができる。特に、その熱抵抗が低減した分、例えばウエハ（基板）を厚くできるので、ウエハの破損や反りの不良発生率を低減できる。しかも、単位ＨＢＴＱＨの隣接間隔を小さくできるので、半導体装置のコストを低減できる。ここでは、２個の単位ＨＢＴＱＨ分だけずらした場合を例示しているが、少なくとも１個分以上ずらすことで熱抵抗を下げる効果がある。
【００５３】
（実施の形態８）
図２４は、本実施の形態８の半導体装置を構成する基板４Ｓの主面の要部平面図の一例を示している。前記実施の形態７と同様に単位ＨＢＴセル列内で最も温度の高い単位ＨＢＴＱＨにハッチングを付した。前記実施の形態７の図２２と異なるのは、エミッタ配線７ＥＬと基板４Ｓの裏面のエミッタ裏面電極とを接続するビアホールを無くした点にある。これにより、半導体装置の製造プロセスを簡略化することができる。この場合、エミッタ配線７ＥＬの端部にエミッタパッド７ＥＰが必要となる他、ここではベース配線７ＢＬが一体的にならずに個々分かれてパターニングされ、その各々の端部にベースパッド７ＢＰが形成されている。エミッタパッド７ＥＰおよびベースパッド７ＢＰは、図２４のＹ方向に沿って交互に配置されている。また、エミッタパッド７ＥＰとベースパッド７ＢＰとは、図２４のＸ方向にずれることなくＹ方向の直線上に配置されている。これにより、エミッタパッド７ＥＰおよびベースパッド７ＢＰに対してボンディングワイヤを接合し易くすることができる。
【００５４】
（実施の形態９）
図２５は、本実施の形態９の半導体装置を構成する基板４Ｓの主面の要部平面図の一例を示している。前記実施の形態７と同様に単位ＨＢＴセル列内で最も温度の高い単位ＨＢＴＱＨにハッチングを付した。また、図２６は、図２５の等価回路を示している。
【００５５】
前記実施の形態７の図２２と比べて第１に異なるのは、基板４Ｓの主面側のエミッタ配線（図２５では省略している）と基板４Ｓの裏面のエミッタ裏面電極とを接続するビアホール１２を、各々の単位ＨＢＴセル列の中心位置に配置した点にある。これにより、各単位ＨＢＴセル列内の最高温度を下げることができるので、熱抵抗をさらに低下させることができる。なお、ここでは、ビアホール１２のＸ方向寸法が、２個分の単位ＨＢＴＱＨのＸ方向寸法に相当する場合が例示されている。
【００５６】
また、複数の単位ＨＢＴセル列のうち、最上および最下の単位ＨＢＴセル列は、前記したように、それらの間の中間の単位ＨＢＴセル列に対して図２５のＸ方向にずれているので、最上および最下の単位ＨＢＴセル列の中央のビアホール１２の位置も、中間の単位ＨＢＴセル列の中央のビアホール１２の位置に対して図２５のＸ方向にずれている。このため、最上および最下の単位ＨＢＴセル列と、これに隣接する中間の単位ＨＢＴセル列とでは、動作時に高温になる単位ＨＢＴＱＨがずれること、また、動作時に高温になる単位ＨＢＴＱＨのＹ方向に隣接する位置近傍にビアホール１２が配置されること等により、熱抵抗低減効果をさらに向上させることができる。したがって、本実施の形態９によれば、その熱抵抗をさらに低減できる分、例えばウエハ（基板）を厚くできるので、ウエハの破損や反りの不良発生率をさらに低減できる。しかも、単位ＨＢＴＱＨの隣接間隔を小さくできるので、半導体装置のコストをさらに低減できる。
【００５７】
また、第２に異なるのは、最上および最下の単位ＨＢＴセル列を、それらの間の中間の単位ＨＢＴセル列に対して図２５の右方向にずらしたことで最上および最下の単位ＨＢＴセル列の左端近傍の基板４Ｓ主面部分に形成された空き領域に、前記実施の形態１〜６で説明した趣旨の保護回路１ｅを配置している点である。これにより、上記空き領域を有効に活用することができ、チップサイズを縮小できる。したがって、半導体装置のコストをさらに低減できる。保護回路１ｅは、増幅回路３用の単位ＨＢＴＱＨのコレクタ−エミッタ間に、例えば順方向になるように直列接続された複数のダイオードと、逆方向になるように直列接続された複数のダイオードとの両方を接続した構成とされている。この順方向のダイオードのアノードは増幅回路３用の単位ＨＢＴＱＨのコレクタに、カソードは増幅回路３用の単位ＨＢＴＱＨのエミッタに電気的に接続されている。逆方向のダイオードのアノードは増幅回路３用の単位ＨＢＴＱＨのエミッタに、カソードは増幅回路３用の単位ＨＢＴＱＨのコレクタに電気的に接続されている。これにより、前記実施の形態５，６と同様の効果を得ることが可能となっている。また、保護回路１ｅは、コレクタパッド７ＣＰに近づけて配置されている。これにより、寄生抵抗、寄生容量等を小さくすることができるので、保護回路１ｅに流れる電流量を増大できる。
【００５８】
この保護回路用のダイオードの数は、上記増幅回路３のコレクタ−エミッタ間の許容電圧値に応じて設定されており、そのダイオードによるクランプ電圧が上記増幅回路３のコレクタ−エミッタ間の許容電圧値よりも低くなるように設定されている。すなわち、順方向の保護回路のダイオードの数ｎは、（Ｖｃｃ／Ｖｆ）≦ｎ≦（ＢＶｃｅｏ／Ｖｆ）の式を満足するように設定される。ここで、Ｖｃｃは、電源電圧で、例えば２．７Ｖ〜４．２Ｖ、ここでは３．５Ｖ程度とされている。Ｖｆは、単一のｐｎ接合ダイオードの順方向オン電圧（約１Ｖ）、ＢＶｃｅｏは、ベース開放コレクタエミッタ間耐圧である。これにより、増幅回路３に過電圧が印加された場合、増幅回路３の出力（ＨＢＴのコレクタ）に印加される電圧は、ｎ×Ｖｆにクランプされるが、そのクランプ電圧は、増幅回路３のＨＢＴの許容電圧（耐圧ＢＶｃｅｏ）よりも小さいので、増幅回路３のＨＢＴを劣化や破壊から保護できる。このダイオードとして、ベース−エミッタによるｐｎ接合を用いたダイオードを使用した場合は、その平面積を２０×２０μｍ^２程度に小さくすることができる。なお、このダイオードによる保護回路については、例えば本発明者を含むＰＣＴ出願（国際出願番号ＰＣＴ／ＪＰ９９／０４８１９、国際出願日１９９９年９月６日、国際公開番号ＷＯ　０１／１８８６５　Ａ１）に詳細に記載がある。
【００５９】
次に、図２５の領域Ａの拡大平面図を図２７に示す。また、図２７のＸ２−Ｘ２線の断面図を図２８に、図２７のＸ３−Ｘ３線の断面図を図２９にそれぞれ示す。図２７の右上部の保護回路１ｅ１は、増幅回路３の単位ＨＢＴＱＨ群のコレクタ−エミッタ間の複数の順方向のダイオードＤ１を有する回路を、図２７の左上部の保護回路１ｅ２は、増幅回路３の単位ＨＢＴＱＨ群のコレクタ−エミッタ間の複数の逆方向のダイオードＤ２を有する回路の要部平面レイアウトの一例を示している。ダイオードＤ１，Ｄ２は、ｐ型のベース層（アノード）８Ｂと、ｎ型のコレクタ８Ｃ２およびサブコレクタ層（カソード）８Ｃ１とのｐｎ接合を利用して形成されており、アノード電極５Ａと、カソード電極５Ｋとを有している。中央のアノード電極５Ａは、単位ＨＢＴＱＨのベース電極５Ｂと同一形成工程時に同一材料で形成されており、図２７のＹ方向に延びる平面長方形状に形成されている。アノード電極５Ａの中央の図２７のＹ方向に延びる角丸の矩形は、アノード電極５Ａとその上層の配線とを接続するためのコンタクトホール６ａを意味している。カソード電極５Ｋは、単位ＨＢＴＱＨのコレクタ電極５Ｃと同一形成工程時に同一材料で形成されており、アノード電極５Ａを取り囲むように平面枠状に形成されている。カソード電極５Ｋにおいて図２７のＹ方向に延びる角丸の矩形は、カソード電極５Ｋとその上層の配線とを接続するためのコンタクトホール６ｋを意味している。順方向の複数のダイオードＤ１のうち、一方の端部（図２７の最下部）のダイオードＤ１のカソード電極５Ｋは、コンタクトホール６ｋを通じてエミッタ配線７ＥＬと電気的に接続され、アノード電極５Ａは、コンタクトホール６ａおよび配線７ＡＫＬを通じて、Ｘ方向に隣接するダイオードＤ１のカソード電極５Ｋと電気的に接続されている。そして、順方向の複数のダイオードＤ１のうち、他方の端部のダイオードＤ１のアノード電極５Ａは、コレクタ配線７ＣＬ１と電気的に接続される。逆方向の複数のダイオードＤ２のうち、一方の端部（図２７の最下部）のダイオードＤ２のアノード電極５Ａは、コンタクトホール６ａを通じて上記エミッタ配線７ＥＬと電気的に接続され、カソード電極５Ｋは、コンタクトホール６ｋおよび配線７ＡＫＬを通じて、Ｘ方向に隣接するダイオードＤ２のアノード電極５Ａと電気的に接続されている。そして、逆方向の複数のダイオードＤ２のうち、他方の端部のダイオードＤ２のカソード電極５Ｋは、コレクタ配線７ＣＬ１と電気的に接続される。図２７において保護回路１ｅの下には、増幅回路３の一部の単位ＨＢＴＱＨが示されている。単位ＨＢＴＱＨの構成等については前記実施の形態１〜６等で説明したのと同じなので説明を省略する。ビアホール１２は、絶縁膜１０に形成されたホール部１２ａと、基板４Ｓの厚さ方向に沿ってその主面と裏面との間を貫通するホール部１２ｂとを有している。ホール部１２ａ，１２ｂは、角丸の平面略矩形状に形成されており、お互いに平面的に重なる位置に形成されている。ホール部１２ａにはエミッタ配線７ＥＬの一部が埋め込まれている一方、ホール部１２ｂには基板４Ｓの裏面に形成された共通のエミッタ裏面電極１３の一部が埋め込まれており、基板４Ｓ主面側のエミッタ配線７ＥＬと、基板４Ｓ裏面側のエミッタ裏面電極１３とは、ビアホール１２を通じて接触し互いに電気的に接続されている。エミッタ裏面電極１２は、例えば金（Ａｕ）等からなる。
【００６０】
半導体装置の製造方法は、前記実施の形態３等で説明したのとほぼ同じである。ここでは、サブコレクタ層８Ｃ１とコレクタ層８Ｃ２との間にエッチストッパ層を形成しておき、ベース層８Ｂとコレクタ層８Ｃ２とを同じマスクを用いて同時に重ねてパターニングすることもできる。エッチストッパ層は、例えばｎ型アルミニウムガリウムヒ素（ＡｌＧａＡｓ）のような半導体層からなり、ベース層８Ｂとコレクタ層８Ｃ２とを同時にエッチングする際にエッチングストッパとして機能する。これにより、製造工程の簡略化が可能となる。増幅回路３用の単位ＨＢＴＱＨと保護回路１ｅ用のダイオードＤ１，Ｄ２とは同時に形成される。ダイオードＤ１，Ｄ２では、ベース層８Ｂがアノード層、コレクタ層８Ｃ２がカソード層に相当する。したがって、単位ＨＢＴＱＨのベース層８Ｂおよびコレクタ層８Ｃ２のパターニング時に、ダイオードＤ１，Ｄ２のアノード層およびカソード層もパターニングされる。
【００６１】
次に、図３０は、ビアホール１２を持つＧａＡｓ・ＨＢＴ実装時の断面図の一例を示している。モジュール基板１５は、例えばセラミックからなり、その一部に形成された凹部１５Ａ内には、半導体チップ（以下、単にチップという）４Ｃが、そのエミッタ裏面電極１３を、例えば鉛−錫（Ｐｂ−Ｓｎ）半田等のような接着部材１７を介して上記凹部１５Ａ底面の電極１５Ｅ１に接合させた状態で収容されている。チップ４Ｃは、その基板４Ｓに上記ＧａＡｓ・ＨＢＴ等を有する半導体装置の主要構成部である。チップ４Ｃの主面のコレクタパッド７ＣＰおよびベースパッド７ＢＰは、それぞれボンディングワイヤ１８を通じてモジュール基板１５の表面に形成されたコレクタ電極１５Ｃ，１５Ｂと電気的に接続されている。ボンディングワイヤ１８は、例えば金（Ａｕ）等からなる。コレクタパッド７ＣＰには、例えば５本以上の複数本のボンディングワイヤ１８が接続される。これにより、大電流に対応できる。また、コレクタ電極１５Ｃ，１５Ｂは、例えば銅からなり、その表面には金メッキが施されている。
【００６２】
一方、上記電極１５Ｅ１は、モジュール基板１５の内部に形成されたサーマルビア１５Ｖを通じてモジュール基板１５の表面に形成されたエミッタ電極１５Ｅ２と電気的および熱的に接続されている。サーマルビア１５Ｖは、スルーホール内に導体を充填させることによって形成されている。このような構造とすることにより、エミッタ電極１５Ｅ２を通じてチップ４Ｃのエミッタ裏面電極１３を所望の電位に設定できる。また、チップ４Ｃの回路動作時に発生した熱をサーマルビア１５Ｖを通じてエミッタ電極１５Ｅ２に逃がすことが可能となっている。これにより、チップ４Ｃの安定動作が可能となっている。電極１５Ｅ１およびサーマルビア１５Ｖ（内部の導体）は、例えば銅（Ｃｕ）または銀（Ａｇ）あるいはタングステン（Ｗ）等のように、電気抵抗が低く、熱伝導性の高い性質を有する材料からなる。また、エミッタ電極１５Ｅ２は、例えば銅からなり、その表面に金メッキが施されている。このような材料を選択することにより、チップ４Ｃの回路動作時に発生した熱の放散性を向上できる。また、上記接着部材１７は、チップ４Ｃの上記ビアホール１２のホール部１２ｂ内にも充填されており、ビアホール１２でのエミッタ配線７ＥＬと電極１５Ｅ１との間の熱抵抗を低減できるので、ビアホール１２からエミッタ電極１５Ｅ２への熱の放散性を向上させることが可能となっている。
【００６３】
（実施の形態１０）
図３１は、本実施の形態１０の半導体装置を構成する基板４Ｓの主面の要部平面図の一例を示している。前記実施の形態７〜９と同様に単位ＨＢＴセル列内で最も温度の高い単位ＨＢＴＱＨにハッチングを付した。また、基板４Ｓの主面側のエミッタ配線は図面を見易くするために省略している。
【００６４】
前記実施の形態９の図２５と比べて異なるのは、図３１のＹ方向に隣接する単位ＨＢＴセル列同士を互いに図３１のＸ方向にずらして配置した点にある。ここでは、ビアホール１２が各単位ＨＢＴセル列の中央に配置されているので、Ｙ方向に隣接する単位ＨＢＴセル列のビアホール１２の位置もＸ方向にずれて配置されている。すなわち、ビアホール１２が千鳥状に配置されている。このような配置にしたことにより、各単位ＨＢＴセル列の最高温度を示す単位ＨＢＴＱＨの位置をずらすことができる。すなわち、Ｙ方向に隣接する単位ＨＢＴセル列の各々の最高温度を示す単位ＨＢＴＱＨをＸ方向に遠ざけることができる。したがって、最も温度の高くなる単位ＨＢＴ配置領域の中心部の単位ＨＢＴＱＨの動作時の温度をさらに下げることができるので、熱抵抗をさらに小さくすることができる。
【００６５】
ただし、Ｙ方向に隣接する単位ＨＢＴセル列の各々のＸ方向へのずらし量は一定値とされている。ここでは、例えば奇数番目の単位ＨＢＴセル列を、偶数番目の単位ＨＢＴセル列に対して、例えば２個の単位ＨＢＴＱＨ分だけ右方向にずらすようにしている。すなわち、規則性を持たせてずらしている。これにより、単位ＨＢＴセル列のレイアウトの容易性を確保できる。また、電気的特性の安定性、予測性および再現性を確保できる。したがって、半導体装置の設計を容易にすることができる。
【００６６】
（実施の形態１１）
図３２は、本実施の形態１１の半導体装置を構成する基板４Ｓの主面の要部平面図の一例を示している。前記実施の形態７〜１０と同様に単位ＨＢＴセル列内で最も温度の高い単位ＨＢＴＱＨにハッチングを付した。また、基板４Ｓの主面側のエミッタ配線は図面を見易くするために省略している。
【００６７】
前記実施の形態９の図２５と比べて異なるのは、単位ＨＢＴセル列の最高温度を示す単位ＨＢＴＱＨに隣接する位置に、それに隣接する他の単位ＨＢＴセル列のビアホール１２が配置されるようにした点にある。あるいはＹ方向に隣接する単位ＨＢＴセル列同士で配置されるビアホール１２の配置位置を変えることにより、Ｙ方向に隣接する単位セル列同士の最高温度を示す単位ＨＢＴＱＨの位置がずれるようにしている点である。ここでは、図３２のＹ方向に隣接する単位ＨＢＴセル列のうち、奇数番目の単位ＨＢＴセル列の各々の中央にはビアホール１２が配置されている。すなわち、Ｙ方向奇数番目の単位ＨＢＴセル列において、Ｙ方向偶数番目の単位ＨＢＴセル列中央の最高温度を示す単位ＨＢＴＱＨに隣接する位置にはビアホール１２が配置されている。これにより、最高温度を示す単位ＨＢＴＱＨの温度をさらに下げることができるので、熱抵抗をさらに小さくすることができる。また、Ｙ方向偶数番目の単位ＨＢＴセル列のＸ方向両端にはビアホール１２が設けられており、その偶数番目および隣接する奇数番目の最高温度を示す単位ＨＢＴＱＨの温度を下げることができる。すなわち、放熱作用を有するビアホール１２が単位ＨＢＴＱＨの配置領域に分散されて配置されていることにより、最高温度を示す単位ＨＢＴＱＨの配置も分散されている。これにより、単位ＨＢＴＱＨの配置領域全体の放熱性を向上させることができるので、その全体的な熱抵抗をさらに小さくすることができる。
【００６８】
各単位ＨＢＴセル列の単位ＨＢＴＱＨの数は同じである。ビアホール１２のＸ方向寸法は、例えば２個分の単位ＨＢＴＱＨのＸ方向寸法に相当するので、上記のレイアウトでは、Ｙ方向奇数番目の単位ＨＢＴセル列のビアホール１２を含むＸ方向の全長が、Ｙ方向偶数番目の単位ＨＢＴセル列のビアホール１２を含むＸ方向の全長よりも短くなる。そこで、その奇数番目の単位ＨＢＴセル列が、その偶数番目の単位ＨＢＴセル列よりも短いことで基板４Ｓに形成される空き領域に前記実施の形態１〜６，９，１０と同様の保護回路１，１ｃ，１ｄ，１ｅを配置しても良い。
【００６９】
また、ビアホール１２の配置に規則性を持たせたことにより、単位ＨＢＴセル列のレイアウトの容易性を確保できる。また、電気的特性の安定性、予測性および再現性を確保できる。したがって、半導体装置の設計を容易にすることができる。
【００７０】
（実施の形態１２）
本実施の形態１２では、例えば無線通信装置（移動体通信機器）の具体例である携帯電話に本技術を適用した場合について説明する。図３３は、本実施の形態１２の高周波電力増幅モジュールが組み込まれた携帯電話機２０のシステム構成を示している。携帯電話機２０は、送受話器２０ａと、ベースバンド部２０ｂと、ＲＦブロック部２０ｃと、アンテナ２０ｄと、制御部２０ｅとを有している。送受話器２０ａは、受話器２０ａ１および送話器２０ａ２を有している。ベースバンド部２０ｂは、受話器２０ａ１に順次接続される受信信号処理部２０ｂ１および復調器２０ｂ２と、送話器２０ａ２に順次接続される送信信号処理部２０ｂ３および変調器２０ｂ４とを有している。このベースバンド部２０ｂと電気的に接続されるＲＦブロック部２０ｃは、アンテナスイッチ２０ｃ１と、受信部２０ｃ２と、送信部２０ｃ３と、周波数シンセサイザ２０ｃ４とを有している。受信部２０ｃ２は、ＩＦ増幅器２０ｃ５と、受信ミキサ２０ｃ６と、高周波増幅器２０ｃ７とを有し、送信部２０ｃ３は、送信ミキサ２０ｃ８と、送信電力増幅器（高周波電力増幅モジュール）２０ｃ９とを有している。上記アンテナスイッチ２０ｃ１は、上記受信部２０ｃ２の高周波増幅器２０ｃ７と、送信部２０ｃ３の送信電力増幅器２０ｃ９と、アンテナ２０ｄと電気的に接続されている。また、受信ミキサ２０ｃ６および送信ミキサ２０ｃ８は、周波数シンセサイザ２０ｃ４に電気的に接続されている。また、ＩＦ増幅器２０ｃ５は、上記復調器２０ｂ２に、送信ミキサ２０ｃ８は、上記変調器２０ｂ４に電気的に接続されている。送信電力増幅器２０ｃ９は、例えば送信周波数が０．８〜２ＧＨｚ程度、電源電圧が２．７〜４．２Ｖ程度、出力が〜３５ｄＢｍ程度、効率が５０〜６０％程度である。制御部２０ｅは、制御回路２０ｅ１および表示キー２０ｅ２を有している。御回路２０ｅ１および表示キー２０ｅ２は、上記ベースバンド部２０ｂおよびＲＦブロック部２０ｃと電気的に接続されている。
【００７１】
送信系の処理は、例えば次の通りである。すなわち、送話器２０ａ２に向かって話された音声（音響信号）は、送話器５２ａ２で電気信号に変換された後、送信信号処理部２０ｂ３で送信信号に変換され、さらに変調器２０ｂ４でアナログ信号からデジタル信号に変換される。その後、デジタル信号に変換された送信信号は、送信部２０ｃ３の送信ミキサ２０ｃ８および周波数変換シンセサイザ２０ｃ４により目的の周波数に変換され、さらに本実施の形態１２の主要部の高周波電力増幅器２０ｃ９で増幅され、アンテナスイッチ２０ｃ１の切り換えによってアンテナ２０ｄから電波として送信される。一方、受信系の処理は、例えば次の通りである。すなわち、アンテナ２０ｄによって捕捉された受信信号は、アンテナスイッチ２０ｄの切り換えによって受信部２０ｃ２の高周波増幅器２０ｃ７で増幅された後、受信ミキサ２０ｃ６および周波数シンセサイザ２０ｃ４により目的に周波数に変換される。その後、受信信号は、ＩＦ増幅器２０ｃ５によって増幅された後、ベースバンド部２０ｂの復調器２０ｂ２によりデジタル信号からアナログ信号に変換され、さらに受信信号処理部２０ｂ１で信号処理され、受話器２０ａ１で音響信号に変換される。この携帯電話機２０では、送信電力増幅器２０ｃ９がＨＢＴを有する構成とされていることにより、高効率とされていることから１回の充電で長時間の使用が可能となっている。
【００７２】
次に、本実施の形態１２の送信電力増幅器２０ｃ９に使用されている保護回路付きの増幅回路について説明する。図３４は、その保護回路付きの増幅回路を示すＭＭＩＣ（Ｍｉｃｒｏｗａｖｅ　Ｍｏｎｏｌｉｔｈｉｃ　Ｉｎｔｅｇｒａｔｅｄ　ｃｉｒｃｕｉｔ）の一例を示している。ＭＭＩＣは、２段の増幅回路（半導体回路）３ａ，３ｂを有している。各増幅回路３ａ，３ｂは、前記増幅回路３と同様に、複数の単位ＨＢＴを有する構成とされている。図３４の左側のベースパッド７ＢＰは、前段の増幅回路３ａのベースに電気的に接続されている。前段の増幅回路３ａの出力、すなわち、コレクタは、後段の増幅回路３ｂのベースと電気的に接続されている。後段の増幅回路３ｂの出力、すなわち、コレクタは、コレクタパッド７ＣＰと電気的に接続されている。図３４の左側のベースパッド７ＢＰに入力された高周波信号は、２段の増幅回路３ａ，３ｂにより増幅され、図３４の右側のコレクタパッド７ＣＰに伝送される。そして、このコレクタパッド７ＣＰには、増幅された高周波信号が出力される。この後段の増幅回路３ｂのコレクタパッド７ＣＰは、アンテナスイッチ２０ｃ１（図３３参照）を介してアンテナ２０ｄと電気的に接続される。増幅回路３ａ，３ｂの間には、整合回路２１が電気的に接続されている。整合回路２１は、容量２１Ｃ、インダクタンス２１Ｌおよび抵抗２１Ｒを有している。この整合回路２１を接続することにより、増幅機能を効率的に行うことが可能となっている。
【００７３】
前段の増幅回路３ａのコレクタ−エミッタ間には、前記実施の形態２，３等で説明した保護回路１ｂが並列に接続されている。ここでの保護回路１ｂは、例えば４個ずつのバイポーラトランジスタが保護回路１ｂ１，１ｂ２，１ｂ３の３つのブロックに分けられ、合計１２個のバイポーラトランジスタＱ１〜Ｑ１２を有する構成とされている。保護回路１ｂの入力に当たる端子Ｔ１は、増幅回路３ａのコレクタ（コレクタパッド７ＣＰ）に電気的に接続され、保護回路１ｂの出力に当たる端子Ｔ２は、増幅回路３ａのエミッタ（ビアホール１２）に電気的に接続されている。この保護回路１ｂにより、前段の保護回路３ａのコレクタパッド７ＣＰに正の過大な電圧が印加された時に、前段の増幅回路３ａの単位ＨＢＴの劣化および破壊を回避できる。
【００７４】
一方、後段の増幅回路３ｂのコレクタ−エミッタ間にも、前記実施の形態２，３等で説明した保護回路１ｂが並列に接続されている。ここでの保護回路１ｂは、例えば５個ずつのバイポーラトランジスタが保護回路１ｂ１，１ｂ２の２つのブロックに分けられ、合計１０個のバイポーラトランジスタＱ１〜Ｑ１０を有する構成とされている。保護回路１ｂの入力に当たる端子Ｔ１は、増幅回路３ｂのコレクタ（コレクタパッド７ＣＰ）に電気的に接続され、保護回路１ｂの出力に当たる端子Ｔ２は、増幅回路３ｂのエミッタ（ビアホール１２）に電気的に接続されている。この保護回路１ｂにより、後ろ段の保護回路３ｂのコレクタパッド７ＣＰに正の過大な電圧が印加された時に、後段の増幅回路３ｂの単位ＨＢＴの劣化および破壊を回避できる。特に後段の増幅回路３ｂは、上記アンテナ２０ｄに最も近い（電気経路長が短い）増幅回路なので、上記のように保護回路１ｂを電気的に接続することが好ましい。携帯電話のアンテナに使用者が触れると、携帯電話の負荷インピーダンス整合条件が変動することにより定在波が生じ、送信電力増幅器２０ｃ９の出力（特に最もアンテナに近い増幅回路３ａの出力（コレクタ））に過大な電圧が印加され、送信電力増幅器２０ｃ９を構成するＨＢＴの劣化や破壊が生じる場合がある。これに対して、本実施の形態１２では、送信電力増幅器２０ｃ９の出力に過大な電圧が印加されても保護回路１ｂにより送信電力増幅器２０ｃ９の出力（増幅回路３ａ，３ｂのコレクタ−エミッタ間）に印加される電圧を許容電圧値より小さくできるので、送信電力増幅器２０ｃ９（特に後段の増幅回路３ｂ）のＨＢＴの劣化や破壊を回避することができる。また、携帯電話の組立時等に組立作業者が誤って組立途中の携帯電話に触れることで、送信電力増幅器２０ｃ９の出力に過大な電圧が印加され、送信電力増幅器２０ｃ９を構成するＨＢＴの劣化や破壊が生じる場合があるが、これに対しても同様の作用により、送信電力増幅器２０ｃ９（増幅回路３ａ，３ｂ）のＨＢＴの劣化や破壊を回避することができる。ここでは、２段増幅回路構成の送信電力増幅器２０ｃ９を例示したが、これに限定されるものではなく、前段の増幅回路と後段の増幅回路との間に、１〜複数の中段の増幅回路を電気的に接続した構成としても良い。この場合もその中段の増幅回路に、前記実施の形態１〜６，９，１０，１１で説明したのと同様に保護回路１ａ，１ｂ，１ｃ，１ｄ，１ｅを接続する。これにより、上記過大な電圧に起因する中段の増幅回路を構成するＨＢＴの破壊や劣化を回避できる。
【００７５】
図３５は、図３４の回路のデバイスレイアウトの一例を示した基板４Ｓ主面の平面図を示している。また、図３６は、図３４の回路を構成するための配線レイアウトの一例を図３５に重ねて示した基板４Ｓ主面の平面図を示している。
【００７６】
前段の増幅回路３ａ（図３５および図２６の左半分の上部）は、例えば８個の単位ＨＢＴＱＨを配線（増幅回路３ａ側のベース配線７ＢＬ、コレクタ配線７ＣＬ１およびエミッタ配線７ＥＬ）によって並列に接続することで構成されている。前段の増幅回路３ａ用の保護回路１ｂは、図３５および図３６の増幅回路３ａの上部、コレクタパッド７ＣＰに比較的近い位置に配置されている。この保護回路１ｂの端子Ｔ１は、コレクタ配線７ＣＬ１を通じて、前段の増幅回路３ａの単位ＨＢＴＱＨ群のコレクタ電極と電気的に接続され、端子Ｔ２は、エミッタ配線７ＥＬを通じて、前段の増幅回路３ａの単位ＨＢＴＱＨ群のエミッタ電極と電気的に接続されている。前段の増幅回路３ａ用の保護回路１ｂを構成する複数のバイポーラトランジスタの面積（特に最も大きなベース電極およびエミッタ電極の面積）は、後段の増幅回路３ｂ用の保護回路１ｂを構成する複数のバイポーラトランジスタの面積（特に最も大きなベース電極およびエミッタ電極の面積）よりも小さくできる。これは、負荷インピーダンス変動時における前段の増幅回路３ａへの過電圧の影響が、後段の増幅回路３ｂのそれに比べると小さいか、ほとんど無いからである。ただし、前段の増幅回路３ａ用の保護回路１ｂは前段の増幅回路３ａを外部からのサージ電圧から保護するのには有効に機能するので、後段の増幅回路３ｂ用の保護回路１ｂより小面積ではあっても付加することが好ましい。これにより、半導体装置の歩留まりや信頼性を向上させることができる。なお、増幅回路３ａおよびその保護回路１ｂのＨＢＴの詳細な構成は、前記実施の形態３等で説明したのと同じなので説明を省略する。
【００７７】
後段の増幅回路３ｂ（図３５および図２６の右半分）は、例えば３６個の単位ＨＢＴＱＨを配線（増幅回路３ｂ側のベース配線７ＢＬ、コレクタ配線７ＣＬ１およびエミッタ配線７ＥＬ）によって並列に接続することで構成されている。後段の増幅回路３ｂの単位ＨＢＴＱＨの平面積（エミッタ電極、ベース電極およびコレクタ電極の面積）は、前段の増幅回路３ａの単位ＨＢＴＱＨの平面積（エミッタ電極、ベース電極およびコレクタ電極の面積）と等しい。単位ＨＢＴの配置は、前記実施の形態９等で説明したデバイスレイアウトが示されている。すなわち、図３５および図３６のＹ方向に隣接する複数の単位ＨＢＴセル列の各々の中央にビアホール１２が配置されている。その複数の単位ＨＢＴセル列のうち、図３５および図３５の上下の２つの単位ＨＢＴセル列の中央位置が、中間の複数の単位ＨＢＴセル列の中央位置に対して、図３５および図３６の左方向にずれて配置されている。そして、図３５および図３５の上下の２つの単位ＨＢＴセル列がずれたことで基板４Ｓ主面に形成された空き領域に、後段の増幅回路３ｂ用の保護回路１ｂが配置されている。これにより、チップサイズの増大を招くことなく保護回路１ｂを配置できる。また、ここでは図３５および図３６のチップ４Ｃの右側上下の角部近傍に保護回路１ｂを配置したことにより、他のデバイスレイアウトの配置の乱れを生じることなく、また、チップサイズの増大を招くことなく収まり良く、保護回路１ｂを配置できる。また、本実施の形態１２では、増幅回路３ｂ用の保護回路１ｂが、図３５および図３６の上下に配置され、その２つの保護回路１ｂが増幅回路３ｂのコレクタ−エミッタ間に並列に接続されている。これにより、前段の増幅回路３ｂ用の保護回路１ｂに流し得る許容電流量を増大させることができるので、保護回路１ｂの保護能力を向上させることができる。また、前段の増幅回路３ａ用の保護回路１ｂも、コレクタパッド７ＣＰに近づけて配置されている。これにより、寄生抵抗、寄生容量等を小さくすることができるので、保護回路１ｂに流れる電流量を増大できる。さらに、後段の増幅回路３ｂ用の保護回路１ｂは、図３５および図３６の上下に対称となるように配置されている。高周波信号を取り扱う回路では、位相のずれが生じると各々のパワーを合成する際に有効にならない場合がある。２つの保護回路１ｂを対称に配置することで、位相のずれを回避でき、半導体装置の動作信頼性を向上させることが可能となる。後段の増幅回路３ｂのコレクタパッド７ＣＰは、前段の増幅回路３ａのコレクタパッド７ＣＰに対して大面積とされている。そして、後段の増幅回路３ｂのコレクタパッド７ＣＰには、例えば５本以上の複数本のボンディングワイヤが接続される。これにより、大電流に対応できる。なお、増幅回路３ｂおよびその保護回路１ｂのＨＢＴの詳細な構成は、前記実施の形態３等で説明したのと同じなので説明を省略する。また、容量２１Ｃや抵抗２１Ｒは、チップタイプのものが使用されており、その各々の電極部は半田等のような導電性の接着部材により配線に接続されている。また、図３５および図３６の左側下部の符号ＢＳは、バイアス回路を示している。
【００７８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００７９】
例えば前記実施の形態１，２の保護回路の場合でもダーリントン接続された複数のバイポーラトランジスタの各々のコレクタ領域（サブコレクタ層やコレクタ層）を共有させる構造としても良い。これにより、保護回路の占有面積を縮小できる。
【００８０】
また、本技術は、シリコン基板に形成されたＭＩＳ・ＦＥＴ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）、シリコン基板に形成されたバイポーラトランジスタ（発明者殿、Ｓｉ−ＢＪＴとは何の略でどのような素子ですか。）、シリコンゲルマニウム（ＳｉＧｅ）−ＨＢＴおよびＳｉＧｅ歪−ＭＩＳ・ＦＥＴ等、熱抵抗設計が必要となる電力増幅回路にも適用できる。
【００８１】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である自動車電話や携帯電話等の通信回路部の増幅回路に用いる半導体装置に適用した場合について説明したが、それに限定されるものではなく、例えば無線パーソナルコンピュータや無線ＬＡＮ（Ｌｏｃａｌ　Ａｒｅａ　Ｎｅｔｗｏｒｋ）装置等の通信回路部の増幅回路に用いる半導体装置等にも適用できる。
【００８２】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【００８３】
すなわち、半導体回路の出力端子にダーリントン接続された複数のトランジスタを接続したことにより、半導体装置の破壊耐量を向上させることが可能となる。
【００８４】
また、複数のトランジスタセル列のうちの一部のトランジスタセル列の中央位置を、前記複数のトランジスタセル列の他のトランジスタセル列の中央位置に対してずらして配置したことにより、半導体装置の熱抵抗を低減することが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体装置を保護する回路の一例の回路図である。
【図２】図１に示した回路の接続状態の一例を示す回路図である。
【図３】図２の半導体回路およびこれを保護する回路を構成するデバイスのレイアウトの一例を示す半導体基板の要部平面図である。
【図４】図２の半導体回路およびこれを保護する回路を構成するための配線レイアウトの一例を図３のデバイスのレイアウトに重ねて示した半導体基板の要部平面図である。
【図５】本発明の他の実施の形態である半導体装置を保護する回路の一例の回路図である。
【図６】図５に示した回路の接続状態の一例を示す回路図である。
【図７】図６の半導体回路およびこれを保護する回路を構成するための配線レイアウトの一例をデバイスのレイアウトに重ねて示した半導体基板の要部平面図である。
【図８】本発明の他の実施の形態である半導体装置を保護する回路の変形例を示す半導体基板の要部平面図である。
【図９】図８のデバイスのレイアウトに半導体装置を保護する回路を構成するための配線レイアウトを重ねて示した半導体基板の要部平面図である。
【図１０】半導体装置を構成する半導体回路に図８の保護のための回路を取り付けた場合の一例の平面図である。
【図１１】図１０の半導体装置の製造工程中における要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中における要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中における要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中における要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中における要部断面図である。
【図１６】図１５に続く半導体装置の製造工程中における要部断面図である。
【図１７】本発明の他の実施の形態である保護回路の一例の回路図である。
【図１８】図１７の保護回路のデバイスおよび配線レイアウトの一例の半導体基板の要部平面図である。
【図１９】本発明の他の実施の形態である半導体装置の一例の回路図である。
【図２０】本発明の他の実施の形態である半導体装置の一例の回路図である。
【図２１】本発明者が検討した半導体装置を構成する半導体基板主面の部分平面図である。
【図２２】本発明の他の実施の形態である半導体装置を構成する半導体基板主面の一例の要部平面図である。
【図２３】図２２の等価回路図である。
【図２４】本発明の他の実施の形態である半導体装置を構成する半導体基板主面の一例の要部平面図である。
【図２５】本発明の他の実施の形態である半導体装置を構成する半導体基板主面の一例の要部平面図である。
【図２６】図２５の等価回路図である。
【図２７】図２５の領域Ａの拡大平面図である。
【図２８】図２７のＸ２−Ｘ２線の断面図である。
【図２９】図２７のＸ３−Ｘ３線の断面図である。
【図３０】本発明の他の実施の形態であってビアホールを持つ半導体装置の断面図である。
【図３１】本発明の他の実施の形態である半導体装置を構成する半導体基板主面の一例の要部平面図である。
【図３２】本発明の他の実施の形態である半導体装置を構成する半導体基板主面の一例の要部平面図である。
【図３３】本発明の他の実施の形態である半導体装置を用いた無線通信装置構成の説明図である。
【図３４】図３３の増幅器の回路構成の一例を示す回路図である。
【図３５】図３４の増幅器を構成するデバイスレイアウトの一例を示す半導体基板の平面図である。
【図３６】図３４の増幅器を構成する配線レイアウトの一例を図３５に重ねて示した半導体基板の平面図である。
【符号の説明】
１ａ　保護回路
１ｂ　保護回路
１ｂ１，１ｂ２，１ｂ３　保護回路
１ｃ　保護回路
１ｄ　保護回路
１ｅ　保護回路
１ｅ１，１ｅ２　保護回路
２ａ，２ｂ　整合回路
３　増幅回路（半導体回路）
３ａ，３ｂ　増幅回路（半導体回路）
４Ｃ　半導体チップ
４Ｓ　半導体基板
４Ｗ　半導体ウエハ
５Ｂ　ベース電極
５ＰＢ　ベース電極
５Ｃ　コレクタ電極
５ＰＣ　コレクタ電極
５Ｅ　エミッタ電極
５ＰＥ　エミッタ電極
６ｂ，６ｃ，６ｅ，６ｐｂ，６ｐｃ，６ｐｅ　コンタクトホール
７ＢＬ　ベース配線
７ＢＰ　ベースパッド
７ＣＬ１，７ＣＬ２　コレクタ配線
７ＣＰ　コレクタパッド
７ＥＬ　エミッタ配線
７ＥＰ　エミッタパッド
７ＥＢＬ　配線
７ＥＣＬ　配線
８Ｃａ，８Ｃｂ　コレクタ領域
８Ｃ１　ｎ型のサブコレクタ層（第１半導体層）
８Ｃ２　ｎ型のコレクタ層（第３半導体層）
８Ｂ　ｐ型のベース層（第４半導体層）
８Ｅ　ｎ型のエミッタ層（第５半導体層）
９　キャップ層（第６半導体層）
１０　絶縁膜
１２　ビアホール
１２ａ，１２ｂ　ホール部
１３　エミッタ裏面電極
１５　モジュール基板
１５Ａ　凹部
１５Ｂ　ベース電極
１５Ｃ　コレクタ電極
１５Ｅ１　電極
１５Ｅ２　エミッタ電極
１５Ｖ　サーマルビア
１７　接着部材
１８　ボンディングワイヤ
２０　携帯電話機
２０ａ　送受話器
２０ａ１　受話器
２０ａ２　送話器
２０ｂ　ベースバンド部
２０ｂ１　受信信号処理部
２０ｂ２　復調器
２０ｂ３　送信信号処理部
２０ｂ４　変調器
２０ｃ　ＲＦブロック部
２０ｃ１　アンテナスイッチ
２０ｃ２　受信部
２０ｃ３　送信部
２０ｃ４　周波数シンセサイザ
２０ｃ５　ＩＦ増幅器
２０ｃ６　受信ミキサ
２０ｃ７　高周波増幅器
２０ｃ８　送信ミキサ
２０ｃ９　送信電力増幅器（高周波電力増幅モジュール）
２０ｄ　アンテナ
２０ｅ　制御部
２１　整合回路
２１Ｃ　容量
２１Ｌ　インダクタンス
２１Ｒ　抵抗
Ｔ１〜Ｔ４　端子
ＴＩＮ　入力端子
ＴＯＵＴ　出力端子
ＴＳ１，ＴＳ２　端子
Ｑ１〜Ｑ１０　バイポーラトランジスタ
ＱＨ，ＱＨ１〜ＱＨｎ　単位ヘテロ接合バイポーラトランジスタ
Ｄ１，Ｄ２　ダイオード
ＱＨ５０　単位ヘテロ接合バイポーラトランジスタ
ＱＡ１　ＨＢＴ形成領域
ＱＡ２　バイポーラトランジスタ形成領域

Claims (49)

1. ダーリントン接続された複数のバイポーラトランジスタを有する素子を半導体回路の出力端子間に並列に接続したことを特徴とする半導体装置。
2. 請求項１記載の半導体装置において、前記半導体回路が増幅回路であることを特徴とする半導体装置。
3. 請求項１記載の半導体装置において、前記ダーリントン接続された複数のバイポーラトランジスタを有する素子が保護素子であることを特徴とする半導体装置。
4. 請求項１記載の半導体装置において、前記ダーリントン接続の接続数が、前記半導体回路の出力端子間の耐圧に応じて設定されていることを特徴とする半導体装置。
5. 請求項１記載の半導体装置において、前記ダーリントン接続の接続数が、前記複数のバイポーラトランジスタの最後段のバイポーラトランジスタのコレクタ−エミッタ間でブレイクダウンが生じないように設定されていることを特徴とする半導体装置。
6. 請求項１記載の半導体装置において、前記ダーリントン接続された複数のバイポーラトランジスタを複数のブロックに分割し、これら複数のブロックを直列に接続したことを特徴とする半導体装置。
7. 請求項１記載の半導体装置において、前記ダーリントン接続された複数のバイポーラトランジスタのコレクタ領域を共有させたことを特徴とする半導体装置。
8. 請求項１記載の半導体装置において、前記ダーリントン接続された複数のバイポーラトランジスタの最後段のバイポーラトランジスタの面積は、その前段のバイポーラトランジスタの面積よりも大きいことを特徴とする半導体装置。
9. 請求項１記載の半導体装置において、前記ダーリントン接続された複数のバイポーラトランジスタの初段のバイポーラトランジスタのベース−コレクタ間が通常状態で開放とされていることを特徴とする半導体装置。
10. 請求項１記載の半導体装置において、前記ダーリントン接続された複数のバイポーラトランジスタの初段のバイポーラトランジスタのベース−コレクタ間が短絡されていることを特徴とする半導体装置。
11. 請求項１記載の半導体装置において、前記ダーリントン接続された複数のバイポーラトランジスタの初段のバイポーラトランジスタのベースと最後段のバイポーラトランジスタのエミッタとの間の距離を、前記初段のバイポーラトランジスタのベースと最後段の前段のバイポーラトランジスタのエミッタとの間の距離よりも短くしたことを特徴とする半導体装置。
12. 請求項１記載の半導体装置において、前記ダーリントン接続された複数のバイポーラトランジスタの初段のバイポーラトランジスタのベースと、最後段のバイポーラトランジスタのエミッタとを、その各々の長辺を対向させた状態で隣接させたことを特徴とする半導体装置。
13. 請求項１記載の半導体装置において、前記ダーリントン接続された複数のバイポーラトランジスタを有する素子は、順方向接続された素子および逆方向接続された素子の少なくとも一方とされることを特徴とする半導体装置。
14. 請求項１記載の半導体装置において、前記ダーリントン接続された複数のバイポーラトランジスタを有する素子は、順方向接続された素子および逆方向接続された素子の両方とされることを特徴とする半導体装置。
15. 請求項１４記載の半導体装置において、前記逆方向接続された素子のバイポーラトランジスタの数は、前記順方向接続された素子のバイポーラトランジスタの数よりも少ないことを特徴とする半導体装置。
16. 請求項１記載の半導体装置において、前記半導体回路はヘテロ接合バイポーラトランジスタを有する増幅回路であることを特徴とする半導体装置。
17. 請求項１記載の半導体装置において、前記半導体回路と、前記ダーリントン接続された複数のバイポーラトランジスタを有する素子とを同一の化合物半導体基板に設けたことを特徴とする半導体装置。
18. 増幅回路と、前記増幅回路の出力端子間に並列に接続された保護回路とを備え、前記保護回路は、ダーリントン接続された複数のバイポーラトランジスタを有する構成とされ、前記ダーリントン接続された複数のバイポーラトランジスタは複数のブロックに分割され、これら複数のブロックを直列に接続した構成とされていることを特徴とする半導体装置。
19. 請求項１８記載の半導体装置において、前記複数のブロックの各々のバイポーラトランジスタの数が互いに等しいことを特徴とする半導体装置。
20. 請求項１８記載の半導体装置において、前記複数のブロックの各々のバイポーラトランジスタの数が異なることを特徴とする半導体装置。
21. 請求項１８記載の半導体装置において、前記複数のブロック毎に、その各々のバイポーラトランジスタのコレクタ領域を共有させたことを特徴とする半導体装置。
22. 請求項１８記載の半導体装置において、前記複数のブロックの各々の初段および最後段のバイポーラトランジスタの間に接続された中段のバイポーラトランジスタの面積を、前記複数のブロックの各々の初段および最後段のバイポーラトランジスタの面積よりも小さくしたことを特徴とする半導体装置。
23. 請求項１８記載の半導体装置において、前記複数のブロックの各々の初段のバイポーラトランジスタのベースと、最後段のバイポーラトランジスタのエミッタとを、その各々の長辺を対向させた状態で隣接させたことを特徴とする半導体装置。
24. 請求項１８記載の半導体装置において、前記増幅回路は複数のヘテロ接合バイポーラトランジスタを並列に接続した構成を有することを特徴とする半導体装置。
25. 複数のヘテロ接合バイポーラトランジスタを並列に接続した構成を有する送信電力増幅器と、前記送信電力増幅器の出力端子間に並列に接続された保護回路とを備え、
    前記保護回路は、ダーリントン接続された複数のヘテロ接合バイポーラトランジスタを有する構成とされ、前記ダーリントン接続された複数のヘテロ接合バイポーラトランジスタは２ブロックに分割され、これら２ブロックを直列に接続した構成とされ、前記２ブロック毎に、その各々のヘテロ接合バイポーラトランジスタのコレクタ領域が共有され、前記２ブロックの各々の初段のヘテロ接合バイポーラトランジスタのベースと、最後段のヘテロ接合バイポーラトランジスタのエミッタとが、その各々の長辺を対向させた状態で隣接され、前記２ブロックの各々の初段および最後段のヘテロ接合バイポーラトランジスタの間に接続された中段のヘテロ接合バイポーラトランジスタの面積が、前記２ブロックの各々の初段および最後段のヘテロ接合バイポーラトランジスタの面積よりも小さくされていることを特徴とする半導体装置。
26. 請求項２５記載の半導体装置において、前記送信電力増幅器はアンテナと電気的に接続される最終段の増幅器であることを特徴とする半導体装置。
27. 第１方向に沿って配置された複数のトランジスタを有する第１領域を、前記第１方向に交差する第２方向に沿って複数並べて配置した素子配置領域を半導体チップに備え、前記第１領域のうち、所定の第１領域の中心位置を、他の第１領域の中心位置に対して前記第１方向に沿ってずらして配置し、そのずらしたことにより前記素子配置領域に形成された空き領域に保護回路を配置したことを特徴とする半導体装置。
28. 請求項２７記載の半導体装置において、前記保護回路を前記半導体チップの外周端側に配置したことを特徴とする半導体装置。
29. 請求項２７記載の半導体装置において、前記保護回路は直列接続された複数のダイオードを有することを特徴とする半導体装置。
30. 請求項２７記載の半導体装置において、前記保護回路はダーリントン接続された複数のバイポーラトランジスタを有することを特徴とする半導体装置。
31. 第１方向に沿って配置された複数のバイポーラトランジスタを有する第１領域を、前記第１方向に交差する第２方向に沿って複数並べて配置し、これら複数のバイポーラトランジスタを並列に接続することで構成された増幅回路を半導体チップの素子配置領域に備え、前記第１領域のうち、所定の第１領域の中心位置を、他の第１領域の中心位置に対して前記第１方向に沿ってずらして配置し、そのずらしたことにより形成された空き領域に保護回路を配置したことを特徴とする半導体装置。
32. 請求項３１記載の半導体装置において、前記保護回路は、前記増幅回路のコレクタ−エミッタ間に電気的に接続されていることを特徴とする半導体装置。
33. 請求項３１記載の半導体装置において、前記保護回路を前記増幅回路のコレクタ用の外部端子に近づけて配置したことを特徴とする半導体装置。
34. 請求項３１記載の半導体装置において、前記保護回路を前記半導体チップの外周側に配置したことを特徴とする半導体装置。
35. 請求項３１記載の半導体装置において、前記保護回路を複数配置し、その複数の保護回路を１つの増幅回路に対して並列に接続したことを特徴とする半導体装置。
36. 請求項３１記載の半導体装置において、前記増幅回路のコレクタ用の外部端子には複数のボンディングワイヤが接続されることを特徴とする半導体装置。
37. 請求項３１記載の半導体装置において、前記増幅回路のエミッタ配線と前記半導体チップの裏面電極とを接続する孔を、前記第２方向に沿って一列に配置されないように、前記第１領域の各々に配置したことを特徴とする半導体装置。
38. 請求項３１記載の半導体装置において、前記増幅回路のエミッタ配線と前記半導体チップの裏面電極とを接続する孔を前記第１領域の各々の第１方向両端に配置したことを特徴とする半導体装置。
39. 請求項３１記載の半導体装置において、前記保護回路は直列接続された複数のダイオードを有することを特徴とする半導体装置。
40. 請求項３１記載の半導体装置において、前記保護回路はダーリントン接続された複数のバイポーラトランジスタを有することを特徴とする半導体装置。
41. 請求項３１記載の半導体装置において、前記保護回路は、順方向接続された保護回路および逆方向接続された保護回路の少なくとも一方を有することを特徴とする半導体装置。
42. 請求項３１記載の半導体装置において、前記増幅回路のバイポーラトランジスタがヘテロ接合バイポーラトランジスタであることを特徴とする半導体装置。
43. 第１方向に沿って配置された複数のバイポーラトランジスタを有する第１領域を、前記第１方向に交差する第２方向に沿って複数並べて配置した素子配置領域を半導体チップに備え、前記第１領域の各々に前記半導体チップの主面と裏面とを接続する孔を、前記第２方向に隣接する第１領域同士で、前記第１方向に沿ってずれるように配置したことを特徴とする半導体装置。
44. 請求項４３記載の半導体装置において、前記孔を前記第２方向に沿って千鳥状となるように配置したことを特徴とする半導体装置。
45. 第１方向に沿って配置された複数のバイポーラトランジスタを有する第１領域を、前記第１方向に交差する第２方向に沿って複数並べて配置した素子配置領域を半導体チップに備え、前記第２方向の両端に配置された２つの第１領域を、それらの間の複数の他の第１領域に対して前記第１方向にずらして配置し、前記複数の他の第１領域を、それらの前記第１方向の中心位置が前記第２方向に沿って一致するように配置したことを特徴とする半導体装置。
46. 第１方向に沿って配置された複数のバイポーラトランジスタを有する第１領域を、前記第１方向に交差する第２方向に沿って複数並べて配置した素子配置領域を半導体チップに備え、前記第１領域のうち、所定の第１領域の中心位置を、他の第１領域の中心位置に対して前記第１方向に１個のバイポーラトランジスタ分以上ずらして配置したことを特徴とする半導体装置。
47. 第１方向に沿って配置された複数のバイポーラトランジスタを有する第１領域を、前記第１方向に交差する第２方向に沿って複数並べて配置し、これら複数のバイポーラトランジスタを並列に接続することで構成された増幅回路を半導体チップの素子配置領域に備え、前記第１領域のうち、所定の第１領域の中心位置を、他の第１領域の中心位置に対して前記第１方向に沿ってずらして配置し、そのずらしたことにより形成された空き領域に、ダーリントン接続された複数のバイポーラトランジスタを有する保護回路を配置し、その保護回路を前記増幅回路のコレクタ−エミッタ間に接続したことを特徴とする半導体装置。
48. 以下の構成を有することを特徴とする半導体装置の製造方法：
    （ａ）半導体基板上に第１、第２、第３、第４、第５および第６半導体層を下層から順に堆積する工程、
    （ｂ）前記第６半導体層上に導体膜を堆積した後、これをパターニングすることによりエミッタ電極を形成する工程、
    （ｃ）前記エミッタ電極から露出する第６、第５半導体層をエッチングすることによりエミッタ層を形成する工程、
    （ｄ）前記第４および第３半導体層を第２半導体層をエッチングストッパとしてエッチングすることによりベース層およびコレクタ層を形成する工程、
    （ｅ）前記ベース層上にベース電極を形成する工程、
    （ｆ）前記第１半導体層に接続されるコレクタ電極を形成する工程。
49. 請求項４８記載の半導体装置において、前記（ｄ）工程時に前記ベース層により形成される保護回路用のダイオードのアノード層を形成し、前記コレクタ層により形成される保護回路用のダイオードのカソード層を形成することを特徴とする半導体装置の製造方法。

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