WO2022202004A1 - 半導体装置及び半導体モジュール - Google Patents

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茂樹 小屋
将夫 近藤
少駿 馬
聡 後藤
健次 佐々木
孝幸 筒井
一人 中井
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株式会社村田製作所
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    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
    • H01L29/205—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions

Definitions

  • the present invention relates to semiconductor devices and semiconductor modules including bipolar transistors.
  • Power amplifiers in which a plurality of bipolar transistors such as heterojunction bipolar transistors are connected in parallel are used as high-frequency power amplifiers for mobile communication devices.
  • Decrease in temperature uniformity among a plurality of bipolar transistors during operation causes deterioration in characteristics and element breakdown.
  • Japanese Unexamined Patent Application Publication No. 2002-200000 discloses a semiconductor device capable of improving temperature uniformity of a plurality of bipolar transistors.
  • the width of the collector layer of the bipolar transistors other than the two ends is larger than the width of the collector layers of the other bipolar transistors.
  • Patent Document 1 has a sufficient effect of improving temperature uniformity when the main heat dissipation path from the bipolar transistor reaches the substrate via the collector layer, that is, in the case of face-up mounting. be done.
  • the main heat radiation path does not pass through the substrate, so a sufficient effect of improving the temperature uniformity cannot be obtained. If the temperature becomes non-uniform, the breakdown resistance of the semiconductor device as a whole decreases.
  • An object of the present invention is to provide a semiconductor device and a semiconductor module capable of suppressing deterioration of resistance to destruction not only in face-up mounting but also in flip-chip mounting.
  • a substrate a plurality of cells arranged side by side in a first direction on the substrate; each of the plurality of cells, a bipolar transistor including a collector layer, a base layer, and an emitter layer stacked in order from the substrate side; at least one emitter electrode included in the base layer in plan view and electrically connected to the emitter layer; a base electrode included in the base layer in plan view and electrically connected to the base layer; the bipolar transistors of the plurality of cells are connected in parallel with each other;
  • a semiconductor device is provided in which at least one second cell other than the first cells positioned at both ends of the plurality of cells has a higher breakdown resistance than the first cell.
  • a semiconductor device comprising a substrate, a plurality of cells arranged on the substrate in a first direction, and a conductor projection extending in the first direction and protruding away from the substrate;
  • the semiconductor device comprises a module substrate flip-chip mounted via the conductor projections, each of the plurality of cells, a bipolar transistor including a collector layer, a base layer, and an emitter layer stacked in order from the substrate side; at least one emitter electrode included in the base layer in a plan view and electrically connected to the emitter layer; the bipolar transistors of the plurality of cells are connected in parallel with each other; the conductor projection overlaps the plurality of cells in plan view and is electrically connected to the emitter electrodes of the plurality of cells;
  • the module substrate is including a through via that overlaps with the conductor projection in a plan view, is elongated in the first direction, and is electrically connected to the conductor projection;
  • a semiconductor module is provided in which the through via includes portions wider than the width of the through via
  • the second cells other than the first cells at both ends are prone to breakage due to temperature rise. Since the breakdown resistance of at least one second cell is higher than the breakdown resistance of the first cell, even in a configuration in which the substrate does not serve as a heat transfer path, the reduction in breakdown resistance of the semiconductor device as a whole can be suppressed. Since the through via includes portions wider than the width of the through via at both ends at positions spaced inward from both ends in the first direction, heat transfer via the through via is performed in regions other than both ends. Lower thermal resistance of the path. Therefore, the temperature rise of the cells other than those at both ends is relatively suppressed, and the destruction resistance of the semiconductor device can be enhanced.
  • FIG. 1 is an equivalent circuit diagram of the semiconductor device according to the first embodiment.
  • FIG. 2 is a schematic plan view of two cells of the semiconductor device according to the first embodiment.
  • FIG. 3 is a cross-sectional view taken along dashed-dotted line 3-3 in FIG.
  • FIG. 4 is a schematic plan view of a cell positioned at one end in the y direction among the plurality of cells and one cell among the plurality of cells other than the two ends.
  • FIG. 5 is a graph showing measurement results of SOA boundaries and failure boundaries.
  • FIG. 6 is a schematic plan view of part of a cell located at one end in the y direction and one cell out of a plurality of cells other than both ends of the plurality of cells of the semiconductor device according to the second embodiment.
  • FIG. 1 is an equivalent circuit diagram of the semiconductor device according to the first embodiment.
  • FIG. 2 is a schematic plan view of two cells of the semiconductor device according to the first embodiment.
  • FIG. 3 is a cross-sectional view taken along dashed-
  • FIG. 7 is a graph showing SOA boundary measurement results.
  • FIG. 8 is a schematic plan view of part of a cell at one end in the y direction and one cell out of a plurality of cells other than both ends of the plurality of cells of the semiconductor device according to the third embodiment.
  • FIG. 9 is a schematic diagram of a part of a cell located at one end in the y direction among a plurality of cells of a semiconductor device according to a modification of the third embodiment, and two adjacent cells among a plurality of cells other than both ends; It is a top view.
  • FIG. 10 is a schematic plan view of a cell positioned at one end in the y direction and one cell out of the plurality of cells other than the two ends, among the plurality of cells of the semiconductor device according to the fourth embodiment.
  • FIG. 11 is a schematic plan view of a semiconductor device according to a fifth embodiment.
  • FIG. 12 is a schematic plan view of a semiconductor device according to a sixth embodiment.
  • FIG. 13 is a schematic plan view of a semiconductor device according to a seventh embodiment.
  • FIG. 14A is a plan view showing the arrangement of main components of a semiconductor device included in a semiconductor module according to the eighth embodiment, and FIG. 14C and 14D are schematic cross-sectional views of the semiconductor module according to the eighth embodiment.
  • FIG. 14A is a plan view showing the arrangement of main components of a semiconductor device included in a semiconductor module according to the eighth embodiment
  • FIG. 14C and 14D are schematic cross-sectional views of the semiconductor module according to the eighth embodiment.
  • FIG. 1 is an equivalent circuit diagram of the semiconductor device according to the first embodiment.
  • the semiconductor device according to the first embodiment includes multiple cells 20 .
  • a plurality of cells 20 are arranged in one direction on the substrate to form a cell row.
  • aligned in one direction does not necessarily mean aligned in a straight line, and may be aligned in a zigzag pattern, for example.
  • FIG. 1 shows two cells 20 located at both ends of a cell row, two cells 20 located one inside from both ends, and two cells 20 located in the center of the cell row.
  • Each of the plurality of cells 20 includes a bipolar transistor 21, a base ballast resistive element 22, and an input capacitor 23.
  • the bipolar transistors 21 of multiple cells 20 are connected in parallel with each other.
  • the bipolar transistor 21 has its emitter connected to the emitter common wiring 50 and its collector connected to the collector common wiring 51 .
  • the dimensions of the base electrodes of the bipolar transistors 21 in plan view differ among the plurality of cells 20 .
  • the bipolar transistors 21 of the plurality of cells 20 are connected to a base bias wiring 52 common to the plurality of cells 20 via base ballast resistance elements 22, respectively, and are common to the plurality of cells 20 via an input capacitor 23. is connected to the high-frequency signal input wiring 53 of .
  • a base bias current is supplied to the bipolar transistor 21 through the common base bias wiring 52 and the base ballast resistance element 22 for each cell 20 .
  • a high frequency signal is input to the bipolar transistor 21 through the high frequency signal input wiring 53 and the input capacitor 23 for each cell 20 .
  • a high frequency signal amplified by the bipolar transistor 21 is output from the common collector wiring 51 . Also, a collector voltage is applied to the bipolar transistor 21 through the choke coil and collector common wiring 51 .
  • FIG. 2 is a schematic plan view of two cells 20 of the semiconductor device according to the first embodiment.
  • a plurality of cells 20 are arranged side by side in one direction.
  • An xyz orthogonal coordinate system is defined in which the y direction is the direction in which the plurality of cells 20 are arranged and the z direction is the normal direction of the surface of the substrate.
  • An n-type conductive subcollector layer 25 is arranged on the surface layer of the substrate.
  • a bipolar transistor 21 and a pair of collector electrodes 30C are arranged in the sub-collector layer 25 in plan view.
  • a pair of collector electrodes 30C sandwich the bipolar transistor 21 in the y direction.
  • the bipolar transistor 21 is composed of a base mesa 21BM consisting of a collector layer 21C, a base layer 21B, and an emitter layer 21E, which are stacked in order on the subcollector layer 25, as will be described later with reference to FIG.
  • a pair of emitter electrodes 30E and a base electrode 30B are arranged spaced apart in the y direction so as to be included in the base mesa 21BM in plan view.
  • Each of the emitter electrodes 30E has a shape elongated in the x direction in plan view.
  • the base electrode 30B includes base finger portions 30BF and base contact portions 30BC elongated in the x direction.
  • the base finger portion 30BF is arranged between the pair of emitter electrodes 30E.
  • the base contact portion 30BC is continuous with one end of the base finger portion 30BF.
  • the collector electrode 30C, the emitter electrode 30E, and the base electrode 30B are hatched upward to the right.
  • the conductor patterns in the first wiring layer are hatched relatively lightly downward to the right.
  • An emitter wiring 31E, a collector wiring 31C, a base wiring 31B, a collector common wiring 51, and a base bias wiring 52 are arranged in the first wiring layer.
  • the emitter wiring 31E extends from one emitter electrode 30E to the other emitter electrode 30E across the base finger portion 30BF. A pair of emitter electrodes 30E are connected to each other by an emitter wiring 31E.
  • a plurality of collector wirings 31C each overlap the collector electrode 30C in plan view and are connected to the collector electrode 30C.
  • a plurality of collector wirings 31 ⁇ /b>C extend to the outside of the subcollector layer 25 in one direction in the x direction and are continuous with the common collector wiring 51 .
  • a plurality of base wirings 31B each overlap the base contact portion 30BC in plan view and are connected to the base contact portion 30BC.
  • a plurality of base wirings 31B extend to the outside of the subcollector layer 25 in one direction in the x direction.
  • a plurality of base wirings 31B are connected to a common base bias wiring 52 via base ballast resistive elements 22, respectively.
  • the common emitter wiring 50 and the high-frequency signal input wiring 53 are arranged in the second wiring layer.
  • the common emitter wiring 50 extends in the y direction from the cell 20 at one end to the cell 20 at the other end in plan view, and is connected to the emitter wiring 31E arranged for each of the plurality of cells 20 .
  • the high-frequency signal input wiring 53 extends in the y-direction so as to intersect the base wiring 31B arranged for each of the plurality of cells 20 .
  • the base wiring 31B has a larger dimension in the y-direction at the portion overlapping with the high-frequency signal input wiring 53 than at other portions.
  • An input capacitor 23 is formed in a region where the base wiring 31B and the high-frequency signal input wiring 53 overlap.
  • FIG. 3 is a cross-sectional view along the dashed-dotted line 3-3 in FIG.
  • Subcollector layer 25 is disposed over substrate 15 .
  • a base mesa 21BM is arranged on a partial region of the subcollector layer 25 .
  • the base mesa 21BM includes a collector layer 21C, a base layer 21B, and an emitter layer 21E which are stacked in order from the subcollector layer 25.
  • a bipolar transistor 21 is composed of the collector layer 21C, the base layer 21B, and the emitter layer 21E.
  • a pair of cap layers 26A are arranged on the emitter layer 21E with a gap in the y direction.
  • a contact layer 26B is arranged on each of the pair of cap layers 26A.
  • Semi-insulating GaAs is used for the substrate 15 .
  • the subcollector layer 25 and the collector layer 21C are made of n-type GaAs.
  • the base layer 21B is made of p-type GaAs.
  • the emitter layer 21E is made of n-type InGaP.
  • the cap layer 26A and the contact layer 26B are made of n-type GaAs and n-type InGaAs, respectively.
  • An emitter electrode 30E is arranged on each of the pair of contact layers 26B.
  • the emitter electrode 30E is electrically connected to the emitter layer 21E via the contact layer 26B and the cap layer 26A.
  • a region of the emitter layer 21E that overlaps with the cap layer 26A in plan view substantially functions as an emitter region of the bipolar transistor 21 .
  • the contact layer 26B and the cap layer 26A are formed in a self-aligned manner. Therefore, the shape of the contact layer 26B and the cap layer 26A in plan view substantially matches the shape of the emitter electrode 30E in plan view.
  • the emitter electrode 30E may be formed using a lift-off method after removing unnecessary portions of the cap layer 26A and the contact layer 26B by etching.
  • a base electrode 30B is arranged on the emitter layer 21E between the pair of cap layers 26A.
  • the base electrode 30B is electrically connected to the base layer 21B via an alloyed region 27 that penetrates the emitter layer 21E in the thickness direction and reaches the base layer 21B.
  • a collector electrode 30C is arranged on each of the subcollector layers 25 on both sides of the base mesa 21BM.
  • the collector electrode 30C is electrically connected through the subcollector layer 25 to the collector layer 21C.
  • An interlayer insulating film 35 is arranged over the entire substrate 15 so as to cover the collector electrode 30C, the emitter electrode 30E, the base electrode 30B, and the like.
  • the interlayer insulating film 35 is provided with an emitter contact hole 40E and a collector contact hole 40C.
  • An emitter wiring 31E and a collector wiring 31C are arranged on the interlayer insulating film 35 .
  • the emitter wiring 31E is connected to the emitter electrode 30E through the emitter contact hole 40E.
  • a pair of emitter electrodes 30E are electrically connected to each other by an emitter wiring 31E.
  • the collector wiring 31C is connected to the collector electrode 30C through the collector contact hole 40C.
  • a second interlayer insulating film 36 is arranged on the interlayer insulating film 35 so as to cover the emitter wiring 31E and the collector wiring 31C.
  • An emitter contact hole 41E that is included in the emitter wiring 31E in plan view is provided in the second interlayer insulating film 36 .
  • a common emitter wiring 50 is arranged on the interlayer insulating film 36 . The common emitter wiring 50 is connected to the emitter wiring 31E through the emitter contact hole 41E.
  • a protective film is arranged on the common emitter wiring 50, and an opening is provided in the protective film.
  • the protective film does not appear in the cross section shown in FIG. 3, and openings are provided throughout the area of FIG.
  • a conductor projection 54 is arranged in the opening of the protective film.
  • the conductor protrusion 54 protrudes from the upper surface of the protective film in a direction away from the substrate 15 . It should be noted that the conductor protrusion 54 is omitted from FIG.
  • the conductor protrusion 54 includes an under bump metal layer 54A, a Cu pillar 54B, and a solder layer 54C which are laminated in order from the common emitter wiring 50.
  • a conductor protrusion having such a structure is called a Cu pillar bump.
  • Au bumps, solder ball bumps, conductor columns (posts), etc. may be used in addition to Cu pillar bumps.
  • FIG. 4 is a schematic plan view of a cell 20A located at one end in the y direction among the plurality of cells 20, and a portion of one cell 20B among the plurality of cells 20B other than those at both ends.
  • the width Wb (dimension in the y direction) of the base finger portion 30BF of the base electrode 30B differs between the end cell 20A and at least one cell 20B other than the end portion, and the width Wb of the base finger portion 30BF of the cell 20B differs. is wider than the width Wb of the base finger portion 30BF of the end cell 20A.
  • the dimensions of the emitter electrode 30E in plan view are the same between the cells 20A and 20B.
  • FIG. 5 is a graph showing measurement results of SOA boundaries and failure boundaries.
  • the horizontal axis represents the collector voltage as a relative value
  • the vertical axis represents the collector current as a relative value.
  • the dashed line in the graph shown in FIG. 5 indicates the SOA boundary, and the solid line indicates the breakdown boundary.
  • the area below and to the left of the SOA boundary is the safe operating area (SOA).
  • SOA safe operating area
  • a bipolar transistor is destroyed when the combination of collector voltage and collector current crosses the breakdown boundary.
  • the thinnest dashed line and solid line show the measurement results of the sample with the width Wb of the base finger portion 30BF of 0.7 ⁇ m
  • the intermediate dashed line and solid line show the measurement result of the sample with the width Wb of the base finger portion 30BF of 1.4 ⁇ m. Measurement results are shown, and the thickest dashed line and solid line show the measurement results of a sample in which the width Wb of the base finger portion 30BF is 2.1 ⁇ m.
  • the shape of the base electrode 30B of each of the plurality of cells 20 in plan view is made different between the cell 20A at the end and at least one cell 20B other than at the ends, so that the cell 20B is resistant to destruction. is higher than that of the end cell 20A, the breakdown resistance of the semiconductor device as a whole can be improved.
  • the width Wb of the base finger portion 30BF When the width Wb of the base finger portion 30BF is increased under the condition that the size of the emitter electrode 30E is kept constant, the area of the base mesa 30BM is increased, and as a result, the base-collector junction capacitance is increased.
  • An increase in base-collector junction capacitance causes a decrease in gain (decrease in high-frequency characteristics).
  • the width Wb of the base finger portions 30BF of the cells 20A at both ends is relatively narrowed, the decrease in gain as a whole is suppressed.
  • the increase in the number of cells 20B results in a large decrease in high-frequency characteristics.
  • the number of cells 20B for widening the width Wb of the base finger portion 30BF may be determined based on the required breakdown resistance and high frequency characteristics.
  • the plurality of cells 20 are divided into two groups with different widths Wb of the base finger portions 30BF, but may be divided into three or more groups with different widths Wb of the base finger portions 30BF. In this case, it is preferable to widen the width Wb of the base finger portion 30BF stepwise from the cells 20 at both ends toward the cell 20 in the central portion.
  • the widths Wb of the base finger portions 30BF of the two cells 20A at both ends are equal, but they do not necessarily have to be equal.
  • the susceptibility to breakage may differ between the cells 20A on both ends. In this case, it is preferable to relatively widen the width Wb of the base finger portion 30BF of the easily destroyed cell 20A.
  • sub-collector layer 25 (FIG. 2) is arranged for each cell 20 in the first embodiment, a plurality of cells 20 may share one sub-collector layer 25 .
  • one collector electrode 30C may be arranged between two cells 20 adjacent to each other, and the two cells 20 may share the collector electrode 30C.
  • the semiconductor device according to the first embodiment is flip-mounted on the module substrate via the conductor protrusions 54 (FIG. 3).
  • a configuration in which the module substrate of the substrate 15 is mounted face down may be adopted. Even in this case, the destruction resistance of the semiconductor device as a whole can be improved by increasing the destruction resistance of the cell 20B.
  • FIG. 6 is a schematic plan view of a portion of a cell 20A located at one end in the y direction and one cell 20B of a plurality of cells 20B other than both ends of the plurality of cells 20 of the semiconductor device according to the second embodiment. It is a diagram.
  • the shape of the base electrode 30B that is, the width Wb of the base finger portion 30BF is different between the cells 20A on both ends and at least one other cell 20B.
  • the width Wb of the base finger portion 30BF is the same between the cell 20A at both ends and at least one other cell 20B, and the relative positional relationship between the base finger portion 30BF and the emitter electrode 30E.
  • the y-direction spacing Gbe is different. Specifically, the interval Gbe in at least one cell 20B other than both ends is wider than the interval Gbe in the cells 20A on both ends.
  • FIG. 7 is a graph showing SOA boundary measurement results.
  • the horizontal axis represents the collector voltage as a relative value
  • the vertical axis represents the collector current as a relative value.
  • the dashed line and the solid line in the graph shown in FIG. 7 indicate the measurement results of the SOA boundary of the samples with the gaps Gbe of 0.7 ⁇ m and 1.0 ⁇ m, respectively.
  • the breakdown resistance is also improved. The reason why the fracture resistance is improved will be described below.
  • the base access resistance from the region of the emitter layer 21E (FIG. 3) that substantially operates as an emitter to the base electrode 30B increases.
  • the voltage drop across the base access resistance in cell 20B becomes greater than the voltage drop across the base access resistance in cell 20A.
  • the net base voltage applied to the region acting substantially as the emitter is lower than the net base voltage in cell 20A. This results in a relatively lower net base-emitter voltage in cell 20B, resulting in relatively lower emitter and collector currents. Therefore, in cell 20B, the density of current flowing through the emitter-base junction is relatively reduced as compared to cell 20A. Therefore, the breakdown resistance of the bipolar transistor 21 of the cell 20B is relatively improved.
  • the shape of the base electrode 30B is made the same among a plurality of cells, and the relative positional relationship between the base electrode 30B and the emitter electrode 30E is made different. Due to this difference in relative positional relationship, the destruction resistance of at least one cell 20B other than the end portion is made higher than the destruction resistance of the end cell 20A. Therefore, in the second embodiment, similarly to the first embodiment, the breakdown resistance of the semiconductor device as a whole can be improved.
  • the distance Gbe between the base finger portion 30BF and the emitter electrode 30E is increased under the condition that the size of the emitter electrode 30E is kept constant, the area of the base mesa 30BM is increased, and as a result, the base-collector junction capacitance is increased.
  • An increase in base-collector junction capacitance causes a decrease in gain.
  • the gap Gbe between the base finger portion 30BF and the emitter electrode 30E is relatively narrowed in the cells 20A at both ends, the decrease in gain as a whole is suppressed.
  • the cell 20A and the cell 20B have the same width Wb of the base finger portion 30BF. may be wider than the width Wb of the base finger portions 30BF of the cells 20A at both ends. That is, both the shape of the base electrode 30B in plan view and the relative positional relationship between the base electrode 30B and the emitter electrode 30E may be different between the plurality of cells 20 .
  • a semiconductor device according to a third embodiment will now be described with reference to FIG.
  • the description of the common configuration with the semiconductor device according to the first embodiment described with reference to FIGS. 1 to 5 will be omitted.
  • FIG. 8 is a schematic plan view of part of a cell 20A at one end in the y direction and one cell 20B out of a plurality of cells 20B other than at both ends of the plurality of cells 20 of the semiconductor device according to the third embodiment. is.
  • two emitter electrodes 30E are arranged in each of all cells 20.
  • FIG. 4 In contrast, in the third embodiment, two emitter electrodes 30E are arranged in each of the cells 20A at both ends, but only one emitter electrode 30E is arranged in at least one other cell 20B. .
  • a base finger portion 30BF is arranged on one side of one emitter electrode 30E, and a collector electrode 30C is arranged on the opposite side.
  • the base finger portion 30BF may not reach one of the emitter electrodes 30E due to a positional deviation within an allowable range that occurs in the manufacturing process. and the distance to the other emitter electrode 30E. If there is a gap between the base finger portion 30BF and each of the two emitter electrodes 30E, the current concentrates on the emitter electrode 30E closer to the base finger portion 30BF, which is likely to break down.
  • the current will not concentrate on one side of the emitter electrode 30E. For this reason, deterioration of resistance to destruction due to misalignment is less likely to occur.
  • the ratio of the area of the base mesa 21BM to the area of the emitter electrode 30E increases, resulting in a decrease in gain.
  • the amount of decrease in the gain of the semiconductor device is suppressed by adopting the configuration in which the cells 20A at both ends include two emitter electrodes 30E.
  • FIG. 9 shows a cell 20A located at one end in the y direction of the plurality of cells 20 of the semiconductor device according to the modification of the third embodiment, and two adjacent cells 20B among the plurality of cells 20B other than the two ends.
  • 1 is a schematic plan view of a portion; FIG.
  • the base finger portions 30BF, emitter electrodes 30E, and collector electrodes 30C have the same positional relationship among the plurality of cells 20B.
  • two adjacent cells 20B have different positional relationships among the base finger portions 30BF, the emitter electrode 30E, and the collector electrode 30C.
  • the base mesas 21BM of the two cells 20B are arranged between the collector electrodes 30C of the two cells 20B.
  • the relative positional relationship between the base electrode 30B and the emitter electrode 30E in the base mesa 21BM is the same between the two cells 20B.
  • the two cells 20B are contained in a common subcollector layer 25 in plan view.
  • the positional relationships of the base finger portions 30BF, the emitter electrodes 30E, and the collector electrodes 30C may be different among the plurality of cells 20B.
  • the two cells 20B can be placed closer together.
  • a semiconductor device according to a fourth embodiment will now be described with reference to FIG.
  • the description of the common configuration with the semiconductor device according to the first embodiment described with reference to FIGS. 1 to 5 will be omitted.
  • FIG. 10 is a schematic plan view of a cell 20A located at one end in the y direction and one cell 20B out of a plurality of cells 20B other than both ends of the plurality of cells 20 of the semiconductor device according to the fourth embodiment.
  • the emitter electrode 30E, base electrode 30B, and collector electrode 30C have the same shape and relative positional relationship between the cell 20A and the cell 20B.
  • the resistance value of the base ballast resistance element 22 of at least one cell 20B other than both ends is higher than the resistance value of the base ballast resistance element 22 of the cell 20A of both ends.
  • the resistance value is increased by relatively narrowing the width of the high-resistance conductor pattern forming the base ballast resistance element 22 .
  • the excellent effects of the fourth embodiment will be described.
  • one of the reasons why the cells 20 in the central portion of the plurality of cells 20 in the arrangement direction (y direction) are likely to be destroyed is that the cells 20 in the central portion are hotter than the cells 20 in the end portions. This is thought to be because it is easy to become
  • the resistance value of the base ballast resistance element 22 of at least one cell 20B other than the end portion is relatively high, the cell 20B is less prone to thermal runaway than the end cell 20A. . Since the cell 20B, which tends to reach a relatively high temperature, is configured to be less susceptible to thermal runaway than the end cell 20A, thermal runaway of the semiconductor device can be suppressed. As a result, the breakage resistance can be improved.
  • the gain of the bipolar transistor 21 is reduced.
  • the decrease in the gain of the semiconductor device is suppressed by relatively lowering the resistance value of the base ballast resistive element 22 of the end cell 20A.
  • the number and position of the cells 20B with the relatively high resistance value of the base ballast resistive element 22 may be determined based on the required breakdown resistance and gain.
  • FIG. 11 is a schematic plan view of the semiconductor device according to the fifth embodiment.
  • the shape of the base electrode 30B differs between the end cell 20A and at least one cell 20B other than the end.
  • all the cells 20 have the same shape of the base electrode 30B in plan view.
  • the relative positional relationship between the base electrode 30B and the emitter electrode 30E is the same among all the cells 20.
  • the distances D in the y direction between the centers of mutually adjacent cells 20 are different.
  • the geometric center of each emitter electrode 30E of the cell 20 in plan view is adopted.
  • the distance D in the y direction between the centers of each of the cells 20 at both ends and the cells 20 adjacent to the cells 20 at both ends is the distance D in the y direction between the centers of two mutually adjacent cells 20 that do not include the cells 20 at both ends. narrower.
  • the interval D gradually widens from the end cells 20 toward the central cell 20 .
  • the excellent effects of the fifth embodiment will be described.
  • the temperature of the cells 20 near the center tends to be higher than that of the cells 20 at the ends.
  • the y-direction spacing D between the centers of the two adjacent cells 20 near the center is wider than the y-direction spacing D between the two adjacent cells 20 at the ends. Therefore, the temperatures of the plurality of cells 20 arranged in the y direction are made uniform. As a result, the temperature rise of the specific cell 20 is suppressed, and thermal runaway can be suppressed. By suppressing thermal runaway, the breakdown resistance of the semiconductor device can be enhanced.
  • the shape of the base electrode 30B in plan view and the relative positional relationship between the base electrode 30B and the emitter electrode 30E are the same among all the cells 20.
  • FIG. 10 As in the second embodiment (FIG. 6), the third embodiment (FIG. 8), and the modified example of the third embodiment (FIG. 9), between the plurality of cells 20, the base electrode 30B and the emitter electrode 30E You may change the relative positional relationship with.
  • FIG. 12 is a schematic plan view of the semiconductor device according to the sixth embodiment.
  • the y-direction spacing D between the centers of adjacent cells 20 is not constant, but in the sixth embodiment, the y-direction spacing D between the centers of adjacent cells 20 is constant. . That is, a plurality of cells 20 are evenly arranged in the y direction.
  • the common emitter wiring 50 and the conductor protrusions 54 are arranged so as to overlap the plurality of cells 20 in plan view. In FIG. 12, the common emitter wiring 50 is hatched with relatively light upward-sloping hatching, and the conductor protrusion 54 is hatched with relatively dark downward-sloping hatching.
  • the conductor protrusion 54 is electrically connected to the emitter layer 21E of the bipolar transistor 21 through the common emitter wiring 50, the emitter wiring 31E, the emitter electrode 30E, the contact layer 26B and the cap layer 26A, as shown in FIG. It is This electrically connected path also functions as a heat transfer path for heat generated by the bipolar transistor 21 .
  • the conductor projection 54 has a shape elongated in the y direction in plan view, and the width of the central portion in the y direction (dimension in the x direction) is wider than the width of other portions.
  • the heat dissipation characteristic of the central cell 20 via the conductor protrusion 54 is the same as the heat dissipation from the end cell 20. higher than the characteristic. Since the heat dissipation characteristics from the cells 20 in the central portion, which tend to reach high temperatures, are relatively enhanced, the temperature uniformity of the plurality of cells 20 can be enhanced. As a result, the temperature rise of the specific cell 20 is suppressed, and thermal runaway is suppressed. By suppressing thermal runaway, the breakdown resistance of the semiconductor device can be enhanced.
  • all the cells 20 have the same shape in plan view of the base electrode 30B and the same relative positional relationship between the base electrode 30B and the emitter electrode 30E. At least one of the relative positional relationship between the base electrode 30B and the emitter electrode 30E may be different between the cells 20.
  • the conductor projections 54 at positions overlapping with the cells 20B (FIG. 4) in which the width Wb of the base finger portions 30BF is relatively wide may be made relatively wide.
  • the width of the conductor protrusion 54 at the position overlapping with the cell 20B (FIG. 6) having a relatively wide gap Gbe between the base finger portion 30BF and the emitter electrode 30E may be made relatively wide.
  • the width of the conductor protrusion 54 at the position overlapping with the cell 20B (FIG. 8) including only one emitter electrode 30E may be made relatively wide.
  • a semiconductor device according to a seventh embodiment will now be described with reference to FIG. Hereinafter, descriptions of configurations common to those of the semiconductor device according to the sixth embodiment described with reference to FIG. 12 will be omitted.
  • FIG. 13 is a schematic plan view of a semiconductor device according to the seventh embodiment.
  • one long conductor projection 54 is arranged in the y direction.
  • a plurality of conductor projections 54 are formed in the y-direction in the cell distribution region from the cell 20 positioned at one end of the plurality of cells 20 to the cell 20 positioned at the other end in plan view. are placed side by side.
  • the shape of each of the plurality of conductor protrusions 54 in plan view is, for example, circular, and the areas of the plurality of conductor protrusions 54 are the same.
  • the shape of each of the conductor projections 54 in a plan view may be a rounded square, a rounded rectangle, or the like.
  • the distribution density of the plurality of conductor projections 54 increases from the ends in the y direction of the cell distribution area toward the center.
  • the distance D1 between the geometric centers of two adjacent conductor protrusions 54 is not constant, and the distance D1 near the center in the y direction is narrower than the distance D1 near the ends.
  • the excellent effects of the seventh embodiment will be described.
  • the distribution density of the conductor protrusions 54 near the center of the cell distribution area is higher than the distribution density at the ends, the heat dissipation characteristics from the cells 20 near the center via the conductor protrusions 54 are different from those at the ends. It is higher than the heat dissipation characteristic from the cell 20.
  • the temperature uniformity among the plurality of cells 20 is enhanced, as in the sixth embodiment (FIG. 12).
  • the temperature rise of the specific cell 20 is suppressed, and thermal runaway is suppressed.
  • the breakdown resistance of the semiconductor device can be enhanced.
  • all the cells 20 have the same shape in plan view of the base electrode 30B and the same relative positional relationship between the base electrode 30B and the emitter electrode 30E.
  • the shape of the base electrode 30B in a plan view and the relative positional relationship between the base electrode 30B and the emitter electrode 30E may differ among the cells 20.
  • FIG. the semiconductor device according to the first embodiment described with reference to FIGS. 1 to 5, the second embodiment described with reference to FIGS. 6 and 7, and the third embodiment described with reference to FIG.
  • the conductor protrusion 54 of the semiconductor device according to the seventh embodiment may be used as the conductor protrusion 54 of FIG.
  • a semiconductor module according to an eighth embodiment includes the semiconductor device according to the first embodiment described with reference to FIGS. 1 to 5, and a module substrate on which this semiconductor device is mounted.
  • FIG. 14A is a plan view showing the arrangement of main components of a semiconductor device 60 included in a semiconductor module according to the eighth embodiment.
  • a substrate 15 is provided with a plurality of cells 20 and conductor projections 54 overlapping the plurality of cells 20 in plan view.
  • Conductive protrusion 54 is electrically connected to emitter layer 21E of cell 20 as shown in FIG.
  • a ground conductor projection 55 and a signal input/output conductor projection 56 are provided.
  • FIG. 14B is a diagram showing the arrangement of main components of the module substrate 70 included in the semiconductor module according to the eighth embodiment in plan view.
  • Lands 74 , 75 and 76 are provided on the upper surface of the module substrate 70 .
  • Through vias 84 and 85 are provided so as to overlap with the lands 74 and 75 in plan view.
  • External connection terminals 94 and 95 are provided on the lower surface of the module substrate.
  • FIGS. 14A and 14B are schematic cross-sectional views of the semiconductor module according to the eighth embodiment.
  • a semiconductor device 60 is flip-chip mounted on a module substrate 70 .
  • 14C corresponds to the cross section taken along the dashed line 14C-14C in FIGS. 14A and 14B
  • FIG. 14D corresponds to the cross section taken along the dashed line 14D-14D in FIGS. 14A and 14B.
  • the conductor projections 54, 55, 56 of the semiconductor device 60 are connected to the lands 74, 75, 76 of the module substrate 70 by soldering, respectively.
  • a through via 84 connects the land 74 on the upper surface and the external connection terminal 94 on the lower surface.
  • Another through via 85 connects the land 75 on the upper surface and the external connection terminal 95 on the lower surface.
  • the external connection terminals 94 and 95 are connected to lands of the motherboard, for example.
  • the shape of the land 74 in plan view is long in the direction in which the plurality of cells 20 are arranged.
  • the width of the land 74 at positions spaced inwardly from both ends in the longitudinal direction is wider than the width at both ends.
  • the width of a certain range including the center in the longitudinal direction of the land 74 is wider than the width of the portion located on the end side of the range.
  • the shapes of the through vias 84 and the external connection terminals 94 in plan view substantially match the shapes of the lands 74 in plan view.
  • the through via 84 overlaps the conductor projection 54 of the semiconductor device 60 in plan view and is electrically connected to the conductor projection 54 via the land 74 .
  • the through vias 84 of the module substrate 70 have the function of electrically connecting the semiconductor device 60 and the motherboard, and also function as a heat transfer path for conducting heat generated in the cells 20 of the semiconductor device 60 to the motherboard.
  • the widths of the central portions of the lands 74, the through vias 84, and the external connection terminals 94 are wider than the widths of the other portions. is lower than the thermal resistance of the heat transfer path from the cell 20 near the edge to the motherboard.
  • the temperature rise of the cells 20 near the center can be relatively suppressed compared to the cells 20 near the ends. Since the temperature rise of the cells 20 in the vicinity of the center, which tend to reach relatively high temperatures, is suppressed, the temperature uniformity of the plurality of cells 20 is enhanced. As a result, the temperature rise of the specific cell 20 is suppressed, and thermal runaway is suppressed. By suppressing thermal runaway, the breakdown resistance of the semiconductor device can be enhanced.
  • the semiconductor device 60 As the semiconductor module according to the eighth embodiment, as the semiconductor device 60, the semiconductor device according to the first embodiment described with reference to FIGS. 1 to 5 is used. A semiconductor device according to the example may be used. In addition, a semiconductor device in which the base finger portions 30BF have the same width Wb in all the cells 20, the relative positional relationship between the base electrodes 30B and the emitter electrodes 30E is the same, and the plurality of cells 20 are evenly arranged is manufactured as follows. It may be used as the semiconductor device 60 of the semiconductor module according to the eighth embodiment.
  • a plurality of cells 20 (for example, FIG. 1) connected in parallel form one amplifier circuit.
  • a plurality of, for example, two amplifier circuits each composed of a plurality of cells 20 connected in parallel are arranged on a common substrate 15 (FIG. 3).
  • a conductor protrusion 54 (FIGS. 3 and 14A) is provided for each amplifier circuit.
  • the two amplifier circuits are preferably arranged side by side in a direction (x direction) perpendicular to the arrangement direction of the cells 20 .
  • the two amplifier circuits can be operated as differential amplifiers, for example.
  • the breakdown resistance of the differential amplifier can be enhanced.

Landscapes

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Abstract

基板の上に、複数のセルが第１方向に並んで配置されている。複数のセルの各々は、バイポーラトランジスタと、平面視においてバイポーラトランジスタのベース層に包含されたエミッタ電極と、ベース電極とを含む。複数のセルのバイポーラトランジスタは、相互に並列に接続されている。複数のセルのうち両端に位置する第１セル以外の少なくとも１つの第２セルの破壊耐性が、第１セルの破壊耐性より高い。フェイスアップ実装に限らず、フリップチップ実装の場合でも、破壊耐性の低下を抑制することが可能な半導体装置が提供される。

Description

半導体装置及び半導体モジュール
　本発明は、バイポーラトランジスタを含む半導体装置及び半導体モジュールに関する。
　移動通信装置用の高周波電力増幅器に、ヘテロ接合バイポーラトランジスタ等の複数のバイポーラトランジスタを並列接続した電力増幅器が用いられる。動作時における複数のバイポーラトランジスタの間での温度の均一性の低下は、特性の低下や素子破壊の要因になる。複数のバイポーラトランジスタの温度の均一性を高めることができる半導体装置が特許文献１に開示されている。特許文献１に開示された半導体装置においては、一列に配列した複数のバイポーラトランジスタのうち両端以外のバイポーラトランジスタのコレクタ層の幅が、他のバイポーラトランジスタのコレクタ層の幅より大きい。この構成により、両端以外のバイポーラトランジスタの基板への放熱特性が高くなり、温度の均一性が高まる。
特開２００５－３５３８４３号公報
　特許文献１に開示された半導体装置は、バイポーラトランジスタからの主な放熱経路がコレクタ層を経由して基板に至る場合、すなわちフェイスアップ実装の場合に、温度の均一性を高める十分な効果が得られる。ところが、半導体装置をフリップチップ実装する場合には、主な放熱経路が基板を通過しないため、温度の均一性を高める十分な効果が得られない。温度が不均一になると、半導体装置全体としての破壊耐性が低下してしまう。
　本発明の目的は、フェイスアップ実装に限らず、フリップチップ実装の場合でも、破壊耐性の低下を抑制することが可能な半導体装置及び半導体モジュールを提供することである。
　本発明の一観点によると、
　基板と、
　前記基板の上に、第１方向に並んで配置された複数のセルと
を備え、
　前記複数のセルの各々は、
　前記基板側から順番に積層されたコレクタ層、ベース層、及びエミッタ層を含むバイポーラトランジスタと、
　平面視において前記ベース層に包含され、前記エミッタ層に電気的に接続された少なくとも１つのエミッタ電極と、
　平面視において前記ベース層に包含され、前記ベース層に電気的に接続されたベース電極と
を含み、
　前記複数のセルの前記バイポーラトランジスタが相互に並列に接続されており、
　前記複数のセルのうち両端に位置する第１セル以外の少なくとも１つの第２セルの破壊耐性が、前記第１セルの破壊耐性より高い半導体装置が提供される。
　本発明の他の観点によると、
　基板、前記基板の上に第１方向に並んで配置された複数のセル、及び前記第１方向に長く前記基板から遠ざかる向きに突出した導体突起を含む半導体装置と、
　前記半導体装置が、前記導体突起を介してフリップチップ実装されたモジュール基板と
を備え、
　前記複数のセルの各々は、
　前記基板側から順番に積層されたコレクタ層、ベース層、及びエミッタ層を含むバイポーラトランジスタと、
　平面視において前記ベース層に包含され、前記エミッタ層に電気的に接続された少なくとも１つのエミッタ電極と
を含み、
　前記複数のセルの前記バイポーラトランジスタが相互に並列に接続されており、
　前記導体突起は、平面視において前記複数のセルと重なり、前記複数のセルの前記エミッタ電極に電気的に接続されており、
　前記モジュール基板は、
　平面視において前記導体突起と重なり、前記第１方向に長く、前記導体突起に電気的に接続された貫通ビアを含み、
　前記貫通ビアは、前記第１方向の両端から内側に向かって間隔を置いた位置に、両端における前記貫通ビアの幅よりも幅が広い部分を含む半導体モジュールが提供される。
　両端の第１セル以外の第２セルにおいて、温度上昇に起因する破壊が生じやすい。少なくとも１つの第２セルの破壊耐性が第１セルの破壊耐性より高いため、基板が伝熱経路にならない構成においても、半導体装置全体としての破壊耐性の低下を抑制することができる。貫通ビアが、第１方向の両端から内側に向かって間隔を置いた位置に、両端における貫通ビアの幅よりも幅が広い部分を含むため、両端以外の領域において、貫通ビアを経由する伝熱経路の熱抵抗が低くなる。このため、両端以外のセルの温度上昇が相対的に抑制され、半導体装置の破壊耐性を高めることができる。
図１は、第１実施例による半導体装置の等価回路図である。 図２は、第１実施例による半導体装置の２つのセルの概略平面図である。 図３は、図２の一点鎖線３－３における断面図である。 図４は、複数のセルのうちｙ方向の一方の端に位置するセル、及び両端以外の複数のセルのうち１つのセルの一部の概略平面図である。 図５は、ＳＯＡ境界及び破壊境界の測定結果を示すグラフである。 図６は、第２実施例による半導体装置の複数のセルのうちｙ方向の一方の端に位置するセル、及び両端以外の複数のセルのうち１つのセルの一部の概略平面図である。 図７は、ＳＯＡ境界の測定結果を示すグラフである。 図８は、第３実施例による半導体装置の複数のセルのうちｙ方向の一方の端部のセル、及び両端以外の複数のセルのうち１つのセルの一部の概略平面図である。 図９は、第３実施例の変形例による半導体装置の複数のセルのうちｙ方向の一方の端に位置するセル、及び両端以外の複数のセルのうち隣り合う２つのセルの一部の概略平面図である。 図１０は、第４実施例による半導体装置の複数のセルのうちｙ方向の一方の端に位置するセル、及び両端以外の複数のセルのうち１つのセルの概略平面図である。 図１１は、第５実施例による半導体装置の概略平面図である。 図１２は、第６実施例による半導体装置の概略平面図である。 図１３は、第７実施例による半導体装置の概略平面図である。 図１４Ａは、第８実施例による半導体モジュールに含まれる半導体装置の主な構成要素の平面視における配置を示す図であり、図１４Ｂは、第８実施例による半導体モジュールに含まれるモジュール基板の主な構成要素の平面視における配置を示す図であり、図１４Ｃ及び図１４Ｄは、第８実施例による半導体モジュールの概略断面図である。
　［第１実施例］
　図１から図５までの図面を参照して第１実施例による半導体装置について説明する。
　図１は、第１実施例による半導体装置の等価回路図である。第１実施例による半導体装置は、複数のセル２０を含む。複数のセル２０は、基板の上に一方向に並んで配置されておりセル列を構成している。ここで、「一方向に並ぶ」とは、必ずしも一直線上に並ぶ必要はなく、例えば、千鳥状に並んで配置されてもよい。図１では、セル列の両端に位置する２つのセル２０、両端から１つ内側に位置する２つのセル２０、及びセル列の中央部に位置する２つのセル２０を示している。
　複数のセル２０の各々は、バイポーラトランジスタ２１、ベースバラスト抵抗素子２２、及び入力キャパシタ２３を含む。複数のセル２０のバイポーラトランジスタ２１は、相互に並列に接続されている。バイポーラトランジスタ２１のエミッタがエミッタ共通配線５０に接続されており、コレクタがコレクタ共通配線５１に接続されている。後に図４を参照して説明するように、バイポーラトランジスタ２１のベース電極の平面視における寸法が、複数のセル２０の間で異なっている。
　複数のセル２０のバイポーラトランジスタ２１は、それぞれベースバラスト抵抗素子２２を介して、複数のセル２０に共通のベースバイアス配線５２に接続されるとともに、入力キャパシタ２３を介して、複数のセル２０に共通の高周波信号入力配線５３に接続されている。共通のベースバイアス配線５２及びセル２０ごとのベースバラスト抵抗素子２２を通して、バイポーラトランジスタ２１にベースバイアス電流が供給される。高周波信号入力配線５３及びセル２０ごとの入力キャパシタ２３を通して、バイポーラトランジスタ２１に高周波信号が入力される。バイポーラトランジスタ２１で増幅された高周波信号が、コレクタ共通配線５１から出力される。また、チョークコイル及びコレクタ共通配線５１を通して、バイポーラトランジスタ２１にコレクタ電圧が印加される。
　図２は、第１実施例による半導体装置の２つのセル２０の概略平面図である。複数のセル２０が一方向に並んで配置されている。複数のセル２０が並ぶ方向をｙ方向とし、基板の表面の法線方向をｚ方向とするｘｙｚ直交座標系を定義する。基板の表層部にｎ型導電性のサブコレクタ層２５が配置されている。平面視において、サブコレクタ層２５内にバイポーラトランジスタ２１及び一対のコレクタ電極３０Ｃが配置されている。一対のコレクタ電極３０Ｃは、バイポーラトランジスタ２１をｙ方向に挟む。
　バイポーラトランジスタ２１は、後に図３を参照して説明するように、サブコレクタ層２５の上に順番に積層されたコレクタ層２１Ｃ、ベース層２１Ｂ、及びエミッタ層２１Ｅからなるベースメサ２１ＢＭで構成される。平面視において、ベースメサ２１ＢＭに包含されるように、ｙ方向に間隔を隔てて一対のエミッタ電極３０Ｅが配置されており、さらにベース電極３０Ｂが配置されている。エミッタ電極３０Ｅの各々は、平面視においてｘ方向に長い形状を有している。ベース電極３０Ｂは、ｘ方向に長いベースフィンガ部３０ＢＦ及びベースコンタクト部３０ＢＣを含む。ベースフィンガ部３０ＢＦは、一対のエミッタ電極３０Ｅの間に配置されている。ベースコンタクト部３０ＢＣはベースフィンガ部３０ＢＦの一方の端部に連続している。
　図２において、コレクタ電極３０Ｃ、エミッタ電極３０Ｅ、及びベース電極３０Ｂに、右上がりのハッチングを付している。１層目の配線層内の導体パターンに、相対的に淡い右下がりのハッチングを付している。１層目の配線層に、エミッタ配線３１Ｅ、コレクタ配線３１Ｃ、ベース配線３１Ｂ、コレクタ共通配線５１、及びベースバイアス配線５２が配置されている。
　エミッタ配線３１Ｅは、一方のエミッタ電極３０Ｅからベースフィンガ部３０ＢＦと交差して他方のエミッタ電極３０Ｅまで達している。一対のエミッタ電極３０Ｅがエミッタ配線３１Ｅによって相互に接続されている。
　複数のコレクタ配線３１Ｃが、それぞれ平面視においてコレクタ電極３０Ｃと重なり、コレクタ電極３０Ｃに接続されている。複数のコレクタ配線３１Ｃは、ｘ方向の一方の向きにサブコレクタ層２５の外側まで延びており、コレクタ共通配線５１に連続している。
　複数のベース配線３１Ｂが、それぞれ平面視においてベースコンタクト部３０ＢＣに重なり、ベースコンタクト部３０ＢＣに接続されている。複数のベース配線３１Ｂはｘ方向の一方の向きにサブコレクタ層２５の外側まで延びている。複数のベース配線３１Ｂが、それぞれベースバラスト抵抗素子２２を介して共通のベースバイアス配線５２に接続されている。
　２層目の配線層に、エミッタ共通配線５０及び高周波信号入力配線５３が配置されている。エミッタ共通配線５０は、平面視において一方の端のセル２０から他方の端のセル２０でｙ方向に延びており、複数のセル２０ごとに配置されたエミッタ配線３１Ｅに接続されている。高周波信号入力配線５３は、複数のセル２０ごとに配置されたベース配線３１Ｂと交差するようにｙ方向に延びている。ベース配線３１Ｂは、高周波信号入力配線５３と重なる部分において、他の部分よりｙ方向の寸法が大きくなっている。ベース配線３１Ｂと高周波信号入力配線５３とが重なる領域に、入力キャパシタ２３が形成される。
　図３は、図２の一点鎖線３－３における断面図である。基板１５の上にサブコレクタ層２５が配置されている。サブコレクタ層２５の一部の領域の上にベースメサ２１ＢＭが配置されている。ベースメサ２１ＢＭは、サブコレクタ層２５から順番に積層されたコレクタ層２１Ｃ、ベース層２１Ｂ、及びエミッタ層２１Ｅを含む。コレクタ層２１Ｃ、ベース層２１Ｂ、及びエミッタ層２１Ｅによってバイポーラトランジスタ２１が構成される。エミッタ層２１Ｅの上に、ｙ方向に間隔を隔てて一対のキャップ層２６Ａが配置されている。一対のキャップ層２６Ａの上に、それぞれコンタクト層２６Ｂが配置されている。
　次に、これらの半導体層の材料の一例について説明する。基板１５には、半絶縁性のＧａＡｓが用いられる。サブコレクタ層２５及びコレクタ層２１Ｃは、ｎ型ＧａＡｓで形成される。ベース層２１Ｂは、ｐ型ＧａＡｓで形成される。エミッタ層２１Ｅは、ｎ型ＩｎＧａＰで形成される。キャップ層２６Ａ及びコンタクト層２６Ｂは、それぞれｎ型ＧａＡｓ及びｎ型ＩｎＧａＡｓで形成される。
　一対のコンタクト層２６Ｂの上に、それぞれエミッタ電極３０Ｅが配置されている。エミッタ電極３０Ｅは、コンタクト層２６Ｂ及びキャップ層２６Ａを介してエミッタ層２１Ｅに電気的に接続される。エミッタ層２１Ｅのうち、平面視においてキャップ層２６Ａと重なる領域が、実質的にバイポーラトランジスタ２１のエミッタ領域として機能する。
　エミッタ電極３０Ｅをエッチングマスクとして用いてコンタクト層２６Ｂ及びキャップ層２６Ａの不要部分をエッチング除去することにより、コンタクト層２６Ｂ及びキャップ層２６Ａが自己整合的に形成される。このため、コンタクト層２６Ｂ及びキャップ層２６Ａの平面視における形状は、エミッタ電極３０Ｅの平面視における形状にほぼ一致する。なお、キャップ層２６Ａ及びコンタクト層２６Ｂの不要部分をエッチング除去した後、リフトオフ法を用いてエミッタ電極３０Ｅを形成してもよい。
　一対のキャップ層２６Ａの間のエミッタ層２１Ｅの上に、ベース電極３０Ｂが配置されている。ベース電極３０Ｂは、エミッタ層２１Ｅを厚さ方向に貫通してベース層２１Ｂに達する合金化領域２７を介してベース層２１Ｂに電気的に接続される。
　ベースメサ２１ＢＭの両側のサブコレクタ層２５の上に、それぞれコレクタ電極３０Ｃが配置されている。コレクタ電極３０Ｃは、サブコレクタ層２５を介してコレクタ層２１Ｃに電気的に接続されている。
　コレクタ電極３０Ｃ、エミッタ電極３０Ｅ、ベース電極３０Ｂ等を覆うように、基板１５の全域に層間絶縁膜３５が配置されている。層間絶縁膜３５に、エミッタコンタクトホール４０Ｅ及びコレクタコンタクトホール４０Ｃが設けられている。層間絶縁膜３５の上に、エミッタ配線３１Ｅ及びコレクタ配線３１Ｃが配置されている。エミッタ配線３１Ｅは、エミッタコンタクトホール４０Ｅを通ってエミッタ電極３０Ｅに接続されている。一対のエミッタ電極３０Ｅが、エミッタ配線３１Ｅによって相互に電気的に接続される。コレクタ配線３１Ｃは、コレクタコンタクトホール４０Ｃを通ってコレクタ電極３０Ｃに接続されている。
　エミッタ配線３１Ｅ及びコレクタ配線３１Ｃを覆うように、層間絶縁膜３５の上に２層目の層間絶縁膜３６が配置されている。２層目の層間絶縁膜３６に、平面視においてエミッタ配線３１Ｅに包含されるエミッタコンタクトホール４１Ｅが設けられている。層間絶縁膜３６の上にエミッタ共通配線５０が配置されている。エミッタ共通配線５０はエミッタコンタクトホール４１Ｅを通ってエミッタ配線３１Ｅに接続されている。
　エミッタ共通配線５０の上に保護膜が配置されており、保護膜に開口が設けられている。図３に示した断面には保護膜が現れておらず、図３の全域に開口が設けられている。保護膜の開口内に、導体突起５４が配置されている。導体突起５４は、基板１５から遠ざかる向きに、保護膜の上面から突出している。なお、図２では、導体突起５４の表示が省略されている。
　導体突起５４は、エミッタ共通配線５０から順番に積層されたアンダーバンプメタル層５４Ａ、Ｃｕピラー５４Ｂ、及びハンダ層５４Ｃを含む。このような構成の導体突起は、Ｃｕピラーバンプといわれる。導体突起５４として、Ｃｕピラーバンプの他に、Ａｕバンプ、ハンダボールバンプ、導体柱（ポスト）等を用いてもよい。
　図４は、複数のセル２０のうちｙ方向の一方の端に位置するセル２０Ａ、及び両端以外の複数のセル２０Ｂのうち１つのセル２０Ｂの一部の概略平面図である。端部のセル２０Ａと端部以外の少なくとも１つのセル２０Ｂとでは、ベース電極３０Ｂのベースフィンガ部３０ＢＦの幅Ｗｂ（ｙ方向の寸法）が異なっており、セル２０Ｂのベースフィンガ部３０ＢＦの幅Ｗｂが、端部のセル２０Ａのベースフィンガ部３０ＢＦの幅Ｗｂより広い。エミッタ電極３０Ｅの平面視における寸法は、セル２０Ａとセル２０Ｂとで同一である。
　次に、図５を参照して第１実施例の優れた効果について説明する。
　ベースフィンガ部３０ＢＦの幅Ｗｂが異なる複数のバイポーラトランジスタを作製し、ＳＯＡ境界及び破壊境界を測定する評価実験を行った。図５は、ＳＯＡ境界及び破壊境界の測定結果を示すグラフである。横軸はコレクタ電圧を相対値で表し、縦軸はコレクタ電流を相対値で表す。
　図５に示したグラフ中の破線はＳＯＡ境界を示し、実線は破壊境界を示す。ＳＯＡ境界より左下の領域が安全動作領域（ＳＯＡ）である。コレクタ電圧とコレクタ電流との組み合わせが破壊境界を越えると、バイポーラトランジスタが破壊される。最も細い破線及び実線は、ベースフィンガ部３０ＢＦの幅Ｗｂが０．７μｍの試料の測定結果を示し、中間の太さの破線及び実線は、ベースフィンガ部３０ＢＦの幅Ｗｂが１．４μｍの試料の測定結果を示し、最も太い破線及び実線は、ベースフィンガ部３０ＢＦの幅Ｗｂが２．１μｍの試料の測定結果を示す。
　図５において白抜き矢印で示すように、ベースフィンガ部３０ＢＦの幅Ｗｂを広くすると、ＳＯＡが拡大され、破壊耐性が向上する。このように、ベースフィンガ部３０ＢＦの幅Ｗｂを広くすることにより、バイポーラトランジスタの高出力化、破壊耐性の向上が図られる。
　ベースフィンガ部３０ＢＦの幅がすべてのセル２０において同一の半導体装置について、破壊が発生したサンプルを調査したところ、複数のセル２０のうち端部以外のセル２０、特に中央部の近傍のセル２０に破壊が集中していることが判明した。第１実施例では、複数のセル２０の各々のベース電極３０Ｂの平面視における形状を、端部のセル２０Ａと両端以外の少なくとも１つのセル２０Ｂとの間で異ならせて、セル２０Ｂの破壊耐性を端部のセル２０Ａの破壊耐性より高めることにより、半導体装置全体としての破壊耐性を向上させることができる。
　エミッタ電極３０Ｅの大きさを一定にした条件下でベースフィンガ部３０ＢＦの幅Ｗｂを広くすると、べースメサ３０ＢＭの面積が大きくなり、その結果ベースコレクタ間の接合容量が大きくなる。ベースコレクタ間の接合容量の増加は、ゲインの低下（高周波特性の低下）の要因になる。第１実施例では、両端のセル２０Ａのベースフィンガ部３０ＢＦの幅Ｗｂを相対的に細くしているため、全体としてのゲインの低下量が抑制される。
　破壊耐性の向上を図る観点からは、ベースフィンガ部３０ＢＦの幅Ｗｂを広くするセル２０Ｂの個数を増やすことが好ましいが、セル２０Ｂの個数を増やすと、高周波特性の低下が大きくなる。ベースフィンガ部３０ＢＦの幅Ｗｂを広くするセル２０Ｂの個数は、要求される破壊耐性及び高周波特性に基づいて決定するとよい。また、特に破壊が発生しやすい箇所のセル２０のベースフィンガ部３０ＢＦの幅Ｗｂを広くするとよい。
　次に、第１実施例の変形例による半導体装置について説明する。
　第１実施例では、複数のセル２０を、ベースフィンガ部３０ＢＦの幅Ｗｂが異なる２つのグループに区分したが、ベースフィンガ部３０ＢＦの幅Ｗｂが異なる３つ以上のグループに区分してもよい。この場合、両端のセル２０から中央部のセル２０に向かって、ベースフィンガ部３０ＢＦの幅Ｗｂを段階的に広くするとよい。
　また、第１実施例では、両端の２つのセル２０Ａのベースフィンガ部３０ＢＦの幅Ｗｂを等しくしているが、両者を必ずしも等しくする必要はない。半導体基板上における複数のセル２０の配置や、複数のセル２０の周囲に配置される他の素子等によって、両端のセル２０Ａの間で、破壊の発生しやすさが異なる場合がある。この場合、破壊しやすい方のセル２０Ａのベースフィンガ部３０ＢＦの幅Ｗｂを相対的に広くするとよい。
　第１実施例では、セル２０ごとにサブコレクタ層２５（図２）を配置しているが、複数のセル２０で１つのサブコレクタ層２５を共有してもよい。この場合、隣り合う２つのセル２０で、両者の間に１つのコレクタ電極３０Ｃを配置し、コレクタ電極３０Ｃを２つのセル２０で共有してもよい。
　第１実施例による半導体装置は、導体突起５４（図３）を介してモジュール基板にフリップ実装される。一変形例として、基板１５のモジュール基板にフェイスダウン実装する構成を採用してもよい。この場合でも、セル２０Ｂの破壊耐性を高めることにより、半導体装置全体としての破壊耐性を向上させることができる。
　［第２実施例］
　次に、図６及び図７を参照して、第２実施例による半導体装置について説明する。以下、図１から図５までの図面を参照して説明した第１実施例による半導体装置と共通の構成については説明を省略する。
　図６は、第２実施例による半導体装置の複数のセル２０のうちｙ方向の一方の端に位置するセル２０Ａ、及び両端以外の複数のセル２０Ｂのうち１つのセル２０Ｂの一部の概略平面図である。第１実施例（図４）では、両端のセル２０Ａと他の少なくとも１つのセル２０Ｂとで、ベース電極３０Ｂの形状、すなわちベースフィンガ部３０ＢＦの幅Ｗｂを異ならせている。これに対して第２実施例では、両端のセル２０Ａと他の少なくとも１つのセル２０Ｂとで、ベースフィンガ部３０ＢＦの幅Ｗｂは同一であり、ベースフィンガ部３０ＢＦとエミッタ電極３０Ｅとの相対位置関係、例えばｙ方向の間隔Ｇｂｅが異なっている。具体的には、両端以外の少なくとも１つのセル２０Ｂにおける間隔Ｇｂｅが、両端のセル２０Ａにおける間隔Ｇｂｅより広い。
　次に、図７を参照して第２実施例の優れた効果について説明する。
　ベースフィンガ部３０ＢＦとエミッタ電極３０Ｅとの間隔Ｇｂｅが異なる複数のバイポーラトランジスタを作製し、ＳＯＡ境界を測定する評価実験を行った。図７は、ＳＯＡ境界の測定結果を示すグラフである。横軸は、コレクタ電圧を相対値で表し、縦軸はコレクタ電流を相対値で表す。図７に示したグラフの破線及び実線は、それぞれ間隔Ｇｂｅを０．７μｍ及び１．０μｍにしたサンプルのＳＯＡ境界の測定結果を示す。
　間隔Ｇｂｅを広くすると、図７において白抜きの矢印で示すようにＳＯＡが拡大されていることがわかる。
　さらに、ベースフィンガ部３０ＢＦとエミッタ電極３０Ｅとの間隔Ｇｂｅを広くすると、破壊耐性も向上する。以下、破壊耐性が向上する理由について説明する。ベースフィンガ部３０ＢＦとエミッタ電極３０Ｅとの間隔Ｇｂｅが広くなると、エミッタ層２１Ｅ（図３）のうち実質的にエミッタとして動作する領域からベース電極３０Ｂまでのベースアクセス抵抗が増加する。ベース電流が増加すると、セル２０Ｂにおけるベースアクセス抵抗による電圧降下が、セル２０Ａにおけるベースアクセス抵抗による電圧降下より大きくなる。
　このため、セル２０Ｂでは、実質的にエミッタとして動作する領域に加わる正味のベース電圧が、セル２０Ａにおける正味のベース電圧よりより低くなる。これにより、セル２０Ｂにおいて、正味のベースエミッタ間電圧が相対的に低下し、その結果、エミッタ電流及びコレクタ電流が相対的に抑制される。従って、セル２０Ｂでは、セル２０Ａに比べて、エミッタベース接合面を流れる電流の密度が相対的に減少する。このため、セル２０Ｂのバイポーラトランジスタ２１の破壊耐性が相対的に向上する。
　複数のセルの間でベース電極３０Ｂの形状を同一にし、ベース電極３０Ｂとエミッタ電極３０Ｅとの相対位置関係を異ならせている。この相対位置関係の相違により、端部以外の少なくとも１つのセル２０Ｂの破壊耐性を、端部のセル２０Ａの破壊耐性より高くしている。このため、第２実施例においても第１実施例と同様に、半導体装置全体としての破壊耐性を向上させることができる。
　エミッタ電極３０Ｅの大きさを一定にした条件下でベースフィンガ部３０ＢＦとエミッタ電極３０Ｅとの間隔Ｇｂｅを広くすると、べースメサ３０ＢＭの面積が大きくなり、その結果ベースコレクタ間の接合容量が大きくなる。ベースコレクタ間の接合容量の増加は、ゲインの低下の要因になる。第２実施例では、両端のセル２０Ａにおいてベースフィンガ部３０ＢＦとエミッタ電極３０Ｅとの間隔Ｇｂｅを相対的に狭くしているため、全体としてのゲインの低下量が抑制される。
　次に、第２実施例の変形例について説明する。
　第２実施例では、セル２０Ａとセル２０Ｂとで、ベースフィンガ部３０ＢＦの幅Ｗｂを同一にしているが、第１実施例（図４）のように、両端以外のセル２０Ｂのベースフィンガ部３０ＢＦの幅Ｗｂを、両端のセル２０Ａのベースフィンガ部３０ＢＦの幅Ｗｂより広くしてもよい。すなわち、複数のセル２０の間で、ベース電極３０Ｂの平面視における形状と、ベース電極３０Ｂとエミッタ電極３０Ｅとの相対的位置関係との両方を異ならせてもよい。
　［第３実施例］
　次に、図８を参照して、第３実施例による半導体装置について説明する。以下、図１から図５までの図面を参照して説明した第１実施例による半導体装置と共通の構成については説明を省略する。
　図８は、第３実施例による半導体装置の複数のセル２０のうちｙ方向の一方の端部のセル２０Ａ、及び両端以外の複数のセル２０Ｂのうち１つのセル２０Ｂの一部の概略平面図である。
　第１実施例（図４）では、すべてのセル２０の各々に２本のエミッタ電極３０Ｅが配置されている。これに対して第３実施例では、両端のセル２０Ａの各々に２本のエミッタ電極３０Ｅが配置されているが、他の少なくとも１つのセル２０Ｂには１本のエミッタ電極３０Ｅしか配置されていない。セル２０Ｂにおいて、１本のエミッタ電極３０Ｅの片側にベースフィンガ部３０ＢＦが配置されており、反対側にコレクタ電極３０Ｃが配置されている。
　次に、第３実施例の優れた効果について説明する。
　両端のセル２０Ａのように、２本のエミッタ電極３０Ｅの間にベースフィンガ部３０ＢＦを配置する構成では、製造プロセスにおいて発生する許容範囲内の位置ずれによってベースフィンガ部３０ＢＦから一方のエミッタ電極３０Ｅまでの間隔と、他方のエミッタ電極３０Ｅまでの間隔とに差が発生する。ベースフィンガ部３０ＢＦと２つのエミッタ電極３０Ｅのそれぞれとの間隔に差が生じると、ベースフィンガ部３０ＢＦに近い方のエミッタ電極３０Ｅに電流が集中して、破壊が生じやすくなる。１本のエミッタ電極３０Ｅしか含まないセル２０Ａにおいては、製造プロセスにおいて許容範囲内の位置ずれが発生しても、片側のエミッタ電極３０Ｅに電流が集中することはない。このため、位置ずれによる破壊耐性の低下が生じにくい。
　このように、端部以外の少なくとも１つのセル２０Ｂにおいて、位置ずれによる破壊耐性の低下が生じにくい構成を採用することにより、半導体装置の破壊を抑制することができる。
　セル２０Ｂのエミッタ電極３０Ｅを１本にすると、エミッタ電極３０Ｅの面積に対するベースメサ２１ＢＭの面積の比率が大きくなるため、ゲインが低下してしまう。第３実施例では、両端のセル２０Ａが２本のエミッタ電極３０Ｅを含む構成を採用することによって、半導体装置のゲインの低下量が抑制される。
　次に、図９を参照して第３実施例の変形例による半導体装置について説明する。
　図９は、第３実施例の変形例による半導体装置の複数のセル２０のうちｙ方向の一方の端に位置するセル２０Ａ、及び両端以外の複数のセル２０Ｂのうち隣り合う２つのセル２０Ｂの一部の概略平面図である。
　第３実施例（図８）においてセル２０Ｂが複数個配置される場合、複数のセル２０Ｂの間で、ベースフィンガ部３０ＢＦ、エミッタ電極３０Ｅ、及びコレクタ電極３０Ｃの位置関係が同一である。これに対して図９に示した変形例では、隣り合う２つのセル２０Ｂで、ベースフィンガ部３０ＢＦ、エミッタ電極３０Ｅ、及びコレクタ電極３０Ｃの位置関係が異なっている。具体的には、２つのセル２０Ｂのコレクタ電極３０Ｃの間に、２つのセル２０Ｂのベースメサ２１ＢＭが配置されている。ベースメサ２１ＢＭ内のベース電極３０Ｂとエミッタ電極３０Ｅとの相対位置関係は、２つのセル２０Ｂの間で同一である。平面視において、２つのセル２０Ｂは、共通のサブコレクタ層２５に包含されている。
　本変形例のように、複数のセル２０Ｂの間で、ベースフィンガ部３０ＢＦ、エミッタ電極３０Ｅ、及びコレクタ電極３０Ｃの位置関係が異なっていてもよい。２つのセル２０Ｂで１つのサブコレクタ層２５を共有することにより、２つのセル２０Ｂを近づけて配置することができる。
　［第４実施例］
　次に、図１０を参照して、第４実施例による半導体装置について説明する。以下、図１から図５までの図面を参照して説明した第１実施例による半導体装置と共通の構成については説明を省略する。
　図１０は、第４実施例による半導体装置の複数のセル２０のうちｙ方向の一方の端に位置するセル２０Ａ、及び両端以外の複数のセル２０Ｂのうち１つのセル２０Ｂの概略平面図である。セル２０Ａとセル２０Ｂとの間で、エミッタ電極３０Ｅ、ベース電極３０Ｂ、及びコレクタ電極３０Ｃの形状及び相対位置関係は同一である。
　両端以外の少なくとも１つのセル２０Ｂのベースバラスト抵抗素子２２の抵抗値が、両端のセル２０Ａのベースバラスト抵抗素子２２の抵抗値より高い。例えば、ベースバラスト抵抗素子２２を構成する高抵抗の導体パターンの幅を相対的に細くすることにより、抵抗値が高くされている。
　次に、第４実施例の優れた効果について説明する。
　第１実施例で説明したように、複数のセル２０のうち配列方向（ｙ方向）の中央部分のセル２０が破壊されやすい１つの要因として、中央部分のセル２０が端部のセル２０より高温になりやすいためと考えられる。第４実施例においては、端部以外の少なくとも１つのセル２０Ｂのベースバラスト抵抗素子２２の抵抗値を相対的に高くしているため、セル２０Ｂは端部のセル２０Ａに比べて熱暴走しにくい。相対的に高温になりやすいセル２０Ｂを、端部のセル２０Ａに比べて熱暴走しにくい構成にしているため、半導体装置の熱暴走を抑制することができる。これにより、破壊耐性の向上を図ることができる。
　ベースバラスト抵抗素子２２の抵抗値を大きくすると、バイポーラトランジスタ２１のゲインが低下する。第４実施例では、端部のセル２０Ａのベースバラスト抵抗素子２２の抵抗値を相対的に低くすることにより、半導体装置のゲインの低下が抑制される。ベースバラスト抵抗素子２２の抵抗値を相対的に高くしたセル２０Ｂの個数及び位置は、要求される破壊耐性及びゲインに基づいて決定するとよい。
　［第５実施例］
　次に、図１１を参照して、第５実施例による半導体装置について説明する。以下、図１から図５までの図面を参照して説明した第１実施例による半導体装置と共通の構成については説明を省略する。
　図１１は、第５実施例による半導体装置の概略平面図である。第１実施例（図４）では、端部のセル２０Ａと、端部以外の少なくとも１つのセル２０Ｂとの間で、ベース電極３０Ｂの形状が異なっている。これに対して第５実施例においては、すべてのセル２０の間で、ベース電極３０Ｂの平面視にける形状が同一である。また、ベース電極３０Ｂとエミッタ電極３０Ｅとの相対位置関係も、すべてのセル２０の間で同一である。
　第５実施例においては、相互に隣り合うセル２０の中心のｙ方向の間隔Ｄが異なっている。セル２０の各々の「中心」として、セル２０の各々のエミッタ電極３０Ｅの平面視における幾何中心を採用する。両端のセル２０の各々と、両端のセル２０に隣接するセル２０の中心のｙ方向の間隔Ｄが、両端のセル２０を含まない相互に隣り合う２つのセル２０の中心のｙ方向の間隔Ｄより狭い。例えば、端部のセル２０から中央のセル２０に向かって、間隔Ｄが徐々に広くなっている。
　次に、第５実施例の優れた効果について説明する。
　複数のセル２０が均等にｙ方向に並んでいる構成では、中央の近傍のセル２０が端部のセル２０より高温になりやすい。第５実施例では、中央の近傍の相互に隣り合う２つのセル２０の中心のｙ方向の間隔Ｄが、端部の相互に隣り合う２つのセル２０の中心のｙ方向の間隔Ｄより広い。このため、ｙ方向に並ぶ複数のセル２０の温度が均一化される。これにより、特定のセル２０の温度の上昇が抑制され、熱暴走を抑制することができる。熱暴走が抑制されることにより、半導体装置の破壊耐性を高めることができる。
　次に、第５実施例の変形例による半導体装置について説明する。
　第５実施例では、すべてのセル２０の間で、ベース電極３０Ｂの平面視における形状、ベース電極３０Ｂとエミッタ電極３０Ｅとの相対位置関係を同一にしている。その他の構成として、第１実施例（図４）のように、セル２０の間でベース電極３０Ｂの平面視における形状を異ならせてもよい。また、第２実施例（図６）、第３実施例（図８）、第３実施例の変形例（図９）のように、複数のセル２０の間で、ベース電極３０Ｂとエミッタ電極３０Ｅとの相対位置関係を異ならせてもよい。
　［第６実施例］
　次に、図１２を参照して、第６実施例による半導体装置について説明する。以下、図１１を参照して説明した第５実施例による半導体装置と共通の構成については説明を省略する。
　図１２は、第６実施例による半導体装置の概略平面図である。第５実施例（図１１）では、隣り合うセル２０の中心のｙ方向の間隔Ｄが一定ではないが、第６実施例では、隣り合うセル２０の中心のｙ方向の間隔Ｄが一定である。すなわち、複数のセル２０がｙ方向に均等に配列されている。平面視において複数のセル２０と重なるように、エミッタ共通配線５０及び導体突起５４が配置されている。図１２において、エミッタ共通配線５０に、相対的に淡い右上がりのハッチングを付し、導体突起５４に、相対的に濃い右下がりのハッチングを付している。
　導体突起５４は、図３に示すように、エミッタ共通配線５０、エミッタ配線３１Ｅ、及びエミッタ電極３０Ｅ、コンタクト層２６Ｂ、及びキャップ層２６Ａを介して、バイポーラトランジスタ２１のエミッタ層２１Ｅに電気的に接続されている。電気的に接続されたこの経路は、バイポーラトランジスタ２１で発生した熱の伝熱経路としても機能する。
　導体突起５４は、平面視においてｙ方向に長い形状を有し、ｙ方向の中央部分の幅（ｘ方向の寸法）が、他の部分の幅より広い。
　次に、第６実施例の優れた効果について説明する。伝熱経路として機能する導体突起５４の中央部分の幅が、他の部分の幅より広いため、中央部分のセル２０からの導体突起５４を経由する放熱特性が、端部のセル２０からの放熱特性より高い。高温になりやすい中央部分のセル２０からの放熱特性を相対的に高めているため、複数のセル２０の温度の均一性を高めることができる。これにより、特定のセル２０の温度の上昇が抑制され、熱暴走が抑制される。熱暴走が抑制されることにより、半導体装置の破壊耐性を高めることができる。
　次に、第６実施例の変形例による半導体装置について説明する。
　第６実施例では、すべてのセル２０において、ベース電極３０Ｂの平面視における形状、及びベース電極３０Ｂとエミッタ電極３０Ｅとの相対位置関係を同一にしているが、ベース電極３０Ｂの平面視における形状、及びベース電極３０Ｂとエミッタ電極３０Ｅとの相対位置関係の少なくとも一方を、セル２０の間で異ならせてもよい。
　例えば、第１実施例において、ベースフィンガ部３０ＢＦの幅Ｗｂが相対的に広いセル２０Ｂ（図４）と重なる位置の導体突起５４を相対的に広くしてもよい。さらに、第２実施例において、ベースフィンガ部３０ＢＦとエミッタ電極３０Ｅとの間隔Ｇｂｅが相対的に広いセル２０Ｂ（図６）と重なる位置の導体突起５４の幅を相対的に広くしてもよい。第３実施例において、エミッタ電極３０Ｅを１本のみ含むセル２０Ｂ（図８）と重なる位置の導体突起５４の幅を相対的に広くしてもよい。
　［第７実施例］
　次に、図１３を参照して、第７実施例による半導体装置について説明する。以下、図１２を参照して説明した第６実施例による半導体装置と共通の構成については説明を省略する。
　図１３は、第７実施例による半導体装置の概略平面図である。第６実施例（図１２）では、ｙ方向に長い１本の導体突起５４が配置されている。これに対して第７実施例では、平面視において複数のセル２０の一方の端に位置するセル２０から他方の端に位置するセル２０に至るセル分布領域に、複数の導体突起５４がｙ方向に並んで配置されている。複数の導体突起５４の各々の平面視における形状は、例えば円形であり、複数の導体突起５４の面積は同一である。なお、導体突起５４の各々の平面視における形状を、角丸正方形、角丸長方形等にしてもよい。
　セル分布領域のｙ方向の端部から中央に向かって、複数の導体突起５４の分布密度が高くなっている。例えば、隣り合う２つの導体突起５４の幾何中心の間隔Ｄ１が一定ではなく、ｙ方向の中央に近い位置における間隔Ｄ１が、端部に近い位置における間隔Ｄ１より狭くなっている。
　次に、第７実施例の優れた効果について説明する。
　第７実施例では、セル分布領域の中央部近傍における導体突起５４の分布密度が、端部における分布密度より高いため、中央近傍のセル２０から導体突起５４を介した放熱特性が、端部のセル２０からの放熱特性より高い。このため、第６実施例（図１２）と同様に、複数のセル２０の間で温度の均一性が高まる。これにより、特定のセル２０の温度の上昇が抑制され、熱暴走が抑制される。熱暴走が抑制されることにより、半導体装置の破壊耐性を高めることができる。
　次に、第７実施例の変形例による半導体装置について説明する。第７実施例では、すべてのセル２０において、ベース電極３０Ｂの平面視における形状、及びベース電極３０Ｂとエミッタ電極３０Ｅとの相対位置関係を同一にしている。一変形例として、ベース電極３０Ｂの平面視における形状、及びベース電極３０Ｂとエミッタ電極３０Ｅとの相対位置関係を、セル２０の間で異ならせてもよい。例えば、図１から図５を参照して説明した第１実施例、図６及び図７を参照して説明した第２実施例、及び図８を参照して説明した第３実施例による半導体装置の導体突起５４として、第７実施例による半導体装置の導体突起５４を用いてもよい。
　［第８実施例］
　次に、図１４Ａから図１４Ｄまでの図面を参照して、第８実施例による半導体モジュールについて説明する。第８実施例による半導体モジュールは、図１から図５までの図面を参照して説明した第１実施例による半導体装置と、この半導体装置が実装されたモジュール基板とを含む。
　図１４Ａは、第８実施例による半導体モジュールに含まれる半導体装置６０の主な構成要素の平面視における配置を示す図である。基板１５に複数のセル２０、及び複数のセル２０と平面視において重なる導体突起５４が設けられている。導体突起５４は、図３に示したようにセル２０のエミッタ層２１Ｅに電気的に接続されている。導体突起５４の他に、グランド用の導体突起５５、及び信号入出力用の導体突起５６が設けられている。
　図１４Ｂは、第８実施例による半導体モジュールに含まれるモジュール基板７０の主な構成要素の平面視における配置を示す図である。モジュール基板７０の上面に、ランド７４、７５、７６が設けられている。平面視においてランド７４、７５のそれぞれと重なるように、貫通ビア８４、８５が設けられている。モジュール基板の下面に、外部接続端子９４、９５が設けられている。
　図１４Ｃ及び図１４Ｄは、第８実施例による半導体モジュールの概略断面図である。モジュール基板７０に半導体装置６０がフリップチップ実装されている。図１４Ｃは、図１４Ａ及び図１４Ｂの一点鎖線１４Ｃ－１４Ｃにおける断面に相当し、図１４Ｄは、図１４Ａ及び図１４Ｂの一点鎖線１４Ｄ－１４Ｄにおける断面に相当する。
　半導体装置６０の導体突起５４、５５、５６が、それぞれモジュール基板７０のランド７４、７５、７６にハンダにより接続されている。貫通ビア８４が、上面のランド７４と下面の外部接続端子９４とを接続する。他の貫通ビア８５が、上面のランド７５と下面の外部接続端子９５とを接続する。外部接続端子９４、９５は、例えばマザーボードのランドに接続される。
　ランド７４の平面視における形状は、複数のセル２０が配列する方向に長い。ランド７４の長さ方向の両端から内側に向かって間隔を置いた位置の幅が、両端における幅より広くされている。言い換えると、ランド７４の長手方向の中央を含むある範囲の幅が、その範囲より端部側に位置する部分の幅より広い。貫通ビア８４及び外部接続端子９４の平面視における形状は、ランド７４の平面視における形状にほぼ一致する。貫通ビア８４は、平面視において半導体装置６０の導体突起５４と重なり、ランド７４を介して導体突起５４に電気的に接続されている。
　次に、第８実施例の優れた効果について説明する。
　モジュール基板７０の貫通ビア８４は、半導体装置６０とマザーボードとを電気的に接続する機能の他に、半導体装置６０のセル２０で発生した熱をマザーボードまで伝導させる伝熱経路としての機能を有する。第８実施例では、ランド７４、貫通ビア８４、及び外部接続端子９４の中央部分の幅が、他の部分の幅より広くなっているため、複数のセル２０のうち中央近傍のセル２０からマザーボードまでの伝熱経路の熱抵抗が、端部近傍のセル２０からマザーボードまでの伝熱経路の熱抵抗より低い。
　このため、端部近傍のセル２０に比べて、中央近傍のセル２０の温度上昇を相対的に抑制することができる。相対的に高温になりやすい中央近傍のセル２０の温度上昇が抑制されるため、複数のセル２０の温度の均一性が高められる。これにより、特定のセル２０の温度の上昇が抑制され、熱暴走が抑制される。熱暴走が抑制されることにより、半導体装置の破壊耐性を高めることができる。
　次に、第８実施例の変形例による半導体モジュールについて説明する。
　第８実施例による半導体モジュールにおいては、半導体装置６０として、図１から図５までの図面を参照して説明した第１実施例による半導体装置を用いたが、第１実施例以外の他の実施例による半導体装置を用いてもよい。その他に、すべてのセル２０においてベースフィンガ部３０ＢＦの幅Ｗｂが等しく、ベース電極３０Ｂとエミッタ電極３０Ｅとの相対位置関係が同一であり、複数のセル２０が均等に配列された半導体装置を、第８実施例による半導体モジュールの半導体装置６０として用いてもよい。
　［第９実施例］
　次に、第９実施例による半導体装置について説明する。以下、第１実施例から第７実施例までのいずれかの実施例による半導体装置と共通の構成については説明を省略する。
　第１実施例から第７実施例までの半導体装置においては、相互に並列に接続された複数のセル２０（例えば図１）によって、１つの増幅回路が構成される。第９実施例による半導体装置は、相互に並列に接続された複数のセル２０で構成される増幅回路が、共通の基板１５（図３）に複数個、例えば２個配置されている。導体突起５４（図３、図１４Ａ）は、増幅回路ごとに設けられる。２つの増幅回路は、セル２０の配列方向と直交する方向（ｘ方向）に隣り合って配置するとよい。
　次に、第９実施例の優れた効果について説明する。第９実施例においては、２つの増幅回路を、例えば差動増幅器として動作させることができる。複数の増幅回路の各々に、第１実施例から第７実施例までのいずれかの実施例による半導体装置と同様の構成を採用することにより、差動増幅器の破壊耐性を高めることができる。
　上述の各実施例は例示であり、異なる実施例で示した構成の部分的な置換または組み合わせが可能であることは言うまでもない。複数の実施例の同様の構成による同様の作用効果については実施例ごとには逐次言及しない。さらに、本発明は上述の実施例に制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
１５　基板
２０　セル
２０Ａ　端部のセル
２０Ｂ　端部以外の少なくとも１つのセル
２１　バイポーラトランジスタ
２１Ｂ　ベース層
２１ＢＭ　ベースメサ
２１Ｃ　コレクタ層
２１Ｅ　エミッタ層
２２　ベースバラスト抵抗素子
２３　入力キャパシタ
２５　サブコレクタ層
２６Ａ　キャップ層
２６Ｂ　コンタクト層
２７　合金化領域
３０Ｂ　ベース電極
３０ＢＣ　ベースコンタクト部
３０ＢＦ　ベースフィンガ部
３０Ｃ　コレクタ電極
３０Ｅ　エミッタ電極
３１Ｂ　ベース配線
３１Ｃ　コレクタ配線
３１Ｅ　エミッタ配線
３５、３６　層間絶縁膜
４０Ｃ　コレクタコンタクトホール
４０Ｅ、４１Ｅ　エミッタコンタクトホール
５０　エミッタ共通配線
５１　コレクタ共通配線
５２　ベースバイアス配線
５３　高周波信号入力配線
５４　導体突起
５４Ａ　アンダーバンプメタル層
５４Ｂ　Ｃｕピラー
５４Ｃ　ハンダ層
５５　グランド用の導体突起
５６　信号入出力用の導体突起
６０　半導体装置
７０　モジュール基板
７４、７５、７６　ランド
８４、８５　貫通ビア
９４、９５　外部接続端子
　

Claims (12)

  1. 　基板と、
    　前記基板の上に、第１方向に並んで配置された複数のセルと
    を備え、
    　前記複数のセルの各々は、
    　前記基板側から順番に積層されたコレクタ層、ベース層、及びエミッタ層を含むバイポーラトランジスタと、
    　平面視において前記ベース層に包含され、前記エミッタ層に電気的に接続された少なくとも１つのエミッタ電極と、
    　平面視において前記ベース層に包含され、前記ベース層に電気的に接続されたベース電極と
    を含み、
    　前記複数のセルの前記バイポーラトランジスタが相互に並列に接続されており、
    　前記複数のセルのうち両端に位置する第１セル以外の少なくとも１つの第２セルの破壊耐性が、前記第１セルの破壊耐性より高い半導体装置。
  2. 　前記複数のセルの各々の前記ベース電極の平面視における形状、及び前記エミッタ電極と前記ベース電極との平面視における相対位置関係の少なくとも一方が、前記第１セルと少なくとも１つの前記第２セルとの間で異なっている請求項１に記載の半導体装置。
  3. 　前記エミッタ電極は、前記第１方向と直交する第２方向に長い形状を有し、
    　前記ベース電極は、前記第２方向に長いベースフィンガ部を含み、
    　前記複数のセルの各々の前記エミッタ電極は、前記第１方向に隔てられて２つ配置されており、前記ベースフィンガ部が前記エミッタ電極の間に配置されており、
    　前記第２セルの前記ベースフィンガ部の前記第１方向の幅が、前記第１セルの前記ベースフィンガ部の前記第１方向の幅より広い請求項１または２に記載の半導体装置。
  4. 　前記エミッタ電極は、前記第１方向と直交する第２方向に長い形状を有し、
    　前記ベース電極は、前記第２方向に長いベースフィンガ部を含み、
    　前記複数のセルの各々の前記エミッタ電極は、前記第１方向に隔てられて２つ配置されており、前記ベースフィンガ部が、前記エミッタ電極の間に配置されており、
    　前記ベースフィンガ部と前記エミッタ電極との間隔が、前記第１セルと前記第２セルとの間で異なっており、前記第２セルにおける間隔が前記第１セルにおける間隔より広い請求項１または２に記載の半導体装置。
  5. 　前記エミッタ電極は、前記第１方向と直交する第２方向に長い形状を有し、
    　前記ベース電極は、前記第２方向に長いベースフィンガ部を含み、
    　前記第１セルにおいて、前記エミッタ電極が前記第１方向に隔てられて２つ配置されており、前記ベースフィンガ部が前記エミッタ電極の間に配置されており、
    　前記第２セルにおいて、前記エミッタ電極が１つ配置されており、前記エミッタ電極と前記ベースフィンガ部とが前記第１方向に並んで配置されている請求項１または２に記載の半導体装置。
  6. 　前記基板は、表層部にサブコレクタ層を含み、前記バイポーラトランジスタの前記コレクタ層は前記サブコレクタ層の上に配置されており、
    　前記複数のセルの各々は、前記サブコレクタ層を介して前記コレクタ層に電気的に接続された少なくとも１つのコレクタ電極を有し、
    　前記第２セルは複数個配置されており、前記第２セルの間で、前記ベースフィンガ部、前記エミッタ電極、及び前記コレクタ電極の位置関係が異なっている請求項５に記載の半導体装置。
  7. 　前記複数のセルの各々は、前記ベース電極に接続されたベースバラスト抵抗素子を、さらに含み、
    　少なくとも１つの前記第２セルの前記ベースバラスト抵抗素子の抵抗値が、前記第１セルの前記ベースバラスト抵抗素子の抵抗値より大きい請求項１に記載の半導体装置。
  8. 　前記第１セルの前記エミッタ電極の幾何中心と、前記第１セルに隣接するセルの前記エミッタ電極の幾何中心との前記第１方向の間隔が、前記第１セルを含まない相互に隣り合う２つのセルの前記エミッタ電極の幾何中心の前記第１方向の間隔より狭い請求項１乃至７のいずれか１項に記載の半導体装置。
  9. 　平面視において前記複数のセルと重なる位置に配置され、前記複数のセルの前記エミッタ電極に電気的に接続され、前記基板から遠ざかる向きに突出する導体突起を、さらに備え、
    　前記導体突起は、平面視において前記第１方向に長い形状を有し、平面視において前記第２セルと重なる部分の幅が、前記第１セルと重なる部分の幅より広い請求項１乃至８のいずれか１項に記載の半導体装置。
  10. 　平面視において前記複数のセルの一方の端に位置するセルから他方の端に位置するセルに至るセル分布領域に、前記第１方向に並んで配置され、前記基板から遠ざかる向きに突出する複数の導体突起を、さらに備え、
    　前記複数の導体突起の各々が、前記複数のセルの前記エミッタ電極に電気的に接続されており、
    　前記セル分布領域の前記第１方向の端部から中央に向かって、前記複数の導体突起の分布密度が高くなっている請求項１乃至８のいずれか１項に記載の半導体装置。
  11. 　請求項１乃至１０のいずれか１項に記載の半導体装置と、
    　前記半導体装置がフリップチップ実装されたモジュール基板と
    を備えた半導体モジュール。
  12. 　基板、前記基板の上に第１方向に並んで配置された複数のセル、及び前記第１方向に長く前記基板から遠ざかる向きに突出した導体突起を含む半導体装置と、
    　前記半導体装置が、前記導体突起を介してフリップチップ実装されたモジュール基板と
    を備え、
    　前記複数のセルの各々は、
    　前記基板側から順番に積層されたコレクタ層、ベース層、及びエミッタ層を含むバイポーラトランジスタと、
    　平面視において前記ベース層に包含され、前記エミッタ層に電気的に接続された少なくとも１つのエミッタ電極と
    を含み、
    　前記複数のセルの前記バイポーラトランジスタが相互に並列に接続されており、
    　前記導体突起は、平面視において前記複数のセルと重なり、前記複数のセルの前記エミッタ電極に電気的に接続されており、
    　前記モジュール基板は、
    　平面視において前記導体突起と重なり、前記第１方向に長く、前記導体突起に電気的に接続された貫通ビアを含み、
    　前記貫通ビアは、前記第１方向の両端から内側に向かって間隔を置いた位置に、両端における前記貫通ビアの幅よりも幅が広い部分を含む半導体モジュール。
     
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