JPS61168959A - 半導体装置 - Google Patents

半導体装置

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Publication number
JPS61168959A
JPS61168959A JP942485A JP942485A JPS61168959A JP S61168959 A JPS61168959 A JP S61168959A JP 942485 A JP942485 A JP 942485A JP 942485 A JP942485 A JP 942485A JP S61168959 A JPS61168959 A JP S61168959A
Authority
JP
Japan
Prior art keywords
semiconductor device
interval
emitter
electrode
region
Prior art date
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Pending
Application number
JP942485A
Other languages
English (en)
Inventor
Osamu Shiozaki
修 塩崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Publication of JPS61168959A publication Critical patent/JPS61168959A/ja
Pending legal-status Critical Current

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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692Surface layout

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Bipolar Transistors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関し、特に高周波島出力トランジ
スタに関する。
〔従来の技術〕
今日渦周波萬出力トランジスタの発達は目を見張るもの
があり、CW電力では数100Wまたパルス電力では1
00OWを越えるものが開発されている◇この場合高出
力化の一般的手段は多数個の単位トランジスタを並列に
接続することであり、その並列数が多くなればなるほど
高出力になることは明らかである。
第2図は従来の高周波高出力トランジスタの平面図であ
る。第2図にもとすき従来のNPN型シリコン高出力ト
ランジスタについて説明する。
まf、N十型のシリコンサブストレート上KN型のコレ
クタ領域がエビタキンヤル成長されたウヱーハにおいて
、酸化、拡散、リングラフイー技術により、P型のベー
ス領域lが、またP型のベース領域l内にN+型のエミ
ッタ領域2が形成されている。さらにリングラフイー技
術によってウェーハ上の酸化膜(Si02)または窒化
膜(8i3N4 )  等の絶縁膜上のコンタクト窓3
を介して表面にあるベース電極ストライプ4とベース領
域1がそれぞれ電気的に接続されている。さらに同じ平
面上にあるエミ、り電極ストライプ5によってエミ、り
領域2がそれぞれ電気的に接続されている0 今第2図の従来例では、ベース電極ストライプ4とエミ
ッタ電極ストライプ5は同一平面上に交互に配列されて
いる。ここで第2図で示される従来チップでは、前記2
つの電極ストライプ4.5の間隔Aはチップ全体にわた
って一定になっている0 〔発明が解決しようとする問題点〕 以上説明したよう罠、従来の高周波高出力トランジスタ
は多数個の単位トランジスタを並列に、しかも等間隔に
並べた構造となっている。しかし単位トランジスタの並
列数を単純に増すと各単位トランジスタの均一動作が困
難になり相互間のRF動作バランスがくずれ、期待した
程、高出力にならなかったりひいては破壊しやすくなっ
たりする。この主な原因の1つは熱的アンバランスであ
る。即ち、単位トランジスタが平面的に配列されている
構造では、RP動作の際、各単位トランジスタから発生
する熱が互いに重なシ合う為各単位トランジスタの接合
温度の上昇を誘発し特に中央に配列された単位トランジ
スタの方が両端に配置されたトランジスタよりも多くの
熱の重なりて出合う為、接合温度が高くなる。こうなる
と半導体の抵抗温度係数が負であることにより、電流が
中央部の単位トランジスタに集中するようになり、両端
部の単位トランジスタは充分なRF動作をしなくなシ、
ますます熱的アンバランス状態を促進してしまう。以上
の様な現象は多数個の単位トランジスタを平面的に並列
接続する高周波高出力トランジスタにおいては宿命的な
ものであった。
本発明は上記問題点を解決し、各単位トランジスタに流
れる電流の均一化を計り、RF動作のバランスを実現し
、より高出力が得られる半導体装置を提供することを目
的とする。
〔問題点を解決するための手段〕
本発明の半導体装置は、3つの異なる動作領域を有する
半導体チップにおいて、該半導体チップの一表面上に前
記3つの動作領域のうち2つの動作領域がそれぞれ複数
個の金属化導体によシミ気的に接続されており、かつ前
記金属化導体はそれぞれ交互に配列されてなり、さらに
前記残りの1つの動作領域は前記半導体チップの反対側
の表面から外部との電気的接続のなされる半導体装置に
おいて前記平面的に交互に配列された金属化導体のその
くり返しピッチは中央部が両端部より広く構成されてい
るものである。
なお、上記構成において、交互に配列された金属化導体
によシミ気的に接続された2つの動作領域がそれぞれエ
ミ、りとベースであり、残りの1つの動作領域がコレク
ターである半導体装置又は上記2つの動作領域がそれぞ
れソースとゲートであり、残りの1つ動作領域がドレイ
ンである半導体装置に適用して効果がある。
〔実施例〕
以下、本発明の実施例について図面を8押して説明する
。第1図は本発明の一実施例の平圓図である0 第1図は従来例の第2図に示したトランジスタチップと
同−wi類のトランジスタチップの平面図であり、11
はベース領域、12はエミ、り領域、13はコンタクト
窓、14はベース電極ストライプ% 15はエミ、り電
極ストライプである。
本実施例の構成は従来例と同じ構成となっているが異な
る点は中央部に位置する2つの電極ストライプ14.1
5の間隔Bの方が両端に位置する2つの電極ストライプ
14.15の間隔Cよりも大きく設計されていることで
ある。
これKより中央部の熱の重なりによる電流の集中を防止
し、ストライプ全体が均一動作するようになる。
〔発明の効果〕
以上説明したとおり、本発明によれば、従来平均的に配
列される多数個の単位トランジスタ相互の配置ピッチを
、中央部のそれを疎に両端部のそれを密に形成すること
によシ、熱の重なりの多い中央部の単位トランジスタの
その傾向を軽減してやることが可能となシ、各単位トラ
ンジスタを均一に動作させることができる。
【図面の簡単な説明】
第1図は本発明の一実施例の平面図、第2図は従来の高
周波高出力トランジスタの一例の平面図である。 1.11・・・・・・ベース領域、2.12・・・・・
・エミッタ領域、3,13・・・・・・コンタクト窓、
4.14・・・°°゛ヘース電極ストライプ、5.15
・・・・・・エミ、り電極ストライプ。 /l+ 代理人 弁理士  内 原   背/−”l゛)叉  
]と

Claims (3)

    【特許請求の範囲】
  1. (1)3つの異なる動作領域を有する半導体チップにお
    いて、該半導体チップの一表面上に前記3つの動作領域
    のうち2つの動作領域がそれぞれ複数個の金属化導体に
    より電気的に接続されており、かつ前記金属化導体はそ
    れぞれ交互に配列されてなり、さらに前記残りの1つの
    動作領域は前記半導体チップの反対側の表面から外部と
    の電気的接続のなされる半導体装置において前記平面的
    に交互に配列された金属化導体のそのくり返しピッチは
    中央部が両端部より広いことを特徴とする半導体装置。
  2. (2)交互に配列された金属化導体により電気的に接続
    された2つの動作領域がそれぞれエミッタとベースであ
    り残りの1つの動作領域がコレクタであることを特徴と
    する特許請求の範囲第(1)項記載の半導体装置。
  3. (3)交互に配列された金属化導体により電気的に接続
    された2つの動作領域がそれぞれソースとゲートであり
    残りの1つの動作領域がドレインであることを特徴とす
    る特許請求の範囲第(1)項記載の半導体装置。
JP942485A 1985-01-22 1985-01-22 半導体装置 Pending JPS61168959A (ja)

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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0560123A2 (de) * 1992-03-12 1993-09-15 Siemens Aktiengesellschaft Leistungstransistor mit Multifingerkontakten
JP2006216802A (ja) * 2005-02-04 2006-08-17 Hitachi Ulsi Systems Co Ltd 半導体装置
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WO2022202004A1 (ja) * 2021-03-26 2022-09-29 株式会社村田製作所 半導体装置及び半導体モジュール

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