KR0180537B1 - 다수의 유닛 트랜지스터를 포함하는 전력 트랜지스터 - Google Patents

다수의 유닛 트랜지스터를 포함하는 전력 트랜지스터 Download PDF

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Abstract

전력 트랜지스터를 형성하는 유닛 트랜지스터는 콜렉터 영역(1), 베이스 영역(2) 및 에미터 영역(3)를 포함한다. 베이스 접촉부(4)은 베이스 영역(2) 상의 선정된 부분에서 형성된다. 베이스 영역은 에미터 영역(3)쪽 방향으로 돌출하는 볼록부(21)을 가지는데, 이 부분에서 베이스 접촉부(4)가 형성된다. 에미터 영역(3)은 베이스 영역이 돌출하는 방향과 동일한 방향으로 돌출하는 오목부(23)을 가지는데, 이 부분에서 에미터 영역(3)이 돌출한다. 베이스 저항 영역(2a)이 에미터 영역에서 제공된 볼록부에 의해 확장되어, 베이스 저항(RB)의 저항값을 증가시킨다. 결과적으로, 넓은 안전 동작 영역을 가지며 안정한 방식으로 동작을 수행하는 전력 트랜지스터가 트랜지스터 크기의 증가없이 얻어질 수 있다.

Description

다수의 유닛 트랜지스터를 포함하는 전력 트랜지스터
제1도는 본 발명의 제1실시예에 의하여 전력 트랜지스터를 형성하는 유닛 트랜지스터의 2차원 구조와 횡단면 구조 사이의 대응을 도시하는 도면.
제2도는 제1(a)도의 선 C-C'을 따라 절단한 유닛 트랜지스터의 횡단면 구조를 도시하는 도면.
제3도는 유닛 트랜지스터에 의해 형성된 종래 전력 트랜지스터의 내부 연결을 전체적으로 도시하는 평면도.
제4도는 제3도에서 도시된 전력 트랜지스터의 부분 (A)의 확대도.
제5도는 종래의 전력 트랜지스터를 형성하는 유닛 트랜지스터의 2차원 구조와 횡단면 구조 사이의 대응을 도시하는 도면.
제6도는 전력 트랜지스터 내에 포함된 유닛 트랜지스터의 등가 회로도.
* 도면의 주요부분에 대한 부호의 설명
1 : 콜렉터 영역 2 : 베이스 영역
2a : 베이스 저항 영역 3 : 에미터 영역
4 : 베이스 접촉부 5 : 에미터 접촉부
6 : 매입층 7 : 반도체 기판
21, 23 : 볼록부 25 : 오목부
본 발명은 반도체 소자에 관한 것으로, 특히 넓은 안전 동작(safety operation) 영역을 갖고 있으며 안정한 방식으로 동작하는 것이 필요한 트랜지스터를 포함하는 반도체 소자에 관한 것이다.
반도체 소자에 포함된 종류의 종래 전력 트랜지스터에서 다수의 유닛 트랜지스터가 동일 반도체 기판상에 형성된다. 각 유닛 트랜지스터의 콜렉터, 베이스 및 에미터가 각자 전기적으로 병렬 연결되어 전력 트랜지스터의 안전 동작 영역을 넓힌다.
제3도는 종래의 유닛 트랜지스터로 형성된 전력 트랜지스터들의 전체적인 내부 연결을 도시하는 평면도이다.
제3도에서, 전력 트랜지스터는 병렬로 연결된 다수의 종래의 유닛 트랜지스터를 포함한다.
제4도는 제3도의 일부분 (A)의 확장도이다.
제4도에서, 부분 (A)는 제3도에서 도시된 전력 트랜지스터를 형성하는 종래의 유닛 트랜지스터의 평면도를 도시하며, 제1도전형(N형)의 에피택셜 층(콜렉터 층; 1), 제2도전형(P형)의 베이스 영역(2), 제1도전형의 에미터 영역(3), 베이스 접촉부(4) 및 에미터 접촉부(5)를 포함한다.
제5도는 전력 트랜지스터를 형성하는 종래의 유닛 트랜지스터의 2차원 구조와 횡단면 구조 사이의 대응을 도시하는 도면이다.
제5(a)도는 종래 유닛 트랜지스터의 2차원 구조를 도시하며, (b)도는 (a)도에서 선 A-A'을 따라 절단된 종래 유닛 트랜지스터의 횡단면 구조를 도시하며, (c)도는 (a)도에서 선 B-B'을 따라 절단된 종래 유닛 트랜지스터의 횡단면 구조를 도시한다.
제5(a)도에서, 2차원 구조의 종래 유닛 트랜지스터는 제1도전형의 에피택셜 층(1), 제2도전형의 베이스 영역(2), 제1도전형의 에미터 영역(3), 베이스 접촉부(4) 및 에미터 접촉부(5)를 포함한다.
제5(b)에서, 종래 유닛 트랜지스터의 횡단면도는 제1도전형의 에피택셜 층(1), 제2도전형의 베이스 영역(2), 제1도전형의 에미터 영역(3), 제1도전형의 매입층(buried layer; b) 및 제2도전형의 반도체 기판(7)을 포함한다.
제5(c)도에서, 종래 유닛 트랜지스터의 횡단면도는 제1도전형의 에피택셜 층(1), 제2도전형의 베이스 영역(2), 제1도전형의 에미터 영역(3), 제1도전형의 매입층(b) 및 제2도전형의 반도체 기판(7)을 포함한다.
또한, 제5(b)도 및 제5(c)도에서는 산화막(예를 들면, SiO2; 8)과 금속 전극(예를 들면 Al; 9)가 도시된다.
제5(a)도에서, 제1도전형의 에피택셜 층(1)은 각 유닛 트랜지스터에 공통인 콜렉터 영역이며, 콜렉터 영역에서 제1도전형의 베이스 영역(2)가 형성되며, 제2도전형의 빗-모양의 에미터 영역(3)이 형성된다. 베이스 접촉부(4)은 빗-모양 베이스 영역(2)의 빗살(tooth)상에 제공되며, 유닛 트랜지스터는 도시되지 않은 금속 내부 연결에 의해 서로 연결된다. 에미터 접촉부(5)은 중심 영역내에 및 빗-모양의 에미터 영역(3)의 빗살상에 제공되며, (도시되지 않은) 금속 내부 연결이 형성된다. 에피택셜 층(1)으로 형성되며 각 유닛 트랜지스터에 공통인 콜렉터 영역의 접촉부에서, 각 유닛 트랜지스터에 공통인 접촉이 제공되며, 제5도에서 도시되지 않은 금속 내부 연결이 형성된다.
명세서에서, 제1도전형의 에피택셜 층(1)은 또한, 여기서 제1도전형의 콜렉터 영역(1)으로 참조된다.
제5(b)도에서, 일종의 에미터로서 에미터 접촉부(5)을 갖는 트랜지스터의 베이스 저항(RB)의 역할을 하는 베이스 저항 영역(pinch resistor region(핀치 저항 영역); 2a)은 베이스 영역(2)내에 형성된다. 베이스 저항(RB)은 핀치 저항에 의해 실질적으로 결정되는 저항값을 가진다. 제5(b)도에서 도시된 길이(L2)는 베이스 저항 영역(2a)의 길이이다.
제5(c)에서, 에미터로서 에미터 활성 영역(3a)을 갖는 트랜지스터의 에미터 저항(RE)의 역할을 하는 에미터 저항 영역(3b)은 중앙 에미터 접촉부(5)의 양 측상의 에미터 영역(3)내로 연장된다. 유닛 트랜지스터의 에미터로서 역할을 하는 에미터 활성 영역(3a)은 에미터 저항 영역(3b)의 한 측 상에 형성된다. 제5(c)도에 도시된 길이(L1)는 에미터 저항 영역(3b)의 길이이다.
제6도는 상기 전력 트랜지스터의 유닛 트랜지스터의 등가 회로도이다.
제6도에서, 등가 회로는 트랜지스터(Tr 및 Tr'), 베이스 저항(RB) 및 에미터 저항(RE)을 포함한다.
트랜지스터(Tr 및 Tr')의 각 콜렉터는 서로 연결된다. 베이스 저항(RB)의 한 단부는 트랜지스터(Tr)의 게이트에 연결되며, 다른 단부는 트랜지스터(Tr')의 게이트에 연결된다. 에미터 저항(RE)의 한 단부는 트랜지스터(Tr)의 에미터에 연결되고, 다른 단부는 트랜지스터(Tr')의 에미터에 연결된다.
제5도에서 도시된 부분(D1-D6)은 각각 제6도의 D1-D6와 대응한다. 특히, 제5(c)도에 도시된 에미터 활성 영역(3a)은 제6도에서의 유닛 트랜지스터(Tr)의 에미터(D4)와 대응한다. 에미터 활성 영역(3a)은 각 유닛 트랜지스터에 공통인 에미터 접촉부(5) 상에 형성되고 중앙 영역에 위치한 금속 내부 연결부(9; D1)에 (에미터 저항(RE)에 일치하는) 에미터 저항 영역(3b; D5)을 통해 연결된다. 제5(c)의 중앙 영역내의 에미터 접촉부(5)은 제6도내의 유닛 트랜지스터(Tr')의 에미터(D1)에 일치한다. 에미터 접촉부(5)의 영역은 제5(b)도에 도시된 에미터 접촉부(5) 아래에 위치한 베이스 영역(2)와 베이스 영역(2s)(또는 베이스 저항(RB))(D2)를 통해 베이스 접촉부 상에 형성된 금속 내부 연결부에 연결된다. 제5도에서 도시된 에피택셜 층(콜렉터 영역)(1)은 유닛 트랜지스터(Tr)의 콜렉터(D6)에 대응하며, 에피택셜 층(1)의 내부 단부에 인접한 베이스 영역(2)은 유닛 트랜지스터(Tr)의 게이트(D3)에 대응한다.
그러한 전력 트랜지스터는 안정한(stable) 방식으로 동작을 수행하도록 설계되어 특정 유닛 트랜지스터의 전류 집중을 피할 수 있다. 상기 목적을 위해서, 각 유닛 트랜지스터는 아래의 등식(1)이 성립되도록 설계되어야 한다(일본 특허 공고 제5-76768):
RB=hFE/A×RE(1)
여기서, RB는 유닛 트랜지스터들의 각 베이스들을 서로 연결하는 베이스 저항(핀치 저항)의 저항값을 나타내며, hFE는 유닛 트랜지스터의 전류 증폭율을 나타내며, A는 에미터 접촉부(5)의 평면적과 에미터 활성 영역(3a)의 평면적 사이의 비율을 나타내며, RE는 에미터 저항의 저항값이다.
전력 트랜지스터는 넓은 영역의 안전 동작을 가질 필요가 있고, 그런 영역을 확장하기 위해서는 각 유닛 트랜지스터의 에미터 저항(RE)의 저항값이 더 큰 값을 가지도록 조절되며, 당연히 베이스 저항(RB)의 저항값은 등식(1)에서 알 수 있듯이 안정한 트랜지스터 동작을 위해 더욱 크게 조절된다.
그러나, 제5도에 도시된 유닛 트랜지스터의 에미터 저항(RE)과 베이스 저항(RB)의 저항값을 더욱 크게 조절하기 위해서는 에미터 저항 영역(3a)과 베이스 저항 영역(2a)의 길이(L1 및 L2)는 제5(b)도 및 제5(c)도에 도시된 것처럼 길게 만들어져야 한다.
특정값을 이용해 설명을 한다.
유닛 트랜지스터의 전류 증폭율(hFE)이 200이고, 에미터 접촉부(5)와 에미터 활성 영역(3a)의 평면적 사이의 비율 A는 1이며, 에미터 저항(RE)의 저항값이 10Ω이라고 가정하면, 등식(1)에서 알 수 있듯이 베이스 저항(RB)의 저항값으로는 2k㏀이 요구된다. 상기 상태에서, 유닛 트랜지스터의 에미터의 시트 저항(RES)의 시트 저항값은 6Ω/□, 에미터 저항 영역의 폭(W1)은 10㎛, 베이스 저항(RB)에 일치하는 핀치 저항의 시트 저항(RBS)은 6㏀/□및 베이스 영역의 폭(W2)이 35㎛이면, 에미터 저항 영역의 길이(L1)는 16.7㎛이며 베이스 저항 영역의 길이(L2)는 11.7㎛이 되어, 다음:L1+L2=28.4㎛을 산출한다. 그러나, 에미터 저항(RE)의 저항값이 전력 트랜지스터의 안전 동작의 영역을 확장하도록 10Ω에서 12Ω으로 바뀐다면, 베이스 저항(RB)은 등식(1)으로부터 얻어진 것과 같이 2.4㏀의 저항값을 가져야 한다. 따라서, 에미터 저항 영역의 길이(L1)는 20㎛이며, 베이스 저항 영역의 길이(L2)는 14㎛이 되어, 다음:L1+L2=34㎛을 산출한다. 결과적으로, 유닛 트랜지스터의 에미터 저항 영역과 베이스 저항 영역의 길이(L1 및 L2)의 합(L1+L2)에 대한 공간은 불필요하게 증가한다.
전술한 것처럼, 전력 트랜지스터의 안전 동작 영역이 확장되고 안정 동작이 얻어지면, 유닛 트랜지스터는 크기가 증가하여 전력 트랜지스터를 포함하는 전체 반도체 소자의 크기를 증가시킨다.
본 발명은 상기의 문제점을 해결하기 위해서 만들어졌고, 그 목적은 넓은 안전 동작 영역을 갖고 있고 트랜지스터의 크기가 증가되지 않고도 안정한 동작을 수행할 수 있는 전력 트랜지스터를 제공하는 것이다.
본 발명의 다른 목적은 넓은 안전 동작 영역을 갖고 있고 안정한 방식으로 동작하는 전력 트랜지스터의 크기를 줄이는 것이다.
본 발명에 의하면, 반도체 소자는 주 표면을 가지며 콜렉터의 역할을 하는 제1도전형의 반도체 영역, 주 표면과 접촉하도록 제1도전형의 반도체 영역내에 형성되며 베이스의 역할을 하는 제2도전형의 확산층, 주 표면과 접촉하도록 제2도전형의 확산층내에 형성되며 에미터의 역할을 하는 확산층 및 주 표면 상의 제2도전형의 확산층 상에 형성된 베이스 접촉부를 가지는데, 여기서 제2도전형 확산층은 베이스 접촉부가 형성된 부분에서 제1방향으로 제1도전형의 확산층쪽으로 돌출하는 볼록부(convex portion)을 가지며, 제1도전형의 확산층은 일치된 부분에서 제1방향으로 돌출하는 제2도전형의 확산층의 볼록부로부터 제1방향으로 이격된 볼록부를 갖는다.
본 발명에 의하면, 에미터 저항 영역은 제1도전형의 확산층의 볼록부에 의해 확장될 수 있으며, 베이스 저항 영역은 베이스 저항이 증가하도록 확장될 수 있다.
결과적으로, 넓은 영역의 안전 동작을 가지고 안정 동작의 수행이 가능한 전력 트랜지스터는 트랜지스터의 크기를 증가시키지 않고도 얻어질 수 있다.
또한, 전력 트랜지스터의 크기의 감소가 달성될 수 있다.
본 발명의 상기의 다른 목적, 특성, 특징 및 장점은 첨부된 도면과 관련하여 기술된 아래의 상세한 설명으로부터 더욱 분명해진다.
이하, 첨부 도면을 참조하여 본 발명을 상세히 설명하고자 한다. 도면에서 동일한 기호는 동일 또는 대응 부분을 지시한다.
제1(a)도는 본 발명의 제1실시예에 따른 전력 트랜지스터에 포함된 유닛 트랜지스터의 2차원 구조를 도시하며, 제1(b)도는 제1(a)도의 선 A-A'을 따라 절단한 유닛 트랜지스터의 횡단면 구조를 도시하고, 제1(c)도는 제1(a)도의 선 B-B'을 따라 절단한 유닛 트랜지스터의 횡단면 구조를 도시한다.
제1(a)도에서, 본 발명에 의한 유닛 트랜지스터의 2차원 구조는 제1도전형의 에피택셜 층(콜렉터 영역; 1), 제2도전형의 베이스 영역(2), 제1도전형의 에미터 영역(3), 베이스 접촉부(4) 및 에미터 접촉부(5)을 포함한다.
제1(b)도 및 제1(c)도에서, 본 발명에 의한 유닛 트랜지스터의 횡단면 구조는 제1도전형의 에피택셜 층(콜렉터 영역; 1), 제2도전형의 베이스 영역(2), 제1도전형이 에미터 영역(3), 제1도전형의 매입층(5) 및 제2도전형의 반도체 기판(7)을 포함한다.
또한, (SiO2와 같은)산화층(8) 및 (Al과 같은)금속 전극(9)이 제1(b)도 및 제1(c)도에 도시된다.
각 게이트 트랜지스터의 콜렉터, 베이스 및 에미터는 서로 전기적으로 병렬 연결된다.
제1도에서, 제1도전형의 매입층(6)이 제2도전형의 반도체 기판(7)상에 형성된다. 제1도전형의 매입층(6) 상에 적층된 제1도전형의 에피택셜 층(콜렉터 영역; 1)은 각 유닛 트랜지스터에 공통인 콜렉터 영역을 형성한다. 콜렉터 영역(1)에서, 제2도전형의 베이스 영역(2)이 형성되는데, 여기서 제1도전형이 빗-모양 에미터 영역(3)이 형성된다. 베이스 접촉부(4)가 빗-모양의 베이스 영역(2)의 빗살과 같은 형태의 부분 상에 제공되며, 각 유닛 트랜지스터들은 (도시되지 않은) 금속 내부 연결부에 의해 서로 연결된다. 에미터 접촉부(5)는 빗-모양 영역의 빗살과 같은 형태의 부분 상에 및 에미터 영역(3)의 중심 영역상에 제공되며, (도시되지 않은)금속 연결부가 형성된다. 에피택셜 층에 의해 형성되며 각 유닛 트랜지스터에 공통인 콜렉터 영역(1)의 접촉부에서, 제1도에 도시되지는 않았지만 각 유닛 트랜지스터에 공통인 접촉이 제공되며, 금속 내부 연결부가 형성된다.
본 발명에 의한 유닛 트랜지스터의 등가 회로는 제6도에서와 같이 나타나는데, 종래의 트랜지스터와 유사하다. 제1도 내지 제6도에서 도시된 각 부분(D1-D6)은 종래 트랜지스터와 유사하게 대응된다.
제1도에 도시된 본 발명의 실시예에 의한 전력 트랜지스터의 일부분을 형성하는 유닛 트랜지스터는 각 베이스 접촉부(4)과 일치하는 부분에서 에미터 패턴이 볼록한 형태를 가지도록 제공된다는 점에서 제5도에 도시된 종래 전력 트랜지스터의 일부분을 형성하는 유닛 트랜지스터와는 상이하다.
특히, 베이스 영역(2)은 제1(a)도에서 도시된 밋-모양 에미터 영역(3)의 볼록부(23)에 대향되는 오목부(concave portion; 25)을 가진다. 제1(b)도에 있어서, 베이스 저항(RB)의 역할을 할 수 있는 베이스 저항 영역(2a)(핀치 저항 영역)은 각 유닛 트랜지스터의 베이스 영역(2)에 형성된다. 베이스 저항(RB)은 핀치 저항값에 의해 실질적으로 결정되는 저항값을 가진다. 제1(b)도에서 도시된 합(L2'+L3)은 베이스 저항 영역(2a)의 길이이다. 폭(W3) 및 길이(L3')은 에미터 영역(3)의 볼록부에 의해 형성된 오목부(25)을 갖는 부분의 폭이며, 베이스 전극의 주 표면에서 노출된다. 트랜지스터는 그 제조 단계에서 가능한 최소의 길이(L2') 및 폭(W3)을 가지도록 형성된다. 제1(c)도에서, 에미터 저항 영역(3n)은 중앙 에미터 접촉부(5)의 양측 상의 에미터 영역(3)내로 연장된다. 유닛 트랜지스터의 에미터의 역할을 하는 에미터 활성 영역(3a)은 에미터 영역(3b)의 한 측면에서 형성된다. 제1(c)도에 도시된 길이(L1)은 에미터 저항 영역(3b)의 길이이다.
제2도는 본 발명에 의한, 제1(a)도의 선 C-C'을 따라 절단된 유닛 트랜지스터의 횡단면 구조를 도시한다.
제2도에서, 본 발명에 의한 유닛 트랜지스터의 횡단면 구조는 제1도전형의 에피택셜 층(콜렉터 영역; 1), 제2도전형의 베이스 영역(2), 제1도전형의 에미터 영역(3), 제1도전형의 매입층(6) 및 제2도전형이 반도체 기판(7)을 포함한다.
제2도에서 전류는 위에서 아래로 흐른다. 제1도전형의 에미터 영역(3)이 제2도에서 도시된 것처럼 제2도전형의 베이스 영역(2)내에 제공되므로, 베이 저항(RB)은 베이스 저항 영역의 폭(W2)로 인해 더욱 큰 저항값을 가져서, 에미터들 사이의 폭(W3)을 줄이기 때문에, 에미터 저항(RE)은 또한 더욱 큰 저항값을 갖게 된다.
오목한 베이스 영역의 각 폭(W3) 및 길이(L3')가 본 실시예의 공정에서 얻어질 수 있는 가장 작은 값인 5㎛이더라도, 가능한 최소값이 이상적으로 요구되며 상기 값에만 국한되는 것은 아니다.
전술한 것처럼, 종래의 기술은 상기 종류의 전력 트랜지스터의 안전 동작 영역을 확장하기 위해 각 유닛 트랜지스터의 에미터 저항(RE)의 저항값을 크게 조절할 필요가 있고, 트랜지스터의 안정 동작을 위해 베이스 저항(RB)의 저항값을 크게 조절할 필요가 있다. 결과적으로, 제5(b)도 및 제5(c)도에서 도시된 것처럼, 에미터 저항(RE)과 베이스 저항(RB)의 길이의 합(L1+L2)을 조절하기 위한 공간(space)이 종래의 트랜지스터에서는 필요하다. 반면에, 본 발명에서, 베이스 저항(RB) 및 에미터 저항(RE)은 에미터 저항(RE)의 길이와 베이스 저항(RB)의 길이의 일부의 합(L1+L2')을 위한 공간을 갖는 경우에만 크게 조절될 수 있다.
특히, 본 발명에 의하면, 제1(b)도에 도시된 베이스 저항(RB)의 남은 길이인 길이(L3)는 증가할 수 있어서, 베이스 저항(RB)은 종래 트랜지스터에서보다 더욱 크게 조절될 수 있으므로, 전력 트랜지스터의 크기의 증가없이도 안전 동작 영역의 확장을 달성할 수 있다.
본 발명과 종래 기술 사이에 특정값을 주고 비교함으로써 설명이 이뤄진다. 유닛 트랜지스터의 hFE가 200이고, 에미터 접촉부(5)의 평면적과 에미터 활성 영역(3a)의 평면적 사이의 비율(A)이 1이고, 에미터 저항(RE)이 안전 동작 영역을 확장하기 위해 12Ω의 저항값으로 조절된다면, 베이스 저항(RB)은 2.4㏀의 저항값을 가지도록 요구되어, 트랜지스터는 안정한 방식으로 동작한다.
유닛 트랜지스터의 시트 저항(RES)은 6Ω/□, 에미터 저항 영역의 폭(W1)은 10㎛, 베이스 저항(RB)에 일치하는 핀치 저항의 시트 저항(RBS)은 6㏀/□, 베이스 영역의 폭(W2)는 35㎛이라면, 에미터 저항 영역의 길이(L1)는 20㎛이며, 베이스 저항 영역의 길이(L2)는 14㎛이다. 다시 말하면, 베이스 저항(RB)과 에미터 저항(RE)의 저항값의 조절을 위해서, 34㎛의 공간(L1+L2=34㎛)이 필요하다.
그러나, 12Ω의 에미터 저항(RE)과 2.4㏀의 베이스 저항(RB)을 유사하게 포함하는 유닛 트랜지스터가 본 발명을 기초로 설계될 때, 유닛 트랜지스터의 에미터의 시트 저항(RES)이 6Ω/□이고 에미터 저항 영역의 폭(W1)이 10㎛인 상황하에서, 12Ω의 에미터 저항값을 얻기 위해서는 에미터 저항 영역의 길이(L1)는 20㎛이어야 한다. 베이스 저항(RB)에 대응하는 핀치 저항의 시트 저항값(RBS)이 6㏀/□, 베이스 저항 영역의 폭(W2)이 30㎛(베이스 영역의 폭(W2)은 제1(a)도 내의 에미터들 사이의 폭(W3)에 의해 30㎛으로 줄어든다)라면, 베이스 저항 영역의 길이(L2)는 2.4㏀의 베이스 저항값을 얻기 위해 단지 12㎛이어야 한다. 그러므로, 베이스 저항 영역의 길이(L2')가 7㎛(트랜지스터의 제조 단계에서 가능한 최소 길이가 7㎛라고 가정)이고, 베이스 저항 영역의 길이의 일부분(L3)이 5㎛라면, 베이스 저항 영역의 총 길이(L2'+L3)는 12㎛이며, 2.4㏀의 베이스 저항값을 얻는다.
전술한 것처럼, 종래의 유닛 트랜지스터에서 베이스및 에미터 저항 영역들의 길이 방향으로 요구되는 공간은 34㎛(L1+L2=34㎛)이며, 본 발명의 유닛 트랜지스터에서 베이스 및 에미터 저항 영역들의 길이 방향으로 요구되는 공간은 단지 27㎛(L2'+L1=27㎛)이다.
본 발명에 의하면, 전력 트랜지스터의 안전 동작의 영역은 전력 트랜지스터의 크기를 증가시키지 않고도 확장될 수 있다. 본 발명의 실시예에 의하면, 전력 트랜지스터 내의 유닛 트랜지스터의 크기는 동일 영역의 안전 동작을 갖는 종래 전력 트랜지스터와 비교해서 줄어들 수 있다.
지금부터는, 전력 트랜지스터의 크기 감소의 효과만을 특별히 설명한다.
실제 전력 트랜지스터에서, 다수의 유닛 트랜지스터는 반도체 기판 상에서 길이 및 폭의 방향으로 형성되며, 각 유닛 트랜지스터들은 서로 전기적으로 병렬 연결된다. 그러므로, 전력 트랜지스터당 영역은 극단적으로 크다.
예를들면, 종래의 전력 트랜지스터에서, 20개의 유닛 트랜지스터들이 폭의 방향(베이스 저항 영역의 폭(W2)의 방향)으로 정렬되고, 8개는 길이의 방향(베이스 및 에미터 저항 영역들의 길이 방향)으로 정렬되며, 유닛 트랜지스터는 폭의 방향(베이스 저항 영역의 폭의 방향)으로 45㎛이고, 길이의 방향(베이스 및 에미터 저항 영역들의 길이 방향)으로 170㎛이라면, 전력 트랜지스터 영역은 1.22m2(45㎛×170㎛×20×8=1.22m2)이다.
대조적으로, 전술한 본 발명의 한 실시예에서, 전력 트랜지스터의 유닛 트랜지스터 크기는 안전 동작의 동일한 영역을 갖는 종래의 전력 트랜지스터와 비교해서, 길이 방향(베이스 및 에미터 저항 영역들의 길이 방향)으로 7㎛ 만큼 감소될 수 있다. 그러므로, 본 발명의 실시예를 참조로 설명된 전력 트랜지스터에서 유닛 트랜지스터가 감소한다면, 유닛 트랜지스터는 폭 방향(베이스 저항 영역의 폭 방향)으로 45㎛이며, 길이 방향(베이스 및 에미터 저항 영역들의 길이 방향)으로 163㎛이다. 따라서, 전력 트랜지스터 영역은 1.17m2(45㎛×163㎛×20×8=1.17m2)이므로, 전력 트랜지스터의 크기를 4% 감소시킨다.
상기 실시예에서 NPN형 트랜지스터가 채택되었지만, PNP형 트랜지스터도 또한 이용될 수 있다.
본 발명이 상세하게 설명되고 도식화되었지만, 이는 도식화와 예시만을 위해서이지 제한을 위해서는 아닌것이 분명하며, 본 발명의 기술 사상과 범위는 첨부된 청구 범위에 의해서만 제한된다.

Claims (6)

  1. 트랜지스터를 포함하는 반도체 소자에 있어서, 상기 트랜지스터는 주 표면을 갖고 있고 콜렉터의 역할을 하는 제1도전형의 반도체 영역(1); 상기 주 표면과 접촉하도록 제1도전형의 상기 반도체 영역내에 형성되며 베이스 역할을 하는 제2도전형의 확산층(2); 상기 주 표면과 접촉하도록 제2도전형의 상기 확산층 내에 형성되며 에미터의 역할을 하는 제1도전형의 확산층(3); 및 제2도전형의 상기 확산층 상의 상기 주 표면 상에 형성된 베이스 접촉부(4)를 포함하고, 제2도전형의 상기 확산층(2)은 상기 베이스 접촉부(4)가 형성된 부분에서 제1도전형의 상기 확산층(3)쪽의 제1방향으로 돌출하는 볼록부(21)를 가지며, 제1도전형의 상기 확산층(3)은 제2도전형의 상기 확산층의 볼록부에 대응하며 이 볼록부로부터 상기 제1방향으로 이격된 부분에서 상기 제1방향으로 돌출하는 블록부(23)을 가지는 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서, 제1도전형의 상기 확산층의 볼록부에 의해 형성된 오목부를 갖는 제2도전형의 상기 확산층(2)의 상기 주 표면에 노출된 부분에서의 폭(W3, L3')이 5㎛ 이하인 것을 특징으로 하는 반도체 소자.
  3. 제1항에 있어서, 상기 반도체 소자는 다수의 트랜지스터를 포함하며, 상기 다수의 트랜지스터의 콜렉터, 베이스, 에미터는 서로 전기적으로 병렬 연결되는 것을 특징으로 하는 반도체 소자.
  4. 제1항에 있어서, 상기 반도체 소자는 전력 트랜지스터를 포함하는 것을 특징으로 하는 반도체 소자.
  5. 제1항에 있어서, 제2도전형의 상기 확산층에서 형성된 볼록부와 제1도전형의 상기 확산층에서 형성된 볼록부는 각각 직사각형인 것을 특징으로 하는 반도체 소자.
  6. 제1항에 있어서, 제2도전형의 상기 확산층은 제1도전형의 상기 확산층의 볼목부에 의해 형성된 오목부(25)을 가지며, 상기 제1방향과 실질적으로 수직이며 상기 주 표면에 평행한 방향의 상기 오목부의 치수는 상기 제1방향과 실질적으로 수직이며 상기 주 표면에 평행한 방향으로 제1도전형의 상기 확산층에 형성된 볼록부의 치수와 실질적으로 동일한 것을 특징으로 하는 반도체 소자.
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