JPH05259415A - ゲートアレイ - Google Patents
ゲートアレイInfo
- Publication number
- JPH05259415A JPH05259415A JP9176392A JP9176392A JPH05259415A JP H05259415 A JPH05259415 A JP H05259415A JP 9176392 A JP9176392 A JP 9176392A JP 9176392 A JP9176392 A JP 9176392A JP H05259415 A JPH05259415 A JP H05259415A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- gate array
- basic cell
- basic
- grids
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 新たに配線を追加する場合であっても、他の
配線が形成可能なグリッドを減少させることなく、かつ
マスクの増加等を招くことがない。 【構成】 予め複数のベーシックセル100 が形成された
ゲートアレイであって、ベーシックセル100 とベーシッ
クセル100 との間にゲート140 と同じ層を用いて配線20
0 を形成している。
配線が形成可能なグリッドを減少させることなく、かつ
マスクの増加等を招くことがない。 【構成】 予め複数のベーシックセル100 が形成された
ゲートアレイであって、ベーシックセル100 とベーシッ
クセル100 との間にゲート140 と同じ層を用いて配線20
0 を形成している。
Description
【０００１】
【産業上の利用分野】本発明は、予め複数のベーシック
セルが形成されたゲートアレイに関する。
セルが形成されたゲートアレイに関する。
【０００２】
【従来の技術】例えば、ＣＭＯＳゲートアレイにおいて
は、図４に示すように、２つのＰｃｈＭＯＳトランジス
タ410 と、２つのＮｃｈＭＯＳトランジスタ420 との合
計４つのトランジスタから１つのベーシックセル400 が
構成されている。なお、430 は拡散層を示している。
は、図４に示すように、２つのＰｃｈＭＯＳトランジス
タ410 と、２つのＮｃｈＭＯＳトランジスタ420 との合
計４つのトランジスタから１つのベーシックセル400 が
構成されている。なお、430 は拡散層を示している。
【０００３】論理回路の設計において重要なポイント
は、配線領域をより多く確保することにある。ここで、
ベーシックセル400 内のトランジスタのソース−ドレイ
ン間と同一方向をＸ方向、これに直交する方向をＹ方向
とし、第１配線 (図面では右下がりの斜線で示してい
る) はＹ方向、第２配線 (図面では網目模様で示してい
る) はＸ方向をそれぞれ優先方向とする。なお、以下の
説明では、第１及び第２配線を形成するグリッドは、Ｘ
方向にあっては大文字のアルファベットで、Ｙ方向にあ
っては小文字のアルファベットで示すものとする。
は、配線領域をより多く確保することにある。ここで、
ベーシックセル400 内のトランジスタのソース−ドレイ
ン間と同一方向をＸ方向、これに直交する方向をＹ方向
とし、第１配線 (図面では右下がりの斜線で示してい
る) はＹ方向、第２配線 (図面では網目模様で示してい
る) はＸ方向をそれぞれ優先方向とする。なお、以下の
説明では、第１及び第２配線を形成するグリッドは、Ｘ
方向にあっては大文字のアルファベットで、Ｙ方向にあ
っては小文字のアルファベットで示すものとする。
【０００４】第１配線は第１コンタクトホール (図面で
は白い四角『□』で示している) によって拡散層及びゲ
ートと接続され、第２配線は第２コンタクトホール (図
面では黒い四角『■』で示している) によって第１配線
と接続される。
は白い四角『□』で示している) によって拡散層及びゲ
ートと接続され、第２配線は第２コンタクトホール (図
面では黒い四角『■』で示している) によって第１配線
と接続される。
【０００５】図５に示すようなレイアウトにて構成され
た論理回路に、他の配線を追加する場合を考える。すで
に、第１配線は、グリッドＡ〜Ｊに形成されているか
ら、第１配線を新たに追加する場合にはグリッドＫのみ
が使用可能である。一方、第２配線はグリッドｃ、ｌに
のみ形成されているから、新たな第２配線はグリッド
ａ、ｂ、ｄ〜ｋ、ｍ、ｎであれば形成することができ
る。すなわち、このレイアウトでは、第１配線を新たに
追加することが困難である。
た論理回路に、他の配線を追加する場合を考える。すで
に、第１配線は、グリッドＡ〜Ｊに形成されているか
ら、第１配線を新たに追加する場合にはグリッドＫのみ
が使用可能である。一方、第２配線はグリッドｃ、ｌに
のみ形成されているから、新たな第２配線はグリッド
ａ、ｂ、ｄ〜ｋ、ｍ、ｎであれば形成することができ
る。すなわち、このレイアウトでは、第１配線を新たに
追加することが困難である。
【０００６】図６に示すような論理回路を考える。この
論理回路は、ベーシックセル400 間を接続する配線を第
１配線ではなく、第２配線で形成した点を除いては図５
に示した論理回路とまったく同一である。かかるレイア
ウトの場合には、第１配線を新たに追加できるグリッド
は、グリッドＤ、Ｈ、Ｋである。すなわち、ベーシック
セル400 間を接続する配線を第２配線で形成したことに
より、第１配線を追加可能なグリッドが２本増加したこ
とになる。一方、第２配線を追加可能なグリッドはグリ
ッドａ、ｂ、ｄ、ｆ〜ｈ、ｋ、ｍ、ｎとなる。すなわ
ち、図６に示すレイアウトでは、第２配線を追加可能な
グリッドが、13本から９本に減少したことになる。
論理回路は、ベーシックセル400 間を接続する配線を第
１配線ではなく、第２配線で形成した点を除いては図５
に示した論理回路とまったく同一である。かかるレイア
ウトの場合には、第１配線を新たに追加できるグリッド
は、グリッドＤ、Ｈ、Ｋである。すなわち、ベーシック
セル400 間を接続する配線を第２配線で形成したことに
より、第１配線を追加可能なグリッドが２本増加したこ
とになる。一方、第２配線を追加可能なグリッドはグリ
ッドａ、ｂ、ｄ、ｆ〜ｈ、ｋ、ｍ、ｎとなる。すなわ
ち、図６に示すレイアウトでは、第２配線を追加可能な
グリッドが、13本から９本に減少したことになる。
【０００７】
【発明が解決しようとする課題】上述したように、従来
のゲートアレイでは、一方の配線、例えば第１配線を新
たに追加しようとすると、第２配線を形成可能なグリッ
ドが減少するという弊害が生じる。また、このような弊
害を避けるために、第１、第２配線とは異なる新たな配
線を形成しようとすると、マスクの増加、製造工程の増
加、長期化が避けられず製造コストの上昇が生じる。
のゲートアレイでは、一方の配線、例えば第１配線を新
たに追加しようとすると、第２配線を形成可能なグリッ
ドが減少するという弊害が生じる。また、このような弊
害を避けるために、第１、第２配線とは異なる新たな配
線を形成しようとすると、マスクの増加、製造工程の増
加、長期化が避けられず製造コストの上昇が生じる。
【０００８】本発明は上記事情に鑑みて創案されたもの
で、新たに配線を追加する場合であっても、他の配線が
形成可能なグリッドを減少させることなく、かつマスク
の増加等を招くことがないゲートアレイを提供すること
を目的としている。
で、新たに配線を追加する場合であっても、他の配線が
形成可能なグリッドを減少させることなく、かつマスク
の増加等を招くことがないゲートアレイを提供すること
を目的としている。
【０００９】
【課題を解決するための手段】本発明に係るゲートアレ
イは、予め複数のベーシックセルが形成されたゲートア
レイにおいて、ベーシックセルの間にトランジスタのゲ
ート又は拡散層と同一の層を用いて配線を形成した。
イは、予め複数のベーシックセルが形成されたゲートア
レイにおいて、ベーシックセルの間にトランジスタのゲ
ート又は拡散層と同一の層を用いて配線を形成した。
【００１０】
【実施例】図１は本発明の一実施例に係るゲートアレイ
に用いられるベーシックセルの模式図、図２はこのベー
シックセルを用いて形成された図５等と同様の論理回路
の一部を示す模式図、図３は本発明の他の実施例に係る
ゲートアレイに用いられるベーシックセルの模式図であ
る。
に用いられるベーシックセルの模式図、図２はこのベー
シックセルを用いて形成された図５等と同様の論理回路
の一部を示す模式図、図３は本発明の他の実施例に係る
ゲートアレイに用いられるベーシックセルの模式図であ
る。
【００１１】本実施例に係るゲートアレイは、予め複数
のベーシックセル100 が形成されたゲートアレイであっ
て、ベーシックセル100 とベーシックセル100 との間に
ゲート140 と同じ層を用いて配線200 を形成している。
のベーシックセル100 が形成されたゲートアレイであっ
て、ベーシックセル100 とベーシックセル100 との間に
ゲート140 と同じ層を用いて配線200 を形成している。
【００１２】このゲートアレイに用いられるベーシック
セル100 は、図１に示すように、拡散層130 の４隅部が
凹んでいる。その他の点、２つのＰｃｈＭＯＳトランジ
スタ110 と２つのＮｃｈＭＯＳトランジスタ120 との合
計４つのトランジスタから構成される点等は従来のベー
シックセルと同様である。
セル100 は、図１に示すように、拡散層130 の４隅部が
凹んでいる。その他の点、２つのＰｃｈＭＯＳトランジ
スタ110 と２つのＮｃｈＭＯＳトランジスタ120 との合
計４つのトランジスタから構成される点等は従来のベー
シックセルと同様である。
【００１３】従って、このベーシックセル100 を並べる
と、拡散層130 の凹んだ４隅部は向かい合うことにな
る。そして、隣接するベーシックセル100 の拡散層130
の４隅の間には、ゲート140 と同じ層を用いて４つの配
線200a〜200dが形成されている。
と、拡散層130 の凹んだ４隅部は向かい合うことにな
る。そして、隣接するベーシックセル100 の拡散層130
の４隅の間には、ゲート140 と同じ層を用いて４つの配
線200a〜200dが形成されている。
【００１４】このようなベーシックセル100 を用いたゲ
ートアレイによる論理回路の構成について図２を参照し
つつ説明する。３つのベーシックセル100a〜100cのう
ち、左端のベーシックセル100aと中央のベーシックセル
100bとの間にある４つの配線200a〜200dのうち、上から
２つ目と３つ目の配線200b、200cが使用されている。ま
た、中央のベーシックセル100bと右端のベーシックセル
100cとの間にある４つの配線200a〜200dのうち、上から
３つ目の配線200cが使用されている。他の部分は、図５
或いは図６に示されたものと同一になっている。
ートアレイによる論理回路の構成について図２を参照し
つつ説明する。３つのベーシックセル100a〜100cのう
ち、左端のベーシックセル100aと中央のベーシックセル
100bとの間にある４つの配線200a〜200dのうち、上から
２つ目と３つ目の配線200b、200cが使用されている。ま
た、中央のベーシックセル100bと右端のベーシックセル
100cとの間にある４つの配線200a〜200dのうち、上から
３つ目の配線200cが使用されている。他の部分は、図５
或いは図６に示されたものと同一になっている。
【００１５】このようにして、配線200a〜200dを使用す
ると、Ｘ方向のグリッドでは、グリッドＤ、Ｈ、Ｋに新
たな第１配線を追加することが可能になる。また、Ｙ方
向のグリッドでは、グリッドａ、ｂ、ｄ〜ｋ、ｍ、ｎに
新たな第２配線を追加することが可能になる。
ると、Ｘ方向のグリッドでは、グリッドＤ、Ｈ、Ｋに新
たな第１配線を追加することが可能になる。また、Ｙ方
向のグリッドでは、グリッドａ、ｂ、ｄ〜ｋ、ｍ、ｎに
新たな第２配線を追加することが可能になる。
【００１６】すなわち、図５に示したものと比較する
と、Ｘ方向のグリッドは使用可能な部分が２つ増する
が、Ｙ方向のグリッドは変わらないのである。また、図
６に示したものと比較すると、Ｘ方向のグリッドは使用
可能な部分は変わらず、Ｙ方向のグリッドは使用可能な
部分が３つ増加することになる。従って、一方のグリッ
ドの使用可能な部分を増加させると、他方のグリッドの
使用可能な部分が減少するというようなことはない。
と、Ｘ方向のグリッドは使用可能な部分が２つ増する
が、Ｙ方向のグリッドは変わらないのである。また、図
６に示したものと比較すると、Ｘ方向のグリッドは使用
可能な部分は変わらず、Ｙ方向のグリッドは使用可能な
部分が３つ増加することになる。従って、一方のグリッ
ドの使用可能な部分を増加させると、他方のグリッドの
使用可能な部分が減少するというようなことはない。
【００１７】また、図３に示すような３種類のベーシッ
クセル310 、320 、330 を用いても同様の効果を果たす
ことができる。同図（Ａ）に示すベーシックセル310
は、上から２つ目の配線200bと３つ目の配線200cとを同
様の配線200eで接続したものである。また、同図 (Ｂ)
に示すベーシックセル320 は、２つのベーシックセル10
0 の間にベーシックセル100 に沿って配線200fを形成し
たものである。このような配線200fを有するベーシック
セル320 にあっては、拡散層130 の４隅を凹ませること
はない。
クセル310 、320 、330 を用いても同様の効果を果たす
ことができる。同図（Ａ）に示すベーシックセル310
は、上から２つ目の配線200bと３つ目の配線200cとを同
様の配線200eで接続したものである。また、同図 (Ｂ)
に示すベーシックセル320 は、２つのベーシックセル10
0 の間にベーシックセル100 に沿って配線200fを形成し
たものである。このような配線200fを有するベーシック
セル320 にあっては、拡散層130 の４隅を凹ませること
はない。
【００１８】さらに、同図 (Ｃ) に示すベーシックセル
330 は、２つ目の配線200bと３つ目の配線200cとを配線
200eで接続したのみならず、１つ目の配線200aと、上方
にあるベーシックセル100 の４つ目の配線200dとを配線
200gで接続したものを示している。なお、３つのみに限
定されないことは勿論である。
330 は、２つ目の配線200bと３つ目の配線200cとを配線
200eで接続したのみならず、１つ目の配線200aと、上方
にあるベーシックセル100 の４つ目の配線200dとを配線
200gで接続したものを示している。なお、３つのみに限
定されないことは勿論である。
【００１９】なお、上述した実施例では、トランジスタ
のゲートと同一の層を用いて配線200a等を形成したが、
拡散層130 と同一の層を用いて形成することも可能であ
る。
のゲートと同一の層を用いて配線200a等を形成したが、
拡散層130 と同一の層を用いて形成することも可能であ
る。
【００２０】
【発明の効果】本発明に係るゲートアレイは、予め複数
のベーシックセルが形成されたゲートアレイにおいて、
ベーシックセルの間にトランジスタのゲート又は拡散層
と同一の層を用いて配線を形成したので、配線領域をよ
り多く確保することができるとともに、一方の配線を増
加させても他方の配線が減少することがない。これによ
り、配線層を増加させることなく、ゲート使用効率を向
上させることができ、高集積化、チップサイズの縮小、
コストダウン等を実現することができる。
のベーシックセルが形成されたゲートアレイにおいて、
ベーシックセルの間にトランジスタのゲート又は拡散層
と同一の層を用いて配線を形成したので、配線領域をよ
り多く確保することができるとともに、一方の配線を増
加させても他方の配線が減少することがない。これによ
り、配線層を増加させることなく、ゲート使用効率を向
上させることができ、高集積化、チップサイズの縮小、
コストダウン等を実現することができる。
【図１】本発明の一実施例に係るゲートアレイに用いら
れるベーシックセルの模式図である。
れるベーシックセルの模式図である。
【図２】このベーシックセルを用いて形成された図５等
と同様の論理回路の一部を示す模式図である。
と同様の論理回路の一部を示す模式図である。
【図３】本発明の他の実施例に係るゲートアレイに用い
られるベーシックセルの模式図である。
られるベーシックセルの模式図である。
【図４】従来のゲートアレイに用いられるベーシックセ
ルの模式図である。
ルの模式図である。
【図５】このベーシックセルを用いて形成された論理回
路の一部を示す模式図である。
路の一部を示す模式図である。
【図６】このベーシックセルを用いて形成された論理回
路の一部を示す模式図である。
路の一部を示す模式図である。
100 ベーシックセル 200a〜200g 配線
Claims (1)
- 【請求項１】 予め複数のベーシックセルが形成された
ゲートアレイにおいて、ベーシックセルの間にトランジ
スタのゲート又は拡散層と同一の層を用いて配線を形成
したことを特徴とするゲートアレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9176392A JPH05259415A (ja) | 1992-03-16 | 1992-03-16 | ゲートアレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9176392A JPH05259415A (ja) | 1992-03-16 | 1992-03-16 | ゲートアレイ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05259415A true JPH05259415A (ja) | 1993-10-08 |
Family
ID=14035598
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9176392A Pending JPH05259415A (ja) | 1992-03-16 | 1992-03-16 | ゲートアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05259415A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5814844A (en) * | 1995-09-28 | 1998-09-29 | Nippondenso Co., Ltd. | Gate array having highly flexible interconnection structure |
-
1992
- 1992-03-16 JP JP9176392A patent/JPH05259415A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5814844A (en) * | 1995-09-28 | 1998-09-29 | Nippondenso Co., Ltd. | Gate array having highly flexible interconnection structure |
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