JPS615545A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS615545A JPS615545A JP59125162A JP12516284A JPS615545A JP S615545 A JPS615545 A JP S615545A JP 59125162 A JP59125162 A JP 59125162A JP 12516284 A JP12516284 A JP 12516284A JP S615545 A JPS615545 A JP S615545A
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- wiring
- wirings
- integrated circuit
- semiconductor integrated
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Microelectronics & Electronic Packaging (AREA)
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- Design And Manufacture Of Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体集積回路装置技術さらには論理用半
導体集積回路装置に適用して特に有効な技術に関するも
ので、たとえけ、ＩＩＬ（インテグレーテッド・インジ
ェクシヨン・ロジック）による論理回路網が形成される
半導体集積回路装置に利用して有効な技術に関するもの
である。
導体集積回路装置に適用して特に有効な技術に関するも
ので、たとえけ、ＩＩＬ（インテグレーテッド・インジ
ェクシヨン・ロジック）による論理回路網が形成される
半導体集積回路装置に利用して有効な技術に関するもの
である。
例え、ば、日経マグロウヒル社発行の日経エレクトロニ
クス誌１９８３年２月１４日号２３５゜２３６頁に記載
されているゲートアレイでは、多数の論理素子を規則的
に配列するとともに、各論理素子を同一規格のものに統
一して、その配線だけを変更できるように構成すること
により、その配線パターンを決めるマスクを変更するだ
けでもって、多棟多用な機能の論理半導体集積回路装置
を構成することができる。
クス誌１９８３年２月１４日号２３５゜２３６頁に記載
されているゲートアレイでは、多数の論理素子を規則的
に配列するとともに、各論理素子を同一規格のものに統
一して、その配線だけを変更できるように構成すること
により、その配線パターンを決めるマスクを変更するだ
けでもって、多棟多用な機能の論理半導体集積回路装置
を構成することができる。
ｊｌｉ１図は、半導体集積回路装置において、規則
′的に配列された多数の論理素子の配線状態の一
例を部分的に示す。
′的に配列された多数の論理素子の配線状態の一
例を部分的に示す。
同図に示した例では、論理素子としてのエエＬが多数規
則的に配列されている。そして、各エエＬを相互に結線
する配線Ｌｏがランダムに布線されてい′る。各ＩＩＬ
はそれぞれ複数の電極、すなわち１つのベースＢおよび
夕数のコレクタｃｌ。
則的に配列されている。そして、各エエＬを相互に結線
する配線Ｌｏがランダムに布線されてい′る。各ＩＩＬ
はそれぞれ複数の電極、すなわち１つのベースＢおよび
夕数のコレクタｃｌ。
ｃ２＋ｃ３を有する。また、そのインジェクタＩＮＪは
複数のＩＩＬごと共通に設けられている。上記配線Ｌｏ
はＩＩＬの電極と電極を直接接続する。
複数のＩＩＬごと共通に設けられている。上記配線Ｌｏ
はＩＩＬの電極と電極を直接接続する。
この例では、ＩＩＬ間の配線ＬｏをエエＬの上に布線す
ることができるので、スペース利用効率が良いという利
点がある。
ることができるので、スペース利用効率が良いという利
点がある。
しかし、その配線が複雑に錯綜するため、配線間違いが
生じやすく、大規模あるいは複雑な論理回路網を配線す
るのには適していない。また、その配線を設計するため
のアルゴリズムが複雑なために、例えばＣＡＤ（コンピ
ュータによる半自動設計装置）による設計が困難である
。っまシ、配線設計の機械化適性が悪い、といったよう
な欠点 ゛がある。
生じやすく、大規模あるいは複雑な論理回路網を配線す
るのには適していない。また、その配線を設計するため
のアルゴリズムが複雑なために、例えばＣＡＤ（コンピ
ュータによる半自動設計装置）による設計が困難である
。っまシ、配線設計の機械化適性が悪い、といったよう
な欠点 ゛がある。
第２図は、半導体集積回路装置において、規則的に配列
された多数の論理素子の配線状態の他の例を部分的に示
す。
された多数の論理素子の配線状態の他の例を部分的に示
す。
同区に示した例では、配線を２つの機能に分けて設ける
。つｉす、規則的に配列された多数のＩ″ＩＬに清って
布線された複数の共通配線Ｌ１１〜Ｌ１４と、この共通
配線Ｌｌｌ〜Ｌ１４を各ＩＩＬ内の複数の電極に個々に
接続するローカル配線Ｌ２とによってＩＩＬ間を相互に
結線する。ＩＩＬは、上記共通配線Ｌｌｌ〜Ｌ１４が布
線された帯状の配線領域Ｌ１に治って配列される。
゛この例では、配線を共通配線Ｌｌｌ〜Ｌ１４とロー
カル配線Ｌ２の２つの機能に分けることによって、配線
を非常に整然、とすることができる。これによシ、大規
模あるいは複雑な論理回路網も間違いなく配線すること
ができる。また、その配線を設計するためのアルゴリズ
ムが簡潔化されて、例えばＣＡＤ（コンピータによる半
自動設計装置）による設計も容易になる・つ′１′シ・
配線設計 １の機械化適性が良好である、
といったような利点がある。
。つｉす、規則的に配列された多数のＩ″ＩＬに清って
布線された複数の共通配線Ｌ１１〜Ｌ１４と、この共通
配線Ｌｌｌ〜Ｌ１４を各ＩＩＬ内の複数の電極に個々に
接続するローカル配線Ｌ２とによってＩＩＬ間を相互に
結線する。ＩＩＬは、上記共通配線Ｌｌｌ〜Ｌ１４が布
線された帯状の配線領域Ｌ１に治って配列される。
゛この例では、配線を共通配線Ｌｌｌ〜Ｌ１４とロー
カル配線Ｌ２の２つの機能に分けることによって、配線
を非常に整然、とすることができる。これによシ、大規
模あるいは複雑な論理回路網も間違いなく配線すること
ができる。また、その配線を設計するためのアルゴリズ
ムが簡潔化されて、例えばＣＡＤ（コンピータによる半
自動設計装置）による設計も容易になる・つ′１′シ・
配線設計 １の機械化適性が良好である、
といったような利点がある。
しかし、そのためには、各ＩＩＬ内の複数の電極のどれ
もが上記共通配線Ｌｌｌ〜Ｌ１４に接続できるようにし
なければならない。そこで、本発明者らは、第２図に示
すように、各ＩＩＬ内におけるすべての電極を上記共通
配線領域Ｌ１に面するように配置することを検討した。
もが上記共通配線Ｌｌｌ〜Ｌ１４に接続できるようにし
なければならない。そこで、本発明者らは、第２図に示
すように、各ＩＩＬ内におけるすべての電極を上記共通
配線領域Ｌ１に面するように配置することを検討した。
ところが、このような配置を行なうと、配線領域Ｌ１に
沿って配列することのできるＩＩＬの数が少なくなって
スペース利用効率が甚だ悪くなる、という問題点が生ず
るということが本発明者によって明らかとされた。
沿って配列することのできるＩＩＬの数が少なくなって
スペース利用効率が甚だ悪くなる、という問題点が生ず
るということが本発明者によって明らかとされた。
この発明の目的は、スペース効率を大きく損うことなく
、多数の論理素子間の配線を整然と行なうことができる
ようにし、これによシ犬規模あるいは複雑な論理回路網
を比較的小さなスペースに組むことと、配線設計のアル
ゴリズムを簡潔化して例えはＣＡＤなどによる配線設計
の機械化を行ないやすくすることとを両立して達成でき
るようにした半導体集積回路装置技術を提供するもので
ある。
、多数の論理素子間の配線を整然と行なうことができる
ようにし、これによシ犬規模あるいは複雑な論理回路網
を比較的小さなスペースに組むことと、配線設計のアル
ゴリズムを簡潔化して例えはＣＡＤなどによる配線設計
の機械化を行ないやすくすることとを両立して達成でき
るようにした半導体集積回路装置技術を提供するもので
ある。
この発明の前記ならびにそのｔｌかの目的と新規な特徴
については、本明細書の記述および添付図面から明らか
になるであろう。
については、本明細書の記述および添付図面から明らか
になるであろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、配線を共通配線とローカル配線の２つの機能
に分けて設けるとともに、ローカル配線を多層配線によ
って布線することにより、スペース効率を大きく損うこ
となく、多数の論理素子間の配線を整然と行なうことが
できるようにし、これによシ大規模あるいは複雑な論理
回路網を比較的小さなスペースに組むことと、配線設計
のアルゴリズムを簡潔化して例えばＣＡＤなどによる配
線設計の機械化を行ないやすくすることとを両立して達
成できるようにする、という目的を達成するものである
。
に分けて設けるとともに、ローカル配線を多層配線によ
って布線することにより、スペース効率を大きく損うこ
となく、多数の論理素子間の配線を整然と行なうことが
できるようにし、これによシ大規模あるいは複雑な論理
回路網を比較的小さなスペースに組むことと、配線設計
のアルゴリズムを簡潔化して例えばＣＡＤなどによる配
線設計の機械化を行ないやすくすることとを両立して達
成できるようにする、という目的を達成するものである
。
以下、この発明の代表的な実施例を図面を参照し、なか
ら説明する・ なお、図面において同一符号は同一あるい祉相当部分を
示す。
ら説明する・ なお、図面において同一符号は同一あるい祉相当部分を
示す。
第３図はこの発明の一実施例による半導体集積回路装置
の要部における配線状態を示す。
の要部における配線状態を示す。
同図に示す半導体集積回路装置では、ゲートアレイを構
成するために、論理素子として多数のＩＩＬが規則的に
配列されている。各ＩＩＬはそれぞ−れ複数の電極、す
なわち１つのベースＢおよび複数のコレクタｃ １ ｉ
ｃ ２ ＃ ｃ ３を有する。また、そのインジェク
タＩＮＪは複数のＩＩＬごとに共通に設けられている。
成するために、論理素子として多数のＩＩＬが規則的に
配列されている。各ＩＩＬはそれぞ−れ複数の電極、す
なわち１つのベースＢおよび複数のコレクタｃ １ ｉ
ｃ ２ ＃ ｃ ３を有する。また、そのインジェク
タＩＮＪは複数のＩＩＬごとに共通に設けられている。
ここで、上記ＩＩＬ間の結線を行なう配線は、２つの機
能に分岐て設けられる。その一つは、ＩＩＬとＩＩＬと
の間の連絡を目的とする共通配線Ｌｌｌ〜Ｌ１４である
。この共通配線Ｌｌｌ〜Ｌ１４は、上記ＩＩＬの配列に
沿って設定された帯状の配線領域Ｌ１に布線される。今
一つは、各ＩＩＬ内の複数の電極（Ｂ ＋ ｃ １ ＃
ｃ ２ ＊ ｃ ３ ）と上記共通配置Ｌ１１−Ｌ１
４とを個々に接続することを目的とするローカル配線Ｌ
２１．Ｌ２３である。この２つの配線Ｌｌｌ−Ｌ１４と
Ｌ２１゜Ｌ２３とによって、多数のＩＩＬが相互に結線
されて所定の論理回路網が組まれるようになっている。
能に分岐て設けられる。その一つは、ＩＩＬとＩＩＬと
の間の連絡を目的とする共通配線Ｌｌｌ〜Ｌ１４である
。この共通配線Ｌｌｌ〜Ｌ１４は、上記ＩＩＬの配列に
沿って設定された帯状の配線領域Ｌ１に布線される。今
一つは、各ＩＩＬ内の複数の電極（Ｂ ＋ ｃ １ ＃
ｃ ２ ＊ ｃ ３ ）と上記共通配置Ｌ１１−Ｌ１
４とを個々に接続することを目的とするローカル配線Ｌ
２１．Ｌ２３である。この２つの配線Ｌｌｌ−Ｌ１４と
Ｌ２１゜Ｌ２３とによって、多数のＩＩＬが相互に結線
されて所定の論理回路網が組まれるようになっている。
これとともに、各ＩＩＬ内における複数の電極（Ｂ、ｃ
ｌ、Ｃ２，Ｃ３）がそれぞれ２次元的に配列されている
。図示の実施例では、各ＮＩＬごとに４つの電極（Ｂ、
ｃｌ、Ｃ２，Ｃ３）がＸ方向およびＹ方向にそれぞれ２
列ずつ分けられて配列されている。さらに、上記共通配
線領域Ｌ１に対して直交方向に並ぶ複数の電極ｃ３とＣ
２並びにｃｌとＢが、互いに層の異なるローカル配線Ｌ
２１とＬ２３によって上記共通配線Ｌｌｌ〜Ｌ１４にそ
れぞれ接続されるようになっている。これによシ、各Ｉ
ＩＬ内の４つの電極（Ｂ ＊ （ｊ １ ＊ （７２＋
ｃ３）はそれぞれ、互いに位置干渉することなく、？ ローカル配線Ｌ２１あるいはＬ２３を介して共通配線Ｌ
ｌｌ〜Ｌ１４のいずれかに任意に接続することができる
。そして、ローカル配線Ｌ２１．Ｌ２３を操作するだけ
でもって、多数のＩＩＬを整然と配線することができ、
それによって任意の論理回路網を組むことができる。
ｌ、Ｃ２，Ｃ３）がそれぞれ２次元的に配列されている
。図示の実施例では、各ＮＩＬごとに４つの電極（Ｂ、
ｃｌ、Ｃ２，Ｃ３）がＸ方向およびＹ方向にそれぞれ２
列ずつ分けられて配列されている。さらに、上記共通配
線領域Ｌ１に対して直交方向に並ぶ複数の電極ｃ３とＣ
２並びにｃｌとＢが、互いに層の異なるローカル配線Ｌ
２１とＬ２３によって上記共通配線Ｌｌｌ〜Ｌ１４にそ
れぞれ接続されるようになっている。これによシ、各Ｉ
ＩＬ内の４つの電極（Ｂ ＊ （ｊ １ ＊ （７２＋
ｃ３）はそれぞれ、互いに位置干渉することなく、？ ローカル配線Ｌ２１あるいはＬ２３を介して共通配線Ｌ
ｌｌ〜Ｌ１４のいずれかに任意に接続することができる
。そして、ローカル配線Ｌ２１．Ｌ２３を操作するだけ
でもって、多数のＩＩＬを整然と配線することができ、
それによって任意の論理回路網を組むことができる。
第４図は第３図に示した半導体集積回路装置の一部にお
ける断面状態を示す。
ける断面状態を示す。
また、第５図はその配線レイアウト状態を示す。
第４図および第５図に示すように、゛上記半導体集積回
路装置は３層の配線構造をもつべく構成される。そして
、第２層目の配線によって上記共通配線Ｌｌｌ〜Ｌ１４
が、第１層目の配線および第２層目の配線によって上記
ローカル配線Ｌ２１およびＬ２３がそれぞれ構成される
。これにより、仮に、同一のＩＩＬ内の４つの電極（Ｂ
、Ｃ１ｒｃ ２ ｙ ｃ ３ ）のすべてをローカル配
線Ｌ２１．Ｌ２３、Ｌ２１．Ｌ２３によって共通配線Ｌ
ｌｌ〜Ｌ１４に同時に接続する場合でも、各ローカル配
線Ｌ２１．Ｌ２３．Ｌ２１．Ｌ２３の相互の位置干渉を
確実に避けることができる。
路装置は３層の配線構造をもつべく構成される。そして
、第２層目の配線によって上記共通配線Ｌｌｌ〜Ｌ１４
が、第１層目の配線および第２層目の配線によって上記
ローカル配線Ｌ２１およびＬ２３がそれぞれ構成される
。これにより、仮に、同一のＩＩＬ内の４つの電極（Ｂ
、Ｃ１ｒｃ ２ ｙ ｃ ３ ）のすべてをローカル配
線Ｌ２１．Ｌ２３、Ｌ２１．Ｌ２３によって共通配線Ｌ
ｌｌ〜Ｌ１４に同時に接続する場合でも、各ローカル配
線Ｌ２１．Ｌ２３．Ｌ２１．Ｌ２３の相互の位置干渉を
確実に避けることができる。
なお、第４図において、上記半導体集積回路装置は、ｐ
−型シリコン半導体基板１にｎ−型エピタキシャル層２
を形成してなる半導体基体を用いて形成される。エピタ
キシャル層２の下部にはｎ十屋埋込層３が島状に形成さ
れている・。ＩＩＬ紘、その埋込層３の上に形成される
。４１はｐ型拡散層であってＩＩＬのインジェクタ領域
をなす。４２もｐ型拡散層であってＩＩＬのベース領域
をなす。
−型シリコン半導体基板１にｎ−型エピタキシャル層２
を形成してなる半導体基体を用いて形成される。エピタ
キシャル層２の下部にはｎ十屋埋込層３が島状に形成さ
れている・。ＩＩＬ紘、その埋込層３の上に形成される
。４１はｐ型拡散層であってＩＩＬのインジェクタ領域
をなす。４２もｐ型拡散層であってＩＩＬのベース領域
をなす。
５１はｎ＋型型数散層あってＩＩＬのコレクタ領域をな
す。また、６１，６２．６３は眉間絶縁膜、ＴＨＩ 、
ＴＨ２、ＴＨ３はスルーホールをそれぞれ示す。上記電
極（Ｂ ＋ ｃ １ ＋ ｃ ２ ＋ ｃ ３ ）と上
記ローカル配ＷｉＡＬＬｌ〜Ｌ１４との間および上記ロ
ーカル配線Ｌ２１．’Ｌ２３と上記共通配線Ｌｌｌ〜Ｌ
１４の間はそれぞれスルーホールＴＨＩ、ＴＨ２、ＴＨ
３によって接続される。
す。また、６１，６２．６３は眉間絶縁膜、ＴＨＩ 、
ＴＨ２、ＴＨ３はスルーホールをそれぞれ示す。上記電
極（Ｂ ＋ ｃ １ ＋ ｃ ２ ＋ ｃ ３ ）と上
記ローカル配ＷｉＡＬＬｌ〜Ｌ１４との間および上記ロ
ーカル配線Ｌ２１．’Ｌ２３と上記共通配線Ｌｌｌ〜Ｌ
１４の間はそれぞれスルーホールＴＨＩ、ＴＨ２、ＴＨ
３によって接続される。
以上のように、上述した半導体集積回路装置では、ＩＩ
・Ｌ内の電極を２次元的に配列しても、その電極を、互
いに位置干渉させずに共通配置Ｌ１１〜Ｌ１４まで導い
て接続することができる。これによシ、共通配線領域Ｌ
１に泊って配列される工ＩＬの配列密度を高めることが
できるので、スペース効率を大きく損うことなく、多数
の論理素子間の配線を整然と行なうことができる。従っ
て、大規模あるいは複雑な論理回路網を比較的小さなス
ペースに組むことができるとともに、配線設計のアルゴ
リズムを簡潔化して例えばＣＡＤなどによる配線設計の
機械化を行ないやすくすることがツ能になる。
・Ｌ内の電極を２次元的に配列しても、その電極を、互
いに位置干渉させずに共通配置Ｌ１１〜Ｌ１４まで導い
て接続することができる。これによシ、共通配線領域Ｌ
１に泊って配列される工ＩＬの配列密度を高めることが
できるので、スペース効率を大きく損うことなく、多数
の論理素子間の配線を整然と行なうことができる。従っ
て、大規模あるいは複雑な論理回路網を比較的小さなス
ペースに組むことができるとともに、配線設計のアルゴ
リズムを簡潔化して例えばＣＡＤなどによる配線設計の
機械化を行ないやすくすることがツ能になる。
（１）配線を共通配線とローカル配線の２つの機能に分
けて設けるとともに、ローカル配線を多層配線によって
布線することによシ、スペース効率を大きく損うことな
く、多数の論理素子間の配線を整然と行なうことができ
、これにより大規模あるいは複雑な論理回路網を比較的
小さなスペースに組むことと、配線設計のアルゴリズム
を簡潔化して例えばＣＡＤなどによる配線、設計の機械
化を行ないやすくすることとを両立して達成できる、と
いう効果が得られる。
けて設けるとともに、ローカル配線を多層配線によって
布線することによシ、スペース効率を大きく損うことな
く、多数の論理素子間の配線を整然と行なうことができ
、これにより大規模あるいは複雑な論理回路網を比較的
小さなスペースに組むことと、配線設計のアルゴリズム
を簡潔化して例えばＣＡＤなどによる配線、設計の機械
化を行ないやすくすることとを両立して達成できる、と
いう効果が得られる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、上記多層配
線は４層以上でありてもよい。
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、上記多層配
線は４層以上でありてもよい。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である論理素子としてＩＩ
Ｌが形成された半導体集積回路装置に適用した場合につ
いて説明したが、それに限定されるものではなく、例え
ば、論理素子としてＣ３ＴＬ６るいはＣＭＯ８などが形
成され九半導体集積回路装置などにも適用できる。少な
くとも多数の論理素子の間に跨がる配線を、共通配線と
ローカル配線の２つの機能を分けて設ける条件、のもの
には適用できる。
をその背景となった利用分野である論理素子としてＩＩ
Ｌが形成された半導体集積回路装置に適用した場合につ
いて説明したが、それに限定されるものではなく、例え
ば、論理素子としてＣ３ＴＬ６るいはＣＭＯ８などが形
成され九半導体集積回路装置などにも適用できる。少な
くとも多数の論理素子の間に跨がる配線を、共通配線と
ローカル配線の２つの機能を分けて設ける条件、のもの
には適用できる。
第１図は従来の半導体集積回路装置の配線状態の一例を
示す図、 第２図は従来の半導体集積回路装置の配線状態の他の例
を示す図、 第３図はこの発明の一実施例による半導体集積回路装置
の配線状態を示す図、 第４図はこの発明の一実施例による半導体集積回路装置
、の要部における断面状態を示す図、第５図はこの発明
の一実施例による半導体集積回路装置の要部における配
線レイアウト状態を示す図である。 ＩＩＬ・・・論理素子（インテグレーテッド・インジェ
クシ目ン・ロジン／ ） 、ｃ １ ｖ ｃ ２ ＋
ｃ ３・・・電極（コレクタ）、Ｂ・・・電極（ベース
）、ＩＮＪ・・・インジェクタ、Ｌｌ・・・共通配線領
域、Ｌｌｌ。 Ｌ１２．Ｌｌ３．Ｌ１４…共通配線、Ｌ２１．Ｌ２３・
・・ローカル配線、ＴＨＩ 、ＴＨ２、ＴＨ３・・・ス
ルーホール、１・・・ｐ−型シリコン半導体基板、２・
・・ｎ−型エピタキシャル層、３・・・ｎ土竜埋込層、
４１・・・インジェクタ領域、４２・・・ベース領域、
５１・・・コレクタ領域、６１．６２．６３・・・層間
絶縁族。 第 １ 図 第 ２ 図 第 ３ 図 第 ４ 図 第 ５ 図
示す図、 第２図は従来の半導体集積回路装置の配線状態の他の例
を示す図、 第３図はこの発明の一実施例による半導体集積回路装置
の配線状態を示す図、 第４図はこの発明の一実施例による半導体集積回路装置
、の要部における断面状態を示す図、第５図はこの発明
の一実施例による半導体集積回路装置の要部における配
線レイアウト状態を示す図である。 ＩＩＬ・・・論理素子（インテグレーテッド・インジェ
クシ目ン・ロジン／ ） 、ｃ １ ｖ ｃ ２ ＋
ｃ ３・・・電極（コレクタ）、Ｂ・・・電極（ベース
）、ＩＮＪ・・・インジェクタ、Ｌｌ・・・共通配線領
域、Ｌｌｌ。 Ｌ１２．Ｌｌ３．Ｌ１４…共通配線、Ｌ２１．Ｌ２３・
・・ローカル配線、ＴＨＩ 、ＴＨ２、ＴＨ３・・・ス
ルーホール、１・・・ｐ−型シリコン半導体基板、２・
・・ｎ−型エピタキシャル層、３・・・ｎ土竜埋込層、
４１・・・インジェクタ領域、４２・・・ベース領域、
５１・・・コレクタ領域、６１．６２．６３・・・層間
絶縁族。 第 １ 図 第 ２ 図 第 ３ 図 第 ４ 図 第 ５ 図
Claims (1)
- 【特許請求の範囲】 １、規則的に配列された多数の論理素子を相互に結線し
てなる論理回路網が形成された半導体集積回路装置であ
って、上記論理素子の配列方向に沿って布線された複数
の共通配線と、この複数の共通配線を各論理素子内の複
数の電極に個々に接続するローカル配線とによって上記
論理素子間を相互に結線するとともに、各論理素子内に
おける複数の電極をそれぞれ２次元的に配列し、上記共
通配線に対して直交方向に並ぶ複数の電極を、互いに層
の異なるローカル配線によって上記共通配線にそれぞれ
接続したことを特徴とする半導体集積回路装置。 ２、上記論理素子がＩＩＬ（インテグレーテッド・イン
ジェクション・ロジック）であることを特徴とする特許
請求の範囲第１項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59125162A JPS615545A (ja) | 1984-06-20 | 1984-06-20 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59125162A JPS615545A (ja) | 1984-06-20 | 1984-06-20 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS615545A true JPS615545A (ja) | 1986-01-11 |
Family
ID=14903406
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59125162A Pending JPS615545A (ja) | 1984-06-20 | 1984-06-20 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS615545A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63275138A (ja) * | 1987-05-06 | 1988-11-11 | Nec Corp | 集積回路 |
| US5063432A (en) * | 1989-05-22 | 1991-11-05 | Advanced Micro Devices, Inc. | Integrated circuit lead assembly structure with first and second lead patterns spaced apart in parallel planes with a part of each lead in one lead pattern perpendicular to a part of each lead in the other lead pattern |
| US5216280A (en) * | 1989-12-02 | 1993-06-01 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device having pads at periphery of semiconductor chip |
-
1984
- 1984-06-20 JP JP59125162A patent/JPS615545A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63275138A (ja) * | 1987-05-06 | 1988-11-11 | Nec Corp | 集積回路 |
| US5063432A (en) * | 1989-05-22 | 1991-11-05 | Advanced Micro Devices, Inc. | Integrated circuit lead assembly structure with first and second lead patterns spaced apart in parallel planes with a part of each lead in one lead pattern perpendicular to a part of each lead in the other lead pattern |
| US5216280A (en) * | 1989-12-02 | 1993-06-01 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device having pads at periphery of semiconductor chip |
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