JPH04130667A - 半導体素子 - Google Patents

半導体素子

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JPH04130667A
JPH04130667A JP2250878A JP25087890A JPH04130667A JP H04130667 A JPH04130667 A JP H04130667A JP 2250878 A JP2250878 A JP 2250878A JP 25087890 A JP25087890 A JP 25087890A JP H04130667 A JPH04130667 A JP H04130667A
Authority
JP
Japan
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directions
common
areas
transistor
mos
Prior art date
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Pending
Application number
JP2250878A
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English (en)
Inventor
Tsugihiro Sato
佐藤　二洋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC IC Microcomputer Systems Co Ltd
Original Assignee
NEC IC Microcomputer Systems Co Ltd
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Filing date
Publication date
Application filed by NEC IC Microcomputer Systems Co Ltd filed Critical NEC IC Microcomputer Systems Co Ltd
Priority to JP2250878A priority Critical patent/JPH04130667A/ja
Publication of JPH04130667A publication Critical patent/JPH04130667A/ja
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    • H01—ELECTRIC ELEMENTS
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41758—Source or drain electrodes for field effect devices for lateral devices with structured layout for source or drain region, i.e. the source or drain region having cellular, interdigitated or ring structure or being curved or angular
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    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
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    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体素子に関し、特に半導体基板上に形成さ
れた素子形状に関する。
〔従来の技術〕
従来のこの種のＭＯＳ）ランリスタは、第４図に示す様
に、ソースＳ３とドレインＤ３との間に、ゲート電極Ｇ
３を串状に入れ、ゲート幅！１のトランジスタを構成し
ていた。また、大きなゲート幅が必要な場合には第５図
に示す様に、ソースＳ４とドレインＤ４を交互に配し、
その間にゲート電極Ｇ４を串状に挿入する事によって実
現していた。
〔発明が解決しようとする課題〕
前述した従来のＭＯＳ）ランリスタは、串状配置即ちＸ
方向→Ｘ方向、又はｙ方向→ｙ方向という様な一次的な
方向で、ＭＯＳ）−ランリスタを形成している為、面積
が大きくなるという欠点がある。
本発明の目的は、前記欠点を解決し、小面積でＭＯＳト
ランジスタを配列できるようにした半導体素子を提供す
ることにある。
〔課題を解決するための手段〕
本発明の半導体素子の構成は、素子領域を形成する半導
体基板上に、ＭＯＳトランジスタを格子状に配列する事
を特徴とする。
〔実施例〕
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の半導体素子のマスクパター
ン図である。
第１図において、本実施例は、フィールドＡ１上にゲー
ト電極Ｇ１を格子状に配し、それぞれ区切られたフィー
ルド面と配線素子とをコンタクトＢ１で接続し、それぞ
れ隣りあわないフィールド面同士をソースＳ１とドレイ
ンＤ１とに配線素子により接続し、第２図に示すＭＯＳ
トランジスタ素子を形成している。
第３図は、ゲート幅が大きい場合の本発明の他の実施例
のマスクバタン図で、同図に示すように単純に格子面を
増加させるだけでゲート幅を大きくできる。
次に本実施例の構造を説明する。
従来のトランジスタは、ドレインに対し最大２方向の電
流経路をもつ為、１方向のトランジスタに比較して、ド
レインを共有している分、約１／２のジャンクション容
量となる。
本実施例のトランジスタの構成でつくった場合、２方向
で共有（コーナ一部）、３方向で共有（側面部）、４方
向で共有（中心部）と、最大４方向で共有させる為、従
来のものと比較して、少ないジャンクション容量で済み
、しかもゲート幅の大きなトランジスタを作成する場合
、３方向。
４方向で共有する部分のみが増加する為、より従来のも
のよりジャンクション容量を小さくできる。
また、本実施例は、従来の串状のＭＯＳ）ランリスタ（
少なくとも２本以上）に対し垂直方向にゲート電極を挿
入するだけで、はとんど面積を変えずして、ゲート幅を
約２倍にする事ができる。
〔発明の効果〕
以上説明したように、本発明は、ＭＯＳ）ランリスタを
格子状に配置することにより、従来のトランジスタ素子
よりも小さい面積で設計することができ、また最大４方
向の電流経路を形成できる為、余分なジャンクション容
量を少なくできる効果があり、大きなゲート幅の必要な
ＭｏＳトランジスタを形成する場合にはよりその効果が
大となる。
他に、本発明は、ソースとドレインとの接続方法によっ
ては、ゲート幅を自由にしかも簡単に調整する事ができ
る効果がある。
【図面の簡単な説明】
第１図は本発明の一実施例の半導体素子を示すマスクパ
ターン図、第２図は第１図の回路図、第３図は本発明の
他の実施例の半導体素子を示すマスクパターン図、第４
図、第５図はいずれも従来のマスクパターン図である。 Ａｔ、Ａ２．Ａ３．Ａ４・・・フィールド、Ｂｌ。 Ｂ２．Ｂ３．Ｂ４・・・コンタクト（フィールドと配線
素子）、ＳＬ、Ｓ２．Ｓ３．Ｓ４・−・ソース（配線素
子）、ＤＩ、Ｄ２．Ｄ３．Ｄ４・・・ドレイン（配線素
子＞、Ｇｌ、Ｇ２．Ｇ３．Ｇ４・・・ゲート電極。

Claims (1)

    【特許請求の範囲】
  1. 　半導体素子領域を形成する半導体基板上に、ＭＯＳト
    ランジスタを格子状に配列する事を特徴とする半導体素
    子。
JP2250878A 1990-09-20 1990-09-20 半導体素子 Pending JPH04130667A (ja)

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JP2250878A JPH04130667A (ja) 1990-09-20 1990-09-20 半導体素子

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JPH04130667A true JPH04130667A (ja) 1992-05-01

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JP (1) JPH04130667A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08255911A (ja) * 1994-12-30 1996-10-01 Siliconix Inc 分布抵抗を低減する厚い金属レイヤを有する縦形パワーｍｏｓｆｅｔ及びその製作方法
JPH08264785A (ja) * 1994-12-30 1996-10-11 Siliconix Inc 集積回路ダイ及びその製造方法
JP2008078469A (ja) * 2006-09-22 2008-04-03 Texas Instr Japan Ltd 電界効果トランジスタ
US7557398B2 (en) 2005-04-11 2009-07-07 Elpida Memory, Inc. Semiconductor device having a compensation capacitor in a mesh structure

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