JPH02168673A - Ｍｉｓトランジスタ - Google Patents

Ｍｉｓトランジスタ

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JPH02168673A
JPH02168673A JP63324171A JP32417188A JPH02168673A JP H02168673 A JPH02168673 A JP H02168673A JP 63324171 A JP63324171 A JP 63324171A JP 32417188 A JP32417188 A JP 32417188A JP H02168673 A JPH02168673 A JP H02168673A
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JP
Japan
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region
gate electrode
transistor
diffusion layer
drain regions
Prior art date
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Pending
Application number
JP63324171A
Other languages
English (en)
Inventor
Kunihiro Koyabu
小薮　國広
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Publication of JPH02168673A publication Critical patent/JPH02168673A/ja
Pending legal-status Critical Current

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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
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    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
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    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路のＭＩＳ）ヲンジスタに関し、
特に高密度化の図れるＭＯＳ）ランジスタに関する。
〔従来の技術〕
従来この種のＭＯＳ）ランジスタは第４図に示すように
、単一のソース領域１と、ポリシリコン膜からなるゲー
ト電極６をリング状にし、各々のドレイン領域２０〜２
３をコンタクト孔３０〜３３を経由して金属配線（ドレ
イン電極４）と接続し、ソース領域ｌをコンタクト孔３
９を経由して金属配線（ソース電極５）に接続した構造
となっている。
この時の総チャネル幅と拡散領域のサイズは以下の式で
与えられる。
〔総チャネル幅〕＝（〔コンタクト孔〕＋〔コンタクト
孔〜拡散マージン）Ｘ２）Ｘ４ 〔拡散サイズ横〕嬌〔拡散サイズ縦〕 ＝〔コンタクト孔）Ｘ３＋（コンタクト孔〜拡散マージ
ン）Ｘ４＋Ｃコンタク ト測〜ゲートマージン１ｘ９ｒが−ト ・・・・・・（１） また、第４図の４個のドレイン領域を１つの拡散領域に
すると第５図となるが、この場合の総チャネル幅と拡散
サイズは以下のようＫなる。
・・・・・・（２） いずれの場合も小さい面積で広いゲート幅のＭＯＳ）ラ
ンジスタが作シ難いので第６図に示すようＩＣ２個のＭ
Ｏ８トｔトランジスタース領域共通としたものが使用さ
れている。この場合は以下のようになる。
〔発明が解決しようとする課題〕
上述した従来のＭＯＳトランジスタは、大きいチャネル
幅のものを得ようとすると大きなサイズのものが必要と
なり、面積効率が悪い欠点を有している。
〔課題を解決するための手段〕
本発明は、半導体基板に形成されたフィールド絶縁膜で
区画された拡散層形成領域と、前記拡散層形成領域上に
ゲート絶縁膜を介して設けられたゲート電極と、前記ゲ
ート電極を挾んでそれぞれ前記拡散層形成領域に設けら
れたソース領域及びドレイン領域とを有するＭＩＳトラ
ンジスタにおいて、前記ゲート電極は複数回逆方向に曲
折した閉ループ状であって前記拡散層形成領域を単一の
ソース領域（又はドレイン領域）と少なくとも４個のド
レイン領域（又はソース領域）に区分しているというも
のである。
〔実施例〕
次に本発明について図面を参照して説明する。
第１図は本発明の第１の実施例を示すレイアウト図であ
る。
この実施例は半導体Ｓｉ基板に形成されたフィールド酸
化膜で長方形に区画された拡散層形成領域４０と、拡散
層形成領域４０上にゲート酸化膜（図示しない）を介し
て設けられたポリシリコン膜からなるゲート電極６と、
ゲート電極６を挾んでそれぞれ拡散層形成領域４０に設
けられた拡散又はイオン注入により形成された拡散層か
らなるソース領域及びドレイン領域とを有するＭＯＳト
ランジスタであって、ゲート電極６は複数回逆方向に曲
折した閉ループ状であって拡散層形成領域４０を単一の
十字形のソース領域１と４個の正方形のドレイン領域２
０〜２３に区分しているというものである。
この時の総チャネル幅と拡散領域のサイズは以下の式で
与えられる。
・・・・・・（４） めると （５）式の値を仮定して（４）式に代入すると・・・・
・・（５） （１／μｍ〕 第６図の場合には、第１図の総チャネル幅と同じになる
ようにすれば 単位面積当りの総チャネル幅Ｘ１は 〔１／μｍ〕 となシ ・・・・・・（８） よって 〔１７μｍ〕 第５図の場合は、（２）式に（５）式を代入してＸを求
（１／μｍ〕 となる。
従って、従来例に比べて単位面積当りの総チャ、ネル幅
は少なくとも３３％改善されている。
第２図は本発明の第２の一実施例を示すレイアウト図で
ある。
第１図のものに比較してソース領域のコンタクトを４５
°回転させて〔拡散サイズ横〕を小さくしている以外は
第１図と全く同様であるが、折れ曲り部におけるゲート
長の不均一が改善されている。
第３図は本発明の第３の実施例を示すレイアウト図であ
る。第１図のものく比較して６個のドレイン領域を作成
した魚身外は全く同様であるが、単位面積当りの総チャ
ネル幅は一層大きくとれる。
図には示さないが８個以上の場合でも同様であり、また
第３図の拡散方向とは垂直（つまシ横）方向に拡散して
考えても同様である。
又、ＭＯＳ）ランジスタの例を説明したがＭＩＳトｙン
ジスタについても全く同様である。
なお、第１図〜第６図において便宜上斜視を附した部分
は断面を意味するものではない。
〔発明の効果〕
以上説明したように本発明はゲート電極を複数回逆方向
に曲折した閉ループ状にして拡散層形成領域を単一のソ
ース領域（またはドレイン領域）と少なくとも４個のド
レイン領域（！！たはソース領域）に区分することによ
り、ＭＩ８トランジスタの単位面積機シのチャネル幅を
大きくすることができるので、集積回路の高密度化が達
成できる効果がある。
【図面の簡単な説明】
第１図〜第３図はそれぞれ本発明の第１〜第３の〆実施
例を示すレイアウト図、第４図〜第６図はそれぞれ従来
例を示すレイアウト図である。 ｌ・・・・・・ソース領域（またはドレイン領域）、４
・・・・・・ドレイン電極、５・・・・・・ソース電極
、６・・・・・・ゲート電極、２０〜２５・°°・°°
ドレイン領域（又はソース領域）、３０〜３５．３９・
・・・・・コンタクト孔、４０・・・・・・拡散層形成
領域。 代理人　弁理士　　内　原　　　晋 あと内 あイ因 烹６内

Claims (1)

    【特許請求の範囲】
  1. 半導体基板に形成されたフィールド絶縁膜で区画された
    拡散層形成領域と、前記拡散層形成領域上にゲート絶縁
    膜を介して設けられたゲート電極と、前記ゲート電極を
    挾んでそれぞれ前記拡散層形成領域に設けられたソース
    領域及びドレイン領域とを有するＭＩＳトランジスタに
    おいて、前記ゲート電極は複数回逆方向に曲折した閉ル
    ープ状であって前記拡散層形成領域を単一のソース領域
    （又はドレイン領域）と少なくとも４個のドレイン領域
    （又はソース領域）に区分していることを特徴とするＭ
    ＩＳトランジスタ。
JP63324171A 1988-12-21 1988-12-21 Ｍｉｓトランジスタ Pending JPH02168673A (ja)

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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5479034A (en) * 1991-04-08 1995-12-26 Texas Instruments Incorporated Method of making gate array base cell
US5616940A (en) * 1994-06-27 1997-04-01 Nec Corporation Semiconductor semicustom-made integrated circuit device having component transistors variable in gain for forming basic cell
KR100291811B1 (ko) * 1996-11-15 2001-07-12 클라크 3세 존 엠. 감소된게이트저항을갖는멀티-핑거모스트랜지스터
JP2001319979A (ja) * 2000-05-08 2001-11-16 Nec Microsystems Ltd 半導体集積回路装置のコンタクト配置構造
KR100336763B1 (ko) * 1999-10-19 2002-05-16 박종섭 반도체 메모리 구조

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS497391A (ja) * 1972-05-12 1974-01-23
JPS61290767A (ja) * 1985-06-19 1986-12-20 Hitachi Ltd Ｍｏｓ電界効果トランジスタ

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS497391A (ja) * 1972-05-12 1974-01-23
JPS61290767A (ja) * 1985-06-19 1986-12-20 Hitachi Ltd Ｍｏｓ電界効果トランジスタ

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5479034A (en) * 1991-04-08 1995-12-26 Texas Instruments Incorporated Method of making gate array base cell
US5563430A (en) * 1991-04-08 1996-10-08 Texas Instruments Incorporated Gate array base cell
US5939740A (en) * 1991-04-08 1999-08-17 Texas Instruments Incorporated Gate array base cell
KR100274441B1 (ko) * 1991-04-08 2000-12-15 윌리엄 비. 켐플러 게이트 어레이 기부 셀 및 이의 형성 방법
US5616940A (en) * 1994-06-27 1997-04-01 Nec Corporation Semiconductor semicustom-made integrated circuit device having component transistors variable in gain for forming basic cell
KR100291811B1 (ko) * 1996-11-15 2001-07-12 클라크 3세 존 엠. 감소된게이트저항을갖는멀티-핑거모스트랜지스터
KR100336763B1 (ko) * 1999-10-19 2002-05-16 박종섭 반도체 메모리 구조
JP2001319979A (ja) * 2000-05-08 2001-11-16 Nec Microsystems Ltd 半導体集積回路装置のコンタクト配置構造

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