KR100274441B1 - 게이트 어레이 기부 셀 및 이의 형성 방법 - Google Patents

게이트 어레이 기부 셀 및 이의 형성 방법 Download PDF

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윌리엄 비. 켐플러
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Abstract

고 전도도 트랜지스터 디바이스 또는 저 전도도 트랜지스터 디바이스로서 용이하게 구성될 수 있는 게이트 어레이 기부 셀은 제1 전도형 모트 영역(22), 예를 들어 전형적으로 농후하게 도프된 n형 실리콘 또는 농후하게 도프된 p형 실리콘을 포함한다.
상이한 전도형의 채널 영역(12)는 모트 영역을 최소한 세부분(24, 26 및 28)로 분리시킨다. 예를 들어, 실리콘 이산화물과 같은 절연층(13) 및 게이트(14)는 채널 영역 상에 형성된다. 게이트는 예를 들어, 폴리실리콘으로 형성될 수 있다. 변형, 변경, 회로 구성 및 예시적인 제조 방법이 또한 개시되어 있다.

Description

게이트 어레이 기부 셀 및 이의 형성 방법
제1a도 및 제1b도는 전형적인 종래 기술의 기부 셀을 도시한 평면도.
제2a도 내지 제2c도는 양호한 실시예의 기부 셀을 도시한 평면도.
제3a도 내제 제3d도는 양호한 실시예의 단면도.
제4도는 CMOS 실시예의 기부 셀을 도시한 평면도.
제5도는 선택적인 실시예의 기부 셀을 도시한 평면도.
제6a도 및 제6b도는 고 콘덕턴스 트랜지스터 구조의 상호 접속된 평면도 및 대응 회로도.
제7a도 및 제7b도는 다른 고 콘덕턴스 트랜지스터 구조의 상호 접속된 평면도 및 대응 회로도.
제8a도 및 제8b도는 저 콘덕턴스 트랜지스터 구조의 상호 접속된 평면도 및 대응 회로도.
제9a도 내지 제9c도는 NAND 게이트의 블럭도, 회로도 및 배치도.
제10a도 내지 제10c도는 인버터이 블럭도, 회로도 및 배치도.
제11a도 내지 제11c도는 소형 인버터의 블럭도, 회로도 및 배치도.
제12a도 내지 제12c도는 전달 게이트의 블럭도, 회로도 및 배치도.
제13a도는 종래 기술의 D 플립 플롭의 블럭도.
제13b도는 본 발명의 셀을 사용하여 구성한 D 플립 플롭의 블럭도.
제14a도 및 제14b도는 4비트 ROM 셀의 회로도 및 배치도.
제15a도 및 제15b도는 SRAM셀의 회로도 및 배치도.
제16a도 및 제16b도는 다중 포트 메모리셀의 회로도 및 배치도.
제17a도 내지 제17e도는 한 제조 방법을 도시한 단면도.
〈도면의 주요부분에 대한 부호의 설명〉
10 : 기부 셀 12, 16, 37 : 채널 영역
14, 18 : 게이트 15, 19 : 게이트 연장부
22, 24, 26, 28, 30, 33 : 모트 영역
32 : 절연 영역 40 : 상호 접속부
110, 120, 210, 220 : 인버터 130 : 전달 게이트
본 발명은 반도체 디바이스 및 이의 제조 방법에 관한 것으로, 더욱 상세히 말하면 개량된 게이트 어레이 기부 셀 및 이의 형성 방법에 관한 것이다.
집적 회로의 제조시에, 종종 단일 칩 상에 다수의 트랜지스터를 형성할 필요가 있다. 이들 트랜지스터는 논리 게이트, 플립 플롭, 메모리 셀 및 그 밖의 다른 여러가지 디바이스를 형성하기 위해 상호 접속된다. 대부분의 정적 논리 상태에 있어서, 고 콘덕턴스의 트랜지스터 채널은 고속 동작을 달성하는데 바람직하다. 그러나, 예를 들어, 정적 랜덤 억세스 메모리(SRAM)과 같은 소정의 회로에 있어서는 저 전도도의 트랜지스터가 폭넓은 프로세스 마진을 가지고 안정한 기록 동작을 수행하는데 바람직하다.
단일 칩 상에 고·저 전도도의 트랜지스터를 갖도록 하는 한가지 통상적인 방법은 각각의 응용에 대해 칩의 전체 레이아웃을 설계하는 것이다. 주문형 레이아웃에 있어서, 상이한 크기의 트랜지스터는 용이하게 실시될 수 있다. 그러나, 다층 디바이스의 레벨 각각이 특정 수행을 하도록 설계되어야 하므로 불리하다.
한편, 게이트 어레이는 여러가지 상이한 응용을 위해 동일한 기부 셀을 사용할 수 있는 트랜지스터 회로의 어레이이다. 이러한 구성에 있어서, 다중 레벨 디바이스의 최종 상호 접속 레벨만이 소정의 응용에 적합하도록 특별히 설계된다. 기부 셀로 알려진 최초 레벨은 각각의 실행시에 동일하다. 이 방법은 여러가지 콘덕턴스의 트랜지스터의 배치가 응용시마다 변할수 있기 때문에 상이한 크기의 트랜지스터를 갖게 하는데 주문형 레이아웃보다 더욱 어렵게 만든다.
게이트 어레이를 사용하는 경우, 한가지 방법은 동일한 크기의 트랜지스터를 제조함으로써 회로를 설계하는 것이다. 가변 구동력을 갖는 게이트의 요구 조건을 만족시키기 위해, 다수의 트랜지스터의 구성이 여러가지 콘덕턴스를 가질 수 있는 방식으로 1개 이상의 트랜지스터가 접속될 수 있다. 그러나, 이 방법은 응용시마다 주문형 레이아웃보다 더 많은 트랜지스터를 필요로 하고, 그 결과, 이것은 칩 상의 더 많은 영역을 필요로 할 수 있다.
게이트 어레이를 설계하기 위한 다른 방법은 기부 셀 패턴 내에 1가지 이상 크기의 트랜지스터를 포함하는 것이다. 이 경우에, 최종 구조는 현재 응용시에 필요로 되는 어떠한 크기의 트랜지스터에 사용되도록 접속될 수 있다. 그러나, 대부분의 트랜지스터는 다시 사용될 수 없다. 부수적으로, 최종 속도를 향상시키기 위해 트랜지스터의 긴 접속을 회피하는 것이 바람직하다.
따라서, 소정의 또는 모든 문제점을 극복하는 개량법이 현재 바람직하다.
그 밖의 다른 목적 및 장점은 채널 콘덕턴스가 변화하는 트랜지스터를 제공하기 위해 가요성을 갖고 있는 게이트 어레이 기부셀을 제공하는 본 발명에 의해 달성될 수 있다.
게이트 어레이 기부 셀은 제1 전도형의 모트(moat) 영역, 예를 들어 전형적으로 농후하게 도프된 n형 실리콘 또는 농후하게 도프된 p형 실리콘을 포함한다. 제1 전도형의 채널 영역은 모트 영역을 최소한 세부분으로 분리한다. 예를 들어, 실리콘 이산화물과 같은 절연층 및 게이트는 채널 영역 상에 형성된다. 게이트는 예를 들어, 폴리실리콘으로 형성될 수 있다.
기부 셀 구조는 예를 들어, 플립 플롭, ROM, SRAM, 다중 포트기 메모리 및 논리 게이트와 같은 다수의 회로를 형성하기 위해 상호 접속될 수 있다. 여러가지 콘덕턴스 채널 디바이스를 형성하기 위한 트랜지스터 접속부가 개시된다. 또한, 이러한 구조를 형성하는 방법이 개시된다.
본 발명의 장점은 많은 영역이 필요없이 고·저 전도도 트랜지스터를 제공하는 것이다. 기부 셀 어레이는 상이한 크기의 기부 셀을 갖는 레이아웃을 사용할 때 요구되는 바와 같이 전체 회로를 일일이 설계하는 부담 또는 추가 영역의 필요없이 여러가지 트랜지스터 폭을 자유롭게 이용할 수 있게 한다.
이하, 첨부된 도면을 참조하여 본 발명의 특징에 대해 상세하게 설명하겠다.
도면중의 동일 부분에는 동일한 참조 부호를 붙인다.
지금부터 본 발명의 양호한 실시예에 대해 상세하게 설명하는데, 먼저 종래 기술에 대해 간단히 설명한 다음, 본 발명의 소정의 양호한 실시예가 소정의 사용예에 의해 설명되고, 최종적으로 한 샘플의 제조방법에 대해 설명하겠다.
먼저 제1a도를 참조하면, 종래 방법의 기부 셀(10)이 도시되어 있다. 기부 셀(10)은 채널 영역(12)에 의해 2개의 영역(24 및 28)로 분리되는 모트 영역(22)를 포함한다. 게이트(14)는 채널 영역(12)상에 형성되어 채널 영역(12)로부터 절연된다. 모트 영역은 n 채널 트랜지스터용 n+도프 실리콘 또는 p 채널 트랜지스터용 p+도프 실리콘을 포함한다.
제1a도에 도시된 종래 기술에 있어서, 한개의 트랜지스터가 형성될 수 있다. 모트 영역(24 및 28)은 트랜지스터의 소오스 및 드레인을 구성하고, 채널 영역(12)는 트랜지스터의 채널을 구성한다. 본 분야에 공지된 바와 같이, 트랜지스터는 게이트(14)와 도시되지 않은 전도 라인을 갖는 모트 영역(24 및 28)을 접속함으로써 양호한 회로로 구성될 수 있다.
제1b도는 2개의 게이트(14 및 18)을 갖는 종래 기술의 기부 셀을 도시한 도면이다. 채널 영역(12 및 16) 하부에 배치된 게이트(14 및 18)은 모트 영역(22)를 영역(24, 28 및 30)으로 분리한다. 이러한 기부 셀에 있어서, 2개의 트랜지스터가 형성될 수 있다. 한 트랜지스터는 게이트(14), 및 소오스 및 드레인으로서 모트 영역(24 및 28)을 포함하고, 다른 트랜지스터는 게이트(18), 및 소오스 및 드레인으로서 모트 영역(28 및 30)을 포함한다. 단일 트랜지스터 기부 셀과 같이, 트랜지스터는 도시되지 않은 전도성 상호 접속부를 갖는 양호한 트랜지스터로 구성될 수 있다.
제2a도는 본 발명의 게이트 어레이 기부 셀(10)의 제1 실시예의 평면도이다. 도시된 바와 같이, 기부 셀(10)은 모트 영역(22)를 포함한다. 셀(10)은 채널 영역(12) 상에 형성된 게이트(14)를 포함한다. 종래 기술의 셀과 달리, 게이트(14)는 게이트(14)의 한 측상에서 모트(22)를 가로질러 걸쳐서 셀(10)을 어레이 내의 유사한 셀로부터 분리시키는 절연 영역(32a)로 연장하는 연장부(15)를 포함한다. 또한 채널 영역(12)는 게이트 연장부(15) 하부에서 연장한다.
본 실시예에 있어서, 모트 영역(22)는 3개의 영역(24, 26 및 28)로 분리된다. 제2a도에 도시된 기부 셀은 3개의 트랜지스터로 구성될 수 있다. 트랜지스터(T1)은 소오스 영역(24), 드레인 영역(28) 및 게이트(14)로 구성되고, 트랜지스터(T2)는 소오스 영역(26), 드레인 영역(28) 및 게이트(14)로 구성되며, 트랜지스터(T3)은 소오스 영역(24), 드레인 영역(26) 및 게이트(15)로 구성된다. 물론, 소오스와 드레인은 반전될 수 있다.
이 기부 셀은 종래 기술에서 한개의 트랜지스터만 형성될 수 있는데 비해 3개의 트랜지스터가 형성될 수 있다는 장점을 갖고 있다. 부수적으로, 3개의 트랜지스터 전부는 상이한 채널 폭 및/또는 전장을 가질 수 있으므로 상이한 채널 전도도를 가질 수 있다.
전형적인 실시예에 있어서, 모트 영역(22)는 농후하게 도프된 실리콘으로 구성된다. 모트 영역(22)는 n 채널 트랜지스터용 n+도프 실리콘 및 p 채널 트랜지스터용 p+도프 실리콘으로 구성된다. 반드시 그렇지는 않지만 채널 영역(12)는 모트 영역의 전도도와 반대인 전도도로 전형적으로 희박하게 도프된다. 게이트(14)는 전도성 물질, 예를 들어, 전형적으로 농후하게 도프된 폴리실리콘으로 형성된다. 채널 영역(12) 및 게이트(14)는 절연층, 예를 들어 실리콘 이산화물과 같은 산화물에 의해 분리된다. 또한 절연 영역(32)는 예를 들어, 실리콘 이산화물과 같은 후막 산화물로 형성될 수 있다.
게이트 어레이 기부 셀(10)은 전형적으로 300,000 내지 500,000 정도 또는 그 이상의 셀을 포함할 수 있는 어레이 내의 한 셀이다. 각각의 셀 내의 트랜지스터는 도시되지 않은 전도성 상호 접속부로 상호 접속되는데, 이것은 도시되지 않은 절연층 상에 형성되어 전체 어레이 위로 연장한다. 접촉 홀은 전도성 상호 접속부와 소정 부분의 트랜지스터 셀과 접촉할 수 있도록 절연층을 통해 형성된다.
제2b도를 참조하면, 본 발명의 2개의 게이트 실시예가 도시되어 있다. 기부 셀(10)은 채널 영역(12 및 16) 상에 각각 배치되어 있는 2개의 게이트(14 및 18)을 포함한다. 게이트(14)는 게이트(14)의 한 측상에서 모트(22)를 가로질러 걸쳐서 절연 영역(32a)로 연장하는 게이트 연장부(15)를 포함한다. 이와 마찬가지로, 게이트(18)은 게이트(14)와 대향하는 게이트(18)의 측상에서 모트(22)를 가로질러 걸쳐서 절연 영역(32b)로 연장하는 게이트 연장부(19)를 포함한다. 채널 영역(12 및 16)은 게이트 연장부(15 및 19)를 포하하는 전체 게이트(14 및 18) 하부에서 연장한다. 제2a도와 관련하여 상술된 바와 같이, 게이트(14)는 3개의 트랜지스터(T11, T12 및 T13)용으로 사용될 수 있다. 이와 마찬가지로, 게이트(18)은 3개의 트랜지스터(T21, T22 및 T23)에 공유될 수 있다. 2중 게이트 기부 셀(10)에 있어서, 모트 영역(28)은 양쪽 게이트에 공용될 수 있다.
제2b도에 있어서, 게이트 연장부(15)는 게이트(14)의 한 단부상에 형성되고 게이트 연장부(19)는 게이트(18)의 대향 단부 상에 형성된다. 게이트 연장부의 배치는 설계 선택에 기인하고, 전형적으로 도시되지 않은 트랜지스터들 사이의 상호 접속을 최적화하도록 선택된다. 제2c도는 2중 트랜지스터 기부 셀(10)의 다른 실시예를 도시한 도면이다. 이 실시예에 있어서, 게이트 연장부(15 및 19)는 각각의 게이트(14 및 18)의 동일한 단부 상에 형성된다. 게이트 연장부(14 및 18)의 배치는 제2b도 및 제2c도에서 일종의 대칭을 유지하였지만, 이것은 반드시 필요한 조건은 아니다.
제3a도는 기부 셀(10)의 평면도이고, 제3b도 내지 제3d도는 기부 셀(10)의 단면도이다.
제3a도는 제2a도와 관련하여 상술된 기부 셀(10)의 평면도이다. 제3b도는 제3a도의 라인(AA)를 따라 절취하여 도시한 단면도이다. 게이트(14) 및 게이트 연장부(15)는 채널 영역(12) 상에 형성되어 절연층(13)에 의해 채널 영역(12)로부터 절연된다. 게이트(14) 및 게이트 연장부(15)는 모트 영역(28)로부터 절연 영역(32a)까지 연장한다. 게이트(14)는 예를 들어, 모트 영역(28)과 자기 정합될 수 있다.
제3c도는 제3a도의 라인(BB)를 따라 절취하여 도시한 단면도이다. 게이트(14)는 채널 영역(12) 상에 형성되어 절연층(13)에 의해 채널 영역(12)로부터 절연된다. 채널 영역(12)는 모트 영역(24)를 모트 영역(28)로부터 분리시킨다. 게이트(14)는 예를 들어, 모트 영역(24 및 28)과 자기 정합될 수 있다. 트랜지스터(T1)은 모트 영역(24)를 소오스로서 모트 영역(28)을 드레인으로서, 또는 그 반대로 사용함으로써 생성된다. 절연 영역(32a)는 기부 셀(10)을 어레이 내의 인접 셀로부터 분리시키기 위해 모트 영역(24)에 인접하여 도시되어 있다. 또한 절연 영역은 제2a도의 평면도에 도시된 바와 같이, 모트 영역(28)에 인접하여 형성될 수 있거나, 또는 다른 채널 영역(16) 및 게이트(18)이 제2b도 및 제2c도에 도시된 바와 같이, 모트 영역(28)에 인접하여 형성될 수 있다.
제3d도는 제3a도의 라인(CC)를 따라 절취하여 도시한 단면도이다. 게이트(14)는 채널 영역(12) 상에 형성되어 절연층(13)에 의해 채널 영역(12)로부터 절연된다. 채널 영역(12)는 트랜지스터(T3)을 형성하기 위해 모트 영역(24)를 모트 영역(26)으로부터 분리시킨다. 게이트(14)는 예를 들어, 모트 영역(24 및 26)과 자기 정합될 수 있다. 절연 영역(32c 및 32d)는 기부 셀(10)을 인접 기부 셀로부터 분리시키고, 각각 모트 영역(26 및 24)와 인접한다.
본 발명의 기부 셀 레이아웃을 이용하여 여러가지 변경이 가능하다. 제4도에 있어서, 기부 셀(10p) 및 기부 셀(10n)은 서로 인접하여 형성된다. 도시된 셀에 있어서, 모트 영역(22p)는 p+도프 실리콘으로 형성되어 P 채널 트랜지스터를 형성하는데 사용된다. 모트 영역(22n)은 n+도프 실리콘으로 형성되어 n 채널 트랜지스터를 형성하는데 사용된다. 이러한 구성은 소정의 게이트 어레이가 CMOS 트랜지스터를 사용할 경우에 이용될 수 있다. 물론, 모트 영역의 배치는 반전될 수 있다. 전형적인 실시예에 있어서, 교호의 행 n 채널 p 채널 기부 셀은 동일한 전도형의 모트 영역을 갖고 있는 각각의 행으로 형성될 수 있다.
또한 제4도에는 소형 모트 영역(33 및 34)가 도시되어 있다. 소형 모트 영역(33)은 게이트 영역(36)에 의해 분리되고 트랜지스터(N15)를 형성하기 위해 채널 영역(37) 하부에 배치된다. 이와 마찬가지로, 소형 모트 영역(34)는 게이트 영역(35)에 의해 분리되고 트랜지스터(N25)를 형성하기 위해 채널 영역(38) 하부에 배치된다. 트랜지스터(N15 및 N25)는 예를 들어, 메모리 셀의 패스 게이트용으로 사용될 수 있다. n 채널 디바이스가 도시되어 있지만, 트랜지스터(N15 및 N25)는 p 채널 디바이스일 수 있다.
제5도에는 기부 셀(10)의 소정의 변형예가 도시되어 있다. 이 실시예에 있어서, 게이트(14)는 게이트 연장부(15b) 뿐만 아니라, 게이트 연장부(15a)도 포함한다. 상술한 실시예에 있어서, 채널 영역(12)는 게이트 연장부(15a 및 15b)를 포함하는 전체 게이트 하부로 연장한다. 여기에서 모트 영역(22)는 채널 영역(12)에 의해 네 부분으로 분리되고, 게이트(14) 및 게이트 연장부(15a 및 15b)가 이 채널 영역 상에 배치된다. 이러한 구성에 있어서, 5개의 트랜지스터(T10 내지 T14)가 형성될 수 있다. 이 구성은 좁은 영역내에 많은 트랜지스터를 형성할 수 있다는 장점을 제공하지만, 레이아웃 비용이 증가된다는 불이익이 있다. 영역(131 및 132)가 최고의 채널 전도도를 얻기 위해 동일한 포텐셜에 배치되어야 하므로, 상호 접속부가 이들을 접속시켜야 한다. 제5도에 있어서, 트랜지스터 (T12)는 다른 가능한 변형예를 도시한 트랜지스터(T10 및 T14)보다 폭이 넓다.
또한 제5도에 도시된 바와 같이, 게이트(18)은 게이트 연장부(19a 및 19b)를 갖는다. 이 구성은 대칭이 아닌 게이트 레이아웃을 설명하기 위해 도시된 것이다. 또한 도시되지는 않았지만 단일 기부 셀 내에 2개 이상의 게이트를 포함할 수 있다. 본 분야에 숙련된 기술자에게 명백한 여러가지 그 밖의 다른 변형예 뿐만 아니라 한가지 또는 모든 이러한 변형예는 여기에 도시된 소정의 실시예에서 실행될 수 있다.
제6도 내지 제8도는 3개의 트랜지스터 구성을 도시한 도면이다. 접속부의 선택은 회로 필요 조건에 기인하여 이루어진다. 종래 기술의 다수의 모트 구성과는 달리, 제6도 내지 제8도에 도시된 구조를 실행하는데 필요로 되는 여분의 영역이 없다.
제6a도에 도시된 구조도는 고속 논리에 양호한 선택이다. 제6b도와 함께 제6a도를 참조하면, 각각의 트랜지스터(T1, T2 및 T3)은 공통 게이트(14)를 공유한다. 모트 영역(24)는 트랜지스터(T1 및 T3)의 드레인으로서 사용된다. 모트 영역(28)은 트랜지스터(T2)의 드레인이고 트랜지스터(T1)의 소오스이며, 모트 영역(26)은 트랜지스터(T2 및 T3)의 소오스이다. 트랜지스터들은 p채널 디바이스로서 도시되었지만, n 채널 디바이스로서 형성될 수도 있다.
제6a도의 레이아웃은 기부 셀(10)의 전면을 덮는 절연층 상에 형성되는 상호 접속 라인(40)을 포함한다. 접속부는 상호 접속부(40)으로부터 접속부(42)를 통해 모트 영역(26)까지 접속되고 상호 접속부(40)으로부터 접촉부(43)을 통해 모트 영역(28)까지 접속된다.
도시된 접속부에 있어서, 전압(Vcc)는 상호 접속부(40)을 통해 접속되는 이들의 노드(26 및 28)에 인가된다. 또한 모트 영역(31)은 대칭적 트랜지스터 구조를 제공하기 위해 접촉부(44)를 통해 상호 접속부(40)에 접속된다. 게이트 전압(Vg)는 접촉점(45)를 통해 게이트(14)에 접속된다. 게이트(18)은 회로 응용에 따라 다른 라인에 접속될 수 있다. 모트 영역(24)은 트랜지스터(T1) 및 트랜지스터(T3)의 공통 드레인이고 접촉부(46)을 통해 전압(Vo)에 결합된다.
게이트 연장부(15)는 한 접촉부와, 최소 금속 그리드 라인을 한정함으로써 배치된 인접한 접촉부 사이의 공간에 끼워 맞출 수 있을 만큼 충분히 좁다. 종래 기술의 직선형 게이트와 동일한 게이트 전도도가 제6b도에 도시된 실시예에서 달성된다. 어떠한 이유로 여분의 접촉부가 트랜지스터(T2 및 T3)의 공통 노드(26)에 배치되지 않더라도, 주요 트랜지스터(T1)이 다른 트랜지스터에 비해 상당히 대형이기 때문에 게이트 성능 손실은 무시해도 좋다.
제7a도 및 제7b도는 본 발명의 셀에 대한 다른 고 콘덕턴스 트랜지스터 구조의 배치도 및 회로도이다. 다시, 각각의 트랜지스터(T1, T2 및 T3)은 공통 게이트(14)를 공유한다. 모트 영역(28)은 트랜지스터(T1 및 T2)의 소오스로서 사용된다. 모트 영역(26)은 트랜지스터(T3)의 소오스 및 트랜지스터(T2)의 드레인이고, 모트 영역(24)는 트랜지스터(T1 및 T3)의 드레인이다. 한 예로서, 전원 전압(Vcc)는 전형적으로 영역(28)에서 인가될 수 있고 출력 전압(V1또는 V2)는 영역(24 또는 26)에서 독출된다. 영역(24 및 26)은 동일한 DC 전위를 가질 수 있지만, 소정의 AC 응용시에 변할 수 있으므로 독립 출력으로서 취급될 수 있다. 트랜지스터는 p 채널 디바이스로서 도시되었지만 n 채널 디바이스로 형성될 수도 있다.
제8b도에 도시된 회로도는 저 전도도의 게이트를 제공하는 트랜지스터 구조를 나타낸다. 제8a도에 대응 평면도 레이아웃이 도시되어 있다. 다시, 각각의 트랜지스터(T1, T2 및 T3)은 공통 게이트(14)를 공유한다. 모트 영역(24)는 트랜지스터(T1 및 T3)의 드레인으로서 사용된다. 모트 영역(28)은 트랜지스터(T2)의 드레인 및 트랜지스터(T1)의 소오스이고, 모트 영역(26)은 트랜지스터(T2 및 T3)의 소오스이다. 이러한 구조에 있어서, 좁은 채널 폭 트랜지스터(T2 및 T3)이 넓은 트랜지스터(T1)보다 우수하므로 저전도도 게이트가 제공될 수 있다. 한 예로서, 전원 전압(Vcc)는 전형적으로 영역(26)에서 인가될 수 있고 출력 전압은 영역(24)에서 독출된다. 트랜지스터는 p 채널 디바이스로서 도시되었지만 n 채널 디바이스로 형성될 수도 있다.
상기 도면에서 설명된 바와 같이, 트랜지스터 채널 구성의 전도도는 소오스/드레인에 비해 가변 채널 폭을 갖는 트랜지스터의 접속부를 결정함으로써 제어될 수 있다. 제6도 내지 제8도의 구조도는 3개의 트랜지스터를 각각 도시하였지만, 각각의 도면은 전도도가 접촉부의 배치에 의해 결정되는 소정의 전도도를 갖는 한개의 트랜지스터로 생각될 수 있다. 달리 말하면, 종래 기술의 트랜지스터에 비해 복잡해보이는 구조도는 비용면에서 결코 비싸지않고 설계 및 제조면에서 훨씬 더 융통성이 있다.
상술된 트랜지스터 구성은 다수의 상이한 디바이스 형태를 형성하도록 접속될 수 있다. 제조될 수 있는 소정의 회로는 예를 들어, 논리 게이트, 플립 플롭, SRAM, ROM 및 다중 포트 메모리를 포함한다. 다음은 제조될 수 있는 몇몇 회로에 대한 설명이다. 본 발명의 개념은 그 밖의 다른 회로의 다양한 변화에 적용시킬 수 있으므로 아래의 명세서에는 일일이 모두 설명하지 않겠다.
제9도를 참조하면, NAND 게이트에 필요한 접속부가 포함된다. 이 실시예는 형성될 수 있는 다수의 논리 게이트의 양호한 예이다.
제9a도는 입력(IN1 및 IN2) 및 출력(OUT)을 갖고 있는 NAND 게이트의 기능 블럭도이다. 제9b도는 회로도이고 제9c도는 대응 배치도이다.
제9c도와 함께 제9b도를 참조하면, 전원 전압(Vcc)는 제4도와 관련하여 상술된 구조와 같은 CMOS 게이트 어레이 구조의 영역(24p, 28p 및 31p)에 인가된다. 출력(OUT)은 상호 접속된 노드(26p, 30p 및 30n)으로부터 얻어진다. 게이트(14p 및 14n)은 전기적으로 접속되어 입력 신호(IN2)에 결합된다. 예를 들어, 접지 상태일 수 있는 전원 전압(Vss)는 영역(24n 및 26n)에 접속된다. 모든 상호 접속부는 본 분야에 널리 공지되어 있는 다수의 국부 상호 접속 기술중 소정의 기술로 형성될 수 있다.
다음에 설명될 논리 게이트는 제10a도에 기능 블럭 형태로 도시된 인버터(110)이다. 인버터(110)은 입력 신호(IN) 및 출력 신호(OUT)을 갖는다. 제10b도는 회로도이고, 제10c도는 대응 배치도이다.
제10c도와 함께 제10b도를 참조하면, 디바이스는 제4도와 관련하여 상술된 구조와 같은 CMOS 기부 셀을 사용한다. 전원 전압(Vcc)는 영역(26p 및 28p)에 인가되고, 예를 들어 접지 상태일 수 있는 전원 전압(Vss)는 영역(26n 및 28n)에 접속된다. 게이트(14p 및 14n)은 서로 전기적으로 접속되어 입력(IN)에 결합된다. 다시, 모든 상호 접속부는 본 분야에 널리 공지되어 있는 다수의 국부 상호 접속 기술중 소정의 기술로 형성될 수 있다.
제10도에 도시된 인버터(110)은 제6도에 도시된 구조와 같은 고 콘덕턴스 트랜지스터 구조를 사용한다. 변형가능한 전도도를 갖는 디바이스를 구성하는 능력이 종래 기술에 비해 상당히 우수하다.
다음에 설명될 논리 게이트는 제11a도에 기능 블럭 형태로 도시된 인버터(120)이다. 인버터(120)은 더 낮은 전도도 트랜지스터를 인버터로 사용하기 때문에 기능 블럭 내에 S를 넣음으로써 제10도의 인버터(110)과 구별된다. 또한 인버터(120)은 입력 신호(IN) 및 출력 신호(OUT)을 갖는다. 제11b도는 회로도이고 제11c도는 대응 배치도이다.
제11c도와 함께 제11b도를 참조하면, 디바이스는 제4도와 관련하여 상술된 구조와 같은 CMOS 기부 셀을 사용한다. 전원 전압(Vcc)는 영역(26p)에 인가되고, 예를 들어 접지 상태일 수 있는 전원 전압(Vss)는 영역(26n)에 접속된다. 게이트(14p 및 14n)은 서로 전기적으로 접속되어 입력(IN)에 결합된다. 출력(OUT)은 서로 상호 접속된 영역(24p 및 24n)에서 독출된다. 다시, 모든 상호 접속부는 본 분야에 널리 공지되어 있는 다수의 국부 상호 접속 기술중 소정의 기술로 형성될 수 있다.
제11도에 도시된 인버터(120)은 제8도에 도시된 구조와 같은 저 콘덕턴스 트랜지스터 구조를 사용한다.
다음에 설명될 논리 게이트는 제12a도에 기능 블럭 형태로 도시된 전달 게이트(130)이다. 또한 전달 게이트(130)는 클럭 신호(Φ 및 Φ') 뿐만 아니라 입력 신호(IN) 및 출력 신호(OUT)을 갖는다. 제12b도는 회로도이고, 제12c도는 대응 배치도이다.
제12c도와 함께 제12b도를 참조하면, 디바이스는 제4도와 관련하여 상술된 구조와 같은 CMOS 기부 셀을 사용한다. 게이트(14p)는 클럭 신호(Φ')에 접속되고, 게이트(14n)은 클럭 신호(Φ)에 전기적으로 접속된다. 입력(IN)은 상호 접속된 영역(24p, 26p, 26n 및 24n)에 접속된다. 출력(OUT)은 서로 상호 접속된 영역(28p 및 28n)에서 독출된다. 다시, 모든 상호 접속부는 본 분야에 널리 공지되어 있는 다수의 국부 상호 접속 기술중 소정의 기술로 형성될 수 있다.
전달 게이트(130)는 클럭 신호(Φ)가 하이 상태(Φ'가 로우 상태)일때 마다 입력(IN)의 값을 출력(OUT)으로 통과시킨다.
제10도 내지 제12도와 관련하여 상술된 각각의 논리 소자는 각각의 모트 영역 내에서 한 게이트만을 사용한다. 그러므로, 2개의 논리 소자가 한개의 2중 게이트 기부 셀로부터 제조될 수 있거나 셀당 한개의 게이트만을 갖는 기부 셀 패턴이 사용될 수 있다.
제13a도는 종래 기술의 D 플립 플롭 기능 회로도이다. 이 회로는 4개의 인버터와 4개의 엔에이블 소자를 사용한다. 4개의 인버터 모두는 이들이 제1도에 도시된 바와 같이, 기부 셀 당 한개의 트랜지스터 크기만을 이용할 수 있기 때문에 동일한 채널 폭 및 전장을 갖는다. 이 결과, 엔에이블 소자(260)은 입력(Din)의 레벨이 변화하는 경우에 인버터(210과 220) 사이에서의 충돌을 방지하는데 필요로 된다. 소자(280)도 이와 마찬가지다.
제13b도는 제10도 내지 제12도와 관련하여 상술된 논리 소자를 사용한 D 플립 플롭의 기능 회로도이다. 이 회로에 있어서, 트랜지스터(120a)가 트랜지스터(110a)보다 낮은 구동 능력을 갖고 있기 때문에 1개의 엔에이블 소자(130a)만이 필요하다. 소자(130a)와 마찬가지로 트랜지스터(110a 및 120a)도 이에 해당된다.
제13b도에 도시된 실시예는 종래 기술보다 유리한 소정의 장점을 갖는다. 보다 적은 소자가 요구되기 때문에, 회로는 보다 적은 표면 영역을 요구할 수 있다. 부수적으로, 클럭 신호(Φ 및 Φ')는 소자수의 절반만을 구동시킬 필요가 있으므로 보다 적은 전력이 요구될 수 있다.
제14a도를 참조하면, ROM의 회로도가 도시되어 있다. 제14b도는 셀의 배치도이다. 이 회로에 있어서, 기부 셀의 2개의 게이트는 ROM 소자의 4개의 비트를 제공한다. 이 회로도는 예를 들어, 제2b도 또는 제2c도에 도시된 구조와 같이 한개의 게이트 연장부를 갖는 한개의 2중 트랜지스터 기부 셀을 도시한 것이다. 기부 셀의 각각의 절반은 제6b도에 도시된 바와 같이 구성된다.
도시되어 있는 샘플 ROM 회로에 있어서, 게이트(14)는 워드라인(Wordn)에 결합되고, 게이트(18)은 워드라인(Wordn+1)에 결합된다. 예를 들어, 접지 상태일 수 있는 전원(Vss)는 트랜지스터(T12, T11, T22 및 T21)에 공통인 영역(28)에 결합된다. 프로그램가능한 접촉부(52)는 비트라인(Bitn)과, 트랜지스터(T13 및 T11)의 영역(24)사이에 형성되고, 이와 마찬가지로 프로그램가능한 접촉부(56)은 비트라인(Bitn)과 트랜지스터(T23 및 T21)의 영역(30) 사이에 형성된다. 부수적으로 비트라인(Bitn-1)은 프로그램가능한 접촉부(54)를 통해 영역(26)에 결합되고, 또한 프로그램가능한 접촉부(58)을 통해 영역(31)에 결합된다. 프로그램가능한 접촉부의 상태(전도 또는 비전도)는 셀이 논리 "1" 또는 논리 "0"으로 프로그램되는지의 여부를 결정할 수 있다.
제14도에 도시된 ROM 구조는 이전의 게이트 어레이 ROM 회로보다 셀 당 2배의 비트를 갖기 때문에 종래 기술의 셀보다 유리한 장점을 갖는다.
제15a도는 본 발명의 트랜지스터 셀의 실시예를 사용한 SRAM 회로의 회로도이고, 제15b도는 대응 배치도이다. 도시된 셀(310)은 제4도와 관련하여 상술된 구조와 같은 단일 CMOS 기부 셀 레이아웃을 사용한다.
제15a도를 참조하면, p 채널 트랜지스터는 제8도와 관련하여 도시된 바와 같이 구성된다. n 채널 트랜지스터는 제6도에 도시된 바와 같이 구성된다. 소형 모트 트랜지스터(N15 및 N25)는 패스 게이트 트랜지스터로서 사용되고, 워드라인(Wd)는 트랜지스터(N15) 및 트랜지스터(N25)의 게이트에 결합된다. 비트라인(BIT)는 트랜지스터(N15)의 소오스에 결합되고, 비트라인(BIT')는 트랜지스터(N25)의 드레인에 결합된다. 트랜지스터(N11, M12, N22 및 N21)의 소오스는 접지 상태일 수 있는 전압(Vss)에 결합된다. 트랜지스터(p13, p11, p21 및 p23)의 소오스는 전압(Vcc)에 결합된다.
일반적으로, 메모리 성능을 최대화하기위해, SRAM 셀 내의 패스 게이트는 소형으로 설계된다. 메모리 셀 내의 p 채널 게이트의 채널 전도도는 n 채널 게이트에 비해 작아야 하고, 그렇지 않으면 데이타 "0"은 메모리 셀 내에 적절히 기입될 수 없다.
최종적인 예로서, 제16a도는 1W2R(1기입-2 독출) 3포트 메모리 회로의 회로도이고, 제16b도는 대응 배치도이다. 이 회로는 제4도와 관련하여 상술된 구조와 같은 1.5배의 CMOS 기부 셀을 사용한다.
제16a도를 참조하면, 다중 포트 메모리 셀은 제4도와 관련하여 상술된 구조와 같은 트랜지스터 구조를 사용하여 제조된다. 전압(Dout1)은 트랜지스터(N15)의 소오스에 결합되고, 전압(Dout2')는 트랜지스터(N25)의 소오스에 결합된다. 제어 신호(WR2)는 트랜지스터(N25)의 게이트에 결합되고, 제어 신호(WR1)은 트랜지스터(T15)의 게이트에 결합된다. 전압(Din)은 트랜지스터(P31 및 N31)의 드레인에 결합되고, 전압(WW)는 트랜지스터(N31)의 게이트에 결합되며, 전압(WW')는 트랜지스터(P31)의 게이트에 결합된다. 제16b도에는 상호 접속부의 배치 형태가 도시되어 있다.
일반적으로, 다중 포트 메모리를 제조할 경우에 다수의 인버터가 개별 독출 및 기입 포트에 필요하다. 예를 들어, 종래 기술의 3개의 기부 셀에 있어서, 제1b도에 도시된 바와 같은 2개의 트랜지스터를 포함하는 각각의 셀은 1W2R 3포트 메모리를 제조하는데 필요하다. 그러나, 양호한 실시예의 기부 셀은 동일한 기능을 달성하는데 1.5배의 기부 셀만이 필요하다. 제16도에 도시된 회로의 동작은 종래 기술의 셀과 대체로 동일하다. 트랜지스터(P13, N13, P23 및 N23)은 고 저항 피드백 소자로서 작용한다. 트랜지스터(P11 및 N11)에 의해 형성된 인버터는 트랜지스터(P12 및 N12)에 의해 형성된 인버터의 동작에 거의 관여하지 않는다. 그러므로, 데이타 기입 동작은 추가 스위치가 없이도 달성될 수 있다. 동일한 이유로, 트랜지스터(N15 및 N25)에서의 출력 노이즈는 피드백 저항에 의해 양호하게 억제될 수 있기 때문에, 메모리된 데이타는 안전하게 보존될 수 있다.
다음은 본 발명의 구조를 형성하기 위한 한가지 가능한 방법에 대한 설명이다. 제조 방법에 대해서는 제17도의 단면도를 참조하여 설명하겠다.
제17a도를 참조하면, 반도체 기판(8)이 제공된다. 양호한 실시예에 있어서, 기판(8)은 희박하게 도프된 p형 실리콘으로 구성된다. 기판(8)은 또한 희박하게 도프된 n형 실리콘일 수도 있다. 설명될 제조 방법의 제1 단계에 있어서, 예를 들어 질화물과 같은 마스킹 층(60)은 활성 영역을 덮기 위해 증착되어 에칭된다.
제17b도를 참조하면, 절연 영역(32)는 마스킹 칭(60)이 존재하지 않는 기판 표면 상에 형성된다. 사용될 수 있는 한 방법은 산화물 층을 열적으로 성장시켜서 실리콘 이산화물 분리 영역(32)를 형성하는 것이다. 분리 영역(32)를 형성한 후, 마스킹 층(60)은 제거된다.
p 도프 기판(8)이 사용되어 p 채널 디바이스가 요구되면, 그 다음 실시 공정의 단계는 n 웰(80)을 형성하는 것이다. n 웰(80)은 예를 들어, 주입 또는 확산과 같은 널리 공지되어 있는 도핑 기술을 사용하여 형성된다. 제4도에 도시된 구조와 같은 CMOS 게이트 어레이가 형성되면, 소정의 디바이스는 n 채널이고, 나머지 디바이스는 p 채널일 수 있다. 도며에서는 p 채널 MOS 제조 단계를 도시하였지만, CMOS 제조는 상술된 바와 같은 n 웰을 포함하지 않는 셀의 함유물로 용이하게 달성될 수 있다. 물론, n 채널 디바이스만 어레이 내에 요구되는 경우, n 웰은 포함될 필요가 없다.
게이트 절연층(62)는 활성 영역 내에 형성된다. 전형적으로 절연층은 예를 들어, 산화물로 구성된다. 예를 들어, 이 산화물은 증착될 수 있다. 그다음 전도층(64)는 게이트 절연층(62) 상에 형성된다. 전형적으로 전도층(64)는 예를 들어, 농후하게 도프된 실리콘으로 구성된다.
제17c도를 참조하면, 전도성 게이트 층(64) 및 게이트 절연층(62)는 게이트 절연층(13 및 17) 뿐만 아니라 게이트(14) 및 게이트(18)을 형성하기 위해 패턴되어 에칭된다. 물론, 도시되지 않은 게이트 연장부로 이 단계 동안 생성된다. 게이트는 제2도 내지 제5도를 참조하여 설명된 게이트 형을 생성하기 위해 널리 공지되어 있는 공정 단계를 사용하여 생성된다.
그 다음 모트 영역(24, 28 및 30)은 제17d도에 도시된 바와 같이 도프된다. 도핑 공정은 이온 주입 또는 그 밖의 다른 널리 공지되어 있는 도핑 기술 중의 한가지, 예를 들어 확산에 의해 실행될 수 있다. 어닐링 단계는 주로 모트 영역을 도핑한 후에 실행된다. 모트 영역내의 도펀트의 전도형은 디바이스의 전도형, 즉 n 채널 또는 p 채널을 결정한다. 상술된 바와 같이, 반드시 그렇지는 않지만 채널(12 및 16)의 도핑 형태는 모트 영역(24, 28 및 30)의 도핑 형태와 전형적으로 상이하다.
제17d도에 도시된 단면도는 제2b도 또는 제2c도의 라인(DD)를 따라 절취하여 도시한 구조도이다. 도시된 바와 같이, 소오스 영역(24) 및 드레인 영역(28) 을 갖고 있는 채널 영역(12) 및 게이트(14)는 트랜지스터(T11)을 형성하고, 이와 마찬가지로 소오스 영역(28) 및 드레인 영역(30)을 갖고 있는 채널 영역(16) 및 게이트(18)은 트랜지스터(T21)을 형성한다. 이와 유사한 공정 흐름은 여기에 설명된 그밖의 다른 실시예를 실행하는데 사용된다.
다음 공정 단계는 기부 셀(10) 및 칩 상의 그밖의 다른 기부 셀의 전면 상에 절연층(50)을 증착시키는 것이다. 절연층(50)은 예를 들어, 증착된 산화물 또는 질화물로 형성될 수 있다. 기부 셀 패턴이 다수의 상이한 응용에서 동일하기 때문에, 셀은 실제 회로의 설계 또는 생산 전에 제조될 수 있다. 절연층(50)은 디바이스가 실제로 미리 제조되는 경우에 저장 기간동안 디바이스를 보호할 수 있다.
요구된 회로에 필요한 접속부를 형성하기 위해, 홀이 절연층(50)내에 형성되고 접촉부가 형성된다. 제17e도는 예로서 접촉부(52) 및 접촉부(58)을 도시한 도면이다. 접촉부를 형성하는 한 방법은 본 분야에 널리 공지된 바와 같이 층(50)을 에칭함으로써 금속 플러그(52 또는 58)을 생성하는 것이다. 금속 플러그(52 또는 58)은 예를 들어, 텅스텐으로 구성될 수 있다.
그 다음 상호 접속 라인(54 및 58)은 상술된 바와 같이 소정의 접속부를 생성하기 위해 형성되어 에칭된다. 상호 접속 라인(54 및 58)은 텅스텐 또는 티타늄 또는 알루미늄 같은 금속으로 형성될 수 있다. 도시되지는 않았지만, 본 분야에 널리 공지된 바와 같이, 다중 레벨 상호 접속 구조는 추가 절연층을 형성하고 추가 상호 접속 라인을 형성함으로써 실행될 수 있다.
본 발명은 양호한 실시예에 대해 기술하였지만 이것은 본 발명을 제한하고자 하는 것은 아니고, 본 분야에 숙련된 기술자들에 의해 여러가지로 변형 및 조합할 수 있다. 그러므로, 본 발명은 특허 청구 범위 내에서만 제한된다.

Claims (18)

  1. 다수의 유사한 게이트 어레이 기부 셀(base cells)들을 포함하는 반도체 디바이스에 있어서, 상기 기부 셀들 각각이, 제1 도전형의 제1 채널을 가지면서 제1 채널 폭을 갖는 제1 트랜지스터; 및 상기 제1 도전형의 제2 채널을 가지면서 상기 제1 채널 폭보다 작은 제2 채널 폭을 갖는 제2 트랜지스터를 포함하되, 상기 제1 트랜지스터와 상기 제2 트랜지스터는 공통 게이트를 공유하고, 상기 제1 트랜지스터와 다른 도전성을 갖는 제1 트랜지스터 구성을 형성하기 위해, 상기 기부 셀들중 제1 기부 셀에서의 상기 제1 트랜지스터는 상기 기부 셀들 중 상기 제1 기부 셀에서의 제2 트랜지스터의 소오스 또는 드레인 단자에 접속된 소오스 또는 드레인 단자를 갖는 것을 특징으로 하는 반도체 디바이스.
  2. 제1항에 있어서, 상기 유사한 기부 셀들 각각은 상기 제1 도전형과 다른 상기 제2 도전형의 채널을 갖는 제3 트랜지스터를 더 포함하는 것을 특징으로 하는 반도체 디바이스.
  3. 제2항에 있어서, 상기 제3 트랜지스터 또한 상기 제1 및 제2 트랜지스터와 상기 공통 게이트를 공유하는 것을 특징으로 하는 반도체 디바이스.
  4. 제2항에 있어서, 상기 제2 도전형의 채널을 가지면서, 상기 제3 트랜지스터와 공통 게이트를 공유하는 제4 트랜지스터를 더 포함하는 것을 특징으로 하는 반도체 디바이스.
  5. 제1항에 있어서, 상기 제1 도전형이 n형인 것을 특징으로 하는 반도체 디바이스.
  6. 제1항에 있어서, 상기 제1 도전형이 p형인 것을 특징으로 하는 반도체 디바이스.
  7. 제1항에 있어서, 상기 제1 및 제2 트랜지스터가 연속 채널 영역에 의해 적어도 3개의 소오스/드레인 영역들로 분리되는 모트 영역(moat region)에 배치되고, 상기 제1 및 제2 트랜지스터가 상기 연속 채널 영역을 공유하는 것을 특징으로 하는 반도체 디바이스.
  8. 제1항에 있어서, 상기 다수의 유사한 기부 셀들이 어레이로 배치된 것을 특징으로 하는 반도체 디바이스.
  9. 제1항에 있어서, 상기 기부 셀들중 제2 기부 셀에서의 상기 제1 트랜지스터와 다른 도전성을 가지고, 또한 상기 제1 트랜지스터 구성과 다른 도전성을 갖는 제2 트랜지스터 구성을 형성하기 위해, 상기 기부 셀들중 상기 제2 기부 셀에서의 상기 제1 트랜지스터는 상기 기부 셀들중 제2 기부 셀에서의 상기 제2 트랜지스터의 소오스 또는 드레인 단자에 접속된 소오스 또는 드레인 단자를 갖는 것을 특징으로 하는 반도체 디바이스.
  10. 제1항에 있어서, 상기 게이트 어레이 기부 셀들중 적어도 일부는 메모리 디바이스를 생성하기 위해 상호 접속되는 것을 특징으로 하는 반도체 디바이스.
  11. 제1항에 있어서, 상기 제1 트랜지스터 구성의 상기 제1 채널 및 제2 채널은 병렬로 접속되는 것을 특징으로 하는 반도체 디바이스.
  12. 제1항에 있어서, 상기 제1 트랜지스터 구성의 상기 제1 채널 및 제2 채널은 직렬로 접속되는 것을 특징으로 하는 반도체 디바이스.
  13. 제9항에 있어서, 상기 제1 트랜지스터 구성의 상기 제1 채널 및 제2 채널은 병렬로 접속되고, 상기 제2 트랜지스터 구성의 상기 제1 채널 및 제2 채널은 직렬로 접속되는 것을 특징으로 하는 반도체 디바이스.
  14. 다수의 게이트 어레이 기부 셀들에 있어서, 상기 게이트 어레이 기부셀들 각각은, 제1 도전형과 다른 제2 도전형의 반도체 영역에 형성된 상기 제1 도전형의 적어도 3개의 소오스/드레인 영역들; 적어도 3개의 소오스/드레인 영역에서 적어도 2개의 서로 다른 트랜지스터를 형성하는, 제2 도전형의 제1 연속 채널 영역; 상기 제1 연속 채널 영역 상에 형성된 제1 절연층; 및 상기 제1 절연층 상에 형성된 상기 적어도 두 개의 서로 다른 트랜지스터용 제1 연속 게이트를 구비하는 것을 특징으로 하는 다수의 게이트 어레이 기부 셀.
  15. 제14항에 있어서, 상기 제1 도전형은 n형인 것을 특징으로 하는 다수의 게이트 어레이 기부 셀.
  16. 제14항에 있어서, 상기 제1 도전형은 p형인 것을 특징으로 하는 다수의 게이트 어레이 기부 셀.
  17. 제14항에 있어서, 제2 도전형의 상기 제1 연속 채널 영역은 상기 적어도 3개의 소오스/드레인 영역에서 3개의 서로 다른 트랜지스터를 형성하는 것을 특징으로 하는 다수의 게이트 어레이 기부 셀.
  18. 제14항에 있어서, 상기 적어도 두 개의 서로 다른 트랜지스터중 적어도 두 개는 서로 다른 채널 폭을 갖는 것을 특징으로 하는 다수의 게이트 어레이 기부 셀.
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