JPH05102443A - ゲート・アレイ・ベース・セル - Google Patents
ゲート・アレイ・ベース・セルInfo
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- JPH05102443A JPH05102443A JP4087240A JP8724092A JPH05102443A JP H05102443 A JPH05102443 A JP H05102443A JP 4087240 A JP4087240 A JP 4087240A JP 8724092 A JP8724092 A JP 8724092A JP H05102443 A JPH05102443 A JP H05102443A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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-
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- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
-
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- H01—ELECTRIC ELEMENTS
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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Abstract
(57)【要約】
【目的】 種々のチャンネル・コンダクタンスを有する
トランジスタに対応することができるゲート・アレイ・
ベース・セルを提供する。 【構成】 高導電率トランジスタ装置または低導電率ト
ランジスタ装置として容易に構成することができるゲー
ト・アレイ・ベース・セルは、例えば、典型的には多量
の不純物が添加されたＮ形シリコンまたは多量の不純物
が添加されたＰ形シリコンである、第１導電形のモート
領域を有する。異なる導電形のチャンネル領域が、モー
ト領域を少なくとも３つの部分に分離する。例えば二酸
化シリコンのような絶縁体層、およびゲートが、チャン
ネル領域の上に作成される。ゲートは、例えば、ポリシ
リコンで作成することができる。
トランジスタに対応することができるゲート・アレイ・
ベース・セルを提供する。 【構成】 高導電率トランジスタ装置または低導電率ト
ランジスタ装置として容易に構成することができるゲー
ト・アレイ・ベース・セルは、例えば、典型的には多量
の不純物が添加されたＮ形シリコンまたは多量の不純物
が添加されたＰ形シリコンである、第１導電形のモート
領域を有する。異なる導電形のチャンネル領域が、モー
ト領域を少なくとも３つの部分に分離する。例えば二酸
化シリコンのような絶縁体層、およびゲートが、チャン
ネル領域の上に作成される。ゲートは、例えば、ポリシ
リコンで作成することができる。
Description
【０００１】
【産業上の利用分野】本発明は、全体的にいえば、半導
体装置およびその製造法に関す。さらに詳細にいえば、
本発明は改良されたゲート・アレイ・ベース・セル構造
体およびその製造法に関す。
体装置およびその製造法に関す。さらに詳細にいえば、
本発明は改良されたゲート・アレイ・ベース・セル構造
体およびその製造法に関す。
【０００２】
【従来の技術および問題点】集積回路の製造の際、１個
のチップの上に多数個のトランジスタを作成することが
必要であることがよくある。これらのトランジスタが相
互に接続されて、論理ゲート、フリップ・フロップ、メ
モリ・セル、および種々の他の装置が作成される。大抵
のスタテック論理装置では、高速動作をうるために、ト
ランジスタ・チャンネル・コンダクタンスが大きいこと
が望ましい。しかしながら、例えばスタテック・ランダ
ム・アクセス・メモリ（ＳＲＡＭ）のような回路では、
大きな処理マージンを有する安定な書き込み動作をうる
ために、低導電率トランジスタが望ましい。
のチップの上に多数個のトランジスタを作成することが
必要であることがよくある。これらのトランジスタが相
互に接続されて、論理ゲート、フリップ・フロップ、メ
モリ・セル、および種々の他の装置が作成される。大抵
のスタテック論理装置では、高速動作をうるために、ト
ランジスタ・チャンネル・コンダクタンスが大きいこと
が望ましい。しかしながら、例えばスタテック・ランダ
ム・アクセス・メモリ（ＳＲＡＭ）のような回路では、
大きな処理マージンを有する安定な書き込み動作をうる
ために、低導電率トランジスタが望ましい。
【０００３】１個のチップの上に高導電率トランジスタ
と低導電率トランジスタとの両方を有するという目的を
達成する１つの通常の方法は、チップ上の全体の配置を
その応用目的に応じてその度に設計することである。特
定用途向け配置設計の場合、異なる寸法のトランジスタ
を制作することは容易にできる。しかしながら、多重レ
ベル装置のすべてのレベルを特定の製造に応じてその度
に設計しなければならない、という欠点がある。
と低導電率トランジスタとの両方を有するという目的を
達成する１つの通常の方法は、チップ上の全体の配置を
その応用目的に応じてその度に設計することである。特
定用途向け配置設計の場合、異なる寸法のトランジスタ
を制作することは容易にできる。しかしながら、多重レ
ベル装置のすべてのレベルを特定の製造に応じてその度
に設計しなければならない、という欠点がある。
【０００４】他方、ゲート・アレイはトランジスタ回路
のアレイであって、そこでは同じベース・セルが多数の
異なる応用に用いられる。この構成体では、多重レベル
装置の最終的な相互接続レベルだけが、与えられた応用
のいずれか１つに対して具体的に設計される。ベース・
セルと呼ばれている最初のレベルは、いずれの製造に対
しても同じである。この製造法では、異なる寸法のトラ
ンジスタを有するために、特定用途向け配置設計の場合
よりも設計をさらに困難にする。それは、種々のコンダ
クタンスを有するトランジスタの配置が応用目的に応じ
てその度に異なるからである。
のアレイであって、そこでは同じベース・セルが多数の
異なる応用に用いられる。この構成体では、多重レベル
装置の最終的な相互接続レベルだけが、与えられた応用
のいずれか１つに対して具体的に設計される。ベース・
セルと呼ばれている最初のレベルは、いずれの製造に対
しても同じである。この製造法では、異なる寸法のトラ
ンジスタを有するために、特定用途向け配置設計の場合
よりも設計をさらに困難にする。それは、種々のコンダ
クタンスを有するトランジスタの配置が応用目的に応じ
てその度に異なるからである。
【０００５】ゲート・アレイを用いる時、同じ寸法のト
ランジスタを組み上げて回路を設計することができる。
種々の駆動可能性を有するゲートを作成するという要請
を満たすために、１個以上のトランジスタを接続するこ
とにより、多数個のトランジスタの構成体が種々のコン
ダクタンスを有するようにすることができる。しかしな
がら、これらの方法は特定用途向け配置設計の場合より
も、１つの応用当りさらに多くのトランジスタを必要と
する。したがって、この場合には、チップの上により大
きな面積領域を必要とするであろう。
ランジスタを組み上げて回路を設計することができる。
種々の駆動可能性を有するゲートを作成するという要請
を満たすために、１個以上のトランジスタを接続するこ
とにより、多数個のトランジスタの構成体が種々のコン
ダクタンスを有するようにすることができる。しかしな
がら、これらの方法は特定用途向け配置設計の場合より
も、１つの応用当りさらに多くのトランジスタを必要と
する。したがって、この場合には、チップの上により大
きな面積領域を必要とするであろう。
【０００６】ゲート・アレイを設計するまた別の方法
は、ベース・セル・パターンの中に１つの寸法だけでな
く多数個の寸法のトランジスタを備えることである。こ
の場合には、最終的な構成体を接続して、その応用に対
して要求されているいずれかの寸法のトランジスタを利
用することができる。しかしながら、再び、使用されな
い多数個のトランジスタが存在するであろう。さらに、
最終的なスピードを大きくするためには、トランジスタ
の接続体が長くなることは避けなければならない。
は、ベース・セル・パターンの中に１つの寸法だけでな
く多数個の寸法のトランジスタを備えることである。こ
の場合には、最終的な構成体を接続して、その応用に対
して要求されているいずれかの寸法のトランジスタを利
用することができる。しかしながら、再び、使用されな
い多数個のトランジスタが存在するであろう。さらに、
最終的なスピードを大きくするためには、トランジスタ
の接続体が長くなることは避けなければならない。
【０００７】したがって、これらの問題点のいずれかま
たは全部を解決することが、現在要請されている。
たは全部を解決することが、現在要請されている。
【０００８】
【問題点を解決するための手段】本発明のこの他の目的
および利点は明らかであり、そして下記において部分的
に明らかになるであろう。本発明のゲート・アレイ・ベ
ース・セルはいろいろな応用に対応できる柔軟性を有し
ていて、種々のチャンネル・コンダクタンスのトランジ
スタを得ることができる。
および利点は明らかであり、そして下記において部分的
に明らかになるであろう。本発明のゲート・アレイ・ベ
ース・セルはいろいろな応用に対応できる柔軟性を有し
ていて、種々のチャンネル・コンダクタンスのトランジ
スタを得ることができる。
【０００９】ゲート・アレイ・ベース・セルは、例え
ば、典型的には多量の不純物が添加されたＮ形シリコン
または典型的には多量の不純物が添加されたＰ形シリコ
ンで作成される、第１導電形のモート領域を有する。異
なる導電形のチャンネル領域が、モート領域を少なくと
も３つの部分に分離する。例えば二酸化シリコンのよう
な絶縁体層とゲートとが、チャンネル領域の上に作成さ
れる。ゲートは、例えば、ポリシリコンで作成される。
ば、典型的には多量の不純物が添加されたＮ形シリコン
または典型的には多量の不純物が添加されたＰ形シリコ
ンで作成される、第１導電形のモート領域を有する。異
なる導電形のチャンネル領域が、モート領域を少なくと
も３つの部分に分離する。例えば二酸化シリコンのよう
な絶縁体層とゲートとが、チャンネル領域の上に作成さ
れる。ゲートは、例えば、ポリシリコンで作成される。
【００１０】ベース・セル構造体が相互に接続されて、
例えば、フリップ・フロップ、読み出し専用メモリ、お
よび論理ゲートのような、多くの回路を作成することが
できる。種々のコンダクタンスを有するチャンネルを備
えた装置を作成するためのトランジスタの接続が開示さ
れる。この構造体の例示的製造法がまた開示される。
例えば、フリップ・フロップ、読み出し専用メモリ、お
よび論理ゲートのような、多くの回路を作成することが
できる。種々のコンダクタンスを有するチャンネルを備
えた装置を作成するためのトランジスタの接続が開示さ
れる。この構造体の例示的製造法がまた開示される。
【００１１】本発明の利点は、高導電率トランジスタの
低導電率トランジスタとの両方が、余分の面積領域を必
要とせずに得られることである。このベース・セル・ア
レイにより、異なる寸法のベース・セルを有する配置設
計を利用する時に必要であるように、回路全体を設計す
る際の特定用途向け設計の負担なしに、または面積領域
を付加する要請なしに、自由に種々のトランジスタ幅を
得ることが可能である。
低導電率トランジスタとの両方が、余分の面積領域を必
要とせずに得られることである。このベース・セル・ア
レイにより、異なる寸法のベース・セルを有する配置設
計を利用する時に必要であるように、回路全体を設計す
る際の特定用途向け設計の負担なしに、または面積領域
を付加する要請なしに、自由に種々のトランジスタ幅を
得ることが可能である。
【００１２】
【実施例】本発明の前記特徴は、添付図面を参照しての
下記説明により、さらに明確に理解することができるで
あろう。
下記説明により、さらに明確に理解することができるで
あろう。
【００１３】種々の図面の中で対応する番号および対応
する記号がでてきた場合、特に断らない限り、それらは
対応する部品を示す。
する記号がでてきた場合、特に断らない限り、それらは
対応する部品を示す。
【００１４】本発明の好ましい実施例の製造法および使
用法は、下記で詳細に考察される。しかしながら、本発
明は多くの応用可能な独創的な概念を有しており、そし
てこの概念は多様な方面で実施可能であることが分かる
筈である。考察される特定の実施例は、本発明を製造し
および使用する特定の方法を単に例示したものであっ
て、本発明の範囲がそれらに限定されることを意味する
ものではない。
用法は、下記で詳細に考察される。しかしながら、本発
明は多くの応用可能な独創的な概念を有しており、そし
てこの概念は多様な方面で実施可能であることが分かる
筈である。考察される特定の実施例は、本発明を製造し
および使用する特定の方法を単に例示したものであっ
て、本発明の範囲がそれらに限定されることを意味する
ものではない。
【００１５】下記において、本発明の構造体のいくつか
の好ましい実施例とその製造法とが説明される。先行技
術が簡単に説明されるであろう。それから、本発明のい
くつかの好ましい実施例が、いくつかの使用法の例を挙
げながら、説明されるであろう。最後に、製造法の１つ
の例が説明されるであろう。
の好ましい実施例とその製造法とが説明される。先行技
術が簡単に説明されるであろう。それから、本発明のい
くつかの好ましい実施例が、いくつかの使用法の例を挙
げながら、説明されるであろう。最後に、製造法の１つ
の例が説明されるであろう。
【００１６】図１ａは、先行技術によるベース・セル１
０を示したものである。ベース・セル１０はモート領域
２２を有する。モート領域２２は、チャンネル領域１２
によって、２つの領域２４および２８に分離される。チ
ャンネル領域１２の上に、ゲート領域１４が作成され
る。ゲート領域１４はチャンネル領域１２から絶縁され
る。モート領域は、Ｎチャンネル・トランジスタのため
のＮ＋不純物添加シリコン、またはＰチャンネル・トラ
ンジスタのためのＰ＋不純物添加シリコンで構成され
る。
０を示したものである。ベース・セル１０はモート領域
２２を有する。モート領域２２は、チャンネル領域１２
によって、２つの領域２４および２８に分離される。チ
ャンネル領域１２の上に、ゲート領域１４が作成され
る。ゲート領域１４はチャンネル領域１２から絶縁され
る。モート領域は、Ｎチャンネル・トランジスタのため
のＮ＋不純物添加シリコン、またはＰチャンネル・トラ
ンジスタのためのＰ＋不純物添加シリコンで構成され
る。
【００１７】図１ａに示された先行技術において、１個
のトランジスタを作成することができる。モート領域２
４および２８はトランジスタのソースおよびドレインを
構成し、そしてチャンネル領域１２はトランジスタのチ
ャンネルを構成する。先行技術においてよく知られてい
るように、トランジスタは、ゲート１４やモート領域２
４および２８を導電線路で接続することによって、必要
な回路の中に組み上げることができる。図面には、導電
線路は示されていない。
のトランジスタを作成することができる。モート領域２
４および２８はトランジスタのソースおよびドレインを
構成し、そしてチャンネル領域１２はトランジスタのチ
ャンネルを構成する。先行技術においてよく知られてい
るように、トランジスタは、ゲート１４やモート領域２
４および２８を導電線路で接続することによって、必要
な回路の中に組み上げることができる。図面には、導電
線路は示されていない。
【００１８】図１ｂは、２個のゲート１４および１８を
有する先行技術によるベース・セル１０を示したもので
ある。ゲート１４および１８と下にあるチャンネル領域
１２および１６は、モート領域２２を、領域２４、２８
および３０に分離する。このベース・セルでは、２個の
トランジスタを作成することができる。１個のトランジ
スタは、ゲート１４と、ソースおよびドレインとしての
モート領域２４および２８で構成され、一方、もう１個
のトランジスタは、ゲート１８と、ソースおよびドレイ
ンとしてのモート領域２８および３０で構成される。単
一トランジスタ・ベース・セルの場合と同様に、これら
のトランジスタは、導電線路による接続によって、必要
な回路の中に組み上げることができる。図面にはまた、
これらの導電線路は示されていない。
有する先行技術によるベース・セル１０を示したもので
ある。ゲート１４および１８と下にあるチャンネル領域
１２および１６は、モート領域２２を、領域２４、２８
および３０に分離する。このベース・セルでは、２個の
トランジスタを作成することができる。１個のトランジ
スタは、ゲート１４と、ソースおよびドレインとしての
モート領域２４および２８で構成され、一方、もう１個
のトランジスタは、ゲート１８と、ソースおよびドレイ
ンとしてのモート領域２８および３０で構成される。単
一トランジスタ・ベース・セルの場合と同様に、これら
のトランジスタは、導電線路による接続によって、必要
な回路の中に組み上げることができる。図面にはまた、
これらの導電線路は示されていない。
【００１９】図２ａは、本発明のゲート・アレイ・ベー
ス・セル１０の第１実施例の平面図である。この図面に
示されているように、ベース・セル１０はモート領域２
２を有する。セル１０は、チャンネル領域１２の上に作
成されたゲート１４を有する。先行技術とは異なって、
ゲート１４は延長体１５を有する。延長体１５は、ゲー
ト１４の一方側でモート２２を横断して延長され、そし
て絶縁体領域３２ａに達している。絶縁体領域３２ａ
は、セル１０を、アレイの中の同様なセルから分離す
る。チャンネル領域１２は、ゲート延長体１５の下にま
た延長される。
ス・セル１０の第１実施例の平面図である。この図面に
示されているように、ベース・セル１０はモート領域２
２を有する。セル１０は、チャンネル領域１２の上に作
成されたゲート１４を有する。先行技術とは異なって、
ゲート１４は延長体１５を有する。延長体１５は、ゲー
ト１４の一方側でモート２２を横断して延長され、そし
て絶縁体領域３２ａに達している。絶縁体領域３２ａ
は、セル１０を、アレイの中の同様なセルから分離す
る。チャンネル領域１２は、ゲート延長体１５の下にま
た延長される。
【００２０】この実施例では、モート領域２２は３個の
領域２４、２６および２８に分離される。図２ａに示さ
れたベース・セルは、３個のトランジスタを構成するこ
とができる。トランジスタＴ１はソース領域２４と、ド
レイン領域２８と、ゲート１４とで構成され、トランジ
スタＴ２はソース領域２６と、ドレイン領域２８と、ゲ
ート１４とで構成され、およびトランジスタＴ３はソー
ス領域２４と、ドレイン領域２６と、ゲート１４とで構
成される。もちろん、ソースおよびドレインは逆にする
ことができる。
領域２４、２６および２８に分離される。図２ａに示さ
れたベース・セルは、３個のトランジスタを構成するこ
とができる。トランジスタＴ１はソース領域２４と、ド
レイン領域２８と、ゲート１４とで構成され、トランジ
スタＴ２はソース領域２６と、ドレイン領域２８と、ゲ
ート１４とで構成され、およびトランジスタＴ３はソー
ス領域２４と、ドレイン領域２６と、ゲート１４とで構
成される。もちろん、ソースおよびドレインは逆にする
ことができる。
【００２１】先行技術のセルはただ１個のトランジスタ
を構成するのに対し、このベース・セルは３個のトラン
ジスタを構成する可能性を有するという利点を持つ。さ
らに、これらの３個のトランジスタはすべて異なるチャ
ンネル幅および／または異なるチャンネル長を有するこ
とができ、したがって、異なるチャンネル導電率を有す
ることができる。
を構成するのに対し、このベース・セルは３個のトラン
ジスタを構成する可能性を有するという利点を持つ。さ
らに、これらの３個のトランジスタはすべて異なるチャ
ンネル幅および／または異なるチャンネル長を有するこ
とができ、したがって、異なるチャンネル導電率を有す
ることができる。
【００２２】典型的な実施例では、モート領域２２は不
純物が多量に添加されたシリコンで構成される。モート
領域２２は、Ｎチャンネル・トランジスタに対しＮ＋不
純物添加シリコンを有し、およびＰチャンネル・トラン
ジスタに対しＰ＋不純物添加シリコンを有する。チャン
ネル領域１２は、典型的には、しかし必ずそうと言うわ
けではないが、不純物が少量だけ添加されて、モート領
域の導電形と反対の導電形を有する。ゲート１４は、典
型的には、例えば不純物が多量に添加されたポリシリコ
ンのような、導電材料から作成される。チャンネル領域
１２とゲート１４は、例えば二酸化シリコンのような酸
化物の絶縁体層によって、分離される。絶縁体領域３２
は、例えば二酸化シリコンのような、厚い酸化物からま
た作成することができる。
純物が多量に添加されたシリコンで構成される。モート
領域２２は、Ｎチャンネル・トランジスタに対しＮ＋不
純物添加シリコンを有し、およびＰチャンネル・トラン
ジスタに対しＰ＋不純物添加シリコンを有する。チャン
ネル領域１２は、典型的には、しかし必ずそうと言うわ
けではないが、不純物が少量だけ添加されて、モート領
域の導電形と反対の導電形を有する。ゲート１４は、典
型的には、例えば不純物が多量に添加されたポリシリコ
ンのような、導電材料から作成される。チャンネル領域
１２とゲート１４は、例えば二酸化シリコンのような酸
化物の絶縁体層によって、分離される。絶縁体領域３２
は、例えば二酸化シリコンのような、厚い酸化物からま
た作成することができる。
【００２３】ゲート・アレイ・ベース・セル１０は、典
型的には、アレイの中の１つのセルである。アレイは、
３００，０００個のセルないし５００，０００個のセル
またはそれ以上の個数のセルを有することができる。各
セルの中のトランジスタは、導電相互接続体で相互に接
続される。これらの導電相互接続体は、アレイ全体の上
に広がっている絶縁体層の上に作成される。これらの導
電相互接続体および絶縁体層は、図面には示されていな
い。コンタクトホールがこの絶縁体層を貫通して作成さ
れ、それにより、導電相互接続体がトランジスタ・セル
の必要な部分と接触することができる。
型的には、アレイの中の１つのセルである。アレイは、
３００，０００個のセルないし５００，０００個のセル
またはそれ以上の個数のセルを有することができる。各
セルの中のトランジスタは、導電相互接続体で相互に接
続される。これらの導電相互接続体は、アレイ全体の上
に広がっている絶縁体層の上に作成される。これらの導
電相互接続体および絶縁体層は、図面には示されていな
い。コンタクトホールがこの絶縁体層を貫通して作成さ
れ、それにより、導電相互接続体がトランジスタ・セル
の必要な部分と接触することができる。
【００２４】図２ｂは、本発明の２ゲートの実施例を示
す。ベース・セル１０は、チャンネル領域１２および１
６の上にそれぞれ存在する、２個のゲート１４および１
８を有する。ゲート１４はゲート延長体１５を有する。
ゲート延長体１５は、ゲート１４の一方側でモート２２
を横断して延長され、そして絶縁体領域３２ａに達して
いる。同様に、ゲート１８はゲート延長体１９を有す
る。ゲート延長体１９は、ゲート１８のゲート１４と反
対側でモート２２を横断して延長され、そして絶縁体領
域３２ｂに達している。チャンネル領域１２および１６
は、ゲート延長体１５および１９を含めて全ゲート１４
および１８の下に存在する。図２ａのところで説明した
ように、ゲート１４は、３個のトランジスタＴ１１、Ｔ
１２およびＴ１３のために用いることができる。同様
に、ゲート１８は３個のトランジスタＴ２１、Ｔ２２お
よびＴ２３によって共有されることができる。デュアル
・ゲート・ベース・セル１０では、モート領域２８は両
方のゲートに対し共通であるであろう。
す。ベース・セル１０は、チャンネル領域１２および１
６の上にそれぞれ存在する、２個のゲート１４および１
８を有する。ゲート１４はゲート延長体１５を有する。
ゲート延長体１５は、ゲート１４の一方側でモート２２
を横断して延長され、そして絶縁体領域３２ａに達して
いる。同様に、ゲート１８はゲート延長体１９を有す
る。ゲート延長体１９は、ゲート１８のゲート１４と反
対側でモート２２を横断して延長され、そして絶縁体領
域３２ｂに達している。チャンネル領域１２および１６
は、ゲート延長体１５および１９を含めて全ゲート１４
および１８の下に存在する。図２ａのところで説明した
ように、ゲート１４は、３個のトランジスタＴ１１、Ｔ
１２およびＴ１３のために用いることができる。同様
に、ゲート１８は３個のトランジスタＴ２１、Ｔ２２お
よびＴ２３によって共有されることができる。デュアル
・ゲート・ベース・セル１０では、モート領域２８は両
方のゲートに対し共通であるであろう。
【００２５】図２ｂにおいて、ゲート延長体１５はゲー
ト１４の１つの端部に作成され、そしてゲート延長体１
９はゲート１８の反対側の端部に作成される。ゲート延
長体の配置は設計上の選択の問題であるが、典型的な場
合には、トランジスタの間の相互接続が最適化されるよ
うに選定される。このトランジスタの間の相互接続体
は、図面には示されていない。図２ｃは、デュアル・ト
ランジスタ・ベース・セル１０のまた別の実施例を示
す。この実施例では、ゲート延長体１５および１９は、
それぞれのゲート１４および１８の同じ端部に作成され
る。ゲート延長体１５および１９の配置は、図２ｂおよ
び図２ｃにおいて、ある種の対称性を保持しているが、
このことは必ずしも必要な条件ではない。
ト１４の１つの端部に作成され、そしてゲート延長体１
９はゲート１８の反対側の端部に作成される。ゲート延
長体の配置は設計上の選択の問題であるが、典型的な場
合には、トランジスタの間の相互接続が最適化されるよ
うに選定される。このトランジスタの間の相互接続体
は、図面には示されていない。図２ｃは、デュアル・ト
ランジスタ・ベース・セル１０のまた別の実施例を示
す。この実施例では、ゲート延長体１５および１９は、
それぞれのゲート１４および１８の同じ端部に作成され
る。ゲート延長体１５および１９の配置は、図２ｂおよ
び図２ｃにおいて、ある種の対称性を保持しているが、
このことは必ずしも必要な条件ではない。
【００２６】図３ａはベース・セル１０の平面図を示
し、そして図３ｂ〜図３ｃはベース・セル１０の横断面
図を示す。
し、そして図３ｂ〜図３ｃはベース・セル１０の横断面
図を示す。
【００２７】図３ａは、前記の図２ａのところで説明し
たのと同様なベース・セル１０の平面図である。図３ｂ
は、図３ａの線ＡＡに沿っての横断面図である。ゲート
１４およびゲート延長体１５はチャンネル領域１２の上
に作成され、かつ、それから絶縁体層１３によって絶縁
される。ゲート１４およびゲート延長体１５は、モート
領域２８から絶縁体領域３２ａにまで延長される。ゲー
ト１４は、例えば、モート領域２８と自己整合すること
ができる。
たのと同様なベース・セル１０の平面図である。図３ｂ
は、図３ａの線ＡＡに沿っての横断面図である。ゲート
１４およびゲート延長体１５はチャンネル領域１２の上
に作成され、かつ、それから絶縁体層１３によって絶縁
される。ゲート１４およびゲート延長体１５は、モート
領域２８から絶縁体領域３２ａにまで延長される。ゲー
ト１４は、例えば、モート領域２８と自己整合すること
ができる。
【００２８】図３ｃは、図３ａの線ＢＢに沿っての横断
面図である。ゲート１４はチャンネル領域１２の上に作
成され、かつ、それから絶縁体層１３によって絶縁され
る。チャンネル領域１２は、モート領域２４をモート領
域２８から分離する。ゲート１４は、例えば、モート領
域２４および２８と自己整合することができる。モート
領域２４をソースとして用いるおよびモート領域２８を
ドレインとして用いることによって、またはその逆に用
いることによって、トランジスタＴ１が作成される。絶
縁体領域３２ａがモート領域２４に隣接して配置され、
そしてこの絶縁体領域３２ａによって、ベース・セル１
０がアレイの中の隣接するセルから分離される。図２ａ
の平面図に示されているように、絶縁体領域がモート領
域２８に隣接して作成され、または図２ｂおよび図２ｃ
平面図に示されているように、また別のチャンネル領域
１６およびゲート１８がモート領域２８に隣接して作成
される。
面図である。ゲート１４はチャンネル領域１２の上に作
成され、かつ、それから絶縁体層１３によって絶縁され
る。チャンネル領域１２は、モート領域２４をモート領
域２８から分離する。ゲート１４は、例えば、モート領
域２４および２８と自己整合することができる。モート
領域２４をソースとして用いるおよびモート領域２８を
ドレインとして用いることによって、またはその逆に用
いることによって、トランジスタＴ１が作成される。絶
縁体領域３２ａがモート領域２４に隣接して配置され、
そしてこの絶縁体領域３２ａによって、ベース・セル１
０がアレイの中の隣接するセルから分離される。図２ａ
の平面図に示されているように、絶縁体領域がモート領
域２８に隣接して作成され、または図２ｂおよび図２ｃ
平面図に示されているように、また別のチャンネル領域
１６およびゲート１８がモート領域２８に隣接して作成
される。
【００２９】図３ｄは、図３ａの線ＣＣに沿っての横断
面図である。ゲート１４はチャンネル領域１２の上に作
成され、かつ、それから絶縁体層１３によって絶縁され
る。チャンネル領域１２は、モート領域２４をモート領
域２６から分離して、トランジスタＴ３が作成される。
ゲート１４は、例えば、モート領域２４および２６と自
己整合することができる。絶縁体領域３２ｃおよび３２
ｄはベース・セル１０を隣接するベース・セルから分離
し、そしてそれぞれモート領域２６および２４と接触す
る。
面図である。ゲート１４はチャンネル領域１２の上に作
成され、かつ、それから絶縁体層１３によって絶縁され
る。チャンネル領域１２は、モート領域２４をモート領
域２６から分離して、トランジスタＴ３が作成される。
ゲート１４は、例えば、モート領域２４および２６と自
己整合することができる。絶縁体領域３２ｃおよび３２
ｄはベース・セル１０を隣接するベース・セルから分離
し、そしてそれぞれモート領域２６および２４と接触す
る。
【００３０】本発明のベース・セル配置設計において、
種々の変更を行うことができる。図４では、ベース・セ
ル１０ｐとベース・セル１０ｎが相互に隣接して作成さ
れる。図示されたセルでは、モート領域２２ｐはＰ＋不
純物添加シリコンで作成され、そしてそれを用いてＰチ
ャンネル・トランジスタが作成される。モート領域２２
ｎはＮ＋不純物添加シリコンで作成され、そしてそれを
用いてＮチャンネル・トランジスタが作成される。要求
されたゲート・アレイがＣＭＯＳトランジスタ用である
時、この構造体を用いることができる。もちろん、モー
ト領域の配置を逆にすることができる。典型的な実施例
では、交代する行のＮチャンネル・ベース・セルおよび
Ｐチャンネル・ベース・セルは、おのおのの行が同じ導
電形のモート領域を有して作成されるであろう。
種々の変更を行うことができる。図４では、ベース・セ
ル１０ｐとベース・セル１０ｎが相互に隣接して作成さ
れる。図示されたセルでは、モート領域２２ｐはＰ＋不
純物添加シリコンで作成され、そしてそれを用いてＰチ
ャンネル・トランジスタが作成される。モート領域２２
ｎはＮ＋不純物添加シリコンで作成され、そしてそれを
用いてＮチャンネル・トランジスタが作成される。要求
されたゲート・アレイがＣＭＯＳトランジスタ用である
時、この構造体を用いることができる。もちろん、モー
ト領域の配置を逆にすることができる。典型的な実施例
では、交代する行のＮチャンネル・ベース・セルおよび
Ｐチャンネル・ベース・セルは、おのおのの行が同じ導
電形のモート領域を有して作成されるであろう。
【００３１】図４に、小さなモート領域３３および３４
がまた示されている。小さなモート領域３３はゲート領
域３６と下にあるチャンネル領域３７とによって分離さ
れ、トランジスタＮ１５が作成される。同様に、小さな
モート領域３４はゲート領域３５と下にあるチャンネル
領域３８とによって分離され、トランジスタＮ２５が作
成される。トランジスタＮ１５およびＮ２５は、例え
ば、メモリ・セルのパス・ゲートのために用いることが
できる。Ｎチャンネルであるとして示されたけれども、
トランジスタＮ１５およびＮ２５はＰチャンネル装置で
あることができる。
がまた示されている。小さなモート領域３３はゲート領
域３６と下にあるチャンネル領域３７とによって分離さ
れ、トランジスタＮ１５が作成される。同様に、小さな
モート領域３４はゲート領域３５と下にあるチャンネル
領域３８とによって分離され、トランジスタＮ２５が作
成される。トランジスタＮ１５およびＮ２５は、例え
ば、メモリ・セルのパス・ゲートのために用いることが
できる。Ｎチャンネルであるとして示されたけれども、
トランジスタＮ１５およびＮ２５はＰチャンネル装置で
あることができる。
【００３２】ベース・セル１０の種々の変更実施例が図
５に示される。この実施例では、ゲート１４は、ゲート
延長体１５ａおよびゲート延長体１５ｂを有する。前記
で説明した実施例の場合のように、チャンネル領域１２
は、ゲート延長体１５ａおよび１５ｂを含む全ゲートの
下に広がっている。ここで、モート領域２２は、チャン
ネル領域１２と、上にあるゲート１４と、ゲート延長体
１５ａおよび１５ｂとによって、４個の部分に分離され
る。この構成体では、５個のトランジスタＴ１０〜Ｔ１
４を作成することができる。この構成体により、小さな
面積領域に多数個のトランジスタを配置することができ
るという利点が得られるが、しかし配置設計のコストが
かかるという欠点を有する。最高のチャンネル導電率を
得るために、領域１３１および領域１３２が同じ電位に
あることが好ましく、したがって、相互接続体でそれら
を接続しなければならない。図５では、トランジスタＴ
１２の幅はトランジスタＴ１０およびＴ１４の幅よりも
大きく、また別の可能な変更を示している。
５に示される。この実施例では、ゲート１４は、ゲート
延長体１５ａおよびゲート延長体１５ｂを有する。前記
で説明した実施例の場合のように、チャンネル領域１２
は、ゲート延長体１５ａおよび１５ｂを含む全ゲートの
下に広がっている。ここで、モート領域２２は、チャン
ネル領域１２と、上にあるゲート１４と、ゲート延長体
１５ａおよび１５ｂとによって、４個の部分に分離され
る。この構成体では、５個のトランジスタＴ１０〜Ｔ１
４を作成することができる。この構成体により、小さな
面積領域に多数個のトランジスタを配置することができ
るという利点が得られるが、しかし配置設計のコストが
かかるという欠点を有する。最高のチャンネル導電率を
得るために、領域１３１および領域１３２が同じ電位に
あることが好ましく、したがって、相互接続体でそれら
を接続しなければならない。図５では、トランジスタＴ
１２の幅はトランジスタＴ１０およびＴ１４の幅よりも
大きく、また別の可能な変更を示している。
【００３３】図５にまた示されているように、ゲート１
８はゲート延長体１９ａおよび１９ｂを有する。この構
成体は見ると分かるように、ゲート配置設計は対称的で
はない。図には示されていないけれども、１個のベース
・セルの中に２個以上のゲートを有することもまた可能
である。この１つの変更実施例またはすべてのこれらの
変更実施例、および当業者には明らかである多数の他の
変更実施例は、ここで開示された実施例のいずれかで実
施することができる。
８はゲート延長体１９ａおよび１９ｂを有する。この構
成体は見ると分かるように、ゲート配置設計は対称的で
はない。図には示されていないけれども、１個のベース
・セルの中に２個以上のゲートを有することもまた可能
である。この１つの変更実施例またはすべてのこれらの
変更実施例、および当業者には明らかである多数の他の
変更実施例は、ここで開示された実施例のいずれかで実
施することができる。
【００３４】３トランジスタ構成体が図６〜図８に示さ
れている。回路の要請に基づいて、接続が選定される。
先行技術の多重モート構成体とは異なって、図６〜図８
に示された構造体を実施するのに余分の面積領域は必要
でない。
れている。回路の要請に基づいて、接続が選定される。
先行技術の多重モート構成体とは異なって、図６〜図８
に示された構造体を実施するのに余分の面積領域は必要
でない。
【００３５】図６ａに示された構成体の概要図は、高速
論理装置に対し適切な選定である。図６ａおよび図６ｂ
に示されているように、トランジスタＴ１、トランジス
タＴ２およびトランジスタＴ３のおのおのは共通のゲー
ト１４を有する。モート領域２４は、トランジスタＴ１
およびトランジスタＴ３に対し、ドレインの役割を果た
す。モート領域２８はトランジスタＴ２に対するドレイ
ンでありかつトランジスタＴ１に対するソースであり、
そしてモート領域２８はトランジスタＴ２およびＴ３に
対するソースである。これらのトランジスタは概要構成
図ではＰチャンネル装置であるとして示されているが、
全く同様に、Ｎチャンネル装置として作成することもで
きる。
論理装置に対し適切な選定である。図６ａおよび図６ｂ
に示されているように、トランジスタＴ１、トランジス
タＴ２およびトランジスタＴ３のおのおのは共通のゲー
ト１４を有する。モート領域２４は、トランジスタＴ１
およびトランジスタＴ３に対し、ドレインの役割を果た
す。モート領域２８はトランジスタＴ２に対するドレイ
ンでありかつトランジスタＴ１に対するソースであり、
そしてモート領域２８はトランジスタＴ２およびＴ３に
対するソースである。これらのトランジスタは概要構成
図ではＰチャンネル装置であるとして示されているが、
全く同様に、Ｎチャンネル装置として作成することもで
きる。
【００３６】図６ａの配置設計図には相互接続線路４０
が示されている。この相互接続線路４０は、ベース・セ
ル１０の表面全体を被覆している絶縁体層の上に作成さ
れる。相互接続体４０から接触体（コンタクト）４２を
通してモート領域２６への接続が行われ、および相互接
続体４０から接触体（コンタクト）４３を通してモート
領域２８への接続が行われる。
が示されている。この相互接続線路４０は、ベース・セ
ル１０の表面全体を被覆している絶縁体層の上に作成さ
れる。相互接続体４０から接触体（コンタクト）４２を
通してモート領域２６への接続が行われ、および相互接
続体４０から接触体（コンタクト）４３を通してモート
領域２８への接続が行われる。
【００３７】図に示されている接続線路により、相互接
続体４０を通して接続されたこれらの接続点（ノード）
２６および２８に、電圧ＶCCが加えられる。トランジス
タの配置を対称的にする目的で、モート領域３１がまた
接触体（コンタクト）４４を通して相互接続体４０に接
続される。ゲート電圧Ｖgは接触点４５を通してゲート
１４に接続される。ゲート１８は、回路の応用によって
は、別の線路に接続することができる。モート領域２４
はトランジスタＴ１とトランジスタＴ３との両方に対し
共通のドレインであり、そして接触体（コンタクト）４
６を通して電圧ＶO に接続される。
続体４０を通して接続されたこれらの接続点（ノード）
２６および２８に、電圧ＶCCが加えられる。トランジス
タの配置を対称的にする目的で、モート領域３１がまた
接触体（コンタクト）４４を通して相互接続体４０に接
続される。ゲート電圧Ｖgは接触点４５を通してゲート
１４に接続される。ゲート１８は、回路の応用によって
は、別の線路に接続することができる。モート領域２４
はトランジスタＴ１とトランジスタＴ３との両方に対し
共通のドレインであり、そして接触体（コンタクト）４
６を通して電圧ＶO に接続される。
【００３８】ゲート延長体１５は十分に細く、１つの接
触体と最小金属グリッド線路を限定するように配置され
た隣接する接触体との間のスペースに適合することがで
きる。先行技術の直線ゲートと同じゲート導電率が、図
６ｂに示された実施例によって得られる。なにかの理由
でもし余分の接触体がＴ２およびＴ３の共通接続点２６
に配置されないならば、ゲート特性の損失は無視するこ
とができる。それは、主トランジスタＴ１が他のトラン
ジスタに比べて十分に大きいからである。
触体と最小金属グリッド線路を限定するように配置され
た隣接する接触体との間のスペースに適合することがで
きる。先行技術の直線ゲートと同じゲート導電率が、図
６ｂに示された実施例によって得られる。なにかの理由
でもし余分の接触体がＴ２およびＴ３の共通接続点２６
に配置されないならば、ゲート特性の損失は無視するこ
とができる。それは、主トランジスタＴ１が他のトラン
ジスタに比べて十分に大きいからである。
【００３９】図７ａは本発明のセルのまた別の高コンダ
クタンス・トランジスタ構成体の配置設計図を示し、そ
して図７ｂはその概要構成図を示す。再び、トランジス
タＴ１、Ｔ２およびＴ３のおのおのは共通ゲート１４を
有する。モート領域２８はトランジスタＴ１およびＴ２
のソースとしての役割を果たす。モート領域２６はトラ
ンジスタＴ３のソースでありかつトランジスタＴ２のド
レインであり、そしてモート領域２４はトランジスタＴ
１およびＴ３のドレインである。例として、Ｖ CC電源電
圧は典型的には領域２８に加えることができ、そして出
力電圧は領域２４（Ｖ01）または領域２５（Ｖ02）のい
ずれかで読み出すことができる。領域２４および２６は
同じ直流電位を有するであろうが、一定の交流を加えた
場合には変化することが可能であり、したがって、独立
な出力として扱うことができる。これらのトランジスタ
は概要構成図ではＰチャンネル装置であるとして示され
ているが、全く同様に、Ｎチャンネル装置として作成す
ることもできる。
クタンス・トランジスタ構成体の配置設計図を示し、そ
して図７ｂはその概要構成図を示す。再び、トランジス
タＴ１、Ｔ２およびＴ３のおのおのは共通ゲート１４を
有する。モート領域２８はトランジスタＴ１およびＴ２
のソースとしての役割を果たす。モート領域２６はトラ
ンジスタＴ３のソースでありかつトランジスタＴ２のド
レインであり、そしてモート領域２４はトランジスタＴ
１およびＴ３のドレインである。例として、Ｖ CC電源電
圧は典型的には領域２８に加えることができ、そして出
力電圧は領域２４（Ｖ01）または領域２５（Ｖ02）のい
ずれかで読み出すことができる。領域２４および２６は
同じ直流電位を有するであろうが、一定の交流を加えた
場合には変化することが可能であり、したがって、独立
な出力として扱うことができる。これらのトランジスタ
は概要構成図ではＰチャンネル装置であるとして示され
ているが、全く同様に、Ｎチャンネル装置として作成す
ることもできる。
【００４０】図８ｂは、ゲート・コンダクタンスの小さ
なトランジスタ構成体の概要構成図である。図８ａは、
それに対応する平面配置設計図である。再び、トランジ
スタＴ１、Ｔ２およびＴ３のおのおのは共通ゲート１４
を有する。モート領域２４はトランジスタＴ１およびＴ
３に対するドレインの役割を果たす。モート領域２８は
トランジスタＴ２に対しドレインでありかつトランジス
タＴ１に対しソースであり、そしてモート領域２６はト
ランジスタＴ２およびＴ３に対しソースである。この構
成体では、チャンネル幅の小さなトランジスタＴ２およ
びＴ３はより大きなトランジスタＴ１よりも支配的であ
り、したがって、コンダクタンスの小さなゲートが得ら
れるであろう。例として、ＶCC電源電圧は典型的には領
域２４に加えることができ、そして出力電圧は２６で読
み出すことができる。これらのトランジスタは概要構成
図ではＰチャンネル装置であるとして示されているが、
全く同様に、Ｎチャンネル装置として作成することもで
きる。
なトランジスタ構成体の概要構成図である。図８ａは、
それに対応する平面配置設計図である。再び、トランジ
スタＴ１、Ｔ２およびＴ３のおのおのは共通ゲート１４
を有する。モート領域２４はトランジスタＴ１およびＴ
３に対するドレインの役割を果たす。モート領域２８は
トランジスタＴ２に対しドレインでありかつトランジス
タＴ１に対しソースであり、そしてモート領域２６はト
ランジスタＴ２およびＴ３に対しソースである。この構
成体では、チャンネル幅の小さなトランジスタＴ２およ
びＴ３はより大きなトランジスタＴ１よりも支配的であ
り、したがって、コンダクタンスの小さなゲートが得ら
れるであろう。例として、ＶCC電源電圧は典型的には領
域２４に加えることができ、そして出力電圧は２６で読
み出すことができる。これらのトランジスタは概要構成
図ではＰチャンネル装置であるとして示されているが、
全く同様に、Ｎチャンネル装置として作成することもで
きる。
【００４１】前記のこれまでの図面に示されているよう
に、トランジスタ・チャンネル構成体の導電率は、ソー
ス／ドレインに対し種々のチャンネル幅を有するトラン
ジスタの接続を定めることによって、制御することがで
きる。図６〜図８の概要図のおのおのには３個のトラン
ジスタが示されているけれども、これらの図面のおのお
のは、導電率が接触体の配置によって決定された与えら
れた導電率を有する１個のトランジスタと考えることが
できることを断っておく。言い換えれば、これらの概要
図は先行技術のトランジスタよりも複雑に見えるが、設
計の点でもおよび製造の点でも遙かに種々の応用に対応
できる柔軟性を有する。
に、トランジスタ・チャンネル構成体の導電率は、ソー
ス／ドレインに対し種々のチャンネル幅を有するトラン
ジスタの接続を定めることによって、制御することがで
きる。図６〜図８の概要図のおのおのには３個のトラン
ジスタが示されているけれども、これらの図面のおのお
のは、導電率が接触体の配置によって決定された与えら
れた導電率を有する１個のトランジスタと考えることが
できることを断っておく。言い換えれば、これらの概要
図は先行技術のトランジスタよりも複雑に見えるが、設
計の点でもおよび製造の点でも遙かに種々の応用に対応
できる柔軟性を有する。
【００４２】前記のトランジスタ構成体を接続して、多
数の異なる種類の装置を作成することができる。組み立
てることができる回路の例を挙げれば、論理ゲート、フ
リップ・フロップ、ＳＲＡＭ（スタテック・ランダム・
アクセス・メモリ）、ＲＯＭ（読み出し専用メモリ）お
よび多重ポート・メモリである。下記において、組み立
てることができる回路のいくつかを説明する。下記に挙
げた例は、本発明がそれらに限定されることを意味する
のではなく、本発明の概念は他の種々の回路に応用する
ことができる。
数の異なる種類の装置を作成することができる。組み立
てることができる回路の例を挙げれば、論理ゲート、フ
リップ・フロップ、ＳＲＡＭ（スタテック・ランダム・
アクセス・メモリ）、ＲＯＭ（読み出し専用メモリ）お
よび多重ポート・メモリである。下記において、組み立
てることができる回路のいくつかを説明する。下記に挙
げた例は、本発明がそれらに限定されることを意味する
のではなく、本発明の概念は他の種々の回路に応用する
ことができる。
【００４３】図９は、ＮＡＮＤゲートに対する必要な接
続が示されている。この実施例は、組み立てることがで
きる多数の論理ゲートの例を挙げたものである。
続が示されている。この実施例は、組み立てることがで
きる多数の論理ゲートの例を挙げたものである。
【００４４】図９ａは、入力（ＩＮ１）および（ＩＮ
２）と出力ＯＵＴを有するＮＡＮＤゲートの機能ブロッ
ク線図である。その概要構成図と対応する配置設計図
が、それぞれ、図９ｂおよび図９ｃに示されている。
２）と出力ＯＵＴを有するＮＡＮＤゲートの機能ブロッ
ク線図である。その概要構成図と対応する配置設計図
が、それぞれ、図９ｂおよび図９ｃに示されている。
【００４５】図９ｂおよび図９ｃでは、電源電圧ＶCCが
ＣＭＯＳゲート・アレイ構造体の領域２４ｐ、２８ｐお
よび３１ｐに加えられる。これは図４で考察したものと
同様である。出力ＯＵＴは相互接続された接続点２６
ｐ、３０ｐおよび３０ｎから取られる。ゲート１４ｐお
よび１４ｎは相互に接続され、そして入力信号ＩＮ１に
接続される。同様に、ゲート１８ｐおよび１８ｎは相互
に接続され、そして入力信号ＩＮ２に接続される。電源
電圧ＶSSは領域２４ｎおよび２６ｎに接続される。電源
電圧ＶSSは、例えば、アースに接続することができる。
すべての相互接続体は、当業者には周知の数多くの相互
接続技術のいずれかによって作成することができる。
ＣＭＯＳゲート・アレイ構造体の領域２４ｐ、２８ｐお
よび３１ｐに加えられる。これは図４で考察したものと
同様である。出力ＯＵＴは相互接続された接続点２６
ｐ、３０ｐおよび３０ｎから取られる。ゲート１４ｐお
よび１４ｎは相互に接続され、そして入力信号ＩＮ１に
接続される。同様に、ゲート１８ｐおよび１８ｎは相互
に接続され、そして入力信号ＩＮ２に接続される。電源
電圧ＶSSは領域２４ｎおよび２６ｎに接続される。電源
電圧ＶSSは、例えば、アースに接続することができる。
すべての相互接続体は、当業者には周知の数多くの相互
接続技術のいずれかによって作成することができる。
【００４６】次に示される論理ゲートは、図１０ａの機
能ブロック図に示された反転器（インバータ）１１０で
ある。反転器１１０は入力信号ＩＮおよび出力信号ＯＵ
Ｔを有する。その概要構成図および対応する配置設計図
は、それぞれ、図１０ｂおよび図１０ｃに示されてい
る。
能ブロック図に示された反転器（インバータ）１１０で
ある。反転器１１０は入力信号ＩＮおよび出力信号ＯＵ
Ｔを有する。その概要構成図および対応する配置設計図
は、それぞれ、図１０ｂおよび図１０ｃに示されてい
る。
【００４７】図１０ｂおよび図１０ｃに示されているよ
うに、この装置は図４で説明されたようなＣＭＯＳベー
ス・セルを使用している。電源電圧ＶCCは領域２６ｐ、
および２８ｐに加えられ、そして電源電圧ＶSSは領域２
６ｎおよび２８ｎに接続される。電源電圧ＶSSは、例え
ば、アースに接続することができる。ゲート１４ｐおよ
び１４ｎは電気的に相互に接続され、そして入力ＩＮに
接続される。出力ＯＵＴは相互に接続された領域２４ｐ
および２４ｎで読み出される。再び、すべての相互接続
体は、当業者には周知の数多くの相互接続技術のいずれ
かによって作成することができる。
うに、この装置は図４で説明されたようなＣＭＯＳベー
ス・セルを使用している。電源電圧ＶCCは領域２６ｐ、
および２８ｐに加えられ、そして電源電圧ＶSSは領域２
６ｎおよび２８ｎに接続される。電源電圧ＶSSは、例え
ば、アースに接続することができる。ゲート１４ｐおよ
び１４ｎは電気的に相互に接続され、そして入力ＩＮに
接続される。出力ＯＵＴは相互に接続された領域２４ｐ
および２４ｎで読み出される。再び、すべての相互接続
体は、当業者には周知の数多くの相互接続技術のいずれ
かによって作成することができる。
【００４８】図１０に示された反転器１１０は、図６に
示されたような高コンダクタンス・トランジスタ構成体
を使用する。種々の導電率を有する装置を構成できるこ
の性能は、先行技術に比べて重要な利点である。
示されたような高コンダクタンス・トランジスタ構成体
を使用する。種々の導電率を有する装置を構成できるこ
の性能は、先行技術に比べて重要な利点である。
【００４９】次に示される論理ゲートは、図１１ａの機
能ブロック図に示された反転器１２０である。反転器１
２０は低導電率トランジスタを使用しているので、反転
器１２０は、その機能ブロック図の中にＳを記入するこ
とによって、図１０の反転器１１０から区別される。反
転器１２０はまた、入力信号ＩＮおよび出力信号ＯＵＴ
を有する。その概要構成図および対応する配置設計図
は、それぞれ、図１１ｂおよび図１１ｃに示されてい
る。
能ブロック図に示された反転器１２０である。反転器１
２０は低導電率トランジスタを使用しているので、反転
器１２０は、その機能ブロック図の中にＳを記入するこ
とによって、図１０の反転器１１０から区別される。反
転器１２０はまた、入力信号ＩＮおよび出力信号ＯＵＴ
を有する。その概要構成図および対応する配置設計図
は、それぞれ、図１１ｂおよび図１１ｃに示されてい
る。
【００５０】図１１ｂおよび図１１ｃにおいて、この装
置は図４で説明されたようなＣＭＯＳベース・セルを使
用している。電源電圧ＶCCは領域２６ｐに加えられ、そ
して電源電圧ＶSSは領域２６ｎに接続される。電源電圧
ＶSSは、例えば、アースに接続することができる。ゲー
ト１４ｐおよび１４ｎは電気的に相互に接続され、そし
て入力ＩＮに接続される。出力ＯＵＴは相互に接続され
た領域２４ｐおよび２４ｎで読み出される。再び、すべ
ての相互接続体は、当業者には周知の数多くの相互接続
技術のいずれかによって作成することができる。
置は図４で説明されたようなＣＭＯＳベース・セルを使
用している。電源電圧ＶCCは領域２６ｐに加えられ、そ
して電源電圧ＶSSは領域２６ｎに接続される。電源電圧
ＶSSは、例えば、アースに接続することができる。ゲー
ト１４ｐおよび１４ｎは電気的に相互に接続され、そし
て入力ＩＮに接続される。出力ＯＵＴは相互に接続され
た領域２４ｐおよび２４ｎで読み出される。再び、すべ
ての相互接続体は、当業者には周知の数多くの相互接続
技術のいずれかによって作成することができる。
【００５１】図１１に示された反転器１２０は、図８に
示されたような低コンダクタンス・トランジスタ構成体
を使用する。
示されたような低コンダクタンス・トランジスタ構成体
を使用する。
【００５２】次に示される論理ゲートは、図１２ａの機
能ブロック図に示された転送ゲート１３０である。転送
ゲート１３０はまた入力信号ＩＮおよび出力信号ＯＵＴ
と、クロック信号ΦおよびΦ´を有する。その概要構成
図および対応する配置設計図は、それぞれ、図１２ｂお
よび図１２ｃに示されている。
能ブロック図に示された転送ゲート１３０である。転送
ゲート１３０はまた入力信号ＩＮおよび出力信号ＯＵＴ
と、クロック信号ΦおよびΦ´を有する。その概要構成
図および対応する配置設計図は、それぞれ、図１２ｂお
よび図１２ｃに示されている。
【００５３】図１２ｂおよび図１２ｃにおいて、この装
置は図４で説明されたようなＣＭＯＳベース・セルを使
用している。ゲート１４ｐはクロック信号Φ´に接続さ
れ、そしてゲート１４ｎはクロック信号Φに電気的に接
続される。入力ＩＮは、相互に接続された領域２４ｐ、
２６ｐ、２６ｎおよび２４ｎに接続される。出力ＯＵＴ
は、領域２８ｐおよび２８ｎで読み出される。領域２９
ｐ及び２８ｎは相互に接続される。再び、すべての相互
接続体は、当業者には周知の数多くの相互接続技術のい
ずれかによって作成することができる。
置は図４で説明されたようなＣＭＯＳベース・セルを使
用している。ゲート１４ｐはクロック信号Φ´に接続さ
れ、そしてゲート１４ｎはクロック信号Φに電気的に接
続される。入力ＩＮは、相互に接続された領域２４ｐ、
２６ｐ、２６ｎおよび２４ｎに接続される。出力ＯＵＴ
は、領域２８ｐおよび２８ｎで読み出される。領域２９
ｐ及び２８ｎは相互に接続される。再び、すべての相互
接続体は、当業者には周知の数多くの相互接続技術のい
ずれかによって作成することができる。
【００５４】転送ゲート１３０は、クロック信号Φが高
レベル（およびΦ´が低レベル）である時にはいつで
も、入力ＩＮの値を出力ＯＵＴに送る。
レベル（およびΦ´が低レベル）である時にはいつで
も、入力ＩＮの値を出力ＯＵＴに送る。
【００５５】図１０〜図１２で考察された論理素子のお
のおのは、各モート領域の中にただ１個のゲートだけを
使用する。したがって、１個のデュアル・ゲート・ベー
ス・セルから２個の素子を組み立てることができる、ま
たはセル当たりただ１個のゲートを有するベース・セル
・パターンを用いることができる。
のおのは、各モート領域の中にただ１個のゲートだけを
使用する。したがって、１個のデュアル・ゲート・ベー
ス・セルから２個の素子を組み立てることができる、ま
たはセル当たりただ１個のゲートを有するベース・セル
・パターンを用いることができる。
【００５６】図１３ａは、先行技術によるＤフリップ・
フロック機能概要構成図である。この回路は、４個の反
転器と４個のイネーブル素子とを使用する。４個の反転
器はすべて同じチャンネル幅とチャンネル長を有する。
それは、図１に示されたように、それらがベース・セル
当たりに利用できるただ１つのトランジスタ寸法である
からである。その結果、入力Ｄinがレベルを変える時、
反転器２１０と反転器２２０との間の衝突を避けるため
に、イネーブル素子２６０が必要である。素子２８０に
対しても同じことが言える。
フロック機能概要構成図である。この回路は、４個の反
転器と４個のイネーブル素子とを使用する。４個の反転
器はすべて同じチャンネル幅とチャンネル長を有する。
それは、図１に示されたように、それらがベース・セル
当たりに利用できるただ１つのトランジスタ寸法である
からである。その結果、入力Ｄinがレベルを変える時、
反転器２１０と反転器２２０との間の衝突を避けるため
に、イネーブル素子２６０が必要である。素子２８０に
対しても同じことが言える。
【００５７】図１３ｂは、図１０〜図１２で説明された
論理素子を用いたＤフリップ・フロップの機能概要構成
図である。この回路では、ただ１個のイネーブル素子１
３０ａだけが必要である。それは、トランジスタ１２０
ａがトランジスタ１１０ａよりも低い駆動性能を有する
からである。素子１３０ａとトランジスタ１１０ａおよ
び１２０ａに対しても同じことが言える。
論理素子を用いたＤフリップ・フロップの機能概要構成
図である。この回路では、ただ１個のイネーブル素子１
３０ａだけが必要である。それは、トランジスタ１２０
ａがトランジスタ１１０ａよりも低い駆動性能を有する
からである。素子１３０ａとトランジスタ１１０ａおよ
び１２０ａに対しても同じことが言える。
【００５８】図１３ｂに示された実施例は、先行技術に
比べて幾つかの利点を有する。比較的少数個の素子だけ
が必要であるので、回路のために必要な表面の面積領域
は比較的小さいであろう。さらに、クロック信号Φおよ
びΦ´は素子の総数の半分だけを駆動する必要があり、
したがって、要求される電力は比較的少ないであろう。
比べて幾つかの利点を有する。比較的少数個の素子だけ
が必要であるので、回路のために必要な表面の面積領域
は比較的小さいであろう。さらに、クロック信号Φおよ
びΦ´は素子の総数の半分だけを駆動する必要があり、
したがって、要求される電力は比較的少ないであろう。
【００５９】次に図１４には、読み出し専用メモリＲＯ
Ｍに対する概要構成図が示されている。セルに対する配
置設計図は図１４ｂに示されている。この回路では、ベ
ース・セルの２個のゲートにより、４ビットのＲＯＭ素
子が得られる。この概要図には、例えば図２ｂまたは図
２ｃに示されたような、１つのゲート延長体を有する１
個のデュアル・トランジスタ・ベース・セルが示されて
いる。ベース・セルの半分のおのおのが図６ｂに示され
たように構成される。
Ｍに対する概要構成図が示されている。セルに対する配
置設計図は図１４ｂに示されている。この回路では、ベ
ース・セルの２個のゲートにより、４ビットのＲＯＭ素
子が得られる。この概要図には、例えば図２ｂまたは図
２ｃに示されたような、１つのゲート延長体を有する１
個のデュアル・トランジスタ・ベース・セルが示されて
いる。ベース・セルの半分のおのおのが図６ｂに示され
たように構成される。
【００６０】図に示されたサンプルＲＯＭ回路では、ゲ
ート１４はワード線路ワードn に接続され、そしてゲー
ト１８はワード線路ワードn+1に接続される。電圧源Ｖ
ssは領域２８に接続される。電圧源はＶssは、例えば、
アースに接続することができ、および領域２８はトラン
ジスタＴ１２、Ｔ１１、Ｔ１２およびＴ２２に共通な領
域である。プログラム可能接触体（プログラマブルコン
タクト）５２が、ビット線路ビットn とトランジスタＴ
１３およびＴ１１の領域２４との間に作成される。同様
に、プログラム可能接触体５６が、ビット線路ビットn
とトランジスタＴ２３およびＴ２１の領域３０との間に
作成される。さらに、ビット線路ビット n-1 は、プログ
ラム可能接触体５４を通して領域２６に接続され、およ
びまたプログラム可能接触体５８を通して領域３１に接
続される。プログラム可能接触体の（導電状態または非
導電状態のいずれかの）状態は、セルが論理「１」また
は論理「０」のいずれにプログラムされているかどうか
を決定するであろう。
ート１４はワード線路ワードn に接続され、そしてゲー
ト１８はワード線路ワードn+1に接続される。電圧源Ｖ
ssは領域２８に接続される。電圧源はＶssは、例えば、
アースに接続することができ、および領域２８はトラン
ジスタＴ１２、Ｔ１１、Ｔ１２およびＴ２２に共通な領
域である。プログラム可能接触体（プログラマブルコン
タクト）５２が、ビット線路ビットn とトランジスタＴ
１３およびＴ１１の領域２４との間に作成される。同様
に、プログラム可能接触体５６が、ビット線路ビットn
とトランジスタＴ２３およびＴ２１の領域３０との間に
作成される。さらに、ビット線路ビット n-1 は、プログ
ラム可能接触体５４を通して領域２６に接続され、およ
びまたプログラム可能接触体５８を通して領域３１に接
続される。プログラム可能接触体の（導電状態または非
導電状態のいずれかの）状態は、セルが論理「１」また
は論理「０」のいずれにプログラムされているかどうか
を決定するであろう。
【００６１】図１４に示されたＲＯＭ構成体は、先行技
術に比べて利点を有する。それは、従来のゲート・アレ
イＲＯＭ回路よりも２倍のビットがセル当たりに存在す
るからである。
術に比べて利点を有する。それは、従来のゲート・アレ
イＲＯＭ回路よりも２倍のビットがセル当たりに存在す
るからである。
【００６２】本発明のトランジスタ・セルの実施例を用
いたスタテック・ランダム・アクセス・メモリ（ＳＲＡ
Ｍ）回路概要構成図が、図１５ａに、およびその配置設
計図が図１５ｂに示されている。図示されているセル３
１０は、図４で説明したセルのように、１個のＣＭＯＳ
ベース・セル配置設計を使用している。
いたスタテック・ランダム・アクセス・メモリ（ＳＲＡ
Ｍ）回路概要構成図が、図１５ａに、およびその配置設
計図が図１５ｂに示されている。図示されているセル３
１０は、図４で説明したセルのように、１個のＣＭＯＳ
ベース・セル配置設計を使用している。
【００６３】図１５ａでは、Ｐチャンネル・トランジス
タは、前記の図８で示されたように構成される。Ｎチャ
ンネル・トランジスタは、図６で示されたように構成さ
れる。小さなモート・トランジスタＮ１５およびＮ２５
はパス・ゲート・トランジスタとしての役割を果たし、
そしてワード線路Ｗd はトランジスタＮ１５のゲートお
よびトランジスタＮ２５のゲートに接続される。ビット
線路ＢＩＴはトランジスタＮ１５のソースに接続され、
およびビット線路ＢＩＴ´はトランジスタＮ２５のドレ
インに接続される。トランジスタＮ１１、Ｎ１２、Ｎ２
２およびＮ２１のソースは、電圧Ｖssに接続される。電
圧Ｖssはアースに接続することができる。トランジスタ
Ｐ１３、Ｐ１１、Ｐ２１およびＰ２３のソースは、電圧
Ｖccに接続される。
タは、前記の図８で示されたように構成される。Ｎチャ
ンネル・トランジスタは、図６で示されたように構成さ
れる。小さなモート・トランジスタＮ１５およびＮ２５
はパス・ゲート・トランジスタとしての役割を果たし、
そしてワード線路Ｗd はトランジスタＮ１５のゲートお
よびトランジスタＮ２５のゲートに接続される。ビット
線路ＢＩＴはトランジスタＮ１５のソースに接続され、
およびビット線路ＢＩＴ´はトランジスタＮ２５のドレ
インに接続される。トランジスタＮ１１、Ｎ１２、Ｎ２
２およびＮ２１のソースは、電圧Ｖssに接続される。電
圧Ｖssはアースに接続することができる。トランジスタ
Ｐ１３、Ｐ１１、Ｐ２１およびＰ２３のソースは、電圧
Ｖccに接続される。
【００６４】通常、メモリ特性を最良にするために、Ｓ
ＲＡＭセルの中のパス・ゲートは、小さく設計される。
メモリ・セルの中のＰチャンネル・ゲートのチャンネル
・コンダクタンスは、Ｎチャンネル・ゲートに比べて小
さくなければならない。そうでなければ、データ「０」
はメモリ・セルの中に正しく書き込むことはできない。
図１５に示されたセルはこれらの性質を有する。
ＲＡＭセルの中のパス・ゲートは、小さく設計される。
メモリ・セルの中のＰチャンネル・ゲートのチャンネル
・コンダクタンスは、Ｎチャンネル・ゲートに比べて小
さくなければならない。そうでなければ、データ「０」
はメモリ・セルの中に正しく書き込むことはできない。
図１５に示されたセルはこれらの性質を有する。
【００６５】最後の実施例として、１Ｗ２Ｒ（１書き込
み２読み出し）３ポート・メモリ回路の概要構成図が図
１６ａに、およびその配置設計図が図１６ｂに示されて
いる。この回路は、図４で考察したベース・セルのよう
に、１個と半分のＣＭＯＳベース・セルを使用する。
み２読み出し）３ポート・メモリ回路の概要構成図が図
１６ａに、およびその配置設計図が図１６ｂに示されて
いる。この回路は、図４で考察したベース・セルのよう
に、１個と半分のＣＭＯＳベース・セルを使用する。
【００６６】図１６ａでは、多重ポート・メモリ・セル
が、図４で説明したようなトランジスタ構成体を用いて
組み上げられる。電圧ＶOUT1はトランジスタＮ１５のソ
ースに接続され、そして電圧ＶOUT2´はトランジスタＮ
２５のソースに接続される。制御信号ＷＲ2 はトランジ
スタＮ２５のゲートに接続され、そして制御信号ＷＲ 1
はトランジスタＮ１５のゲートに接続される。電圧Ｄin
はトランジスタＰ３１およびＮ３１のドレインに接続さ
れ、一方、電圧ＷW はトランジスタＮ３１のゲートに接
続され、そして電圧ＷW ´はトランジスタＰ３１のゲー
トに接続される。図１６ｂの配置設計図に相互接続体が
示されている。
が、図４で説明したようなトランジスタ構成体を用いて
組み上げられる。電圧ＶOUT1はトランジスタＮ１５のソ
ースに接続され、そして電圧ＶOUT2´はトランジスタＮ
２５のソースに接続される。制御信号ＷＲ2 はトランジ
スタＮ２５のゲートに接続され、そして制御信号ＷＲ 1
はトランジスタＮ１５のゲートに接続される。電圧Ｄin
はトランジスタＰ３１およびＮ３１のドレインに接続さ
れ、一方、電圧ＷW はトランジスタＮ３１のゲートに接
続され、そして電圧ＷW ´はトランジスタＰ３１のゲー
トに接続される。図１６ｂの配置設計図に相互接続体が
示されている。
【００６７】通常、多重ポート・メモリが組み上げられ
る時、個々の読み出しポートおよび書き込みポートに対
し、多くの反転器が必要である。例えば、先行技術にお
いて、図１ｂに示されたような２個のトランジスタを有
するベース・セルを３個、１Ｗ２Ｒ３ポート・メモリを
組み上げるのに必要であるであろう。けれども、好まし
い実施例のベース・セルは、同じ機能を組み上げるの
に、１個と半分のベース・セルだけを必要とする。図１
６に示された回路の動作は、通常、先行技術のセルと同
じである。トランジスタＰ１３、Ｎ１３、Ｐ２３および
Ｎ２３は、高抵抗フィードバック素子のように動作す
る。トランジスタＰ１１およびＮ１１によって構成され
る反転器は、トランジスタＰ１２およびＮ１２によって
構成される反転器の動作にあまり関与しない。したがっ
て、データ書き込み動作は付加的なスイッチなしに達成
することができる。同じ理由により、Ｎ１５およびＮ２
５における出力雑音はフィードバック抵抗によって十分
に抑制され、そしてその結果、記憶されたデータは安全
に保持されるであろう。
る時、個々の読み出しポートおよび書き込みポートに対
し、多くの反転器が必要である。例えば、先行技術にお
いて、図１ｂに示されたような２個のトランジスタを有
するベース・セルを３個、１Ｗ２Ｒ３ポート・メモリを
組み上げるのに必要であるであろう。けれども、好まし
い実施例のベース・セルは、同じ機能を組み上げるの
に、１個と半分のベース・セルだけを必要とする。図１
６に示された回路の動作は、通常、先行技術のセルと同
じである。トランジスタＰ１３、Ｎ１３、Ｐ２３および
Ｎ２３は、高抵抗フィードバック素子のように動作す
る。トランジスタＰ１１およびＮ１１によって構成され
る反転器は、トランジスタＰ１２およびＮ１２によって
構成される反転器の動作にあまり関与しない。したがっ
て、データ書き込み動作は付加的なスイッチなしに達成
することができる。同じ理由により、Ｎ１５およびＮ２
５における出力雑音はフィードバック抵抗によって十分
に抑制され、そしてその結果、記憶されたデータは安全
に保持されるであろう。
【００６８】下記の説明は、本発明の構成体を作成する
１つの可能な方法を示したものである。この製造法は、
図１７の横断面図を参照して説明されるであろう。
１つの可能な方法を示したものである。この製造法は、
図１７の横断面図を参照して説明されるであろう。
【００６９】図１７ａに示されているように、半導体基
板８が備えられる。好ましい実施例では、基板８は不純
物が少量だけ添加されたＰ形シリコンで構成される。基
板８はまた、不純物が少量だけ添加されたＮ形シリコン
で構成されることもできる。説明しようとする製造工程
の第１段階では、例えば窒化物のようなマスキング層６
０が沈着され、そしてエッチングされて、活性領域が被
覆される。
板８が備えられる。好ましい実施例では、基板８は不純
物が少量だけ添加されたＰ形シリコンで構成される。基
板８はまた、不純物が少量だけ添加されたＮ形シリコン
で構成されることもできる。説明しようとする製造工程
の第１段階では、例えば窒化物のようなマスキング層６
０が沈着され、そしてエッチングされて、活性領域が被
覆される。
【００７０】図１７ｂに示されているように、マスキン
グ層６０が存在していない基板表面領域に、絶縁体領域
３２が作成される。利用することができる１つの方法
は、酸化物層を熱的に成長させ、それで二酸化シリコン
分離領域３２を作成する方法である。分離領域３２を作
成した後、マスキング層６０が除去される。
グ層６０が存在していない基板表面領域に、絶縁体領域
３２が作成される。利用することができる１つの方法
は、酸化物層を熱的に成長させ、それで二酸化シリコン
分離領域３２を作成する方法である。分離領域３２を作
成した後、マスキング層６０が除去される。
【００７１】もしＰ形不純物添加基板８が用いられるな
らば、そしてＰ形チャンネル装置が要求されるならば、
その時には、例示された工程の次の段階はＮ形ウエル８
０を作成することである。Ｎ形ウエル８０は、例えば、
注入または拡散のような周知の不純物添加技術を用いて
作成される。もし図４に示されたようなＣＭＯＳゲート
・アレイが作成されるならば、その時には、いくつかの
装置はＮチャンネルであり、そして殘りの装置はＰチャ
ンネルであるであろう。これらの図面はＰチャンネルＭ
ＯＳの製造段階を示しているが、前記で説明したような
Ｎ形ウエルを有しないセルを備えた、ＣＭＯＳを容易に
製造できることが分かるはずである。もちろん、もしア
レイの中でＮチャンネル装置だけが必要であるならば、
Ｎ形ウエルは備えられないであろう。
らば、そしてＰ形チャンネル装置が要求されるならば、
その時には、例示された工程の次の段階はＮ形ウエル８
０を作成することである。Ｎ形ウエル８０は、例えば、
注入または拡散のような周知の不純物添加技術を用いて
作成される。もし図４に示されたようなＣＭＯＳゲート
・アレイが作成されるならば、その時には、いくつかの
装置はＮチャンネルであり、そして殘りの装置はＰチャ
ンネルであるであろう。これらの図面はＰチャンネルＭ
ＯＳの製造段階を示しているが、前記で説明したような
Ｎ形ウエルを有しないセルを備えた、ＣＭＯＳを容易に
製造できることが分かるはずである。もちろん、もしア
レイの中でＮチャンネル装置だけが必要であるならば、
Ｎ形ウエルは備えられないであろう。
【００７２】活性面積領域の中に、ゲート絶縁体層６２
が作成される。この絶縁体層は、典型的には、例えば酸
化物で作成される。この酸化物は、例えば、堆積（デポ
ジション）により作成することができる。それから、こ
のゲート絶縁体層６２の上に、導電体層６４が作成され
る。導電体層６４は、典型的には、例えば多量に不純物
が添加されたポリシリコンで作成される。
が作成される。この絶縁体層は、典型的には、例えば酸
化物で作成される。この酸化物は、例えば、堆積（デポ
ジション）により作成することができる。それから、こ
のゲート絶縁体層６２の上に、導電体層６４が作成され
る。導電体層６４は、典型的には、例えば多量に不純物
が添加されたポリシリコンで作成される。
【００７３】次に図１７ｃでは、ゲート層６４とゲート
絶縁体層６２とがパターンに作成され、そしてエッチン
グされて、ゲート１４とゲート１８および絶縁体層１３
と絶縁体層１７が作成される。もちろん、図示されてい
ないがゲート延長体がまた、この工程段階で作成され
る。図２〜図５で説明されたように選定されたゲート設
計体を得るために、これらのゲートが周知の工程段階を
用いて作成される。
絶縁体層６２とがパターンに作成され、そしてエッチン
グされて、ゲート１４とゲート１８および絶縁体層１３
と絶縁体層１７が作成される。もちろん、図示されてい
ないがゲート延長体がまた、この工程段階で作成され
る。図２〜図５で説明されたように選定されたゲート設
計体を得るために、これらのゲートが周知の工程段階を
用いて作成される。
【００７４】次に、図１７ｄに示されているように、モ
ート領域２４、２８および３０に不純物添加が行われ
る。この不純物添加工程は、イオン注入法、または例え
ば拡散のような他の周知の不純物添加法、のいずれかに
よって実行することができる。このモート領域の不純物
添加工程の後に、しばしば、焼き鈍し（アニーリング）
工程が行われる。モート領域の中に添加される不純物の
導電形は、装置の導電形、すなわち、Ｎチャンネルかま
たはＰチャンネルかを決定する。前記で考察したよう
に、チャンネル１２および１６に添加された不純物の形
は、典型的な場合には、しかし必ずそうでなければなら
ない訳ではないが、モート領域２４、２８および３０の
添加不純物の形とは異なる。
ート領域２４、２８および３０に不純物添加が行われ
る。この不純物添加工程は、イオン注入法、または例え
ば拡散のような他の周知の不純物添加法、のいずれかに
よって実行することができる。このモート領域の不純物
添加工程の後に、しばしば、焼き鈍し（アニーリング）
工程が行われる。モート領域の中に添加される不純物の
導電形は、装置の導電形、すなわち、Ｎチャンネルかま
たはＰチャンネルかを決定する。前記で考察したよう
に、チャンネル１２および１６に添加された不純物の形
は、典型的な場合には、しかし必ずそうでなければなら
ない訳ではないが、モート領域２４、２８および３０の
添加不純物の形とは異なる。
【００７５】図１７ｅに示された横断面図は、図２ｂま
たは図２ｃの構造体の線ＤＤに沿っての断面図である。
図示されているように、ソース領域２４およびドレイン
領域２８を備えたチャンネル領域１２とゲート１４はト
ランジスタＴ１１を構成し、そしてソース領域２８およ
びドレイン領域３０を備えたチャンネル領域１６とゲー
ト１８はトランジスタＴ２１を構成する。類似の工程段
階を用いて、前記で説明された他の実施例を作成するこ
とができる。
たは図２ｃの構造体の線ＤＤに沿っての断面図である。
図示されているように、ソース領域２４およびドレイン
領域２８を備えたチャンネル領域１２とゲート１４はト
ランジスタＴ１１を構成し、そしてソース領域２８およ
びドレイン領域３０を備えたチャンネル領域１６とゲー
ト１８はトランジスタＴ２１を構成する。類似の工程段
階を用いて、前記で説明された他の実施例を作成するこ
とができる。
【００７６】図示された工程順序における次の段階は、
チップの上のこのベース・セル１０および他のベース・
セルの全表面上に、絶縁体層５０を堆積することであ
る。絶縁体層５０は、例えば、堆積された酸化物または
窒化物で作成することができる。ベース・セル・パター
ンは多様な応用に対して同じであるから、セルは実際の
設計または生産の前に製造することができる。もし装置
が実際に前もって製造されるならば、貯蔵期間中、絶縁
体層５０は装置を保護するであろう。
チップの上のこのベース・セル１０および他のベース・
セルの全表面上に、絶縁体層５０を堆積することであ
る。絶縁体層５０は、例えば、堆積された酸化物または
窒化物で作成することができる。ベース・セル・パター
ンは多様な応用に対して同じであるから、セルは実際の
設計または生産の前に製造することができる。もし装置
が実際に前もって製造されるならば、貯蔵期間中、絶縁
体層５０は装置を保護するであろう。
【００７７】要求された回路に対し必要な接続を作成す
るために、絶縁体層５０の中に穴が作成され、そして接
触体が作成される。図１７ｅには、例として、接触体５
２および接触体５８が示されている。この接触体を作成
する１つの方法は、当業者には周知であるように、層５
０をエッチングし、そして金属プラグ５０（または５
８）を作ることである。金属プラグ５０（または５８）
は、例えば、タングステンで作成することができる。
るために、絶縁体層５０の中に穴が作成され、そして接
触体が作成される。図１７ｅには、例として、接触体５
２および接触体５８が示されている。この接触体を作成
する１つの方法は、当業者には周知であるように、層５
０をエッチングし、そして金属プラグ５０（または５
８）を作ることである。金属プラグ５０（または５８）
は、例えば、タングステンで作成することができる。
【００７８】次に、相互接続線路５４および５８が作成
され、そしてエッチングされ、前記で説明したように必
要な接続体が作成される。相互接続線路５４および５８
は、タングステンまたはチタンまたはアルミニウムのよ
うな金属で作成することができる。図には示されていな
いけれども、当業者には周知のように、付加的絶縁体層
を作成しおよび付加的相互接続線路を作成することによ
って、多重レベル相互接続方式を実施することができ
る。
され、そしてエッチングされ、前記で説明したように必
要な接続体が作成される。相互接続線路５４および５８
は、タングステンまたはチタンまたはアルミニウムのよ
うな金属で作成することができる。図には示されていな
いけれども、当業者には周知のように、付加的絶縁体層
を作成しおよび付加的相互接続線路を作成することによ
って、多重レベル相互接続方式を実施することができ
る。
【００７９】例示された実施例について本発明が説明さ
れたけれども、これらの説明は本発明がそれに限定され
ることを目的とするものではない。例示された実施例の
種々の変更およびそれらの組み合わせ、および本発明の
他の実施例が可能であることは、前記説明を参照すれば
当業者には明らかであるであろう。したがって、請求の
範囲はこのような変更実施例をすべて包含するものであ
る。
れたけれども、これらの説明は本発明がそれに限定され
ることを目的とするものではない。例示された実施例の
種々の変更およびそれらの組み合わせ、および本発明の
他の実施例が可能であることは、前記説明を参照すれば
当業者には明らかであるであろう。したがって、請求の
範囲はこのような変更実施例をすべて包含するものであ
る。
【００８０】注意（Ｃ）著作権「Ｍ」テキサス・インス
ツルメンツ・インコーポレイテッド、１９９１年。開示
された本発明の書類の一部分は著作権およびマスク・ワ
ーク保護を受ける資料を含んでいる。著作権およびマス
ク・ワーク所有権者は、特許書類または特許開示が特許
および商標局の特許受付または特許登録される時、何人
による特許書類または特許開示の模写再生に対し異議は
ないが、そうでない場合には、すべての著作権およびマ
スク・ワーク権が完全に留保される。
ツルメンツ・インコーポレイテッド、１９９１年。開示
された本発明の書類の一部分は著作権およびマスク・ワ
ーク保護を受ける資料を含んでいる。著作権およびマス
ク・ワーク所有権者は、特許書類または特許開示が特許
および商標局の特許受付または特許登録される時、何人
による特許書類または特許開示の模写再生に対し異議は
ないが、そうでない場合には、すべての著作権およびマ
スク・ワーク権が完全に留保される。
【００８１】以上の説明に関して更に以下の項を開示す
る。 （１）半導体基板の中に作成された第１導電形のモート
領域と、前記第１導電形とは異なる導電形の第２導電形
を有しかつ前記モート領域を少なくとも３個の部分に分
離するチャンネル領域と、前記チャンネル領域の上に作
成された絶縁体層と、前記絶縁体領域の上に作成された
ゲート領域と、ベース・セルの間に作成された絶縁体領
域と、をセルのおのおのが有するベース・セルのアレ
イ。
る。 （１）半導体基板の中に作成された第１導電形のモート
領域と、前記第１導電形とは異なる導電形の第２導電形
を有しかつ前記モート領域を少なくとも３個の部分に分
離するチャンネル領域と、前記チャンネル領域の上に作
成された絶縁体層と、前記絶縁体領域の上に作成された
ゲート領域と、ベース・セルの間に作成された絶縁体領
域と、をセルのおのおのが有するベース・セルのアレ
イ。
【００８２】（２）第１項記載のベース・セルのアレイ
において、多量のＮ形不純物が添加されたシリコンを第
１導電形の前記領域が有しおよび少量のＰ形不純物が添
加されたシリコンを第２導電形の前記領域が有する前記
アレイ。
において、多量のＮ形不純物が添加されたシリコンを第
１導電形の前記領域が有しおよび少量のＰ形不純物が添
加されたシリコンを第２導電形の前記領域が有する前記
アレイ。
【００８３】（３）第１項記載のベース・セルのアレイ
において、多量のＰ形不純物が添加されたシリコンを第
１導電形の前記領域が有し、および少量のＮ形不純物が
添加されたシリコンを第２導電形の前記領域が有する前
記アレイ。
において、多量のＰ形不純物が添加されたシリコンを第
１導電形の前記領域が有し、および少量のＮ形不純物が
添加されたシリコンを第２導電形の前記領域が有する前
記アレイ。
【００８４】（４）第１項記載のベース・セルのアレイ
において、多量のＮ形不純物が添加されたシリコンを前
記ベース・セルの約半分の前記第１導電形が有しおよび
多量のＰ形不純物が添加されたシリコンを残りの前記ベ
ース・セルの前記第１導電形が有する前記アレイ。
において、多量のＮ形不純物が添加されたシリコンを前
記ベース・セルの約半分の前記第１導電形が有しおよび
多量のＰ形不純物が添加されたシリコンを残りの前記ベ
ース・セルの前記第１導電形が有する前記アレイ。
【００８５】（５）第１項記載のベース・セルのアレイ
において、前記ベース・セルの上に作成された絶縁体層
をさらに有する前記アレイ。
において、前記ベース・セルの上に作成された絶縁体層
をさらに有する前記アレイ。
【００８６】（６）第５項記載のベース・セルのアレイ
において、トランジスタ回路を作成するために前記第２
絶縁体層を通して前記ベース・セルに接触する複数個の
導電路をさらに有する前記アレイ。
において、トランジスタ回路を作成するために前記第２
絶縁体層を通して前記ベース・セルに接触する複数個の
導電路をさらに有する前記アレイ。
【００８７】（７）第６項記載のベース・セルのアレイ
において、前記導電路が金属相互接続体を有する前記ア
レイ。
において、前記導電路が金属相互接続体を有する前記ア
レイ。
【００８８】（８）第６項記載のベース・セルのアレイ
において、前記導電路が作成されそれにより複数個の高
導電率チャンネル装置が得られる前記アレイ。
において、前記導電路が作成されそれにより複数個の高
導電率チャンネル装置が得られる前記アレイ。
【００８９】（９）第６項記載のベース・セルのアレイ
において、前記導電路が作成されそれにより複数個の低
導電率チャンネル装置が得られる前記アレイ。
において、前記導電路が作成されそれにより複数個の低
導電率チャンネル装置が得られる前記アレイ。
【００９０】（１０）第６項記載のベース・セルのアレ
イにおいて、前記導電路が作成されそれにより複数個の
読み出し専用セルが得られる前記アレイ。
イにおいて、前記導電路が作成されそれにより複数個の
読み出し専用セルが得られる前記アレイ。
【００９１】（１１）第６項記載のベース・セルのアレ
イにおいて、前記導電路が作成されそれにより複数個の
スタテック・ランダム・アクセス・メモリ・セルが得ら
れる前記アレイ。
イにおいて、前記導電路が作成されそれにより複数個の
スタテック・ランダム・アクセス・メモリ・セルが得ら
れる前記アレイ。
【００９２】（１２）第６項記載のベース・セルのアレ
イにおいて、前記導電路が作成されそれにより複数個の
多重ポート・メモリ・セルが得られる前記アレイ。
イにおいて、前記導電路が作成されそれにより複数個の
多重ポート・メモリ・セルが得られる前記アレイ。
【００９３】（１３）第１項記載のベース・セルのアレ
イにおいて、前記モート領域が３個の領域に分離される
前記アレイ。
イにおいて、前記モート領域が３個の領域に分離される
前記アレイ。
【００９４】（１４）第１項記載のベース・セルのアレ
イにおいて、前記ゲートがポリシリコンを有しおよび前
記絶縁体領域が酸化物を有する前記アレイ。
イにおいて、前記ゲートがポリシリコンを有しおよび前
記絶縁体領域が酸化物を有する前記アレイ。
【００９５】（１５）第１項記載のベース・セルのアレ
イにおいて、前記第２導電形の第２チャンネル領域と、
前記チャンネル領域の上に作成された第２絶縁体層と、
前記第２絶縁体層の上に作成された第２ゲートと、をさ
らに有する、前記アレイ。
イにおいて、前記第２導電形の第２チャンネル領域と、
前記チャンネル領域の上に作成された第２絶縁体層と、
前記第２絶縁体層の上に作成された第２ゲートと、をさ
らに有する、前記アレイ。
【００９６】（１６）半導体基板の表面に作成された第
１導電形のモート領域を有し、かつ、前記第１導電形と
は異なる第２導電形を有しかつ前記モート領域を第１領
域と第２領域と第３領域とに分離するチャンネル領域を
有し、ここで、前記チャンネル領域と前記第１モート領
域との間の接合の幅が前記チャンネル領域と前記第２モ
ート領域との間の接合の幅および前記チャンネル領域と
前記第３モート領域との間の接合の幅よりも大きく、か
つ、前記チャンネル領域の上に作成された第１絶縁体層
と、前記絶縁体層の上に作成された導電ゲートと、この
装置の上に作成された第２絶縁体層と、前記第２絶縁体
層の第１接触体用穴を通して前記第１モート領域に接続
されかつ一定の電圧源に接続された第１相互接続体と、
前記第３モート領域に接続された第２相互接続体と、を
有する高導電率チャンネルＭＯＳトランジスタ装置。
１導電形のモート領域を有し、かつ、前記第１導電形と
は異なる第２導電形を有しかつ前記モート領域を第１領
域と第２領域と第３領域とに分離するチャンネル領域を
有し、ここで、前記チャンネル領域と前記第１モート領
域との間の接合の幅が前記チャンネル領域と前記第２モ
ート領域との間の接合の幅および前記チャンネル領域と
前記第３モート領域との間の接合の幅よりも大きく、か
つ、前記チャンネル領域の上に作成された第１絶縁体層
と、前記絶縁体層の上に作成された導電ゲートと、この
装置の上に作成された第２絶縁体層と、前記第２絶縁体
層の第１接触体用穴を通して前記第１モート領域に接続
されかつ一定の電圧源に接続された第１相互接続体と、
前記第３モート領域に接続された第２相互接続体と、を
有する高導電率チャンネルＭＯＳトランジスタ装置。
【００９７】（１７）第１６項記載の高導電率チャンネ
ルＭＯＳトランジスタ装置において、前記第１相互接続
体が前記第２絶縁体層の第３接触体用穴を通して前記第
２モート領域にまた接続される、前記装置。
ルＭＯＳトランジスタ装置において、前記第１相互接続
体が前記第２絶縁体層の第３接触体用穴を通して前記第
２モート領域にまた接続される、前記装置。
【００９８】（１８）半導体基板の表面に作成された第
１導電形のモート領域を有し、かつ、前記第１導電形と
は異なる第２導電形を有しかつ前記モート領域を第１領
域と第２領域と第３領域とに分離するチャンネル領域を
有し、ここで、前記チャンネル領域と前記第１モート領
域との間の接合の幅が前記チャンネル領域と前記第２モ
ート領域との間の接合の幅および前記チャンネル領域と
前記第３モート領域との間の接合の幅よりも大きく、か
つ、前記チャンネル領域の上に作成された第１絶縁体層
と、前記絶縁体層の上に作成された導電ゲートと、この
装置の上に作成された第２絶縁体層と、前記第２絶縁体
層の第１接触体用穴を通して前記第２モート領域に接続
されかつ一定の電圧源に接続された第１相互接続体と、
前記第３モート領域に接続された第２相互接続体と、を
有する高導電率チャンネルＭＯＳトランジスタ装置。
１導電形のモート領域を有し、かつ、前記第１導電形と
は異なる第２導電形を有しかつ前記モート領域を第１領
域と第２領域と第３領域とに分離するチャンネル領域を
有し、ここで、前記チャンネル領域と前記第１モート領
域との間の接合の幅が前記チャンネル領域と前記第２モ
ート領域との間の接合の幅および前記チャンネル領域と
前記第３モート領域との間の接合の幅よりも大きく、か
つ、前記チャンネル領域の上に作成された第１絶縁体層
と、前記絶縁体層の上に作成された導電ゲートと、この
装置の上に作成された第２絶縁体層と、前記第２絶縁体
層の第１接触体用穴を通して前記第２モート領域に接続
されかつ一定の電圧源に接続された第１相互接続体と、
前記第３モート領域に接続された第２相互接続体と、を
有する高導電率チャンネルＭＯＳトランジスタ装置。
【００９９】（１９）活性領域を作成するために半導体
基板表面の一部分をマスクすることと、前記表面のマス
クされていない部分の上に絶縁体領域を作成すること
と、前記マスクを除去することと、前記活性領域の上に
第１絶縁体層を作成することと、前記第１絶縁体層の上
に導電ゲート層を作成することと、前記活性領域を少な
くとも３つの領域に分離するために前記第１絶縁体層お
よび前記導電ゲート層をパターンに作成しおよびエッチ
ングすることと、前記活性領域に不純物添加を行うこと
と、このベース・セルの上に第２絶縁体層を作成するこ
とと、を有する、ゲート・アレイ・ベース・セルの製造
法。
基板表面の一部分をマスクすることと、前記表面のマス
クされていない部分の上に絶縁体領域を作成すること
と、前記マスクを除去することと、前記活性領域の上に
第１絶縁体層を作成することと、前記第１絶縁体層の上
に導電ゲート層を作成することと、前記活性領域を少な
くとも３つの領域に分離するために前記第１絶縁体層お
よび前記導電ゲート層をパターンに作成しおよびエッチ
ングすることと、前記活性領域に不純物添加を行うこと
と、このベース・セルの上に第２絶縁体層を作成するこ
とと、を有する、ゲート・アレイ・ベース・セルの製造
法。
【０１００】（２０）第１９項記載のゲート・アレイ・
ベース・セルの製造法において、前記第２絶縁体層に複
数個の接触体穴を作成することと、トランジスタ装置を
作成するために前記複数個の接触体穴の上に相互接続体
を作成することとを有する前記製造法。
ベース・セルの製造法において、前記第２絶縁体層に複
数個の接触体穴を作成することと、トランジスタ装置を
作成するために前記複数個の接触体穴の上に相互接続体
を作成することとを有する前記製造法。
【０１０１】（２１）第１９項記載のゲート・アレイ・
ベース・セルの製造法において、絶縁体領域を作成する
前記段階が酸化物を成長させることを有する前記製造
法。
ベース・セルの製造法において、絶縁体領域を作成する
前記段階が酸化物を成長させることを有する前記製造
法。
【０１０２】（２２）第１９項記載のゲート・アレイ・
ベース・セルの製造法において、前記第１絶縁体層を作
成する前に前記活性領域に不純物添加を行うことをさら
に有する前記製造法。
ベース・セルの製造法において、前記第１絶縁体層を作
成する前に前記活性領域に不純物添加を行うことをさら
に有する前記製造法。
【０１０３】（２３）第１９項記載のゲート・アレイ・
ベース・セルの製造法において、前記パターンに作成し
およびエッチングすることが２個のゲートを作成するた
めに前記第１絶縁体層と前記導電ゲートとをパターンに
作成しおよびエッチングすることを有する、前記製造
法。
ベース・セルの製造法において、前記パターンに作成し
およびエッチングすることが２個のゲートを作成するた
めに前記第１絶縁体層と前記導電ゲートとをパターンに
作成しおよびエッチングすることを有する、前記製造
法。
【０１０４】（２４）第１９項記載のゲート・アレイ・
ベース・セルの製造法において、前記不純物添加段階が
Ｎ形材料を注入することを有する前記製造法。
ベース・セルの製造法において、前記不純物添加段階が
Ｎ形材料を注入することを有する前記製造法。
【０１０５】（２５）第１９項記載のゲート・アレイ・
ベース・セルの製造法において、前記不純物添加段階が
Ｐ形材料を注入することを有する前記製造法。
ベース・セルの製造法において、前記不純物添加段階が
Ｐ形材料を注入することを有する前記製造法。
【０１０６】（２６）高導電率トランジスタ装置または
低導電率トランジスタ装置として容易に構成することが
できるゲート・アレイ・ベース・セルは、例えば、典型
的には多量の不純物が添加されたＮ形シリコンまたは多
量の不純物が添加されたＰ形シリコンである、第１導電
形のモート領域２２を有する。異なる導電形のチャンネ
ル領域１２が、モート領域を少なくとも３つの部分２
４、２６、２８に分離する。例えば二酸化シリコンのよ
うな絶縁体層１３、およびゲート１４が、チャンネル領
域の上に作成される。ゲートは、例えば、ポリシリコン
で作成することができる。変更された実施例、回路構成
体、および例示された製造法がまた開示される。
低導電率トランジスタ装置として容易に構成することが
できるゲート・アレイ・ベース・セルは、例えば、典型
的には多量の不純物が添加されたＮ形シリコンまたは多
量の不純物が添加されたＰ形シリコンである、第１導電
形のモート領域２２を有する。異なる導電形のチャンネ
ル領域１２が、モート領域を少なくとも３つの部分２
４、２６、２８に分離する。例えば二酸化シリコンのよ
うな絶縁体層１３、およびゲート１４が、チャンネル領
域の上に作成される。ゲートは、例えば、ポリシリコン
で作成することができる。変更された実施例、回路構成
体、および例示された製造法がまた開示される。
【図１】先行技術による典型的なベース・セルの平面
図。
図。
【図２】ベース・セルの好ましい実施例の平面図。
【図３】好ましい実施例の横断面図。
【図４】ＣＭＯＳベース・セル実施例の平面図。
【図５】また別のベース・セル実施例の平面図。
【図６】高導電率トランジスタ構成体の相互接続された
平面図および対応する概要構成図。
平面図および対応する概要構成図。
【図７】高導電率トランジスタ構成体の相互接続された
平面図および対応する概要構成図。
平面図および対応する概要構成図。
【図８】低導電率トランジスタ構成体の相互接続された
平面図および対応する概要構成図。
平面図および対応する概要構成図。
【図９】ＮＡＮＤゲートのブロック線図、概要構成図お
よび配置設計図。
よび配置設計図。
【図１０】反転器のブロック線図、概要構成図および配
置設計図。
置設計図。
【図１１】小形反転器のブロック線図、概要構成図およ
び配置設計図。
び配置設計図。
【図１２】転送ゲートのブロック線図、概要構成図およ
び配置設計図。
び配置設計図。
【図１３】ａは先行技術のＤフリップ・フロップのブロ
ック線図。ｂは本発明のセルを用いて構成されたＤフリ
ップ・フロップのブロック線図。
ック線図。ｂは本発明のセルを用いて構成されたＤフリ
ップ・フロップのブロック線図。
【図１４】４ビットＲＯＭセルの概要構成図および配置
設計図。
設計図。
【図１５】ＳＲＡＭセルの概要構成図および配置設計
図。
図。
【図１６】多重ポートセルの概要構成図および配置設計
図。
図。
【図１７】１つの例示された製造法の横断面図。
２１、２４、２８、３０ モート領域 １２、１６ チャンネル領域 １３ 絶縁体層 １４、１８ ゲート ３２ａ、３２ｂ、３２ｃ、３２ｄ 絶縁体領域
Claims (2)
- 【請求項１】 半導体基板の中に作成された第１導電形
のモート領域と、 前記第１導電形とは異なる導電形の第２導電形を有しか
つ前記モート領域を少なくとも３個の部分に分離するチ
ャンネル領域と、 前記チャンネル領域の上に作成された絶縁体層と、 前記絶縁体領域の上に作成されたゲート領域と、 ベース・セルの間に作成された絶縁体領域と、 をセルのおのおのが有するベース・セルのアレイ。 - 【請求項２】 活性領域を作成するために半導体基板表
面の一部分をマスクすることと、 前記表面のマスクされていない部分の上に絶縁体領域を
作成することと、 前記マスクを除去することと、 前記活性領域の上に第１絶縁体層を作成することと、 前記第１絶縁体層の上に導電ゲート層を作成すること
と、 前記活性領域を少なくとも３つの領域に分離するために
前記第１絶縁体層および前記導電ゲート層をパターンに
作成しおよびエッチングすることと、 前記活性領域に不純物添加を行うことと、 このベース・セルの上に第２絶縁体層を作成すること
と、 を有する、ゲート・アレイ・ベース・セルの製造法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/681,822 US5217915A (en) | 1991-04-08 | 1991-04-08 | Method of making gate array base cell |
| US681822 | 1991-04-08 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05102443A true JPH05102443A (ja) | 1993-04-23 |
| JP3274493B2 JP3274493B2 (ja) | 2002-04-15 |
Family
ID=24736975
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08724092A Expired - Fee Related JP3274493B2 (ja) | 1991-04-08 | 1992-04-08 | 半導体装置及びその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
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