JP2965626B2 - 半導体集積回路 - Google Patents

半導体集積回路

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Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、多層配線構造のCMOS（相補性絶縁ゲート
型）半導体集積回路に係り、特にデータパスなどの同一
ブロックの繰り返しを有する単位機能ブロックで使用さ
れる電源配線のパターン配置に関する。
（従来の技術） 従来の多層配線構造のCMOS半導体集積回路で使用され
る基本セルの一例として、一般的なCMOS構成のｎ入力ナ
ンド回路の回路接続および回路パターン例を第７図
（ａ）および（ｂ）に示す。第７図（ａ）において、P1
〜PnはＰチャネルトランジスタ、N1〜NnはＮチャネルト
ランジスタである。第７図（ｂ）において、G1〜GnはＰ
チャネルトランジスタ・Ｎチャネルトランジスタに共通
のゲート配線、71はＰチャネルトランジスタのソース・
ドレイン領域、72はＰチャネルトランジスタのドレイン
共通配線、73はＮチャネルトランジスタのソース・ドレ
イン領域、74はナンド回路の出力配線であり、トランジ
スタの幅方向に直交して電源配線（VDD配線（高電位の
電源配線）75およびVSS配線（低電位の電源配線）76）
が通過している。また、この基本セルは、回路パターン
の高さ（縦方向の長さ）および電源配線パターンの幅を
規格化して、左右への他の基本セルの隣接を可能にして
いる。
また、従来の基本セルの他の例として、高集積化、高
速化を図る上で不可欠なCMOS構成の複合ゲート回路の回
路接続および回路パターン例を第８図（ａ）および
（ｂ）に示す。第８図（ａ）において、P1〜P4はＰチャ
ネルトランジスタ、N1〜N4はＮチャネルトランジスタ、
PaはＰチャネルトランジスタの中間接続点、NaおよびNb
はＮチャネルトランジスタの中間接続点である。第８図
（ｂ）において、G1〜G4はＰチャネルトランジスタ・Ｎ
チャネルトランジスタに共通のゲート配線、81はＰチャ
ネルトランジスタのソース・ドレイン領域、82はＰチャ
ネルトランジスタ部の中間接続配線、83はＮチャネルト
ランジスタのソース・ドレイン領域、84は複合ゲートの
出力配線であり、トランジスタの幅方向に直交して電源
配線（VDD配線85およびVSS配線86）が通過している。
しかし、この基本セルにおいては、電源配線に伴って
利用不可能になるデッドスペース87が多く発生してお
り、特に複合ゲート化が進むと、全体のトランジスタの
うちで直接に電源が供給されるトランジスタが少なくな
るので、デッドスペース87が増大してしまう。また、上
記基本セルは、中間接続点に対する負荷を見積もること
ができるので、場合によっては、集積度を向上させるた
めにトランジスタの幅を小さくすることも可能である
が、トランジスタの幅を小さくしても、電源配線による
制約によりパターン面積の縮小化が不可能であった。換
言すれば、従来の電源配線のパターン配置は複合ゲート
化に適していない。
また、従来の多層配線構造のCMOS半導体集積回路でデ
ータパスをレイアウトする場合、基本セルの幅を一定と
し、データの伝搬方向に沿う縦方向に相異なる基本セル
の回路パターンを配置し、この縦方向の回路ブロックの
パターンを横方向に繰り返して配置し、横方向に繰り返
す同一の基本セルに共通の制御信号配線パターンおよび
電源配線パターンをそれぞれ下層の配線層により形成し
ている。
このようなブロックのパターン的隣接を考える場合、
ある規格化が必要であるが、データパスなどのようにデ
ータの流れに規則性があり、かつ、データの流れに制御
信号の流れが直交するデータパスシステムにおいては、
横方向に繰り返す同一の基本セルで同時にスイッチング
動作が行われることになる。この場合、従来例のよう
に、横方向に繰り返す基本セルに共通に一定幅の電源配
線が配置されていると、上記したような同時スイッチン
グ動作時に電源配線にノイズが乗り易いという問題があ
った。
ここで、基本セルとして例えばCMOSインバータが使用
されている場合について、その入出力間伝達特性および
遷移状態の直流電流特性を第９図（ａ）および（ｂ）に
示しており、過渡領域IIには電流が数十〜数百μＡも流
れるので、上記したような同時スイッチング動作時に電
源配線にノイズが乗り易いことが分かる。
そこで、従来は、上記したように電源配線にノイズが
乗り易いことに対処するために、電源配線の幅に余裕を
持たせたり、電源ノイズの発生を抑制するための回路的
な補強を行っている。しかし、前者の場合は、デッドス
ペースが増加し、電源配線の規格化に対するパターン的
制約が大きく、パターン設計の自由度が低いという問題
があった。また、後者の場合は、パターンのレイアウト
が複雑になり、CAD（コンピュータ支援設計）装置によ
るパターンの自動発生処理が困難になるという問題があ
った。
（発明が解決しようとする課題） 上記したように従来の半導体集積回路において、複合
ゲートの電源配線のパターン配置は、デッドスペースが
多く発生するので複合ゲート化に不適であり、データパ
スシステムなどの特有の規則正しい信号の流れに直交す
る方向の電源配線のパターン配置は、同時スイッチング
動作時に電源配線にノイズが乗り易いことに対処しよう
とすると、電源配線の規格化に対するパターン的制約が
大きく、パターン設計の自由度が低く、パターンのレイ
アウトが複雑になり、CAD装置によるパターンの自動発
生処理が困難になるという問題がある。
本発明は、上記問題点を解決すべくなされたもので、
その目的は、電源配線の規格化に対するパターン的制約
がより少なく、自由度が高く効率の良いパターン設計を
CAD装置により処理することが容易になり、パターン的
集積度の向上、電源ノイズの低減を図り得る半導体集積
回路を提供することにある。
［発明の構成］ （課題を解決するための手段） 本発明は、データの伝搬方向に沿う縦方向に複数個の
回路パターンが配置され、この縦方向回路ブロックのパ
ターンが横方向に繰り返して配置され、横方向に繰り返
す同一回路に共通に制御信号配線パターンが設けられ、
この制御信号配線パターンが共通に設けられた横方向に
繰り返す同一回路で同時にスイッチング動作が行われる
半導体集積回路において、高電位と低電位の幹線電源の
配線パターンが縦方向回路ブロックのパターンの繰り返
しの対称線上に縦方向に配置され、かつ高電位の幹線電
源の配線パターンと低電位の幹線電源の配線パターンが
交互に配置されていることを特徴とする。
なお、幹線電源の配線パターンから個々の回路に電源
を供給するための下層の支線電源の配線パターンは、縦
方向でも横方向でも構わない。
（作 用） 横方向に繰り返す同一回路に共通に設けられている制
御信号配線パターンに対して直交する縦方向に幹線電源
の配線パターンが配置されているので、横方向に繰り返
す基本セルで同時にスイッチング動作が行われる時に電
源配線にノイズが乗り難くなる。
また、幹線電源の配線パターンが縦方向回路ブロック
のパターンの繰り返しの対称線上に配置されているの
で、縦方向回路ブロックで幹線電源の共有化を図ること
が可能であり、電源配線の規格化に対するパターン的制
約がより少なく、自由度が高く効率の良いパターン設計
が可能になり、パターン的集積度の向上が可能になる。
（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明
する。
第１図は、多層配線構造のCMOS半導体集積回路におけ
るデータパスシステムのレイアウトの一例を示してお
り、11,…はレジスタ回路領域、12,…はラッチ回路領
域、13,…は４入力１出力のマルチプレクサ領域、14,…
は２入力１出力のマルチプレクサ領域、15,…は算術論
理演算回路（ALU）領域、16,…は２入力１出力のマルチ
プレクサ領域である。
即ち、この半導体集積回路においては、データの伝搬
方向に沿う縦方向に幅が一定で機能の異なる複数個の基
本セルの回路パターンが配置され、この縦方向回路ブロ
ックのパターンが横方向に繰り返して配置されている
（例えば11ビット分を図示している）。そして、横方向
に繰り返す各回路に共通に制御信号配線パターン（図示
せず）が設けられており、縦方向回路ブロックのパター
ンの繰り返しの対称線上に縦方向に幹線電源の配線パタ
ーン（VDD配線（高電位の電源配線）17およびVSS配線
（低電位の電源配線）18）が配置されている。
第２図は、第１図中の素子領域上の配線構造の一例を
立体的に示しており、クロック信号線とかレジスタファ
イルのワード線などの制御信号配線パターン21は下層の
配線層により形成されており、データ配線パターン22は
上層の配線層により縦方向に設けられている。そして、
幹線電源の配線パターン（VDD配線17およびVSS配線18）
は、データ配線パターン22に平行に、かつ、上層の配線
層（データ配線パターン22と同じ配線層）により一定間
隔Ｐ毎に形成されている。23は幹線電源の配線パターン
から個々の回路に電源を供給するための下層の支線電源
の配線パターンであり、24は上層の幹線電源の配線パタ
ーンと下層の支線電源の配線パターンとの接続部（電源
接続部）である。なお、下層の支線電源の配線パターン
23は、縦方向でも横方向でも構わない。
上記実施例の半導体集積回路においては、横方向に繰
り返す同一基本セルに共通に設けられている制御信号配
線パターン21に対して直交する縦方向に幹線電源の配線
パターン17、18が配置されているので、横方向に繰り返
す基本セルで同時にスイッチング動作が行われる時に電
源配線にノイズが乗り難くなる。
従って、ノイズ対策として、電源配線の幅に余裕を持
たせたり、電源ノイズの発生を抑制するための回路的な
補強を行う必要がなくなり、デッドスペースが増加する
こともなくなり、パターンのレイアウトが複雑になるこ
ともない。この場合、ハンドクラフトで最適設計した電
源パターン形状に近いパターン形状をより単純なブロッ
クの繰り返しで発生することが可能になるので、CAD装
置によるパターンの自動発生処理が容易になる。
また、従来例の第７図（ｂ）や第８図（ｂ）に示した
ように、横方向に繰り返す同一基本セルに共通に一定幅
の電源配線（75、76）、（85、86）が配置されている構
造は、パターンレイアウトのビット数の増大に対して電
源ノイズに弱いので、横方向の数ビットおきに電源補強
用の特殊な回路ブロックを必要としたが、上記実施例の
電源パターン形状によれば、パターンレイアウトのビッ
ト数の増大に対しても電源補強を行う必要がなくなる。
また、上記実施例では、幹線電源の配線パターン17、
18が横方向回路ブロックのパターンの繰り返しの対称線
上に配置されているので、縦方向回路ブロックで幹線電
源の共有化を図ることが可能であり、電源配線の規格化
に対するパターン的制約がより少なく、自由度が高く効
率の良いパターン設計が可能になり、パターン的集積度
の向上が可能になる。
また、上記した幹線電源の配線パターン17、18は、制
御信号配線パターン21よりも上層で、しかも、縦方向に
設けられているデータ配線パターン22と同じ配線層によ
り、かつ、データ配線パターン22と平行に形成されてい
るので、この点でも電源配線の規格化に対するパターン
的制約がより少なくなる。
第３図は、本発明が適用された半導体集積回路におい
て、基本セルとして第８図（ａ）に示したCMOS構成の複
合ゲートが使用される場合の回路パターンのレイアウト
の一例を示している。ここで、G1〜G4はＰチャネルトラ
ンジスタ・Ｎチャネルトランジスタに共通のゲート配
線、31はＰチャネルトランジスタのソース・ドレイン領
域、32はＰチャネルトランジスタ部の中間接続配線、33
はＮチャネルトランジスタのソース・ドレイン領域、34
は複合ゲートの出力配線である。そして、35および36は
上層のVDD幹線配線およびVSS幹線配線、37および38は下
層のVDD支線電源およびVSS支線電源、39および40は電源
接続部である。
この複合ゲートは、下層の支線電源37、38が縦方向あ
るいは横方向に自在に配置されるので、電源配線に伴っ
て利用不可能になるデッドスペースが少なくなり、パタ
ーン面積の縮小化が可能になるので、複合ゲート化に適
するようになる。この場合、トランジスタの幅を最適化
して幅を小さくすればするほど、また、全体のトランジ
スタのうちで直接に電源が供給されるトランジスタが少
なくなるほど有効である。これに対して、従来の複合ゲ
ートは、第８図（ｂ）に示したような回路パターン例で
示したように、トランジスタの幅方向に直交して一定以
上の幅Ｗを有する電源配線85、86が通過していた。
第４図は、本発明が適用された半導体集積回路におい
て、横方向に１ビットおきに繰り返される基本セル（例
えばラッチ回路41）と、２ビットおきに繰り返される基
本セル（例えばシフト回路42）とが混在する場合の回路
パターンのレイアウトの一例を示しており、43、44は１
ビット単位の繰り返しの対称線上に形成されたVDD幹線
配線、VSS幹線配線である。このようなレイアウトによ
れば、幅が一定で高さが自由の複数種類の基本セルを縦
方向に様々な形で配置することが可能になる。
第５図は、本発明が適用された半導体集積回路におい
て、Ｐチャネルトランジスタ領域51とＮチャネルトラン
ジスタ領域52とがそれぞれ横方向に２ビット単位で繰り
返されると共に横方向に分割される第１の機能ブロック
53と、Ｐチャネルトランジスタ領域54とＮチャネルトラ
ンジスタ領域55とが横方向に１ビット単位で繰り返され
ると共に縦方向に分割される第２の機能ブロック56とが
混在する場合の回路パターンの一例を示しており、57お
よび58は１ビット単位の繰り返しの対称線上に形成され
たVDD幹線配線およびVSS幹線配線である。このようなレ
イアウトによれば、Ｐチャネルトランジスタ領域とＮチ
ャネルトランジスタ領域とを様々な形に分割して配置す
ることが可能になる。
第６図は、本発明が適用された半導体集積回路におい
て、基本セルとしてレジスタファイル（小規模メモリ）
が使用される場合の回路パターンのレイアウトの一例を
示している。ここで、MOSトランジスタT1〜T4は書込み
側のトランスミッションゲートを構成し、MOSトランジ
スタT5〜T8はラッチ回路を構成し、MOSトランジスタT9
〜T16は読み出し側のクロックトインバータを構成して
おり、CTL,CTL′及びこれらの反転信号線は下層の制御
信号線、WRは下層の書込み信号線、REは下層の読み出し
信号線、61および62は繰り返しの対称線上に形成された
上層のVDD幹線配線およびVSS幹線配線、63,…および64,
…は下層のVDD支線電源およびVSS支線電源、65,…は電
源接続部である。このようなレイアウトによれば、横方
向の対称線Ａ上で複数個のMOSトランジスタのドレイン
Ｄを共有化することができ、パターン的な集積度の向上
およびドレイン容量の抑制を図ることができ、回路特性
を向上させることが可能になる。
［発明の効果］ 上述したように本発明によれば、データパスなどの同
一ブロックの繰り返しを有する単位機能ブロックで使用
される電源配線のパターン配置に際して、電源配線の規
格化に対するパターン的制約がより少なく、自由度が高
く効率の良いパターン設計をCAD装置により処理するこ
とが容易になり、パターン的集積度の向上、電源ノイズ
の低減を図り得る半導体集積回路を実現することができ
る。
【図面の簡単な説明】
第１図は本発明の半導体集積回路の一実施例に係るデー
タパスシステムのレイアウトの一例を示す構成説明図、
第２図は第１図中の素子領域上の配線構造の一例を立体
的に示す図、第３図は本発明の半導体集積回路において
基本セルとして使用されるCMOS構成の複合ゲートの回路
パターンのレイアウトの一例を示す図、第４図は本発明
の半導体集積回路において横方向に１ビットおきに繰り
返される基本セルと２ビットおきに繰り返される基本セ
ルとが混在する場合の回路パターンのレイアウトの一例
を示す図、第５図は本発明の半導体集積回路においてＰ
チャネルトランジスタ領域とＮチャネルトランジスタ領
域との配置関係が異なる２個の機能ブロックが混在する
場合の回路パターンの一例を示す図、第６図は本発明の
半導体集積回路において基本セルとしてレジスタファイ
ルが使用される場合の回路パターンのレイアウトの一例
を示す図、第７図（ａ）および（ｂ）は従来の半導体集
積回路で使用される基本セルの一例としてCMOS構成のｎ
入力ナンド回路の回路接続および回路パターン例を示す
図、第８図（ａ）および（ｂ）は従来の半導体集積回路
で使用される基本セルの他の例としてCMOS構成の複合ゲ
ート回路の回路接続および回路パターン例を示す図、第
９図（ａ）および（ｂ）は基本セルとしてCMOSインバー
タが使用されている場合の入出力間伝達特性および遷移
状態の直流電流特性を示す図である。 11……レジスタ回路領域、12……ラッチ回路領域、13…
…４入力１出力マルチプレクサ領域、14……２入力１出
力マルチプレクサ領域、15……算術論理演算回路領域、
16……２入力１出力マルチプレクサ領域、17、18……幹
線電源配線パターン、21……制御信号配線パターン、22
……データ配線パターン、23……支線電源配線パター
ン、24……電源接続部、G1〜G4……ゲート配線、31……
Ｐチャネルトランジスタのソース・ドレイン領域、32…
…Ｐチャネルトランジスタ部の中間接続配線、33……Ｎ
チャネルトランジスタのソース・ドレイン領域、34……
複合ゲート出力配線、35、36……上層の幹線配線、37、
38……下層の支線電源、39、40……電源接続部、41……
ラッチ回路、42……シフト回路、43、44……幹線配線、
51、54……Ｐチャネルトランジスタ領域、52、55……Ｎ
チャネルトランジスタ領域、53……第１の機能ブロッ
ク、56……第２の機能ブロック、57、58……幹線配線、
T1〜T16……MOSトランジスタ、CTL,CTL′……下層の制
御信号線、WR……下層の書込み信号線、RE……下層の読
み出し信号線、61、62……上層の幹線電源配線、63、64
……下層の支線電源、65……電源接続部。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−110136（ＪＰ，Ａ) 特開 昭63−293942（ＪＰ，Ａ)

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】データの伝搬方向に沿う縦方向に複数個の
    回路パターンが配置され、この縦方向回路ブロックのパ
    ターンが横方向に繰り返して配置され、横方向に繰り返
    す同一回路に共通に制御信号配線パターンが設けられ、
    この制御信号配線パターンが共通に設けられた横方向に
    繰り返す同一回路で同時にスイッチング動作が行われる
    半導体集積回路において、 高電位と低電位の幹線電源の配線パターンが縦方向回路
    ブロックのパターンの繰り返しの対称線上に縦方向に配
    置され、かつ高電位の幹線電源の配線パターンと低電位
    の幹線電源の配線パターンが交互に配置されている ことを特徴とする半導体集積回路。
  2. 【請求項２】前記幹線電源の配線パターンは、前記制御
    信号配線パターンよりも上層の配線層により形成されて
    いることを特徴とする請求項１記載の半導体集積回路。
  3. 【請求項３】前記幹線電源の配線パターンは、縦方向に
    設けられているデータ配線パターンと同じ配線層によ
    り、かつ、データ配線パターンと平行に形成されている
    ことを特徴とする請求項１または２記載の半導体集積回
    路。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5217915A (en) * 1991-04-08 1993-06-08 Texas Instruments Incorporated Method of making gate array base cell
SE500523C2 (sv) * 1992-10-09 1994-07-11 Elsa Elektroniska Systems And Halvledarkomponent med minst en första och en andra komponentelektrod innefattande ett flertal på en halvledarbricka integrerade halvledarelement, som vart och ett innefattar minst en första och en andra elementelektrod på samma sida av halvledarbrickan, varid de första elementelektroderna är förbundna med den första komponentelektroden och de andra elementelektroderna är förbundna med den andra komponentelektroden.
US5780883A (en) * 1997-02-28 1998-07-14 Translogic Technology, Inc. Gate array architecture for multiplexer based circuits
JPH1140736A (ja) * 1997-07-16 1999-02-12 Nec Ic Microcomput Syst Ltd 半導体装置
US6574711B2 (en) * 1999-12-27 2003-06-03 Matsushita Electric Industrial Co., Ltd. Semiconductor integrated circuit
US6313026B1 (en) * 2000-04-10 2001-11-06 Micron Technology, Inc. Microelectronic contacts and methods for producing same
JP3964295B2 (ja) * 2002-09-18 2007-08-22 松下電器産業株式会社 集積回路設計における電源経路構造
US20060168551A1 (en) * 2003-06-30 2006-07-27 Sanyo Electric Co., Ltd. Integrated circuit having a multi-layer structure and design method thereof
US7294976B1 (en) 2005-09-23 2007-11-13 Advanced Micro Devices, Inc. Split power supply subsystem with isolated voltage supplies to satisfy a predetermined power limit
JP4778811B2 (ja) * 2006-03-02 2011-09-21 パナソニック株式会社 半導体集積回路
JP2008066371A (ja) * 2006-09-05 2008-03-21 Matsushita Electric Ind Co Ltd 半導体集積回路における電源配線構造
JP2023079055A (ja) * 2021-11-26 2023-06-07 キヤノン株式会社 光電変換装置、光電変換システム、移動体、および、光電変換装置の設計方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH063827B2 (ja) * 1983-11-21 1994-01-12 株式会社日立製作所 Ｃｍｏｓ演算回路
JPS61206254A (ja) * 1985-03-08 1986-09-12 Fujitsu Ltd 半導体記憶装置
JPH0738414B2 (ja) * 1987-01-09 1995-04-26 株式会社東芝 半導体集積回路
JPS63265446A (ja) * 1987-04-23 1988-11-01 Nec Corp ゲ−トアレイ集積回路
JPS63293942A (ja) * 1987-05-27 1988-11-30 Hitachi Ltd 半導体集積回路装置
JPH01152662A (ja) * 1987-12-09 1989-06-15 Fujitsu Ltd 半導体記憶装置
JPH01175241A (ja) * 1987-12-29 1989-07-11 Fujitsu Ltd 半導体装置のマスタスライス方法
JPH01251738A (ja) * 1988-03-31 1989-10-06 Toshiba Corp スタンダードセル
JPH0290675A (ja) * 1988-09-28 1990-03-30 Seiko Epson Corp 半導体集積回路装置
JPH0290651A (ja) * 1988-09-28 1990-03-30 Nec Corp 半導体集積回路

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