JPH06266798A

JPH06266798A - 半導体集積回路の設計方法

Info

Publication number: JPH06266798A
Application number: JP5052252A
Authority: JP
Inventors: Masaaki Yamada; 正昭山田; Masayoshi Tachibana; 昌良橘; Reiko Nojima; 玲子野島
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1993-03-12
Filing date: 1993-03-12
Publication date: 1994-09-22

Abstract

(57)【要約】【目的】回路の特性を変化させずにレイアウト後の面
積を縮小し、かつ配線の量を減らす半導体集積回路の設
計方法を提供する。【構成】論理回路の中に電流駆動能力を標準値よりも
大きくすべき、複数の素子が直列に接続されているとき
に、該直列接続回路を複数個複製し、複製された複数個
の直列接続回路を構成する素子のチャネル幅を標準チャ
ネル幅Ｗにし、該複数個の直列接続回路を並列に接続し
た回路を発生する。【効果】回路の特性を変えずにレイアウト後の配線量
を少なくでき、面積を縮小することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路の設計
方法に関する。

【０００２】

【従来の技術】半導体論理回路上で、動作速度を上げよ
うとすると、大きな負荷を駆動するトランジスタの電流
駆動能力を増大させなければならない。ＭＯＳトランジ
スタの場合には、電流駆動能力を増大させることは、ト
ランジスタのチャネル幅を増大させることによって実現
される。しかし、トランジスタのチャネル幅を増大させ
ることは、レイアウト面積の増大につながる。

【０００３】特に、図１６（ａ）のように、チャネル幅
３Ｗのトランジスタ１１を列状に並べてレイアウトする
手法を取った場合、図１６（ｂ）に示すようなレイアウ
トが得られる。ここで、１２は図１６（ａ）の回路図に
含まれているトランジスタ１１に対応するゲートで、標
準のトランジスタ１３よりもチャネル幅が３倍になって
いる。

【０００４】このトランジスタ１３は回路を構成するそ
の他のトランジスタで、図１６（ａ）には記載されてい
ないものであり、標準のチャネル幅Ｗでレイアウトされ
ている。このとき、トランジスタ全体の列の高さは、標
準のチャネル幅Ｗの３倍の高さになり、標準チャネル幅
Ｗのトランジスタ１３の上はデッドスペースとなり、効
率が悪い。

【０００５】このように、一部のトランジスタ１２のチ
ャネル幅のみ大きくても、結局レイアウト全体の高さは
そのトランジスタ１２の高さで決まってしまい、面積が
無駄になるという問題がある。そこで、チャネル幅の大
きなトランジスタを複数の比較的チャネル幅の小さなト
ランジスタの並列接続と置き換えてレイアウトする方法
が考えられる。しかし、このようなトランジスタが、図
１７（ａ）のように、直列接続されていた場合、拡散層
の共有を考慮して図１７（ｂ）のようにレイアウトする
と、配線が錯綜してしまうという欠点があった。

【０００６】配線の量は、半導体集積回路の面積に大き
な影響を与える。現在の多くの半導体集積回路では、素
子の占める面積よりも配線の占める面積の方が大きいか
らである。配線の量を少なくすることが、半導体集積回
路の面積を縮小し、ひいては製造コストを小さくするこ
とにつながる。

【０００７】また、配線が長ければ長いほど寄生容量が
大きくなり、動作速度を落とすことにつながる。従っ
て、回路の性能を高めるためにも配線の量を少なくする
ことが良い。

【０００８】一方、半導体論理回路の中でも、ＣＭＯＳ
複合ゲートには、単純なＡＮＤゲート、ＯＲゲートでは
なく図１８に示されるようなゲートを一段のゲートとし
て実現できる特徴がある。図１８を実現するために、図
１９に示されるような、ＮＭＯＳおよびＰＭＯＳトラン
ジスタを互いにグラフ的な双対関係に接続する方法がと
られることがある。

【０００９】この方式では、ＮＭＯＳおよびＰＭＯＳの
トランジスタが１対１に対応するためトランジスタのゲ
ートを直線で配線できる利点がある。ところが、この方
式で実際に実現される複合ゲートの配置パターンは、図
２０に示すよう拡散層（Ｎチャネル）の切れ目やＮＭＯ
ＳおよびＰＭＯＳトランジスタの大きさの差に起因する
無駄が存在するという欠点があった。

【００１０】さらに、トランジスタレベルでのＣＭＯＳ
論理ゲート配線においては、例えば図２１の論理回路を
図２２のように配線すると、ＰトランジスタのＶ_DD配線
とＮトランジスタのＶ_SS配線は第１層配線５２であり、
長い１本のwireとして結ばれていた。このためＣＭＯＳ
論理ゲートの演算の結果信号を出力するwireと次のＣＭ
ＯＳ論理ゲートの演算への入力信号のwireを結んで配線
するとき、ＶDD配線またはＶSS配線なる電源線５２が第
１層配線の障害物となり、via ５４→第２層配線５３→
via ５４というような経路をとる事が多かった。

【００１１】

【発明が解決しようとする課題】このように、従来のレ
イアウト方法では、面積が無駄になったり、配線が混雑
するという問題があった。

【００１２】また、従来のＣＭＯＳ複合ゲート合成方式
では拡散層の切れ目やＮＭＯＳおよびＰＭＯＳトランジ
スタの大きさの差に起因する無駄が存在し、これにより
最小の面積のＣＭＯＳ複合ゲートが得られないという問
題があった。

【００１３】さらに、従来の電源配線ではあるＣＭＯＳ
論理ゲートから次へのＣＭＯＳ論理ゲート間を結ぶ配線
が近距離でも、電源配線を横断するときvia や第２層配
線などを経由することにより、電気的抵抗が大きくなる
ため信号伝搬速度が遅くなったり、回路の集積度が小さ
くなるという問題があった。

【００１４】本発明は、上記の問題点を解決するために
なされたもので、第１の発明は、回路の特性を変化させ
ずにレイアウト後の面積を縮小でき、かつ配線の量を減
らすことができる半導体集積回路の設計方法を提供する
ことを目的とする。

【００１５】また、第２の発明は、ＣＭＯＳ複合ゲート
における拡散層の長さを最小化することにより、面積を
小さくすることができる半導体集積回路の設計方法を提
供することを目的とする。

【００１６】さらに、第３の発明は、ゲート間配線にお
ける第１層配線の割合を大きくすることにより、信号伝
搬速度を速め、集積度を高くすることができる半導体集
積回路の設計方法を提供することを目的とする。

【００１７】

【課題を解決するための手段】第１の発明は、論理回路
の中に、電流駆動能力を標準値よりも大きくすべき複数
の素子が直列に接続されているときに、該直列接続回路
を複数個複製し、複製された複数個の直列接続回路を並
列に接続した回路を発生することを特徴としている。

【００１８】あるいは、第１の発明は、論理回路の中
に、電流駆動能力を標準値よりも大きくすべき、複数の
素子が直列に接続されているときに、該直列接続回路を
複数個複製し、複製された複数個の直列接続回路を構成
する素子のチャネル幅を標準チャネル幅にし、該複数個
の直列接続回路を並列に接続した回路を発生することを
特徴としている。

【００１９】第２の発明は、ＣＭＯＳ複合ゲートの合成
を行なう際に、トランジスタの拡散層の長さをソースと
ドレインにおけるビアの有無により３通りに分類し、こ
れに拡散層の切れ目の長さを加えた４通りの長さの指標
に基づき、ＣＭＯＳ複合ゲートを実現するのに最低必要
な拡散層の長さを最小化することを特徴としている。

【００２０】さらに、第３の発明は、半導体集積回路上
の論理機能ブロックのマスクパターンをＣＡＤで自動的
に生成するに際し、論理回路内部の信号配線経路を決定
し、必要な電源コンタクト位置を決定し、論理回路間の
配線経路を第１層を用いて決定した後、電線配線の経路
を第１層を優先して決定することを特徴としている。

【００２１】

【作用】第１の発明は、標準チャネル幅のトランジスタ
を直列接続した後、これを複製して並列接続しているの
で、面積を縮小でき配線量も少なくなる。

【００２２】また、第２の発明は、ＣＭＯＳ複合ゲート
の合成を行なう際に、トランジスタの拡散層の長さをソ
ースとドレインにおけるビアの有無により３通りに分類
し、これに拡散層の切れ目の長さを加えた４通りの長さ
の指標に基づき、ＣＭＯＳ複合ゲートを実現するのに最
低必要な拡散層の長さを予測し、この長さから実際のゲ
ートの面積を予測するのでゲートの面積を最小化するこ
とができる。

【００２３】さらに、第３の発明によれば、ＮＡＮＤ、
ＮＯＲ、その他のＣＭＯＳ論理ゲートの性質と演算機能
を損なわず、ゲート間信号の配線をほとんど第１層配線
で行うことができる。

【００２４】

【実施例】以下、本発明の実施例を図面をしながら説明
する。第１の発明第１の発明の設計方法を図１のフローチャートを用いて
説明する。第１に、設計をすべき論理回路の接続情報と
動作速度の仕様を入力する（ステップ１０１）。

【００２５】第２に、論理回路の動作速度仕様を満たす
ように各素子の電流駆動能力を調整する（ステップ１０
２）。素子がＭＯＳトランジスタである場合には、トラ
ンジスタのチャネル幅を変更することにより、電流駆動
能力が調整できる。調整の具体的な方法は、例えば文献
（[1]Jyuo-min Shyu, et. al.,"Optimization-BasedTra
nsistor Sizing", IEEE Journal of Solid-State Circu
its, pp. 400-409,(1988) に詳しく記載されている。

【００２６】第３に、トランジスタのチャネル幅の大き
な、例えば標準チャネル幅のｎ倍のトランジスタが直列
に複数並んでいる部分を検索する。このような部分があ
れば、各トランジスタのチャネル幅を１／ｎにするとと
もに、直列の部分をｎ個複製して並列に接続する（ステ
ップ１０３）。

【００２７】第４に、回路を実際にレイアウトする（ス
テップ１０４）。レイアウトの具体的な方法は、例えば
文献（[2] Robert L. Maziasz,et.al.,"Layout Optimiz
ation of Static CMOS Functional Cells", IEEE Tran
s. on Computer Aided Design, pp.708-719(1990).) に
詳しく記載されている。

【００２８】次に、具体的な回路を例に取って、説明す
る。設計すべき論理回路が図１６（ａ）で示す回路であ
ったとし、動作速度の仕様を満たすため、トランジスタ
のチャネル幅を標準の３倍にしなければならないとす
る。

【００２９】第１の発明では、標準の３倍のチャネル幅
３Ｗを持つトランジスタ１１を３つに分割して、図２
（ａ）のように直列接続回路を並列接続したものに変更
する。そして、図２（ａ）の回路を、文献（[2])の方法
でレイアウトすると図２（ｂ）に示すようなレイアウト
となる。従来の回路のレイアウトである図１７（ｂ）と
比較すると、配線１４の量が少ないことがわかる。

【００３０】ここで、第１の発明の回路接続である図２
（ａ）と従来の回路接続である図１７（ａ）が等価であ
ることを示す。図２（ａ）と図１７（ａ）を比較する
と、ｐの点とｑの点とｒの点、及びｓの点とｔの点とｕ
の点が接続されているかどうかの違いである。図２
（ａ）において、並列に接続された３つの回路の入力信
号はすべて同じであり、回路の接続も対称であるから、
いかなる場合でもｐの点とｑの点とｒの点、及びｓの点
とｔの点とｕの点は同電位になる。

【００３１】従って、ｐの点とｑの点とｒの点、及びｓ
の点とｔの点とｕの点が接続されているかどうかは、回
路の動作に全く影響を与えず、図２（ａ）と図１７
（ａ）とは動作速度を含めて等価な回路であると結論で
きる。

【００３２】また、第１の発明で注目すべきことは、ト
ランジスタが直列に接続されているときは、回路として
の電流駆動能力が低下するので、個々のトランジスタの
電流駆動能力を上げる、すなわち、個々のトランジスタ
のチャネル幅を大きくする必要があることが多いことで
ある。従って、第１の発明が適用できるような状況はか
なりの頻度で起こることが予想されるため、大きな効果
が期待できる。

【００３３】第２の発明以下に、第２の発明によるＣＭＯＳ複合ゲートの合成方
式の実施例を説明する。

【００３４】図１９の回路は図１８の論理回路をＣＭＯ
Ｓ複合ゲートとして実現したトランジスタレベルの回路
例である。この図１９の回路において、Ｐチャネル、Ｎ
チャネルのトランジスタの数はそれぞれ３であり、この
値は図１８の論理回路の入力変数の数に等しいため、図
１９の回路は最小の個数のトランジスタにより構成され
ているといえる。

【００３５】図２０は図１９の回路をシリコン基盤上に
実現した配置例である。この配置例において、Ｎチャネ
ル側の拡散層には２ケ所の切れ目があるが、これらは図
１９における奇数次の接続点３１，３２を実現するため
のものであり、その数は最小であり、さらに、アルミに
よる配線３３，３４が接続点３１，３２を実現するため
に使用されている。Ｎチャネル側の拡散層は２つの拡散
層の切れ目と３つのトランジスタのみから構成されるた
め、その長さは最短であると考えられる。

【００３６】ここで、図２０において、Ｐチャネル側と
Ｎチャネル側の拡散層とを比べると、実際にトランジス
タに必要とされている拡散層の長さは明らかにＮチャネ
ル側の方が長く、複合ゲート全体の大きさはＮチャネル
側の拡散層により規定されていることがわかる。しかし
ながら、図１９の回路のトランジスタ数が最小であり、
図２０がその最小面積の実現であるため、トランジスタ
数を最小にする最適化の結果として得られる配置として
は、図２０が最小の面積のものとなる。

【００３７】シリコンの基盤上のトランジスタの実際に
必要な長さ、および拡散層の切れ目の長さを基にする
と、拡散層上のトランジスタおよび拡散層の切れ目は図
３から図６に示すように４通りに分類できる。

【００３８】つまり、図３に示されるソース、ドレイン
の両側にビアが存在しないトランジスタ、図４に示され
るソースまたはドレインのどちらか一方にビア３８の存
在するトランジスタ、図５に示されるソース、ドレイン
の両側にビア３８の存在するトランジスタ、および図６
に示されるはじにビア３８の存在する拡散層の切れ目で
ある。

【００３９】これらの４つのトランジスタおよび拡散層
の切れ目の実際の長さは図７を基にして決めることがで
きる。図７においては、２つのゲート３９ａ，３９ｂ
と、２つのビア３８ａ，３８ｂが切れ目４０のある拡散
層上に配置されている。ここで、ゲート長さをＬg 、ゲ
ート間の最小間隔をＬgg、ゲートとアルミ間の最小間隔
をＬga、ビアの最小の大きさをＬvia 、アルミと拡散層
のはじまでの最小の長さをＬdE、拡散層の切れ目長さの
最小値をＬdC、であるものとする。

【００４０】これらの値を基にすると、図３のソース、
ドレインの両側にビアが存在しないトランジスタの長さ
PP＝Ｌg ＋Ｌgg、図４のソースまたはドレインのどちら
か一方にビア３８の存在するトランジスタの長さpaは、
pa＝Ｌg ＋１／２（Ｌgg＋Ｌga＋Ｌvia ）、図５のソー
ス、ドレインの両側にビア３８の存在するトランジスタ
の長さaaはaa＝Ｌg ＋Ｌga＋Ｌvia 、図６のはじめにビ
アの存在する拡散層の切れ目の長さcut はcut ＝Ｌvia
＋２ＬadE ＋ＬdCのように求められることがわかる。

【００４１】ここで、一般的なデザインルールにおいて
は、Ｌg ＜Ｌgg、Ｌgg＜Ｌga、Ｌga＜ＬdC、Ｌg ＜Ｌvi
a であると仮定しても問題がないので pp ＜pa＜aa、pa
＜cut であると考えることができる。

【００４２】この種別を図１９の回路に適用して、Ｎチ
ャネル、Ｐチャネルにおける最低必要な拡散層の長さを
計算すると、それぞれＮチャネルＬ_N＝３aa＋２cut 、
ＰチャネルＬp ＝２pa＋aaとなり、明らかにＬ_N＞Ｌp
である。

【００４３】すでに述べたように、図１９の回路はトラ
ンジスタ数が最小の回路であるため、トランジスタ数の
最小化による面積の最小化には余地がないので、今回の
実施例ではpa＜cut を利用して、トランジスタ数を増や
すことにより、面積最小化をおこなう。

【００４４】図１９の回路においてＮチャネル側の拡散
層の長さがＰチャネル側よりも長くなっている原因は、
奇数次数の接続点３１，３２の存在である。そこで、図
１９のトランジスタ３５を２個並列にし、そのソース間
の接続を切り離すと、図８のような回路が得られる。図
８においてトランジスタ４１ａ，４１ｂは、図１９のト
ランジスタ３５に、トランジスタ４２はトランジスタ３
６に、トランジスタ４３はトランジスタ３７に、それぞ
れ対応する。

【００４５】この回路においては、すべての接続点の接
続次数は偶数であるため、拡散層に切れ目は必要なくな
る。Ｐチャネル側は変化していないのでＮチャネル側の
み考えると、その拡散層の長さＬ_N´はＬ_N´＝４paと
なり、大幅に短くなっていることがわかる。

【００４６】図８の回路を実際に配置した例を図９に示
す。ここで４４は出力端子を示す。図２０と図９を比べ
ると入力信号Ｂに対応するゲートがアルミ配線４５を使
用して接続されており、また入力信号Ａに対応するゲー
ト４６がＮチャネルのみ２本になっているが、全体の面
積は大幅に小さくなっていることがわかる。

【００４７】本実施例では特定の回路のＮチャネル側の
拡散層についてのみ最小化しているが、この考え方が
Ｎ，Ｐ両チャネルに適用でき、さらに、一般のＣＭＯＳ
複合ゲートに適用できることは明らかである。

【００４８】第３の発明図２１で示した論理回路図の配線を図１０〜図１３を用
いて説明する。まず、図１０のように、所望の論理演算
機能を実現する各論理ゲートに対応して、ＣＭＯＳトラ
ンジスタ回路を作成する。

【００４９】ここで、ＣＭＯＳトランジスタ回路上にお
いて、各論理ゲートの配置位置を決定後、論理ゲート内
部の論理信号生成配線をする（図中、斜線部）。このと
き、各論理ゲート間を接続する信号配線と各論理ゲート
内の電源配線は未配線として空けておく。

【００５０】最初に、ＮＡＮＤゲート、ＮＯＲゲート、
その他のＣＭＯＳ論理ゲートの電源配線について、それ
ぞれの論理演算機能を果たすよう、電源配線予定位置上
に必要とする電源コンタクト５１をとる。

【００５１】そして第１層配線で電源線配線をすると
き、これもまたそれぞれ論理演算機能を果たすよう、電
源コンタクト間を連結して電源配線５２を決定する（図
１１）。このとき、第１層配線がなくてもよい部分は空
ける。なお、この第１層電源配線の長さについては、第
１層電源配線の１本につきvia の位置を少なくとも１個
分確保できるような長さにする。

【００５２】次に所望の論理演算機能を実現するよう、
各論理ゲート間の信号配線５３の接続と経路決定を行う
（図１２）。このとき、接続したい論理ゲート間が近距
離の場合は可能なかぎり、第１層配線を優先する。ここ
で第１層電源配線の間の空けた部分が第１層信号配線に
使える。

【００５３】最後に電源の接続を確保するため、電源線
の第１層配線５２のコンタクト５１のない部分にvia ５
４をおき、第２層配線５５で電源線の第１層配線５２上
のvia ５４を連結して配線する（図１３）。このとき
は、Ｖ_DDはＶ_DDに、Ｖ_SSはＶ_SSにvia を通して連結し、
ＶDDとＶSSを混同して連結しないように注意する。

【００５４】なお、図１０〜図１３では、第１層電源配
線と第２層電源配線が平行する場合を示したが、第２層
電源配線による第１層電源配線上にあるvia 間の連結方
向は、電源線の第１層配線と平行または直交の２方向が
あり、どちらか一方方向のみを利用した配線方法と２方
向を両方利用した配線方法がある。いずれも回路上の論
理ゲートの論理動作を保証するため、最終的に電源と必
ず接続していることが重要である。

【００５５】電源配線において第２層電源配線５５が第
１層電源配線５２と平行するのみの場合のＣＭＯＳトラ
ンジスタ配線図が図１３であり、第２層電源配線５５が
第１層電源配線５２と直交するのみの場合のＣＭＯＳト
ランジスタ配線図が図１４である。また、第２層電源配
線５５が第１層電源配線５２と平行と直交する場合のＣ
ＭＯＳトランジスタ配線図を図１５に示す。

【００５６】

【発明の効果】以上述べたように、第１の発明によれ
ば、回路の特性を変えずにレイアウト後の配線量を少な
くでき、面積を縮小することができる。

【００５７】また、第２の発明によれば、ＣＭＯＳ複合
ゲートの拡散層の長さを最小化することができるので、
面積を小さくすることができる。

【００５８】さらに、第３の発明によれば、ゲート間配
線における第１層配線の割合を高めることができるの
で、信号伝搬速度や集積度を向上させることができる。

【図面の簡単な説明】

【図１】第１の発明の処理手順を示すフローチャート。

【図２】第１の発明によって得られた回路図及びレイア
ウト図。

【図３】ソース、ドレインにビアの存在しないトランジ
スタ。

【図４】ソース、ドレインのどちらか片方にビアの存在
するトランジスタ。

【図５】ソース、ドレインの両方にビアの存在するトラ
ンジスタ。

【図６】拡散層に切れ目の存在するトランジスタ。

【図７】ゲート、ビア、拡散層の切れ目の長さを示す
図。

【図８】第２の発明を用いて図１８の論理回路を実現し
たトランジスタレベルの回路例。

【図９】図８の回路をシリコン基盤上に配置した例。

【図１０】図２１に対応するＣＭＯＳ論理回路でコンタ
クトをとったＣＭＯＳトランジスタ配線図。

【図１１】図１０からコンタクト間を連結したＣＭＯＳ
トランジスタ配線図。

【図１２】図２１に対応する図１１から信号配線をした
ＣＭＯＳトランジスタ配線図。

【図１３】図２１に対応する第３の発明によるＣＭＯＳ
トランジスタ配線図。

【図１４】図２１に対応する実施例の第２層電源配線が
第１層電源配線と直交のみのＣＭＯＳトランジスタ配線
図。

【図１５】図２１に対応する実施例の第２層電源配線が
第１層電源配線と平行と直交するＣＭＯＳトランジスタ
配線図。

【図１６】設計対象となる回路図及び従来のレイアウト
図。

【図１７】従来の方法による回路図及びレイアウト図。

【図１８】ＣＭＯＳ複合ゲートの回路例。

【図１９】図１８の回路を実現したトランジスタ回路。

【図２０】図１９の回路をシリコン基盤上に配置した
例。

【図２１】実施例を説明するための論理回路図例。

【図２２】図２１に対応する従来のＣＭＯＳトランジス
タ配線図。

【符号の説明】

１１ＭＯＳトランジスタ１２ゲート１３標準トランジスタ１４配線３５，３６，３７トランジスタ３９ａ，３９ｂゲート３８，３８ａ，３８ｂビア４０拡散層の切れ目４１ａ，４１ｂトランジスタ３５に対応するトランジ
スタ４２トランジスタ３６に対応するトランジスタ４３トランジスタ３７に対応するトランジスタ４４出力端子４５入力信号Ｂに対応するアルミ配線ゲート４６入力信号Ａに対応するアルミ配線ゲート５１電源線のコンタクト５２第１層電源配線５３ゲート間配線５４ via ５５第２層電源配線

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 27/092

Claims

【特許請求の範囲】

【請求項１】論理回路の中に、電流駆動能力を標準値
よりも大きくすべき複数の素子が直列に接続されている
ときに、該直列接続回路を複数個複製し、複製された複数個の直列接続回路を並列に接続した回路
を発生することを特徴とする半導体集積回路の設計方
法。
【請求項２】論理回路の中に、電流駆動能力を標準値
よりも大きくすべき、複数の素子が直列に接続されてい
るときに、該直列接続回路を複数個複製し、複製された複数個の直列接続回路を構成する素子のチャ
ネル幅を標準チャネル幅にし、該複数個の直列接続回路
を並列に接続した回路を発生することを特徴とする半導
体集積回路の設計方法。
【請求項３】ＣＭＯＳ複合ゲートの合成を行なう際
に、トランジスタの拡散層の長さをソースとドレインにおけ
るビアの有無により３通りに分類し、これに拡散層の切
れ目の長さを加えた４通りの長さの指標に基づき、ＣＭ
ＯＳ複合ゲートを実現するのに最低必要な拡散層の長さ
を最小化することを特徴とする半導体集積回路の設計方
法。
【請求項４】半導体集積回路上の論理機能ブロックの
マスクパターンをＣＡＤで自動的に生成するに際し、論理回路内部の信号配線経路を決定し、必要な電源コン
タクト位置を決定し、論理回路間の配線経路を第１層を
用いて決定した後、電線配線の経路を第１層を優先して
決定することを特徴とする半導体集積回路の設計方法。