JPH1092948A

JPH1092948A - 半導体集積回路の設計方法

Info

Publication number: JPH1092948A
Application number: JP8261158A
Authority: JP
Inventors: Hiroshi Miyashita; 弘宮下; Hitoshi Kitazawa; 仁志北沢
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1996-09-11
Filing date: 1996-09-11
Publication date: 1998-04-10

Abstract

(57)【要約】【課題】自動レイアウトによる配置・配線を行った
後、その結果を維持したまま、セルの駆動力を調整でき
るようにする。【解決手段】複数のトランジスタを縦方向のゲートが
横方向に並列となるように配置し、ソース、ドレインを
形成する拡散領域においてコンタクトを予め電源配線の
近傍に設け、該コンタトクを外さないよう前記拡散領域
の縦方向の幅を調整して前記トランジスタのチャネル幅
を調整する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、セルを設計する半
導体集積回路の設計方法に係り、特に一旦レイアウトし
たセルの配置・配線結果を変更せずに、セルの駆動力を
調整可能として、配線遅延を含む遅延時間を最適化し高
速動作させ得るようにした設計方法に関するものであ
る。

【０００２】

【従来の技術】ＬＳＩの微細化により、デバイスの高性
能化が進んでいるが、一方で、回路全体の遅延時間に対
する配線遅延時間の占める割合が増大している。ＬＳＩ
の設計を行う場合には、セルライブラリと呼ばれる設計
に利用できるセルの集合を予め用意する。これらは、
０．８μｍルール、０．５μｍルールといったプロセス
技術に対応して用意することが多く、このライブラリを
利用してＬＳＩの多くの品種が設計される。ライブラリ
はセル毎に論理機能、遅延データ、パタンがまとめら
れ、利用者が参照できるように用意される。

【０００３】ライブラリ内には、論理機能は同一である
が、駆動力の異なるセルも用意される。例えば、同じ論
理ゲートでも、長い配線の場合や、多くのファンアウト
を駆動しなければならない場合には、トランジスタのチ
ャネル幅を大きくしたセルを使用する必要がある。

【０００４】図９に４入力Ａ１、Ａ２、Ａ３、Ａ４に対
して出力Ｙを出力するＣＭＯＳ構成の４入力ＮＯＲ回路
の論理図を示す。図９における５１、５２はＮＯＲゲー
ト、５３はＮＡＮＤゲート、５４は出力ドライバとして
のインバータである。図１０にその具体的な回路図を示
す。ＭＰ１〜ＭＰ７はｐチャネルトランジスタ、ＭＮ１
〜ＭＮ７はｎチャネルトランジスタである。

【０００５】図１２は図９、図１０に示した回路のレイ
アウトのパタンを示す図である。６１はメタル１層によ
る第１の電源（ＶＤＤ）配線、６２はメタル１層による
第２の電源（ＧＮＤ）配線、６３はｎウエル、６４はｐ
ウエル、６５はｐチャネルトランジスタのソースやドイ
レンが形成されるｐ拡散領域、６６はｎチャネルトラン
ジスタのソースやドレインが形成されるｎ拡散領域、６
７はポリシリコンゲート、６８はポリシリコン配線、６
９はメタル１層の配線、７０はメタル２層の配線、７１
はコンタクト（コンタクトホール又はスルホール、以下
同じ）である。入力ポートＡ１、Ａ２、Ａ３、Ａ４、出
力Ｙはメタル２層の配線７０上に配置される。入力信号
は入力ポートートＡ１、Ａ２、Ａ３、Ａ４から、コンタ
クトを介してメタル２層の配線７０、メタル１層の配線
６９、ポリシリコン配線６８、ポリシリコンゲート６７
等を介して伝送される。

【０００６】このレイアウト方式は、「T.Uehara and W.
M.vanCleemput:^Optimal layout ofCMOS functionl arr
ays,"IEEE Trans. Comput.,vol.C-30,pp.305-312,May 1
981.」で提案されたものであり、共通の入力接点に接続
されるｐチャネルトランジスタとｎチャネルトランジス
タをペアとして、ポリシリコンゲートが縦方向（図１１
においてＹ方向）となるよう、且つできるだけソース、
ドレインの拡散領域を隣接し共有化できるように配置し
て、セルの横幅（図１１におけるＸ方向の幅）を最小化
したものである。

【０００７】電源配線６１、６２はセルの上側、下側に
横方向（Ｘ方向）に、拡散領域６５、６６を挟むように
配線する。セル毎に電源配線６１と６２の縦位置（Ｙ方
向の位置）を一致させるようにセルのレイアウト設計を
行い、セルを横方向（Ｘ方向）に配置してセル列を構成
したとき、電源配線６１、６２が自動的に連続接続され
るようにする。このセルのレイアウト方式は従来から広
く採用され、自動配置・配線プログラムは多くの場合、
このレイアウト方式を前提にしている。

【０００８】図１１のレイアウトでは、ｐチャネル側の
拡散領域６５、ｎチャネル側の拡散領域６６が、各々２
個構成されている。インバータや２入力ＮＡＮＤゲート
等の論理機能のセルでは、ｐチャネル側、ｎチャネル側
に各々複数個の拡散領域を必要とする。

【０００９】このようなセルのレイアウト方式におい
て、セルのトランジスタのチャネル幅（Ｗ）は平均的な
配線長を前提にした駆動力から決められる。通常、配線
長の予想値を用いて、回路シミュレーションでシミュレ
ーションを行うことにより決定される。特に大きな駆動
力を必要とする箇所に使用できるように、ある種のセル
については、チャネル幅を大きくしたセルも用意する。

【００１０】従来のＬＳＩの設計において、ネットリス
ト中の各セルについて、セルライブラリのどのセルを使
用するかは、予め設計者が決める。セルがドライブする
ネットのファンアウト数や予想される配線長を考慮し
て、駆動力を大きくする必要があると判断したセルにつ
いては、予め駆動力の大きなセルに置き換えておく。こ
のように作成したネットリストを使って、自動配置・配
線を行いＬＳＩのレイアウトを生成する。自動レイアウ
ト後、配線長が確定するが、あるネットについては予め
予想していた配線長より長くなり、結果として遅延時間
を制限内に収めることができないということがあり得
る。

【００１１】このように、自動レイアウト後、得られた
配線長を使って遅延時間を評価した結果、駆動力を大き
くする必要のあるセルが存在した場合を考察する。この
場合は、要求される遅延時間を実現できるセルをセルラ
イブラリ内から見つけ、このセルでネットリスト中のセ
ルを置換し、この置換により得られたネットリストを使
用して再び自動レイアウトを行うというアプローチをと
ることができる。

【００１２】セルの置換を行う場合、通常ではこのよう
な再レイアウトを行なわなければならない。その理由
は、同じ論理機能であっても、駆動力の大きいセルは一
般にサイズが大きいので、再レイアウトの結果セルの配
置される位置が元の位置からずれるため、配線を変えず
にセルだけを置き換えることはできないからである。

【００１３】

【発明が解決しようとする課題】このように、レイアウ
ト後の配線経路を維持したまま、あるセルを駆動力の異
なった別のセルで置換することはできない。そのため、
一旦行った配線結果に基づき遅延時間を評価して、その
結果から必要なセルの置換を行い、この置換を行った新
しいネットリストを使って再びレイアウトを行うという
過程を、遅延時間の制約が満足されるまで繰り返す必要
がある。しかし、このような繰り返しで解が得られると
いう保証はなく、また、この繰り返し自体極めて多くの
設計時間を必要とする。

【００１４】一方、逆に遅延時間の制約に対して余裕が
あり、特定のセルの駆動力を減少させても遅延時間の制
約を満足できる場合もあり得る。このような場合は、駆
動力の小さいセルに置き換えて消費電力の削減を行うこ
とも可能である。以上のように、ＬＳＩの高性能化と低
消費電力化への大きな要請から、ＬＳＩのセルの駆動力
の調整により、遅延時間を調整する必要性が大きくなっ
ている。

【００１５】本発明は上記した点に鑑みてなされたもの
で、その目的は、配置・配線を行った後、配線結果を維
持したまま、セルの駆動力を調整できるようにした半導
体集積回路の設計方法を提供することにある。

【００１６】

【課題を解決するための手段】第１の発明は、ＣＭＯＳ
により構成される半導体集積回路の設計方法において、
縦方向のゲートが横方向に並列となるように配置して複
数のトランジスタを設け、配置・配線の後に、前記各ト
ランジスタのソース、ドレインを形成する拡散領域の縦
方向の幅の少なくとも一部を調整して前記トランジスタ
のチャネル幅を調整するよう構成した。

【００１７】第２の発明は、第１の発明において、前記
拡散領域においてコンタクトを予め電源配線の近傍に設
けておき、前記拡散領域の前記縦方向の幅の調整を、該
コンタクトを外さないよう行うよう構成した。

【００１８】第３の発明は、第１の発明において、前記
拡散領域においてコンタクトを前記拡散領域の最大幅に
対応して縦方向に複数個設けておき、前記拡散領域の前
記縦方向の幅の調整を、該コンタクトの数を減少させて
行うよう構成した。

【００１９】

【発明の実施の形態】

［第１の実施の形態］図１は本発明の第１の実施の形態
のＣＭＯＳセルのレイアウトパタンを示す図である。こ
の図は、前述した図９、図１０の回路をパタン化したも
のである。１はメタル１層による第１の電源（ＶＤＤ）
配線、２はメタル１層による第２の電源（ＧＮＤ）配
線、３はｎウエル、４はｐウエル、５はｐチャネルトラ
ンジスタのソースやドイレンが形成されるｐ拡散領域、
６はｎチャネルトランジスタのソースやドレインが形成
されるｎ拡散領域、７はポリシリコンゲート、８はポリ
シリコン配線、９はメタル１層の配線、１０はメタル２
層の配線、１１、１１Ｐ、１１Ｎはコンタクトである。
入力ポートＡ１、Ａ２、Ａ３、Ａ４、出力Ｙはメタル２
層の配線１０上に配置される。入力信号は入力ポートー
トＡ１、Ａ２、Ａ３、Ａ４から、コンタクトを介してメ
タル２層の配線１０、メタル１層の配線９、ポリシリコ
ン配線８、ポリシリコンゲート７等を介して伝送され
る。

【００２０】電源配線１、２はセルの上側、下側に横方
向（Ｘ方向）に配置され、セルの高さ（Ｙ方向の長さ）
は予め決められた値に統一され、電源配線１、２の配線
位置のｙ座標も統一されているので、これらのセルは横
方向に隣接配置された場合、電源配線１、２は自動的に
連続接続される。

【００２１】ｐ拡散領域５上のコンタクト１１Ｐは、デ
ザイルールが満足される限り、できるだけ第１の電源配
線１に近い場所に配置する。同様に、ｎ拡散領域６上の
コンタクト１１Ｎも、デザインルールが満足される限
り、できるだけ第２の電源配線２に近い場所に配置す
る。このように、拡散領域５、６上に電源以外に配線す
るために設けるコンタクト１１Ｐ、１１Ｎは、電源配線
側にできるだけ詰めて配置する。このように配置するこ
とにより、ｐ拡散領域５の下辺を上方向に、ｎ拡散領域
６の上辺を下方向に、各々移動するだけで、それらｐ拡
散領域５やｎ拡散領域６内に形成されるトランジスタの
チャネル幅を、配置・配線の後であっても変更すること
が可能となる。

【００２２】このとき、ｐ拡散領域５に対するチャネル
幅の最小値Ｗ_(p)min、ｎ拡散領域６に対するチャネル幅
の最小値Ｗ_(n)minが存在する。これは、ｐ拡散領域５の
下辺を上向きに移動し、ｎ拡散領域６の上辺を下方向に
移動したときのデザインルール違反を生じない限界のチ
ャネル幅である。

【００２３】図１において、ｐ拡散側、ｎ拡散側が各々
２個の拡散領域（拡散島）から構成されているように、
一般にセル内には、ｐ拡散側、ｎ拡散側が、各々複数の
拡散島から構成される。これらの拡散島毎に、チャネル
幅の可変範囲がある。そして、ｐ拡散島５ｉのチャネル
幅の下限をＷ_(p)i,min、上限をＷ_(p)i,maxとし、ｎ拡散
島６ｊのチャネル幅の下限をＷ_(n)j,min、上限をＷ
_(n)j,maxとすると、一般にＷ_(p)i,min、Ｗ_(p)i,max、Ｗ
_(n)j,min、Ｗ_(n)j,maxは拡散島によってそれぞれ異な
る。

【００２４】本実施の形態では、チャネル幅の縮小（又
は拡大）比をセル内で一定とし、つまり各拡散島に対す
るチャネル幅の調整を個々にではなく一括して同一縮小
（又は拡大）の比率で行い、チャネル幅の変更を簡略化
する。複数のｐ拡散島の各々の上辺のｙ座標を一致させ
ると共に、複数のｎ拡散島の各々の下辺のｙ座標を一致
させて、Ｗ_(p)min＝ｍａｘ［Ｗ_(p)i,mim］・・・（１）Ｗ_(n)min＝ｍａｘ［Ｗ_(n)j,min］・・・（２）と定義する。すなわち、個々のｐ拡散島５ｉの最小チャ
ンネル幅のうちの最大のチャネル幅をＷ_(p)minとし、個
々のｎ拡散島６ｊの最小チャンネル幅のうちの最大のチ
ャネル幅をＷ_(n)minとするよう、定義する。

【００２５】セルのチャネル幅の縮小（又は拡大）比Ｒ
（＞０）が与えられたとき、個々のｐ拡散島５ｉの初期
値をＷ_(p)i,initial、個々のｎ拡散島６ｊのチャネル幅
の初期値をＷ_(n)j,initialとすると、もし、Ｗ_(p)min ≦ Ｗ_(p)i,initial・Ｒ ≦ Ｗ_(p)i,max ・・・（３）Ｗ_(n)min ≦ Ｗ_(n)j,initial・Ｒ ≦ Ｗ_(n)j,max ・・・（４）が、任意のｐ拡散島ｉ、任意のｎ拡散島ｊについて満足
されれば、それらのｐ拡散島ｉのチャネル幅Ｗ_(p)i、ｎ
拡散島ｊのチャネル幅Ｗ_(n)jを、Ｗ_(p)i ← Ｗ_(p)i,initial・Ｒ・・・（５）Ｗ_(n)j ← Ｗ_(n)j,initial・Ｒ・・・（６）に更新する。式（３）、（４）の条件が満足されなけれ
ば更新しない。

【００２６】図２は図１に示した元のセルレイアウトに
対して、Ｒ＝０．５としてチャネル幅を５０％に縮小し
たセルレイアウトを示す図である。５’はチャネル幅が
縮小されたｐ拡散領域を示し、６’はチャネル幅が縮小
されたｎ拡散領域を示す。また、図３は図１に示した元
のセルレイアウトに対して、Ｒ＝０．３としてチャネル
幅を３０％に縮小したセルレイアウトを示す図である。
５”はチャネル幅が縮小されたｐ拡散領域を示し、６”
はチャネル幅が縮小されたｎ拡散領域を示している。

【００２７】図３は図９に示した集積回路を図１〜図３
に示したようにチャネル幅を可変させたドライバセル１
２として構成し、これでロードセル１３をセル間配線１
４を介して駆動する場合の遅延時間を説明するための図
である。ドライバセル１２は回路部１２Ａとドライバ部
１２Ｂの２段から構成される。ドライバセル１２の入力
側からドライバ部１２Ｂの入力側までの遅延時間をＴ
１、ドライバ部１２Ｂの入力側からロードセル１３の入
力側までの遅延時間をＴ２、両遅延時間Ｔ１、Ｔ２を加
えたドライバセル１２の入力側からロードセル１３の入
力側までの遅延時間をＴ３とする。

【００２８】このドライバセル１２内のトランジスタの
チャネル幅を縮小（又は拡大）比Ｒで変化させたときの
遅延時間Ｔ１、Ｔ２、Ｔ３の特性を図５に示す。簡単化
のため、ｐチャネルトランジスタ、ｎチャネルトランジ
スタの縮小（又は拡大）比Ｒは同じにした。ドライバセ
ル１２の回路部１２Ａのチャネル幅をＷ_A、ドライバ部
１２Ｂのチャネル幅をＷ_Bとし、ドライバセル１２内の
配線はセル間配線１４に比較して充分短いので無視する
と、遅延時間Ｔ１は、近似的に、Ｗ_B／Ｗ_Aに比例す
る。チャネル幅Ｗ_Aが分母にきているのは、これが大き
くなると駆動力が大きくなるからである。

【００２９】一方、遅延時間Ｔ２はロードセル１３のチ
ャネル幅が一定なので、この時間Ｔ２は近似的にＷ_Bに
反比例する。ここで、ドライバセル１２内の全ての拡散
島に対して、同じ縮小（又は拡大）比Ｒを使用すると、
Ｗ_AはＲに比例し、Ｗ_BもＲに比例するので、遅延時間
Ｔ１はほぼ一定となる。

【００３０】したがって、ドライバセル１２の入力側か
らロードセル１３の入力側までの遅延時間Ｔ３は、ドラ
イバセル１２の縮小（又は拡大）比Ｒに対して、図５に
示すように、Ｔ３はＷ_Bに反比例（つまり、Ｒに反比
例）となる。縮小（又は拡大）比Ｒを変化させることに
より、図５に示すように遅延時間Ｔ３を広い範囲で変化
させることができる。

【００３１】［第２の実施の形態］図６は本発明の第２
の実施の形態のＣＭＯＳセルのレイアウトパタンを示す
図である。２１はメタル１層による第１の電源（ＶＤ
Ｄ）配線、２２はメタル１層による第２の電源（ＧＮ
Ｄ）配線、２３はｎウエル、２４はｐウエル、２５Ａ、
２５Ｂはｐチャネルトランジスタのソースやドイレンが
形成されるｐ拡散領域、２６Ａ、２６Ｂはｎチャネルト
ランジスタのソースやドレインが形成されるｎ拡散領
域、２７はポリシリコンゲート、２８はポリシリコン配
線、２９はメタル１層の配線、３０はメタル２層の配
線、３１はコンタクトである。ポートＣＫ、Ｄ、ＱＮ、
Ｑはメタル２層の配線３０上に配置される。ソース、ド
レインのｐ拡散領域２５Ａ、２５Ｂ上のコンタクト３１
Ｐ、ｎ拡散領域２６Ａ、２６Ｂ上のコンタクト３１Ｎ
は、デザインルールが許す限り、縦方向（Ｙ方向）に沿
って多数配置する。

【００３２】図７は図６に示したパタンのセルに対し
て、トランジスタのチャネル幅を個々に調整したセルパ
タンを示す図である。ここでは、ｐ拡散領域２５Ａ’に
ついては、図６のｐ拡散領域２５Ａに対して、そこのコ
ンタクト３１Ｐの数を減らし、拡散島を形成する多角形
の上側の辺の一部を下方向に移動させることにより、こ
の拡散島のトランジスタのチャネル幅を減少させてい
る。また、他方のｐ拡散領域２５Ｂ’についても、図６
のｐ拡散領域２５Ｂに対して、そこのコンタクト３１Ｐ
の数を減らし、拡散島を形成する四角形の下側の辺の全
部を上方向に移動させることにより、この拡散島のトラ
ンジスタのチャネル幅を減少させている。

【００３３】また、ｎ拡散領域２６Ａ’については、図
６のｎ拡散領域２６Ａに対して、そこのコンタクト３１
Ｎの数を減らし、拡散島を形成する多角形の上側の辺の
一部を下方向に移動させると共に、下側の辺の一部を上
側に移動させることにより、そこのトランジスタのチャ
ネル幅を減少させている。また、ｎ拡散領域２６Ｂ’に
ついても、図６のｎ拡散領域２６Ｂに対して、そこのコ
ンタクト３１Ｎの数を減らし、拡散島を形成する四角形
の上側の辺の全部を下方向に、下側の辺の全部を上側に
移動させることにより、そこのトランジスタのチャネル
幅を減少させている。

【００３４】以上のように拡散領域（拡散島）の形状を
変形する場合、Ｗｏ（図７参照）で示す長さが、トラン
ジスタの最小チャネル幅あるいはコンタクトのサイズか
ら決る下限値よりも大きければよく、トランジスタ毎に
そのチャネル幅の縮小（又は拡大）比を変化させること
ができる。

【００３５】また、以上では、拡散島に収容することが
できないコンタクトを削除することにより、トランジス
タのチャネル幅を減少させている。このように、拡散島
の形状の変更とその拡散島上のコンタクトの個数との調
整により、トランジスタのチャネル幅の調整ができる。
また、必要であれば、コンタクトを配置させる座標を変
化することもできる。

【００３６】図８に示すように、チャネル幅の変更でき
る上限値、下限値は、コンタクトのサイズやその他のデ
ザインルール（配線間ピッチ等）により規定される。図
８において、４１はメタル１層の電源配線、４２はメタ
ル１層の配線、４３はポリシリコンゲート、４４はポリ
シリコン配線、４５は拡散領域上のドレイン又はソース
を配線４２に接続するためのコンタクトである。

【００３７】拡散領域の縦方向（Ｙ方向）サイズは、ポ
リシリコンゲート４３との間のデザインルール、拡散領
域上のコンタクト４５との間のデザインルール等のよう
に、隣接するパタンとの間のデザイルールから、図８に
示すように、上限値Ｌmax や下限値Ｌmin を持つ。トラ
ンジスタのチャネル幅は、この上限値Ｌmax と下限値Ｌ
min との間において変更・調整可能である。

【００３８】

【発明の効果】以上から本発明によれば、縦方向のゲー
トが横方向に並列となるように配置して複数のトランジ
スタを設け、配置・配線の後に、前記各トランジスタの
ソース、ドレインを形成する拡散領域の縦方向の幅の少
なくとも一部を調整して前記トランジスタのチャネル幅
を調整するので、半導体集積回路のレイアウト設計の後
であっても、配置・配線結果を維持したまま全体のセル
サイズを変更させることなく、拡散領域の調整のみで、
セルの駆動力を調整し、遅延時間を最適化することがで
きる。

【００３９】また、拡散領域においてコンタクトを予め
電源配線の近傍に設けておき、その拡散領域の前記縦方
向の幅の調整を、該コンタクトを外さないように行う場
合は、当該拡散領域内のトランジスタのすべてについて
同一比率でそのチャネル幅を下限値と上限値との間で調
整することが容易となる。

【００４０】また、拡散領域においてコンタクトを前記
拡散領域の最大幅に対応して縦方向に複数個設けてお
き、前記拡散領域の前記縦方向の幅の調整を、該コンタ
クトの数を減少させて行う場合は、当該拡散領域の個々
のトランジスタについてそのチャネル幅を下限値と上限
値との間で調整することが容易となる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態の集積回路のレイ
アウトを示すパタン図である。

【図２】図１のパタンの拡散領域を縦方向に５０％に
縮小したレイアウトを示すパタン図である。

【図３】図１のパタンの拡散領域を縦方向に３０％に
縮小したレイアウトを示すパタン図である。

【図４】ドライバセルのトランジスタのチャネル幅を
調整したときの遅延時間を説明するための図である。

【図５】ドライバセルのトランジスタのチャネル幅を
調整したときの遅延時間の特性図である。

【図６】本発明の第２の実施の形態の集積回路のレイ
アウトを示すパタン図である。

【図７】図６のパタンの拡散領域の縦方向の幅（チャ
ネル幅）を個々に部分的に調整したレイアウトを示すパ
タン図である。

【図８】チャネル幅の調整の上限値、下限値を説明す
るための図である。

【図９】４入力ＮＯＲ回路の論理回路図である。

【図１０】４入力ＮＯＲ回路の具体的回路図である。

【図１１】４入力ＮＯＲ回路の従来のレイアウトを示
すパタン図である。

【符号の説明】

１：第１の電源（ＶＤＤ）の配線、２：第２の電源（Ｇ
ＮＤ）の配線、３：ｎウエル、４：ｐウエル、５、
５’、５”：ｐ拡散領域、６、６’、６”：ｎ拡散領
域、７：ポリシリコンゲート、８：ポリシリコン配線、
９：メタル１層の配線、１０：タメル２層の配線、１
１、１１Ｐ、１１Ｎ：コンタクト。１２：ドライバセ
ル、１３：ロードセル、１４：セル間配線、２１：第１
の電源（ＶＤＤ）の配線、２２：第２の電源（ＧＮＤ）
の配線、２３：ｎウエル、２４：ｐウエル、２５、２
５’：ｐ拡散領域、２６、２６’：ｎ拡散領域、２７：
ポリシリコンゲート、２８：ポリシリコン配線、２９：
メタル１層の配線、３０：タメル２層の配線、３１Ｐ、
３１Ｎ：コンタクト。

Claims

【特許請求の範囲】

【請求項１】ＣＭＯＳにより構成される半導体集積回路
の設計方法において、縦方向のゲートが横方向に並列となるように配置して複
数のトランジスタを設け、配置・配線の後に、前記各ト
ランジスタのソース、ドレインを形成する拡散領域の縦
方向の幅の少なくとも一部を調整して前記トランジスタ
のチャネル幅を調整することを特徴とする半導体集積回
路の設計方法。
【請求項２】前記拡散領域においてコンタクトを予め電
源配線の近傍に設けておき、前記拡散領域の前記縦方向
の幅の調整を、該コンタクトを外さないよう行うことを
特徴とする請求項１に記載の設計方法。
【請求項３】前記拡散領域においてコンタクトを前記拡
散領域の最大幅に対応して縦方向に複数個設けておき、
前記拡散領域の前記縦方向の幅の調整を、該コンタクト
の数を減少させて行うことを特徴とする請求項１に記載
の設計方法。