JPS63265446A - ゲ−トアレイ集積回路 - Google Patents
ゲ−トアレイ集積回路Info
- Publication number
- JPS63265446A JPS63265446A JP10043987A JP10043987A JPS63265446A JP S63265446 A JPS63265446 A JP S63265446A JP 10043987 A JP10043987 A JP 10043987A JP 10043987 A JP10043987 A JP 10043987A JP S63265446 A JPS63265446 A JP S63265446A
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- JP
- Japan
- Prior art keywords
- basic
- array
- cells
- flip
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000000694 effects Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
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- Engineering & Computer Science (AREA)
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- Design And Manufacture Of Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
１ｉ且１
本発明はゲートアレイ集積回路に関し、特にトランジス
タ素子や抵抗素子からなる基本ゲート機能を有する基本
セルアレイを有する集積回路に関する。
タ素子や抵抗素子からなる基本ゲート機能を有する基本
セルアレイを有する集積回路に関する。
ＬＬＬ甑
従来、このようなゲートアレイ集積回路においては、ト
ランジスタ素子や抵抗素子等の一群の素子が規則正しく
アレイ状に配列されて集積化されている。当該アレイを
構成する単位セルとしては、アンド、ナンド、オア等の
基本ゲート機能を有する基本セルであり、この基本セル
が半導体チップ全体に整然と配列されて構成されている
。
ランジスタ素子や抵抗素子等の一群の素子が規則正しく
アレイ状に配列されて集積化されている。当該アレイを
構成する単位セルとしては、アンド、ナンド、オア等の
基本ゲート機能を有する基本セルであり、この基本セル
が半導体チップ全体に整然と配列されて構成されている
。
第２図はかかるゲートアレイ集積回路の構成例を示す半
導体チップ平面図である。ＬＳＩチップ１の周辺に沿っ
て入出力バッド２が配列されており、これ等入出力バッ
ド２に囲まれた正方形内には多数の基本セル４が形成さ
れており、ゲートアレイを構成している。
導体チップ平面図である。ＬＳＩチップ１の周辺に沿っ
て入出力バッド２が配列されており、これ等入出力バッ
ド２に囲まれた正方形内には多数の基本セル４が形成さ
れており、ゲートアレイを構成している。
これ等基本セル４の全てはアンド、ナンド、オア等の基
本ゲート回路機能を有するものであるが、フリップフロ
ップ回路を必要とする場合には、これ等基本セルのうち
例えば３個を縦方向に用いてフリップ７０ツブ５を構成
している。図においては、斜線にてフリップフロップ部
分を示している。
本ゲート回路機能を有するものであるが、フリップフロ
ップ回路を必要とする場合には、これ等基本セルのうち
例えば３個を縦方向に用いてフリップ７０ツブ５を構成
している。図においては、斜線にてフリップフロップ部
分を示している。
この様に、従来のゲートアレイ集積回路においてフリッ
プフロップを必要とする場合には、基本セルを数セル用
いて始めて１個のフリップ７０ツブ回路機能を実現する
ことが可能であるために、フリップフロップ回路が複数
必要な場合には、多くの基本セルがフリップフロップ機
能実現のために専有されてしまうことになる。従って、
他のアンド、ナンド、オア等の論理ゲート回路を構成す
るために使用可能な基本セルが少なくなり、回路設計の
自由度が著しく低下して要求される論理機能が十分得ら
れず、最良の回路を設計できないという欠点がある。
プフロップを必要とする場合には、基本セルを数セル用
いて始めて１個のフリップ７０ツブ回路機能を実現する
ことが可能であるために、フリップフロップ回路が複数
必要な場合には、多くの基本セルがフリップフロップ機
能実現のために専有されてしまうことになる。従って、
他のアンド、ナンド、オア等の論理ゲート回路を構成す
るために使用可能な基本セルが少なくなり、回路設計の
自由度が著しく低下して要求される論理機能が十分得ら
れず、最良の回路を設計できないという欠点がある。
発明の目的
そこで、本発明は上記従来のものの欠点を解消すべくな
されたものであって、その目的とするところは、フリッ
プフロップ機能をも十分に取込んだうえに要求される論
理機能も十分に得ることが可能なゲートアレイ集積回路
を提供することにある。
されたものであって、その目的とするところは、フリッ
プフロップ機能をも十分に取込んだうえに要求される論
理機能も十分に得ることが可能なゲートアレイ集積回路
を提供することにある。
Ｒ１」口１承
本発明によるゲートアレイ集積回路は、基本ゲート機能
を有する基本セルの他にフリップフロップ機能を有する
フリップ７０ツブ専用のセルをも同一チップ上に集積化
した構成となっている。
を有する基本セルの他にフリップフロップ機能を有する
フリップ７０ツブ専用のセルをも同一チップ上に集積化
した構成となっている。
１直１
以下に図面を用いて本発明の詳細な説明する。
第１ＷＡは本発明の実施例を示すゲートアレイ集積回路
チップの平面図であり、第２図と同等部分は同一符号に
より示している。図において、ＬＳｌ、チップ１の周辺
に沿って配列された入出力パッド２により囲まれる正方
形に基本セル４によるアレイが形成されていることは、
従来例の第２図の構成と基本的に同等となっている。こ
の基本セル４によるアレイの他に、更にフリップ７０ツ
ブ専用セル３によるアレイが含まれている。
チップの平面図であり、第２図と同等部分は同一符号に
より示している。図において、ＬＳｌ、チップ１の周辺
に沿って配列された入出力パッド２により囲まれる正方
形に基本セル４によるアレイが形成されていることは、
従来例の第２図の構成と基本的に同等となっている。こ
の基本セル４によるアレイの他に、更にフリップ７０ツ
ブ専用セル３によるアレイが含まれている。
このフリップ７０ツブ専用アレイは図において斜線で示
されており、各セル３はそれ単独でフリップフロップ回
路機能を有するように予め組み込んであるものとする。
されており、各セル３はそれ単独でフリップフロップ回
路機能を有するように予め組み込んであるものとする。
このフリップ７０ツブ専用セル３の回路構成の例が第３
因の右端に示されており、複数の基本ゲート回路により
構成された周知の回路が用いられている。
因の右端に示されており、複数の基本ゲート回路により
構成された周知の回路が用いられている。
第３図は本発明の実施例の効果を従来例との比較におい
て説明するための図である。第３図を参照すると、基本
セル４は例えば２個の基本ゲートが予め組込まれており
、従来においては、基本ゲーセルを３個（４１〜４３に
て示す）用いてフリップ７０ツブ５を構成しているが、
本発明によれば予め基本セル内にフリップフロップ機能
を有する回路を組込んで、単一のセル３のみでフリップ
フロップを得ることができるのである。
て説明するための図である。第３図を参照すると、基本
セル４は例えば２個の基本ゲートが予め組込まれており
、従来においては、基本ゲーセルを３個（４１〜４３に
て示す）用いてフリップ７０ツブ５を構成しているが、
本発明によれば予め基本セル内にフリップフロップ機能
を有する回路を組込んで、単一のセル３のみでフリップ
フロップを得ることができるのである。
１１立１１
叙上の如り、°本発明によれば、基本ゲート機能を有す
る基本セル以外に、フリップ７０ツブ専用セルをも予め
形成しておくことにより、ゲートアレイＬＳＩの面積を
増大させることなく搭載可能な素子数を増やすことがで
きると共に、フリップフロップの性能上も良好な回路構
成とすることができるという効果がある。
る基本セル以外に、フリップ７０ツブ専用セルをも予め
形成しておくことにより、ゲートアレイＬＳＩの面積を
増大させることなく搭載可能な素子数を増やすことがで
きると共に、フリップフロップの性能上も良好な回路構
成とすることができるという効果がある。
第１図は本発明の実施例の構成を示すチップ平面図、第
２図は従来のゲートアレイ集積回路の構成を示すチップ
平面図、第３図は本発明による実態例の効果を従来例と
の比較において説明するための図である。 主要部分の符号の説明 １・・・・・・ＬＳＩチップ ３・・・・・・フリップフロップ専用セル４・・・・・
・基本セル
２図は従来のゲートアレイ集積回路の構成を示すチップ
平面図、第３図は本発明による実態例の効果を従来例と
の比較において説明するための図である。 主要部分の符号の説明 １・・・・・・ＬＳＩチップ ３・・・・・・フリップフロップ専用セル４・・・・・
・基本セル
Claims (1)
- 基本ゲート機能を有する基本的セルアレイの間にフリッ
プフロップ機能を有するフリップフロップ専用セルを含
むことを特徴とするゲートアレイ集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10043987A JPS63265446A (ja) | 1987-04-23 | 1987-04-23 | ゲ−トアレイ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10043987A JPS63265446A (ja) | 1987-04-23 | 1987-04-23 | ゲ−トアレイ集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63265446A true JPS63265446A (ja) | 1988-11-01 |
Family
ID=14273973
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10043987A Pending JPS63265446A (ja) | 1987-04-23 | 1987-04-23 | ゲ−トアレイ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63265446A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5488238A (en) * | 1990-06-25 | 1996-01-30 | Kabushiki Kaisha Toshiba | Arrangement of power supply lines used in a unit functional block |
-
1987
- 1987-04-23 JP JP10043987A patent/JPS63265446A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5488238A (en) * | 1990-06-25 | 1996-01-30 | Kabushiki Kaisha Toshiba | Arrangement of power supply lines used in a unit functional block |
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