KR20090104646A - 반도체 장치 - Google Patents
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Abstract
게이트 전극의 박리를 방지할 수 있는 반도체 장치가 제공된다. 반도체 장치는, 기판(11)과, 기판(11) 상에 형성된 GaN 버퍼층(12)과, 이 버퍼층(12) 상에 형성된 언도프 AlGaN층(13)과, 이 언도프 AlGaN층(13) 상에 이격하여 형성되고, 언도프 AlGaN층(13)과 오믹 접합을 형성한 드레인 전극(16) 및 소스 전극(17)을 구비한다. 또한 드레인 전극(16)과 소스 전극(17) 사이에, 개구(19)를 갖는 절연막(20)이 형성되고, 절연막(20)의 표면 상에 금속막(21)이 형성되어 있다. 개구(19)에, 언도프 AlGaN층(13)과 쇼트키 접합을 형성한 게이트 전극(18)이 형성되어 있고, 이 게이트 전극(18)은 금속막(21)과 밀착되어 있다.
기판, GaN 버퍼층, 소스 전극, 드레인 전극, 절연막, 게이트 전극
Description
본 출원은 일본국 특허 출원 2008-092706(2008년 3월 31일)에 기초한 것으로서, 그 우선권을 주장하며, 그 전체 내용이 본 명세서에서 참조로서 인용된다.
본 발명은, 고주파대에서 동작하는 반도체 장치에 관한 것이다.
GaN 등의 화합물 반도체를 이용한 전계 효과형 트랜지스터(FET : Field Effect Transistor)는, 우수한 고주파 특성을 갖고 있고, 마이크로파대에서 동작하는 반도체 장치로서, 널리 실용화되어 있다.
이 FET는, 예를 들면 이하와 같은 구조이다. 즉, SiC 기판 상에 GaN 버퍼층이 형성되고, 이 GaN 버퍼층 상에는 능동층인 언도프 AlGaN층이 형성되어 있다. 언도프 AlGaN층 상에는, Ti/Al/Ni/Au로 이루어지는 드레인 전극 및 소스 전극이 형성되어 있다. 드레인 전극 및 소스 전극은 언도프 AlGaN층과 오믹 접합을 형성하고 있다. 드레인 전극 및 소스 전극은 Ti/Al/Ni/Au를 적층하고, 리프트오프법에 의해 불필요한 부분을 제거하여 형성된다. 또한, 드레인 전극과 소스 전극 사이에는 Pt/Au 또는 Ni/Au로 이루어지는 게이트 전극이 형성되어 있다. 게이트 전극은 언도프 AlGaN층과 쇼트키 접합을 형성하고 있다. 게이트 전극은 Pt/Au 또는 Ni/Au 를 적층하고, 리프트오프법에 의해 불필요한 부분을 제거하여 형성된다.
그러나, GaN계의 층은 Pt나 Ni와의 반응성이 나쁜 반도체층이므로, 전술한 FET에서는 AlGaN층과 Pt 또는 AlGaN층과 Ni와의 밀착성은 그다지 양호하지 않다. 이 때문에, 게이트 전극을 리프트오프법으로 형성할 때에, 형성된 게이트 전극이 박리된다고 하는 문제가 있었다.
이를 회피하기 위해, 2∼20Å/초 정도의 증착 속도로 게이트 전극을 형성함으로써, 게이트 전극과 반도체 기판과의 밀착성을 높이는 방법이 알려져 있다(일본 특허 출원 공개 평10-178189호 공보).
그러나, FET를 고성능으로 하기 위해 게이트 길이를 짧게 한 경우, AlGaN층과 게이트 전극과의 접합면은 작아진다. 이 때문에, 전술한 방법에 의해서도, 충분한 밀착성을 얻는 것이 곤란하게 된다고 하는 문제가 있다.
본 발명은, 게이트 전극의 박리를 방지할 수 있는 반도체 장치를 제공하는 것을 목적으로 한다.
본 발명에 일 실시예에 따르면, 기판과, 기판 상에 형성된 GaN계의 재료로 이루어지는 버퍼층과, 이 버퍼층 상에 형성된 GaN계의 재료로 이루어지는 능동층과, 이 능동층 상에 이격하여 형성되고, 상기 능동층과 오믹 접합을 형성하는 드레인 전극 및 소스 전극과, 이들 드레인 전극과 소스 전극 사이에 형성되고, 개구를 갖는 절연막과, 상기 개구에 형성되고, 능동층과 쇼트키 접합을 형성하는 게이트 전극과, 절연막의 표면 상에 형성되고, 게이트 전극과 밀착하는 금속막을 구비하는 반도체 장치가 제공된다.
이하에, 본 발명의 실시예를, 도 1a∼도 12를 참조하여 설명한다.
도 1a는, 본 실시예에 따른 반도체 장치의 구조를 도시하는 상면도이며, 도 1b는 도 1a의 일점 쇄선 A-A'를 따른 단면도이다.
도 1a 및 도 1b에 도시한 반도체 장치(1)에서는, 예를 들면 SiC 기판(11) 상에 GaN계의 재료로 이루어지는 GaN 버퍼층(12)이 형성되고, GaN 버퍼층(12) 상에는 GaN계의 재료로 이루어지는 능동층인 언도프 AlGaN층(13)이 형성되어 있다. 이 언도프 AlGaN층(13) 상에는, 각각 언도프 AlGaN층(13)과 오믹 접합을 형성하는 드레인 전극(16), 소스 전극(17)이 서로 이격하여 형성되어 있다. 이들 드레인 전극(16), 소스 전극(17)은, 예를 들면 Ti/Al/Ni/Au로 형성되어 있다. 또한, 언도프 AlGaN층(13) 상에, 드레인 전극(16)과 소스 전극(17) 사이에 언도프 AlGaN층(13)과 쇼트키 접합을 형성하는 게이트 전극(18)이 형성되어 있다. 이 게이트 전극(18)은, 예를 들면 Ni/Au로 형성되어 있다.
여기서, 본 실시예에 따른 반도체 장치(1)에서는 언도프 AlGaN층(13) 상에 절연막(20)이 형성되고, 절연막(20)에는 드레인 전극(16), 소스 전극(17) 및 게이트 전극(18)이 설치되는 개구(16A, 17A, 19)가 형성되어 있다. 절연막(20)은 질화실리콘, 예를 들면 SiN으로 형성되어 있다. 또한, 게이트 전극(18)이 형성되는 개 구(19)의 측벽 표면(20A) 상에는, Ti로 이루어지는 금속막(21)이 형성되어 있다. Ti는 절연막(20)과의 밀착성이 우수하고, 또한 게이트 전극(18)과의 밀착성도 우수하다.
이와 같이, 본 실시예에 따른 반도체 장치에서는 개구(19)의 측벽 표면(20A) 상에 Ni/Au로 이루어지는 게이트 전극(18)과의 밀착성이 좋은 Ti로 이루어지는 금속막(21)이 형성되어 있다. 이 때문에, 게이트 전극(18)은 금속막(21)과 밀착되어, 게이트 전극(18)이 강고하게 고정된다. 따라서, 게이트 전극(18)을 형성할 때의 리프트오프 공정에서, 게이트 전극(18)이 박리되는 것을 방지할 수 있다.
다음으로, 본 실시예에 따른 반도체 장치의 제조 방법이, 도 2a∼도 8b를 참조하여 설명한다.
처음에, 도 2a 및 도 2b에 도시한 바와 같이, 기판(11)으로서 예를 들면 SiC 기판이 이용된다. 기판(11) 상에, GaN 버퍼층(12), 언도프 AlGaN층(13)이 이 순으로 적층된다. 그 후, 언도프 AlGaN층(13)은 소스 전극(16), 드레인 전극(17), 게이트 전극(18)이 형성되는 영역(14)을 제외하고 제거된다.
다음으로, 도 3a 및 도 3b에 도시한 바와 같이, GaN 버퍼층(12) 및 언도프 AlGaN층(13)의 표면 상에 절연막(20)이 형성되고, 또한 이 절연막(20) 상에 레지스트(23)가 형성된다. 그리고, 레지스트(23)에는 드레인 전극(16), 소스 전극(17)을 형성하기 위한 개구(22D, 22S)가 형성된다.
다음으로, 이 레지스트(23)를 마스크로서 이용하여, 절연막(20)이 에칭되고, 드레인 전극(16), 소스 전극(17)이 형성되는 영역에 개구(16A, 17A)가 형성된다. 개구(16A, 17A)에서는 언도프 AlGaN층(13)이 노출된다.
다음으로, Ti, Al, Ni 및 Au가 순으로 증착된다. 그리고, 레지스트(23)를 제거함으로써, 도 4a 및 도 4b에 도시한 바와 같이, Ti/Al/Ni/Au로 이루어지는 드레인 전극(16), 소스 전극(17)이 형성된다. 드레인 전극(16), 소스 전극(17)은 언도프 AlGaN층(13)과 오믹 접합을 형성한다.
다음으로, 도 5a 및 도 5b에 도시한 바와 같이, 레지스트(24)가 전체면에 형성되고, 또한 레지스트(24)에는 게이트 전극(18)의 형성이 예정되어 있는 영역에 개구가 형성된다. 개구에서는 절연막(20)이 노출된다. 계속해서, RIE(Reactive Ion Etching)법으로 절연막(20)에 개구(25)가 형성된다. 개구(25)는 영역(14)의 밖으로까지 신장되어 있다. 개구(25)는 절연막(20)을 관통하지 않고, 개구(25)의 깊이는, 영역(14)에서는 언도프 AlGaN층(13)에 도달하지 않는다.
다음으로, 레지스트(24)가 제거된다. 계속해서, 도 6a 및 도 6b에 도시한 바와 같이, Ti로 이루어지는 금속막(21)이 전체면 상에 증착된다.
다음으로, 도 7a 및 도 7b에 도시한 바와 같이, 금속막(21)의 에치백에 의해, 개구(25)에서 절연막(20)의 측벽 표면(20A) 상에만 금속막(21)이 남겨진다. 계속해서, 게이트 전극(18)이 형성되는 영역에 개구(26)를 갖는 레지스트(27)가 형성된다.
다음으로, 도 8a 및 도 8b에 도시한 바와 같이, 이 레지스트(27)를 마스크로 하여 개구(25)의 하부에 있는 절연막(20)을 에칭하여 제거함으로써 게이트 전극 형성용의 개구(19)가 형성된다. 개구(19)에 의해, 언도프 AlGaN층(13)이 노출된다. 또한, 이 에칭에서는 금속막(21)은 에칭되지 않는다. 계속해서, Ni/Au(28)가 Ni와 Au를 순서대로 증착함으로써 전체면 상에 형성된다.
마지막으로, 레지스트(27)를 제거함으로써, 도 1a 및 도 1b에 도시한 바와 같이, Ni/Au로 이루어지는 게이트 전극(18)이 형성되고, 반도체 장치(1)가 제조된다. 게이트 전극(18)은 언도프 AlGaN층(13)과 쇼트키 접합을 형성한다. 또한, 게이트 전극(18)은 금속막(21)과의 밀착성이 좋기 때문에, 게이트 전극(18)은 금속막(21)에 밀착되어 강고하게 고정된다. 이 때문에, 레지스트(27)를 제거할 때에 게이트 금속(18)이 박리되는 것을 방지할 수 있다.
게이트 전극(18)은 언도프 AlGaN층(13)이 형성되어 있지 않은 버퍼층(12) 상까지 연장되어 형성되어 있다. 후에 실시되는 와이어 본딩 공정을 위해, 이 버퍼층(12) 상에 형성된 게이트 전극(19)의 폭은, 언도프 AlGaN층(13) 상에 형성된 게이트 전극(18)의 폭보다도 넓게 형성되어 있다.
그 다음에 다른 실시예에 따른 반도체 장치가 설명된다. 또한, 이하의 설명에서는, 상기 실시예와 동일하거나 혹은 동등한 부위에는, 동일한 참조 번호가 붙여지고, 상세한 설명은 생략된다.
도 9a 및 도 9b에 나타낸 실시예의 반도체 장치(1)에서는, 게이트 전극(18)의 돌출부(overhang portion : 18')가 절연막(20)의 표면(20B) 상에 형성되어 있다. 또한 Ti로 이루어지는 금속막(21)은 절연막(20)의 개구(19)의 측벽 표면(20A) 상과, 게이트 전극(18)의 돌출부(18') 아래의 절연막(20)의 표면(20B) 상에 형성되어 있다. 이와 같이 금속막(21)을 형성함으로써, 전술한 실시예보다도 넓은 면적 에서 게이트 전극(18)과 금속막(21)이 밀착되어 고정된다. 이 때문에, 보다 강고하게 고정된 게이트 전극(18)을 형성할 수 있다. 또한, 이 실시예에서 게이트 전극(18)의 돌출부(18')는 게이트 전극(18)과 언도프 AlGaN층(13)이 접촉하는 영역의 중심선 B-B'에 대해 선대칭이다.
도 10a 및 도 10b에 나타낸 실시예의 반도체 장치(1)에서는, 게이트 전극(18)의 돌출부(18')가, 게이트 전극(18)과 언도프 AlGaN층(13)이 접촉하는 영역의 중심선 B-B'에 대해 비대칭이다. 예를 들면, 드레인 전극(16)측의 돌출부(18')의 돌출 길이가, 소스 전극(17)측의 돌출부(18')의 돌출 길이보다도 길게 형성되어 있다. 본 실시예에서도, Ti로 이루어지는 금속막(21)은 절연막(20)의 개구(19)의 측벽 표면(20A) 상과, 게이트 전극(18)의 돌출부(18') 아래의 절연막(20)의 표면(20B) 상에 형성되어 있다. 따라서, 본 실시예도 본 발명의 효과가 얻어진다. 또한 본 실시예에서는 필드 플레이트 효과에 의해, 게이트 전극(18) 끝에서의 전계의 집중을 방지할 수도 있다.
또 다른 실시예의 반도체 장치(1)를 도 11에 도시한다. 이 반도체 장치(1)에서는, 절연막(20)의 개구(19)의 측벽 표면(20A) 상에는 금속막(21)이 형성되지 않고, 게이트 전극(18)의 돌출부(18') 아래에서, 절연막(20)의 표면(20B) 상에 금속막(21)이 형성되어 있다. 이 경우도, 게이트 전극(18)이 금속막(21)과 밀착되어, 강고하게 고정된 게이트 전극(18)을 형성할 수 있다. 이 때문에, 리프트오프에서, 레지스트를 제거할 때에 게이트 전극(18)이 박리되는 것을 방지할 수 있다.
또 다른 실시예의 반도체 장치(1)를 도 12에 도시한다. 이 반도체 장치(1) 에서는 절연막(20)의 개구(19)의 측벽 표면(20A) 상에는 금속막(21)이 형성되지 않고, 게이트 전극(18)의 돌출부(18') 아래에서, 절연막(20)의 표면(20B)에 금속막(21)이 형성되어 있다. 도10에 나타낸 실시예와 마찬가지로, 게이트 전극(18)의 돌출부(18')는 게이트 전극(18)과 언도프 AlGaN층(13)이 접촉하는 영역의 중심선 B-B'에 대해 비대칭이다. 드레인 전극(16)측의 돌출부(18')의 돌출 길이가, 소스 전극(17)측의 돌출부(18')의 돌출 길이보다도 길게 형성되어 있다. 이 실시예에서도, 게이트 전극(18)이 금속막(21)과 밀착하여, 강고하게 고정된 게이트 전극(18)을 형성할 수 있다.
상기 실시예에서는, 게이트 전극(18)의 재료로서 Ni/Au를 사용하였다. 그러나, 게이트 전극(18)의 재료로서 Pt/Au를 사용한 경우도, Ni/Au를 사용한 경우와 마찬가지의 효과가 얻어진다.
또한, 기판(11)은 SiC 기판에 한정되지 않고, 일반적으로 이용되고 있는 사파이어 기판 등이어도 된다. 또한, GaN 버퍼층(12)은 불활성화된 버퍼층이어도 된다.
당업자들이라면 본 명세서에 개시된 본 발명의 상세한 설명 및 실시를 고려함으로써 본 발명의 그 밖의 실시예들 또는 변형예를 알 수 있을 것이다. 따라서, 개시된 상세한 설명 및 실시예들은 단지 예시적인 것으로 간주될 수 있으며, 본 발명의 진정한 사상과 범주는 다음의 청구범위에 개시되어 있다.
도 1a는 일 실시예에 따른 반도체 장치를 도시하는 상면도.
도 1b는 도 1a의 일점 쇄선 A-A'를 따른 단면도.
도 2a는 실시예에 따른 반도체 장치의 제조 공정을 도시하는 상면도.
도 2b는 도 2a의 일점 쇄선 A-A'를 따른 단면도.
도 3a는 실시예에 따른 반도체 장치의 제조 공정을 도시하는 상면도.
도 3b는 도 3a의 일점 쇄선 A-A'를 따른 단면도.
도 4a는 실시예에 따른 반도체 장치의 제조 공정을 도시하는 상면도.
도 4b는 도 4a의 일점 쇄선 A-A'를 따른 단면도.
도 5a는 실시예에 따른 반도체 장치의 제조 공정을 도시하는 상면도.
도 5b는 도 5a의 일점 쇄선 A-A'를 따른 단면도.
도 6a는 실시예에 따른 반도체 장치의 제조 공정을 도시하는 상면도.
도 6b는 도 6a의 일점 쇄선 A-A'를 따른 단면도.
도 7a는 실시예에 따른 반도체 장치의 제조 공정을 도시하는 상면도.
도 7b는 도 7a의 일점 쇄선 A-A'를 따른 단면도.
도 8a는 실시예에 따른 반도체 장치의 제조 공정을 도시하는 상면도.
도 8b는 도 8a의 일점 쇄선 A-A'를 따른 단면도.
도 9a는 다른 실시예에 따른 반도체 장치를 도시하는 상면도.
도 9b는 도 9a의 일점 쇄선 A-A'를 따른 단면도.
도 10a는 다른 실시예에 따른 반도체 장치를 도시하는 상면도.
도 10b는 도 10a의 일점 쇄선 A-A'를 따른 단면도.
도 11은 다른 실시예에 따른 반도체 장치의 단면도.
도 12는 다른 실시예에 따른 반도체 장치의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 장치
11 : 기판
12 : GaN 버퍼층
13 : AlGaN층
16 : 드레인 전극
17 : 소스 전극
18 : 게이트 전극
19 : 개구
20 : 절연막
21 : 금속막
23, 24 : 레지스트
Claims (11)
- 기판과,상기 기판 상에 형성된 GaN계의 재료로 이루어지는 버퍼층과,상기 버퍼층 상에 형성된 GaN계의 재료로 이루어지는 능동층과,상기 능동층 상에 이격하여 형성되고, 상기 능동층과 오믹 접합을 형성하는 드레인 전극 및 소스 전극과,상기 드레인 전극과 상기 소스 전극 사이에 형성된, 개구를 갖는 절연막과,상기 절연막의 상기 개구에 형성되고, 상기 능동층과 쇼트키 접합을 형성하는 게이트 전극과,상기 절연막의 표면 상에 형성되고, 상기 게이트 전극과 밀착된 금속막을 구비하는 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서,상기 금속막은, 상기 절연막의 상기 개구의 측벽 표면 상에 형성되어 있는 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서,상기 게이트 전극은 상기 절연막 상에 돌출부(overhang portion)를 갖고, 상기 금속막이 상기 게이트 전극의 상기 돌출부와 상기 절연막 사이에 형성되어 있는 것을 특징으로 하는 반도체 장치.
- 제3항에 있어서,상기 게이트 전극의 상기 돌출부는, 상기 드레인 전극측 돌출부와 상기 소스 전극측 돌출부를 갖고, 상기 드레인 전극측 돌출부의 돌출 길이가, 상기 소스 전극측 돌출부의 돌출 길이보다 긴 것을 특징으로 하는 반도체 장치.
- 제1항 내지 제3항 중 어느 한 항에 있어서,상기 게이트 전극은, 상기 능동층이 형성되어 있지 않은 상기 버퍼층 상까지 연장되어 형성되어 있고, 상기 버퍼층 상에 형성된 게이트 전극의 폭은, 상기 능동층 상에 형성된 게이트 전극의 폭보다도 넓은 것을 특징으로 하는 반도체 장치.
- 제1항 내지 제3항 중 어느 한 항에 있어서,상기 게이트 전극은, Ni/Au 혹은 Pt/Au 중 어느 하나의 재료로 형성되어 있는 것을 특징으로 하는 반도체 장치.
- 기판과,상기 기판 상에 형성된 GaN계의 재료로 이루어지는 버퍼층과,상기 버퍼층 상에 형성된 GaN계의 재료로 이루어지는 능동층과,상기 능동층 상에 이격하여 형성되고, 상기 능동층과 오믹 접합을 형성하는 드레인 전극 및 소스 전극과,상기 드레인 전극과 상기 소스 전극 사이에 형성된, 개구를 갖는 절연막과,상기 절연막의 상기 개구에 형성되고, 상기 능동층과 쇼트키 접합을 형성하는 게이트 전극과,상기 절연막의 상기 개구의 측벽 표면 상에 형성되고, 상기 게이트 전극과 밀착된 금속막을 구비하는 것을 특징으로 하는 반도체 장치.
- 기판과,상기 기판 상에 형성된 GaN계의 재료로 이루어지는 버퍼층과,상기 버퍼층 상에 형성된 GaN계의 재료로 이루어지는 능동층과,상기 능동층 상에 이격하여 형성되고, 상기 능동층과 오믹 접합을 형성하는 드레인 전극 및 소스 전극과,상기 드레인 전극과 상기 소스 전극 사이에 형성된, 개구를 갖는 절연막과,상기 절연막의 상기 개구에 형성되고, 상기 능동층과 쇼트키 접합을 형성하는 게이트 전극으로서, 상기 절연막 상에 돌출부를 갖는 게이트 전극과,상기 절연막의 상기 개구의 측벽 표면 상 및 상기 게이트 전극의 상기 돌출부와 상기 절연막 사이에서 상기 절연막의 표면 상에 형성되고, 상기 게이트 전극과 밀착된 금속막을 구비하는 것을 특징으로 하는 반도체 장치.
- 기판과,상기 기판 상에 형성된 GaN계의 재료로 이루어지는 버퍼층과,상기 버퍼층 상에 형성된 GaN계의 재료로 이루어지는 능동층과,상기 능동층 상에 이격하여 형성되고, 상기 능동층과 오믹 접합을 형성하는 드레인 전극 및 소스 전극과,상기 드레인 전극과 상기 소스 전극 사이에 형성된, 개구를 갖는 절연막과,상기 절연막의 상기 개구에 형성되고, 상기 능동층과 쇼트키 접합을 형성하는 게이트 전극으로서, 상기 절연막 상에 소스 전극측 돌출부 및 상기 소스 전극측 돌출부의 돌출 길이보다도 긴 돌출 길이를 갖는 드레인 전극측 돌출부를 갖는 게이트 전극과,상기 절연막의 상기 개구의 측벽 표면 상에, 또한 상기 드레인 전극측 돌출부 및 상기 소스 전극측 돌출부와 상기 절연막 사이에 상기 절연막의 표면 상에 형성되고, 상기 게이트 전극과 밀착된 금속막을 구비하는 것을 특징으로 하는 반도체 장치.
- 기판과,상기 기판 상에 형성된 GaN계의 재료로 이루어지는 버퍼층과,상기 버퍼층 상에 형성된 GaN계의 재료로 이루어지는 능동층과,상기 능동층 상에 이격하여 형성되고, 상기 능동층과 오믹 접합을 형성하는 드레인 전극 및 소스 전극과,상기 드레인 전극과 상기 소스 전극 사이에 형성된, 개구를 갖는 절연막과,상기 절연막의 상기 개구에 형성되고, 상기 능동층과 쇼트키 접합을 형성하는 게이트 전극으로서, 상기 절연막 상에 돌출부를 갖는 게이트 전극과,상기 게이트 전극의 상기 돌출부와 상기 절연막 사이에서 상기 절연막의 표면 상에 형성되고, 상기 게이트 전극과 밀착된 금속막을 구비하는 것을 특징으로 하는 반도체 장치.
- 기판과,상기 기판 상에 형성된 GaN계의 재료로 이루어지는 버퍼층과,상기 버퍼층 상에 형성된 GaN계의 재료로 이루어지는 능동층과,상기 능동층 상에 이격하여 형성되고, 상기 능동층과 오믹 접합을 형성하는 드레인 전극 및 소스 전극과,상기 드레인 전극과 상기 소스 전극 사이에 형성된, 개구를 갖는 절연막과,상기 절연막의 상기 개구에 형성되고, 상기 능동층과 쇼트키 접합을 형성하는 게이트 전극으로서, 상기 절연막 상에 소스 전극측 돌출부 및 상기 소스 전극측 돌출부의 돌출 길이보다도 긴 돌출 길이를 갖는 드레인 전극측 돌출부를 갖는 게이트 전극과,상기 소스 전극측 돌출부 및 상기 드레인 전극측 돌출부와 상기 절연막 사이에서, 상기 절연막의 표면 상에 형성되고, 상기 게이트 전극과 밀착된 금속막을 구비하는 것을 특징으로 하는 반도체 장치.
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| JP2007250792A (ja) * | 2006-03-15 | 2007-09-27 | Furukawa Electric Co Ltd:The | 半導体素子 |
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Cited By (1)
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