JP4030982B2 - 半導体装置および半導体装置の製造方法 - Google Patents
半導体装置および半導体装置の製造方法 Download PDFInfo
- Publication number
- JP4030982B2 JP4030982B2 JP2004140431A JP2004140431A JP4030982B2 JP 4030982 B2 JP4030982 B2 JP 4030982B2 JP 2004140431 A JP2004140431 A JP 2004140431A JP 2004140431 A JP2004140431 A JP 2004140431A JP 4030982 B2 JP4030982 B2 JP 4030982B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- etching
- mask
- semiconductor device
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 46
- 238000004519 manufacturing process Methods 0.000 title claims description 20
- 238000005530 etching Methods 0.000 claims description 61
- 239000000463 material Substances 0.000 claims description 49
- 238000000034 method Methods 0.000 claims description 47
- 238000001312 dry etching Methods 0.000 claims description 33
- 229910000990 Ni alloy Inorganic materials 0.000 claims description 24
- 229910052594 sapphire Inorganic materials 0.000 claims description 17
- 239000010980 sapphire Substances 0.000 claims description 17
- 238000001020 plasma etching Methods 0.000 claims description 15
- 238000007747 plating Methods 0.000 claims description 15
- 239000006185 dispersion Substances 0.000 claims description 13
- 229910002704 AlGaN Inorganic materials 0.000 claims description 10
- 229910045601 alloy Inorganic materials 0.000 claims description 8
- 239000000956 alloy Substances 0.000 claims description 8
- 238000009616 inductively coupled plasma Methods 0.000 claims description 8
- 238000000059 patterning Methods 0.000 claims description 6
- 229910052698 phosphorus Inorganic materials 0.000 claims description 4
- 229910052709 silver Inorganic materials 0.000 claims description 4
- 238000004544 sputter deposition Methods 0.000 claims description 4
- 229910052718 tin Inorganic materials 0.000 claims description 4
- 238000001771 vacuum deposition Methods 0.000 claims description 3
- 239000010408 film Substances 0.000 description 74
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 32
- 229910002601 GaN Inorganic materials 0.000 description 31
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 23
- 229910010271 silicon carbide Inorganic materials 0.000 description 22
- 239000000758 substrate Substances 0.000 description 21
- 239000010410 layer Substances 0.000 description 20
- 229920002120 photoresistant polymer Polymers 0.000 description 10
- 238000010586 diagram Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 8
- 239000010935 stainless steel Substances 0.000 description 8
- 229910001220 stainless steel Inorganic materials 0.000 description 8
- 238000005336 cracking Methods 0.000 description 7
- 239000010453 quartz Substances 0.000 description 5
- 238000006722 reduction reaction Methods 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000002474 experimental method Methods 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 229910052759 nickel Inorganic materials 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 238000007740 vapor deposition Methods 0.000 description 3
- 239000013078 crystal Substances 0.000 description 2
- 239000010432 diamond Substances 0.000 description 2
- 229910003460 diamond Inorganic materials 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 229910017937 Ag-Ni Inorganic materials 0.000 description 1
- 229910017984 Ag—Ni Inorganic materials 0.000 description 1
- 229910018487 Ni—Cr Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 239000003638 chemical reducing agent Substances 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000007772 electroless plating Methods 0.000 description 1
- 239000008151 electrolyte solution Substances 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 229910052736 halogen Inorganic materials 0.000 description 1
- 150000002367 halogens Chemical class 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
- H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
- H01L21/0475—Changing the shape of the semiconductor body, e.g. forming recesses
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
- H01L21/3081—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Crystallography & Structural Chemistry (AREA)
- Electrodes Of Semiconductors (AREA)
- Drying Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Led Devices (AREA)
Description
本発明は半導体装置の製造方法に関し、より詳細には、ＧａＮ系半導体装置の製造プロセスで用いられるドライエッチング用マスクの密着性を高めることで高精度のエッチングを可能とする技術に関する。
半導体デバイスの微細化に伴って、高電圧化・高電力密度化が必然的に要求されてきており、これに応える材料として窒化ガリウム（ＧａＮ）をはじめとする窒化物半導体や炭化珪素（ＳｉＣ）、さらにはダイヤモンドといったいわゆるワイドバンドギャップ半導体に対する期待が高まり、多くの研究がなされてきている。
特に、窒化物半導体材料は光デバイスとしての開発が進められて青色発光ダイオードの実用化という目覚しい成果として結実した。ＧａＮをはじめとする窒化物半導体（以下、「ＧａＮ系半導体」という）は、広いバンドギャップと直接遷移型という物性的特長に加え、大きな絶縁破壊電圧と飽和ドリフト速度および良好な熱伝導性とヘテロ接合特性などの特長を兼ね備えており、高出力・高周波電子デバイスとしての開発が進められている。
ＧａＮ系半導体は大口径のバルク結晶の育成が極めて困難であるために、ＳｉＣやサファイヤの基板上にバッファ層を成長させてヘテロエピタキシャル成長することで成膜される。このようなＧａＮ系半導体の素子化にも、微細加工技術としてのドライエッチング技術は不可欠な要素技術の一つであり、その手法としては主としてプラズマエッチングが用いられる。例えば、ＳｉＣ基板上に成膜したＧａＮ系半導体層を用いて電子デバイスを形成する際に、ＳｉＣ基板の裏面からバイアホール（Via hole）を設けて導電をとる場合があるが、このようなスルーホールを形成するためにはドライエッチングを施すことが必要となる。従来は、このようなエッチングマスクとして、ステンレスマスクが用いられている。
図１は、ステンレスマスクを用いてバイアホールを形成するプロセス例の概略を説明するための図で、この図において、１１はその主面にＧａＮ系半導体層が設けられているＳｉＣやサファイヤなどのエッチング材料（基板）、１２はバイアホール形成用の開口部１２ａを有するステンレスマスクである。ステンレスマスク１２は基板１１の裏面に張り合わされ（図１（ａ））、図示しないクランプなどにより固定される（図１（ｂ））。そして、ステンレスマスクの開口部１２ａからプラズマを入射させるなどして基板１１の一部をエッチングし、バイアホール１３が形成される。
また、特許文献１には、セラミックスやプラスチックの基板上に微細パターンを形成する際のドライエッチングマスクとして、ＮｉまたはＮｉ−Ｃｒ合金のような導電薄膜金属の保護膜を用いたパターニング方法が記載されている。
特開平８−２７４４４８号公報
しかしながら、ＳｉＣまたはサファイヤの基板（あるいはＧａＮ系の半導体層そのもの）のドライエッチングにステンレスマスクを用いると、マスクとエッチング材料表面との密着性が低いために、ドライエッチング中に剥れやクラックが発生してしまうという問題があった。また、ステンレスマスクの加工精度そのものが低く、微細な回路パターンを形成するためのエッチングマスクとして用いることができないという問題があった。
また、ハロゲンプラズマに対する耐性に優れるＮｉ（またはＮｉ系合金）の単層マスクを用いることとしても、高密度プラズマエッチングの工程中のエッチング表面温度が１５０℃以上となるために、エッチング工程中にエッチング材料表面から部分的にＮｉ膜が剥離したりクラックが発生してエッチング精度が低下してしまうことが判明した。本発明者は、このような剥離現象がエッチング材料とマスク材であるＮｉとの大きな熱膨張係数差に起因することを初めて発見したのである。
すなわち、各エッチング材料はＳｉＣが４．２×１０−６／℃、サファイアが７．５×１０−６／℃、ＧａＮが５．６×１０−６／℃、であり、マスク材のＮｉは１２．８×１０−６／℃であるが、これらのエッチング材料とＮｉはその熱膨張係数において大きく異なるために、高密度プラズマエッチング中に１５０℃以上という温度環境下に置かれるとＮｉ膜の剥離やクラックが生じる結果となる。なおこのような問題は、ダイヤモンド（熱膨張係数１．０×１０−６／℃）や水晶（熱膨張係数０．５×１０−６／℃）といった他の材料においても同様である。
このように、従来のドライエッチングマスクを用いたのでは、ドライエッチングプロセス中でのマスクの剥離やクラックの発生により所望の形状のスルーホールを形成することが困難であり、特に、ＧａＮ系半導体デバイスに適切な形状のバイアホールを作り込むことが困難であった。
本発明はかかる問題に鑑みてなされたもので、その目的とするところは、ドライエッチング用マスクのエッチング材料表面への密着性を高め、剥離やクラックの発生を抑制し、これにより高精度のエッチング加工を可能とするＧａＮ系半導体装置の製造方法を提供することにある。
本発明は、かかる課題を解決するために、請求項１に記載の発明は、半導体装置の製造方法であって、ＧａＮ系半導体層、ＳｉＣまたはサファイアからなる被エッチング材料の表面にＴｉ膜と分散メッキ法によって成膜されるＮｉ合金膜とを順次成膜して積層膜を形成する第１のステップと、前記積層膜にパターニングを施して前記エッチング材料表面の一部領域を暴露する第２のステップと、前記暴露された前記被エッチング材料表面にドライエッチングを施す第３のステップとを備えていることを特徴とする。
請求項２に記載の発明は、請求項１に記載の半導体装置の製造方法において、前記第２のステップにおける前記積層膜のパターニングは、前記被エッチング材料上に所定のマスクを設け、前記積層膜を形成した後に前記マスクを除去することでなされるリフトオフ工程であることを特徴とする。
請求項３に記載の発明は、請求項１に記載の半導体装置の製造方法において、前記第３のステップにおけるドライエッチングは、反応性イオンエッチング法、電子サイクロトロン共鳴エッチング法、または誘導結合型プラズマエッチング法の何れかにより実行されることを特徴とする。
請求項４に記載の発明は、請求項１に記載の半導体装置の製造方法において、前記ＧａＮ系半導体層は、ＩｎＧａＮ、ＡｌＧａＮもしくはＩｎＧａＮＰであることを特徴とする。
請求項５に記載の発明は、請求項１に記載の半導体装置の製造方法において、前記Ｔｉ膜は、真空蒸着法またはスパッタリング法により成膜されることを特徴とする。
請求項６に記載の発明は、請求項１に記載の半導体装置の製造方法において、前記Ｔｉ膜の厚みは１０〜３０ｎｍであることを特徴とする。
請求項７に記載の発明は、請求項６に記載の半導体装置の製造方法において、前記Ｔｉ膜の厚みは概ね２０ｎｍであることを特徴とする。
請求項８に記載の発明は、請求項９に記載の半導体装置の製造方法において、前記Ｎｉ合金膜は、Ｎｉと、Ａｇ、Ｓｎ、Ｐ、またはＢとの合金により構成されることを特徴とする。
本発明では、エッチング材料であるＧａＮ系半導体層、ＳｉＣ、またはサファイア上にＴｉ膜およびＮｉ膜をこの順で積層させて真空蒸着成膜しこの積層膜にフォトリソグラフ法でパターニングを施してマスクを形成したり、エッチング材料の表面上にＮｉ合金膜を分散メッキ法により成膜しこのＮｉ合金膜をフォトリソグラフ法でパターニングして形成することとしたので、Ｔｉ膜による歪低減効果と分散メッキＮｉ合金膜による歪低減効果によってドライエッチング用マスクのエッチング材料表面への密着性が高まり、剥離やクラックの発生が抑制され、これにより高精度のエッチング加工が可能となる。
以下に図面を用いて、本発明を実施するための最良の形態について説明する。
本発明に用いられる第１のドライエッチング用マスクは、エッチング材料であるＧａＮ系半導体層、ＳｉＣ、またはサファイアのエッチングにおいて、それらエッチング材料上に、Ｔｉ膜およびＮｉ膜をこの順で積層させて真空蒸着成膜し、この積層膜にフォトリソグラフ法でパターニングを施して形成される。例えばＳｉＣ基板のエッチングである場合、ＳｉＣの熱膨張係数は４．２×１０−６／℃、Ｎｉの熱膨張係数は１２．８×１０−６／℃で、これらの間には極めて大きな熱膨張係数の差があるが、これらの間に熱膨張係数が９．０×１０−６／℃のＴｉ膜を設けることでドライエッチング中の温度上昇により生じる熱膨張に伴って発生する歪が緩和され、ＳｉＣ基板表面へのマスクの密着性を高めて剥離やクラックの発生が抑制される。
ここで、上記Ｔｉ膜はエッチング材料表面とＮｉ膜との間に設けられた状態でエッチングプロセス中に投入されるため、厚すぎる場合にはＴｉ膜の側面からのエッチングが進行してエッチング形状が悪くなってしまう。逆に、薄すぎると熱膨張係数の差に起因する歪低減効果が弱くなる。したがって、上記Ｔｉ膜の膜厚は好ましくは１０〜３０ｎｍ、より好ましくは２０ｎｍ程度とされる。
本発明に用いられる第２のドライエッチング用マスクは、エッチング材料の表面上にＴｉ膜、その上にＮｉ合金膜を分散メッキ法により成膜し、このＮｉ合金膜をフォトリソグラフ法でパターニングして形成される。なお、これとは逆に、予めパターニングされたフォトレジストで被覆されているエッチング材料の表面に分散メッキＮｉ膜を成膜してレジストマスク開口領域にマスク形成するようにしてもよい。
ここで、Ｎｉ合金とはＮｉとＡｇ、Ｓｎ、Ｐ、またはＢとの合金であり、分散メッキ法とは個々の金属をばらばらに分散させてエッチング材料表面上に析出させるメッキ法である。なお、この分散メッキは、化学的な還元によってエッチング材料表面上に均一な厚さの金属を析出させる無電解メッキ、または電解溶液中でエッチング材料を陰極として通電しその表面にメッキ金属を析出させる電解メッキの何れの方法であってもよい。
従来例のようにＮｉ合金を単純メッキした場合の合金膜の熱膨張係数が１２．８×１０−６／℃程度であるのに対して、本発明のように分散メッキして得られるＮｉ合金膜の熱膨張係数は９〜１０×１０−６／℃程度にまで低減される。したがって、マスクとエッチング材料との熱膨張係数差が３０〜４０％程度も低減されてマスク材の剥れやクラックの発生が抑制されることとなる。なお、このＮｉ合金中でのＡｇおよびＳｎの含有量は組成比で１０〜２０％、ＰおよびＢの含有量は組成比で８〜１０％であることが好ましい。
なお、本発明の第１のドライエッチング用マスクのＮｉ膜の替わりに、上述の分散メッキＮｉ合金膜を用いることもできる。このような積層膜とすれば、Ｔｉ膜による歪低減効果にその上に設けられる分散メッキＮｉ合金膜による歪低減効果が相乗されて、剥離などがよりし難いマスクを得ることができる。
一般的なプラズマエッチング条件では、エッチング材料温度は１５０℃以上にまで上昇するが、第１および第２のマスクでは、２００℃までの温度領域で剥離およびクラックの抑制効果が認められ、さらに第１のＮｉ／Ｔｉ積層膜マスクのＮｉ層に分散メッキＮｉ合金層を用いたマスクの剥離・クラック抑制効果は３００℃までの温度領域で得られる。
なお、本発明のマスクによる剥離・クラック抑制効果は、Ｎｉ含有金属膜のＮｉ膜または分散メッキＮｉ合金膜の膜厚が１０μｍ以下のものについて確認済みである。
以下に、実施例により本発明をより詳細に説明する。
本実施例は、第１のドライエッチング用マスクを用いてバイアホールを形成した例である。
図２は、本実施例のプロセスを説明するための図で、先ず、ＧａＮ系半導体層（例えば、ＩｎＧａＮ、ＡｌＧａＮ、ＩｎＧａＮＰなど）、ＳｉＣやサファイヤなどのエッチング材料２１の表面に２０ｎｍの膜厚のＴｉ膜２２を成膜し（図２（ａ））、この上にパターニングされたフォトレジストマスク２３を形成する（図２（ｂ））。フォトレジストマスク２３の開口領域に４μｍの厚みのＮｉ膜２４を形成し（図２（ｃ））、その後フォトレジストマスク２３を除去する（図２（ｄ））。なお、Ｔｉ膜２２およびＮｉ膜２４は、真空蒸着法やスパッタリング法により成膜される。
フォトレジストマスク２３が除去された後はＮｉ膜２４のマスクが形成された状態となるから、このマスクを用いて開口部のＴｉ膜２２を低エネルギで軽くドライエッチングしてエッチング材料（基板）２１の裏面を暴露する（図２（ｅ））。
最後に、Ｎｉ／Ｔｉ積層膜のマスク開口部からプラズマを入射させて基板２１にバイアホール２５をドライエッチングにより形成する。このドライエッチングは、Ａｒガスなどを用いて、例えば反応性イオンエッチング（ＲＩＥ）、電子サイクロトロン共鳴（ＥＣＲ）エッチング、または誘導結合型プラズマ（ＩＣＰ）エッチングなどのプラズマエッチング装置により実行される。ここで、エッチングガスは、エッチングされる基板材料に応じて選択される。なお、ＩＣＰエッチング装置を用いることとすれば、大型マルチターン誘導結合コイルにより大電力のプラズマ励起が可能となり、高密度プラズマによってドライエッチングがなされる。
図３は、上記のＩＣＰドライエッチングによりバイアホールを形成してソース電極を設けたＧａＮ系ＨＥＭＴの利得（縦軸）の周波数（横軸）依存性を説明するための図で、比較のためにバイアホールを備えないＨＥＭＴの周波数依存性を同時に示している。なお、これらのＨＥＭＴはＳｉＣ基板上に設けられたＧａＮ層に作製されたものである。この図に示すように、バイアホールにソース電極を設けて接地したＧａＮ系ＨＥＭＴでは、Ｘバンド領域で２ｄＢ以上、Ｋｕバンド領域で３ｄＢ以上の高い利得が得られ、デバイス特性が大幅に改善されている。
本実施例において、バイアホール２５の深さを１５０μｍとし、種々の基板（ＳｉＣ、サファイヤ、水晶）およびＧａＮ系半導体の厚膜層（ＩｎＧａＮおよびＡｌＧａＮ）について実験を行った結果、何れのエッチング材料に対してもＮｉの選択比が３０以上でアスペクト比が５のビアホール形成が可能なことが確認された。
本実施例も第１のドライエッチング用マスクを用いてバイアホールを形成した例であるが、Ｎｉ／Ｔｉ積層マスクの形成プロセスが実施例１とは異なっている。
図４は、本実施例のプロセスを説明するための図で、先ず、ＧａＮ系半導体層（例えば、ＩｎＧａＮ、ＡｌＧａＮ、ＩｎＧａＮＰなど）、ＳｉＣやサファイヤなどのエッチング材料４１の表面上にパターニングされたフォトレジストマスク４３を形成し（図４（ａ））、さらに２０ｎｍのＴｉ膜４２と４μｍのＮｉ膜４４とを順次積層させる（図４（ｂ））。なお、これらのＴｉ膜４２およびＮｉ膜４４は、真空蒸着法やスパッタリング法により成膜される。
Ｎｉ／Ｔｉ積層膜の形成後にフォトレジストマスク４３を除去し（図４（ｃ））、このＮｉ／Ｔｉ積層膜のマスク開口部からプラズマを入射させてエッチング材料（基板）４１にバイアホール４５をドライエッチングにより形成する（図４（ｄ））。このドライエッチングも、ＲＩＥ、ＥＣＲエッチング、またはＩＣＰエッチングなどのプラズマエッチング装置により実行される。
このようにしてバイアホールを形成したＧａＮ系ＨＥＭＴも、図３に示したものと同様の高い利得を示す。また、本実施例において、バイアホール４５の深さを１５０μｍとし、種々の基板（ＳｉＣ、サファイヤ、水晶）およびＧａＮ系半導体の厚膜層（ＩｎＧａＮおよびＡｌＧａＮ）について実験を行った結果も実施例１と同様であり、何れのエッチング材料に対してもＮｉの選択比が３０以上でアスペクト比が５のビアホール形成が可能なことが確認された。
本実施例は、第２のドライエッチング用マスクを用いてバイアホールを形成した例である。
図５は、本実施例のプロセスを説明するための図で、先ず、ＧａＮ系半導体層（例えば、ＩｎＧａＮ、ＡｌＧａＮ、ＩｎＧａＮＰなど）、ＳｉＣやサファイヤなどのエッチング材料５１の表面上にパターニングされたフォトレジストマスク５３を形成し（図５（ａ））、さらに５μｍのＮｉ合金膜５４を分散メッキ法により形成する（図５（ｂ））。
Ｎｉ合金膜の形成後にフォトレジストマスク５３を除去し（図５（ｃ））、このＮｉ合金膜のマスク開口部からプラズマを入射させてエッチング材料（基板）５１にバイアホール５５をドライエッチングにより形成する（図５（ｄ））。このドライエッチングも、ＲＩＥ、ＥＣＲエッチング、またはＩＣＰエッチングなどのプラズマエッチング装置により実行される。
このようにしてバイアホールを形成したＧａＮ系ＨＥＭＴも、図３に示したものと同様の高い利得を示す。また、本実施例において、バイアホール５５の深さを１５０μｍとし、種々の基板（ＳｉＣ、サファイヤ、水晶）およびＧａＮ系半導体の厚膜層（ＩｎＧａＮおよびＡｌＧａＮ）について実験を行った結果も実施例１と同様であり、何れのエッチング材料に対してもＮｉの選択比が３０以上でアスペクト比が５のビアホール形成が可能なことが確認された。
本実施例は、第１のドライエッチング用マスクのＮｉ膜に実施例３で説明したＮｉ合金膜を用いてマスクとする例である。
本実施例のプロセスは図４と同様であるのでこの図を用いて説明する。先ず、ＧａＮ系半導体層（例えば、ＩｎＧａＮ、ＡｌＧａＮ、ＩｎＧａＮＰなど）、ＳｉＣやサファイヤなどのエッチング材料４１の表面上にパターニングされたフォトレジストマスク４３を形成し（図４（ａ））、さらに２０ｎｍのＴｉ膜４２と４μｍのＮｉ合金膜４４とを順次積層させる（図４（ｂ））。ここで、本実施例のＮｉ合金膜４４は分散メッキ法により形成され、その膜厚が４μｍであり、Ｎｉの母層中にＡｇが介在物として分散して存在するＡｇ−Ｎｉ合金である。
Ｎｉ合金膜４４の分散メッキ形成後にフォトレジストマスク４３を除去し（図４（ｃ））、Ｎｉ合金膜４４のマスク開口部からプラズマを入射させて基板４１にバイアホール４５をドライエッチングにより形成する（図４（ｄ））。このドライエッチングも、ＲＩＥ、ＥＣＲエッチング、またはＩＣＰエッチングなどのプラズマエッチング装置により実行される。
このようにしてバイアホールを形成したＧａＮ系ＨＥＭＴも、図３に示したものと同様の高い利得を示す。また、本実施例において、バイアホール４５の深さを１５０μｍとし、種々の基板（ＳｉＣ、サファイヤ、水晶）およびＧａＮ系半導体の厚膜層（ＩｎＧａＮおよびＡｌＧａＮ）について実験を行った結果も実施例１と同様であり、何れのエッチング材料に対してもＮｉの選択比が３０以上でアスペクト比が５のビアホール形成が可能なことが確認された。
なお、これまでの実施例において説明したエッチングマスクの作製手順（成膜とパターニングの順序）は例示に過ぎず、適宜変更可能であることはいうまでもない。
本発明によれば、ＧａＮ、ＳｉＣ、サファイヤ、水晶などのエッチング材料表面への密着性が高いドライエッチング用マスクの提供、および高い加工精度で製造されたＧａＮ系半導体の提供が可能となる。
１１、２１、４１、５１ エッチング材料
１２ ステンレスマスク
２２、４２ Ｔｉ膜
２３、４３、５３ フォトレジストマスク
２４、４４ Ｎｉ膜
２５、４５、５５ バイアホール
５４ Ｎｉ合金膜
１２ ステンレスマスク
２２、４２ Ｔｉ膜
２３、４３、５３ フォトレジストマスク
２４、４４ Ｎｉ膜
２５、４５、５５ バイアホール
５４ Ｎｉ合金膜
Claims (8)
- ＧａＮ系半導体層、ＳｉＣまたはサファイアからなる被エッチング材料の表面にＴｉ膜と分散メッキ法によって成膜されるＮｉ合金膜とを順次成膜して積層膜を形成する第１のステップと、
前記積層膜にパターニングを施して前記エッチング材料表面の一部領域を暴露する第２のステップと、
前記暴露された前記被エッチング材料表面にドライエッチングを施す第３のステップとを備えていることを特徴とする半導体装置の製造方法。 - 前記第２のステップにおける前記積層膜のパターニングは、前記被エッチング材料上に所定のマスクを設け、前記積層膜を形成した後に前記マスクを除去することでなされるリフトオフ工程であることを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記第３のステップにおけるドライエッチングは、反応性イオンエッチング法、電子サイクロトロン共鳴エッチング法、または誘導結合型プラズマエッチング法の何れかにより実行されることを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記ＧａＮ系半導体層は、ＩｎＧａＮ、ＡｌＧａＮもしくはＩｎＧａＮＰであることを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記Ｔｉ膜は、真空蒸着法またはスパッタリング法により成膜されることを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記Ｔｉ膜の厚みは１０〜３０ｎｍであることを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記Ｔｉ膜の厚みは概ね２０ｎｍであることを特徴とする請求項６に記載の半導体装置の製造方法。
- 前記Ｎｉ合金膜は、Ｎｉと、Ａｇ、Ｓｎ、Ｐ、またはＢとの合金により構成されることを特徴とする請求項１に記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004140431A JP4030982B2 (ja) | 2004-05-10 | 2004-05-10 | 半導体装置および半導体装置の製造方法 |
| US11/125,137 US20050250336A1 (en) | 2004-05-10 | 2005-05-10 | Semiconductor device and method for fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004140431A JP4030982B2 (ja) | 2004-05-10 | 2004-05-10 | 半導体装置および半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2005322811A JP2005322811A (ja) | 2005-11-17 |
| JP4030982B2 true JP4030982B2 (ja) | 2008-01-09 |
Family
ID=35239982
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004140431A Expired - Lifetime JP4030982B2 (ja) | 2004-05-10 | 2004-05-10 | 半導体装置および半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20050250336A1 (ja) |
| JP (1) | JP4030982B2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4612534B2 (ja) * | 2005-12-01 | 2011-01-12 | 三菱電機株式会社 | 半導体装置の製造方法 |
| JP4516538B2 (ja) * | 2006-03-01 | 2010-08-04 | 住友電工デバイス・イノベーション株式会社 | 半導体装置の製造方法 |
| JP2008098456A (ja) * | 2006-10-13 | 2008-04-24 | Eudyna Devices Inc | 半導体装置の製造方法 |
| JP2008226962A (ja) * | 2007-03-09 | 2008-09-25 | Sumitomo Chemical Co Ltd | 半導体発光素子およびその製造方法 |
| JP5135879B2 (ja) | 2007-05-21 | 2013-02-06 | 富士電機株式会社 | 炭化珪素半導体装置の製造方法 |
| JP2009246227A (ja) | 2008-03-31 | 2009-10-22 | Toshiba Corp | 半導体装置 |
| JP2009267358A (ja) | 2008-04-03 | 2009-11-12 | Toshiba Corp | 半導体装置 |
| JP5179455B2 (ja) | 2009-10-27 | 2013-04-10 | Ｓｐｐテクノロジーズ株式会社 | プラズマエッチング方法 |
| JP5566803B2 (ja) | 2010-07-21 | 2014-08-06 | 住友電工デバイス・イノベーション株式会社 | 半導体装置の製造方法 |
| CN102110592A (zh) * | 2010-12-02 | 2011-06-29 | 南京大学扬州光电研究院 | 用于干法刻蚀的蓝宝石衬底表面加工前期生产方法 |
| CN104599949A (zh) * | 2014-12-30 | 2015-05-06 | 上海师范大学 | 基于SiC衬底片深刻蚀光滑表面的加工工艺 |
| CN106910711A (zh) * | 2017-02-13 | 2017-06-30 | 苏州本然微电子有限公司 | 一种用于GaN HEMT芯片生产中通孔的刻蚀方法 |
| JP7258719B2 (ja) | 2019-10-24 | 2023-04-17 | 株式会社ノリタケカンパニーリミテド | ダイヤモンドドレッサ |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2633451B1 (fr) * | 1988-06-24 | 1990-10-05 | Labo Electronique Physique | Procede de realisation de dispositifs semiconducteurs incluant au moins une etape de gravure ionique reactive |
| JP3292044B2 (ja) * | 1996-05-31 | 2002-06-17 | 豊田合成株式会社 | ｐ伝導形３族窒化物半導体の電極パッド及びそれを有した素子及び素子の製造方法 |
| US6106907A (en) * | 1996-06-25 | 2000-08-22 | Canon Kabushiki Kaisha | Electrode plate, liquid crystal device and production thereof |
| JP4217778B2 (ja) * | 2003-04-11 | 2009-02-04 | 古河電気工業株式会社 | 抵抗層付き導電性基材、抵抗層付き回路基板及び抵抗回路配線板 |
| US7074631B2 (en) * | 2003-04-15 | 2006-07-11 | Luminus Devices, Inc. | Light emitting device methods |
-
2004
- 2004-05-10 JP JP2004140431A patent/JP4030982B2/ja not_active Expired - Lifetime
-
2005
- 2005-05-10 US US11/125,137 patent/US20050250336A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| JP2005322811A (ja) | 2005-11-17 |
| US20050250336A1 (en) | 2005-11-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20050250336A1 (en) | Semiconductor device and method for fabricating the same | |
| KR101192598B1 (ko) | 반도체 장치의 제조 및 분리 방법 | |
| JP5336075B2 (ja) | 縦構造半導体装置 | |
| JP4516538B2 (ja) | 半導体装置の製造方法 | |
| JP5970736B2 (ja) | 半導体装置の製造方法 | |
| US20080087634A1 (en) | Manufacturing method of semiconductor device | |
| US10424644B2 (en) | Method of making a gallium nitride device | |
| CN111540684A (zh) | 一种金刚石基异质集成氮化镓薄膜与晶体管的微电子器件及其制备方法 | |
| CN108598036B (zh) | 金刚石基氮化镓器件制造方法 | |
| CN111192853B (zh) | 一种基于3d叠层掩模衬底的外延层材料剥离方法 | |
| JP2011082547A (ja) | 半導体基板、その製造方法、半導体デバイス及びその製造方法 | |
| US20070128852A1 (en) | Method for manufacturing semiconductor device having via holes | |
| US11424328B2 (en) | GaN/diamond wafers | |
| JP2010192491A (ja) | ＳｉＣ半導体装置及びその製造方法 | |
| JP5401788B2 (ja) | 窒化物半導体装置及びその製造方法 | |
| CN109346405B (zh) | 一种GaN基SBD倒装芯片的制备方法 | |
| WO2020192303A1 (zh) | 半导体器件及制作方法 | |
| CN106449922B (zh) | 一种发光二极管的制作方法 | |
| JP2009141230A (ja) | 半導体装置の製造方法および半導体装置製造用スパッタ装置 | |
| TW201839810A (zh) | 安裝於基板上之半導體裝置之形成方法 | |
| KR20110093635A (ko) | 반도체기판, 그 제조방법, 반도체 디바이스 및 그 제조방법 | |
| JP2007135129A (ja) | 圧電振動片の製造方法およびその製造方法により製造した圧電振動片 | |
| KR101635530B1 (ko) | 다수의 공극을 갖는 질화물 반도체 결정 성장 방법 및 이를 이용한 질화물 반도체 기판 제조 방법 | |
| TWI752256B (zh) | 基底及其製備方法 | |
| JP5570838B2 (ja) | 半導体基板、その製造方法、半導体デバイス及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070419 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070424 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070625 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071016 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071017 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 4030982 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101026 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101026 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111026 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111026 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121026 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131026 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |