JP5566803B2 - 半導体装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 47
- 238000004519 manufacturing process Methods 0.000 title claims description 13
- 239000000758 substrate Substances 0.000 claims description 46
- 238000005530 etching Methods 0.000 claims description 33
- 238000000034 method Methods 0.000 claims description 22
- 238000009616 inductively coupled plasma Methods 0.000 claims description 13
- 239000000460 chlorine Substances 0.000 claims description 12
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 claims description 9
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 claims description 9
- 229910052801 chlorine Inorganic materials 0.000 claims description 9
- 229910052731 fluorine Inorganic materials 0.000 claims description 9
- 239000011737 fluorine Substances 0.000 claims description 9
- 230000015572 biosynthetic process Effects 0.000 claims description 6
- 230000000149 penetrating effect Effects 0.000 claims description 5
- 238000001312 dry etching Methods 0.000 claims description 4
- 229910052759 nickel Inorganic materials 0.000 claims description 4
- 229910003902 SiCl 4 Inorganic materials 0.000 claims description 3
- 229910052802 copper Inorganic materials 0.000 claims description 3
- 229910052697 platinum Inorganic materials 0.000 claims description 3
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 12
- 229910010271 silicon carbide Inorganic materials 0.000 description 11
- 239000002184 metal Substances 0.000 description 7
- 229910052751 metal Inorganic materials 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 238000001020 plasma etching Methods 0.000 description 5
- NJPPVKZQTLUDBO-UHFFFAOYSA-N novaluron Chemical compound C1=C(Cl)C(OC(F)(F)C(OC(F)(F)F)F)=CC=C1NC(=O)NC(=O)C1=C(F)C=CC=C1F NJPPVKZQTLUDBO-UHFFFAOYSA-N 0.000 description 3
- 238000007747 plating Methods 0.000 description 3
- 229910002704 AlGaN Inorganic materials 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 229940081330 tena Drugs 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/30604—Chemical etching
- H01L21/30612—Etching of AIIIBV compounds
- H01L21/30621—Vapour phase etching
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/3065—Plasma etching; Reactive-ion etching
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
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- Microelectronics & Electronic Packaging (AREA)
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- Manufacturing & Machinery (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
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Description
本発明は、半導体装置の製造方法に関する。
基板材料に炭化珪素（ＳｉＣ）を用いた半導体装置が知られている。例えば、基板上に窒化物系の半導体層（例えば、ＧａＮ系半導体層）を積層することで、高出力の高電子移動度トランジスタ（ＨＥＭＴ：ＨＥＭＴ：High Electron Mobility Transistor）を形成することができる。また、ＳｉＣ基板にビアホールが形成された半導体装置が知られている（例えば、特許文献１を参照）。
従来、ＳｉＣ基板にビアホールを形成する際には、基板表面の半導体層上にビア受けパッドを形成し、基板の裏面から基板及び半導体層を一気にエッチングする方法が一般的である。しかし、この方法では、エッチングによりビア受けパッドが削られてしまう場合がある。ビア受けパッドが削られないようにエッチングを行うと、エッチングの速度が低下してしまう。
本発明は、上記課題に鑑みなされたものであり、ＳｉＣを材料とする基板を備えた半導体装置において、ビアホール形成における加工精度及び加工速度を向上させることを目的とする。
本半導体装置の製造方法は、ＳｉＣを材料とする基板の上にＧａＮ層が設けられ、前記ＧａＮ層の上にビア受けパッドが設けられた半導体装置の製造方法であって、フッ素系のガスを用い、前記ＧａＮ層をストッパ層として前記基板の下側からエッチングを行い、前記基板を貫通する第１ビアホールを形成する工程と、前記第１ビアホールの形成とは異なるエッチャントである塩素系のガスを用い、前記ビア受けパッドをストッパ層として前記ＧａＮ層の下側からエッチングを行い、前記ＧａＮ層を貫通する第２ビアホールを形成する工程と、を有し、前記第１ビアホール及び前記第２ビアホールを形成する工程は、誘導結合プラズマ方式またはトランス結合プラズマ方式によるドライエッチングを行う工程を含み、エッチング時におけるアンテナパワーは２５００Ｗ〜５０００Ｗ、バイアスパワーは３００Ｗ〜５００Ｗであり、前記第１ビアホールを形成する工程は、前記基板の下面に形成され、Ｃｕ、Ｎｉ、Ｐｔのいずれかを含むマスク層をマスクとしてエッチングを行う工程を含み、前記第２ビアホールを形成する工程は、前記基板をマスクとしてエッチングを行う工程を含む。
上記構成において、前記フッ素系のガスは、ＳＦ６を含む構成とすることができる。
上記構成において、前記塩素系のガスは、Ｃｌ２またはＳｉＣｌ４を含む構成とすることができる。
上記構成において、前記基板の厚みは、５０μｍ〜１５０μｍである構成とすることができる。
上記構成において、前記ビア受けパッドは、Ｎｉを含む構成とすることができる。
本発明によれば、ＳｉＣを材料とする基板を備えた半導体装置において、ビアホール形成における加工精度及び加工速度を向上させることができる。
図１は、実施例１に係る半導体装置１００の製造方法を示す図である。図１（ａ）に示すように、ＳｉＣを材料とする基板１０の表面に、ＧａＮ系の半導体層１２が設けられている。半導体層１２の表面におけるビアホールの形成予定領域には、ビア受けパッド１４が設けられている。以下の説明において、基板１０の２つの主面のうち半導体層１２が形成されている側の主面を上面、反対側の主面を下面と称する。半導体層１２及びビア受けパッド１４についても同様とする。
半導体層１２は、例えば、ＡｌＮを材料とする３００ｎｍのバッファ層、ｉ−ＧａＮを材料とする１０００ｎｍのチャネル層（電子走行層）、ｎ−ＡｌＧａＮを材料とする２０ｎｍの電子供給層、及びｎ−ＧａＮを材料とする５ｎｍのキャップ層が順に積層された構造を有する。半導体層１２は、ＧａＮ層（例えば、上記のｉ−ＧａＮチャネル層）を含んでいればよく、ＧａＮ、ＩｎＧａＮ、ＡｌＧａＮ、ＩｎＡｌＧａＮ等を用いることができる。
最初に、図１（ｂ）に示すように、基板１０の下面にマスク層１６を形成し、マスク層１６をマスクとして基板１０をエッチングし、第１ビアホール２２を形成する。ＳｉＣを材料とする基板１０は通常のＳｉ基板に比べて非常に硬いため、ビアホールの形成方法もＳｉ基板の場合とは異なる。本工程ではプラズマによるドライエッチングを採用し、エッチングガスにはフッ素系のガスを使用する。ここで、ＧａＮ層を含む半導体層１２は、フッ素系のガスに対してほとんど削られないため、上記エッチング工程におけるストッパ層として機能し、ビア受けパッド１４を保護する。
次に、図１（ｃ）に示すように、マスク層１６を除去し、基板１０をマスクとして半導体層１２をエッチングし、第２ビアホール２４を形成する。本工程では、第１ビアホール２２の形成時と同じくプラズマによるドライエッチングを採用し、エッチングガスには塩素系のガスを使用する。ここで、ビア受けパッド１４は塩素系のガスに対してほとんど削られないため、上記エッチング工程におけるストッパ層として機能する。
以上の工程により、第１ビアホール２２及び第２ビアホール２４を合わせたビアホール２０が形成される。
最後に、図１（ｄ）に示すように、基板１０の下面及びビアホール２０内にメタライズを施し、金属層３０を形成する。金属層３０の形成は、例えば、最初にＮｉからなるシード層３２をスパッタ成膜により形成した後に、Ａｕからなるめっき層３４をめっきにより形成する。金属層３０は、ビア受けパッド１４と電気的に接続される。
図２は、半導体装置１００の構成を示す断面模式図である。基板１０の上面に半導体層１２が設けられ、半導体層１２の上面にビア受けパッド１４が設けられている。基板１０の裏面には、基板１０及び半導体層１２を貫通するビアホール２０が設けられている。基板１０の下面及びビアホール２０内には金属層３０が設けられ、金属層３０により基板１０の上面側と下面側とが電気的に接続されている。
実施例１に係る半導体装置１００の製造方法によれば、ビアホール２０の形成の際に基板１０及び半導体層１２を一気にエッチングせずに、基板１０のエッチング工程と半導体層１２のエッチング工程とを分割している。そして、ＳｉＣを材料とする基板１０をエッチングする際に、次の工程でエッチングされる半導体層１２中のＧａＮ層をストッパ層として利用することで、ビア受けパッド１４を保護することができる。また、基板１０の厚み等に起因する加工のバラツキを抑制することができる。加工のバラツキは、基板１０の厚みが大きいほど生じやすいため、上記効果を得るためには、基板１０の厚みは５０〜１５０μｍであることが好ましく、１００〜１５０μｍであることが更に好ましい。
また、半導体層１２中のＧａＮ層をストッパ層として用いることで、後述するように比較的高パワーのエッチングを行うことができる。これにより、エッチングの速度を速くすることができ、加工時間を短縮することができる。以上のように、実施例１に係る半導体装置の製造方法によれば、ＳｉＣを材料とする基板におけるビアホール形成時の加工精度及び加工速度を向上させることができる
図３は、エッチング時に使用する装置の構成を示す模式図である。図３（ａ）は誘導結合プラズマ方式（ＩＣＰ：Inductively Coupled Plasma）を、図３（ｂ）はトランス結合プラズマ方式（ＴＣＰ：Transformer Coupled Plasma）を、図３（ｃ）は反応性イオンエッチング方式（ＲＩＥ：Reactive Ion Etching）をそれぞれ示す。共通する構成として、台座４０の上に加工前の半導体装置１００が搭載されている。台座４０は、インピーダンス調整用の可変インダクタＣ１を介して、高周波のバイアス電源４２に接続されている。
図３（ａ）に示すように、ＩＣＰ方式のエッチング装置は、誘導結合プラズマを生成するための複数のコイル（アンテナ）が対向して配置されている。低電圧側のコイル４４はアースに接続され、高電圧側のコイル４５はインピーダンス調整用の可変インダクタＣ２を介して高周波のアンテナ電源４６に接続されている。
図３（ｂ）に示すように、ＴＣＰ方式のエッチング装置は、トランス結合プラズマを生成するための複数のコイルが並んで配置されている。低電圧側のコイル４４はアースに接続され、高電圧側のコイル４５はインピーダンス調整用の可変インダクタＣ２を介してアンテナ電源４６に接続されている。
図３（ｃ）に示すように、ＲＩＥ方式のエッチング装置は、アンテナコイルを備えていない。その代わりに、台座４０から装置の天井までの距離（図中のＡ）が他方式に比べて短くなっており、ナローギャップが形成されている。ナローギャップは、例えば５ｍｍ以下とすることが好ましい。
半導体装置１００におけるビアホール２０の形成は、いずれの方式においても行うことができる。ただし、前述のように、ＧａＮ系の半導体層１２をストッパ層として利用し、高レートのエッチングを行うためには、ＩＣＰ方式またはＴＣＰ方式のエッチングを採用することが好ましい。この場合、アンテナパワーは２５００〜５０００Ｗ、バイアスパワーは３００〜５０００Ｗとすることが好ましい。また、ＲＩＥ方式を採用する場合には、バイアスパワーを３０００Ｗ以上とすることが好ましい。アンテナパワー及びバイアスパワーを高くすることで、エッチング速度を速くすることができる。
また、第１ビアホール２２のエッチングには、ＳｉＣ系の基板を削ることができ且つＧａＮ系の半導体層を削ることができないフッ素系のガスを使用するが、フッ素系のガスとしては、例えばＳＦ６を含むガス（例えば、ＳＦ６とＯ２の混合ガス）を用いることが好ましい。また、第２ビアホール２４のエッチングには、ＧａＮ系の半導体層を削ることができ且つＳｉＣ系の基板を削ることができない塩素系のガスを使用するが、塩素系のガスとしては、例えばＣｌ２、ＳｉＣｌ４、またはＢＣｌ３含むガスを用いることが好ましい。
また、ビア受けパッド１４としては、例えばＮｉ及びＡｕの積層体（Ｎｉが半導体層１２側に形成）を用いることができる。Ｎｉの代わりにＴｉを用いてもよいが、塩素系のエッチングガスに対して半導体層１２との選択比の高いＮｉを用いることが好ましい。
また、マスク層１６としては、例えばＣｕ、Ｎｉ、Ｐｔのいずれかを含むメタルマスクを用いることができるが、フッ素系のガスに対して基板１０との選択比の高いＣｕを用いることが好ましい。
以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
１０ 基板
１２ 半導体層
１４ ビア受けパッド
２０ ビアホール
２２ 第１ビアホール
２４ 第２ビアホール
３０ 金属層
３２ シード層
３４ めっき層
１００ 半導体装置
１２ 半導体層
１４ ビア受けパッド
２０ ビアホール
２２ 第１ビアホール
２４ 第２ビアホール
３０ 金属層
３２ シード層
３４ めっき層
１００ 半導体装置
Claims (5)
- ＳｉＣを材料とする基板の上にＧａＮ層が設けられ、前記ＧａＮ層の上にビア受けパッドが設けられた半導体装置の製造方法であって、
フッ素系のガスを用い、前記ＧａＮ層をストッパ層として前記基板の下側からエッチングを行い、前記基板を貫通する第１ビアホールを形成する工程と、
前記第１ビアホールの形成とは異なるエッチャントである塩素系のガスを用い、前記ビア受けパッドをストッパ層として前記ＧａＮ層の下側からエッチングを行い、前記ＧａＮ層を貫通する第２ビアホールを形成する工程と、
を有し、
前記第１ビアホール及び前記第２ビアホールを形成する工程は、誘導結合プラズマ方式またはトランス結合プラズマ方式によるドライエッチングを行う工程を含み、エッチング時におけるアンテナパワーは２５００Ｗ〜５０００Ｗ、バイアスパワーは３００Ｗ〜５００Ｗであり、
前記第１ビアホールを形成する工程は、前記基板の下面に形成され、Ｃｕ、Ｎｉ、Ｐｔのいずれかを含むマスク層をマスクとしてエッチングを行う工程を含み、
前記第２ビアホールを形成する工程は、前記基板をマスクとしてエッチングを行う工程を含むことを特徴とする半導体装置の製造方法。 - 前記フッ素系のガスは、ＳＦ６を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記塩素系のガスは、Ｃｌ２またはＳｉＣｌ４を含むことを特徴とする請求項１または２に記載の半導体装置の製造方法。
- 前記基板の厚みは、５０μｍ〜１５０μｍであることを特徴とする請求項１〜３のいずれかに記載の半導体装置の製造方法。
- 前記ビア受けパッドは、Ｎｉを含むことを特徴とする請求項１〜４のいずれかに記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010163958A JP5566803B2 (ja) | 2010-07-21 | 2010-07-21 | 半導体装置の製造方法 |
| US13/185,002 US8541298B2 (en) | 2010-07-21 | 2011-07-18 | Method for fabricating semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010163958A JP5566803B2 (ja) | 2010-07-21 | 2010-07-21 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2012028442A JP2012028442A (ja) | 2012-02-09 |
| JP5566803B2 true JP5566803B2 (ja) | 2014-08-06 |
Family
ID=45493984
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010163958A Active JP5566803B2 (ja) | 2010-07-21 | 2010-07-21 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US8541298B2 (ja) |
| JP (1) | JP5566803B2 (ja) |
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-
2010
- 2010-07-21 JP JP2010163958A patent/JP5566803B2/ja active Active
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2011
- 2011-07-18 US US13/185,002 patent/US8541298B2/en active Active
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10297531B2 (en) | 2017-03-29 | 2019-05-21 | Toshiba Memory Corporation | Method for producing semiconductor device and semiconductor device |
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| Publication number | Publication date |
|---|---|
| US8541298B2 (en) | 2013-09-24 |
| JP2012028442A (ja) | 2012-02-09 |
| US20120021598A1 (en) | 2012-01-26 |
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